JP2013168475A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】従来のＤＣ−ＤＣコンバータ等の電源回路に用いる半導体装置は、放熱性や小型化に問題がある。特に小型化した上での放熱性等に問題がある。
【解決手段】半導体装置は、一主面を有し、該一主面に複数のＭＩＳ型ＦＥＴが形成された半導体チップの前記一主面上を、櫛歯形状を有する複数の金属板配線で覆い、前記櫛歯部が前記一主面上において、交互に平面配置され、さらに前記複数の金属板配線は複数の端子に電気的に接続される構造とするものである。
【選択図】図１

Description

本発明は、半導体装置に関し、例えば電源回路に用いる半導体装置に適用して有効な技術に関する。
電源回路として広く用いられるＤＣ−ＤＣコンバータは、ハイサイドスイッチとローサイドスイッチとそれらを駆動するドライバ（駆動回路）とドライバを制御する制御回路などで構成される。ハイサイドスイッチとローサイドスイッチのそれぞれにはパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が使用される。なお、ハイサイドスイッチを制御用スイッチ、ローサイドスイッチを同期用スイッチともいう。
このようなＤＣ−ＤＣコンバータ等の電源回路に用いられる半導体装置において、小型化や配線インダクタンス低減を目的とするものとして、例えば、次のような技術が提案されている。
（１）特開２００５−２０３５８４号公報（特許文献１）
ハイサイドスイッチ用のパワーＭＯＳＦＥＴとハイサイドスイッチ用のパワーＭＯＳＦＥＴを駆動するドライバ回路とローサイドスイッチ用のパワーＭＯＳＦＥＴを駆動するドライバ回路とを1つの半導体チップに形成する。ローサイドスイッチ用のパワーＭＯＳＦＥＴを別のチップに形成する。これら２つの半導体チップを１つのパッケージに収納する。
（２）特開２０１０−１６０３５号公報（特許文献２）
ハイサイドスイッチ用のパワーＭＯＳＦＥＴとローサイドスイッチ用のパワーＭＯＳＦＥＴとそれらのドライバと制御回路とを１つの半導体基板に形成する。
特開２００５−２０３５８４号公報 特開２０１０−１６０３５号公報
特許文献１には、公報の図８〜図１２のシステムの例について、配線インダクタンス、オン抵抗、小形化、放熱性の各パラメータの評価が同公報の図１３に記載されている。この図１３からもわかるように、特許文献１の図８、図１０、及び図１２の三つの例は放熱性に問題がある。また、図９の例は、放熱性はまずまずだが、小型化等に問題がある。図１１の例は、小形化に問題がある。
次に、特許文献２は、ハイサイドスイッチ用パワーＭＯＳＦＥＴとローサイドスイッチ用パワーＭＯＳＦＥＴ及びこれらのドライバ等を１つの半導体基板にどのように配置して形成するかが記載されているだけであり、放熱性の問題等が考慮されていない。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一つの実施の形態による半導体装置は、一主面を有し、該一主面に複数のＭＩＳ型ＦＥＴが形成された半導体チップの前記一主面上を、櫛歯形状を有し、該櫛歯形状が交互に平面配置される複数の金属板配線で覆う構造とするものである。
前記一つの実施の形態によれば、小型化した上で、放熱性が改善する半導体装置を得ることができる。
実施の形態１に係わる半導体装置を示す斜視図である。 実施の形態１に係わる半導体装置の断面斜視図である。 実施の形態１に係わる半導体チップの斜視図である。 図３に示す半導体チップ表面を上から見た平面図（ａ）及びその断面図（ｂ）である。 図１に示す半導体装置を樹脂で封止した場合の外観を示す図である。 図５に示す半導体装置の外観を示す図であり、（ａ）は上面図、（ｂ）は底面図である。 図６（ａ）に示す半導体装置をＡ−Ａ´で切断した断面図である。 図１〜図７に示す半導体装置をＤＣ−ＤＣコンバータに用いた場合の等価回路図である。 実施の形態１に係わる半導体チップの各端子の接続関係を説明する原理的な概略断面図である。 図１〜図７に示す半導体装置を配線基板に実装してＤＣ−ＤＣコンバータを構成した場合の実装状態を示す図である。 実施の形態１における半導体装置の製造方法を示す（ａ）工程の断面図である。 実施の形態１における半導体装置の製造方法を示す（ｂ）工程の断面図である。 実施の形態１における半導体装置の製造方法を示す（ｃ）工程の断面図である。 実施の形態１における半導体装置の製造方法を示す（ｄ）工程の断面図である。 実施の形態１における半導体装置の製造方法を示す（ｅ）工程の断面図である。 実施の形態１における半導体装置の製造方法を示す（ｇ）工程の断面図である。 製造方法の（ｇ）工程を補足する工程断面である。 実施の形態２に係わる半導体装置を示す斜視図である。 実施の形態３に係わる半導体装置を示す斜視図である。 図１９の半導体装置を樹脂で封止した場合の外観を示す図である。 図２０に示す半導体装置の（ａ）上面図、（ｂ）底面図である。 図１９〜図２１に示す半導体装置をＤＣ−ＤＣコンバータに用いた場合の等価回路図である。 実施の形態４に係わる樹脂封止型半導体装置を示す斜視図である。 実施の形態５に係わる半導体装置を示す斜視図である。 図２４の半導体装置を樹脂で封止した場合の外観を示す図である。 図２５に示す半導体装置の（ａ）上面図、（ｂ）底面図である。 実施の形態６に係わる半導体装置を示す斜視図である。
以下、図面を参照しながら、実施の形態について詳細に説明する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。ただし、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除く。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、実質的にその形状等に近似または類似するもの等を含むものとする。ただし、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除く。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
＜実施の形態１＞
図１は、実施の形態１に係わる半導体装置を示す斜視図（ａ）であり、（ｂ）は後で説明する図２に記載される箇所を点線で示した半導体装置の斜視図である。なお、図１は封止樹脂を取り除いた状態の半導体装置を示した図である。
図１に示されるように、半導体装置１は、１つの半導体チップ２と第１の金属板配線３と第２の金属板配線４と第３の金属板配線５と入力端子６と出力端子７と接地端子８と第１のゲート端子９と第２のゲート端子１０とヒートシンク１１とボンディングワイヤ１４，１５とを有する。半導体チップ２は第１のゲート電極パッド（ハイサイドゲート電極パッド）１２と第２のゲート電極パッド（ローサイドゲート電極パッド）１３とを有する。
半導体チップ２の外側から半導体チップ２の一主面上に伸びる櫛歯形状の第１の金属板配線３、櫛歯形状の第２の金属板配線４、櫛歯形状の第３の金属板配線５それぞれが形成されている。第１の金属板配線３は櫛歯部分３ａ、３ｂを有し、第２の金属板配線４は、櫛歯部分４ａ、４ｂ、４ｃ、４ｄを有し、第３の金属板配線５は、櫛歯部分５ａ、５ｂ、５ｃ、をそれぞれ有する。
第１の金属板配線３、第２の金属板配線４、第３の金属板配線５それぞれの櫛歯部分が交互に平面配置されて半導体チップ２の一主面上を覆っている。さらに、第１の金属板配線３の半導体チップ２の外側に位置する部分は入力端子６に電気的に接続されている。第２の金属板配線４の半導体チップ２の外側に位置する部分は出力端子７に電気的に接続されている。第３の金属板配線５の半導体チップ２の外側に位置する部分は接地端子８に電気的に接続されている。入力端子６、出力端子７、接地端子８はそれぞれ半導体チップ２の外側に位置するように配置している。
又、第１のゲート電極パッド１２は、半導体チップ２の外側に位置している第１のゲート端子（ハイサイドゲート端子）９にボンディングワイヤ１４により接続している。第２のゲート電極パッド１３も半導体チップ２の外側に位置している第２のゲート端子（ローサイドゲート端子）１０にボンディングワイヤ１５により接続している。
さらに、半導体チップ２の一主面とは反対側の他の主面（半導体チップ２の裏面）にはヒートシンク１１として用いられる一枚板のフレームが接続されている。
第１の金属板配線３、第２の金属板配線４、第３の金属板配線５、ヒートシンク１１、入力端子６、出力端子７、接地端子８は、たとえば銅（Ｃｕ）板を用い、プレスまたはエッチングにて加工して用いる。
ボンディングワイヤ１４，１５は金ワイヤを用いるが、アルミワイヤ又は銅ワイヤでも良い。
半導体チップ２は、平面形状が長方形を有しているが、正方形であっても良い。すなわち、平面形状で４つの辺を有するものであればよい。
図２（ａ）は、半導体装置１から図１の（ｂ）の点線で示す箇所を取り出し、白抜き矢印方向から見た断面斜視図である。図２（ｂ）は、図２（ａ）に示す半導体装置１の金属板配線の櫛歯部分３ａ、３ｂ、４ａ、４ｂ、４ｃ、５ａ、５ｂを取り除いた状態（半導体チップ２）を示す断面斜視図である。なお、図２では図１で示したヒートシンク１１は省略している。
図２（ｂ）に示すように、半導体チップ２にハイサイド（制御用）スイッチＴ１及びローサイド（同期用）スイッチＴ２がそれぞれパワーＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で形成されている。ハイサイドスイッチＴ１を構成するパワーＭＩＳＦＥＴはソース電極２０とドレイン電極２２とゲート電極２４とを半導体チップの表面側（同一面側）に有する。ローサイドスイッチＴ２を構成するパワーＭＩＳＦＥＴはソース電極２１とドレイン電極２３とゲート電極２５とを半導体チップの表面側（同一面側）に有する。これらのパワーＭＩＳＦＥＴは横型のパワーＭＩＳＦＥＴともいう。図２では、ハイサイドスイッチＴ１とローサイドスイッチＴ２との両方がｎチャネル型のパワーＭＩＳＦＥＴである例を示している。しかし、ハイサイドスイッチＴ１はｐチャネル型のパワーＭＩＳＦＥＴで、ローサイドスイッチＴ２はｎチャネル型のパワーＭＩＳＦＥＴであってもよい。
ＭＩＳＦＥＴは、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＦＥＴでも良い。ＭＩＳＦＥＴ及びＭＯＳＦＥＴのゲート電極は、ポリシリコン等の導体であればよく、必ずしもＭｅｔａｌ（金属）である必要はない。
ハイサイド（制御用）スイッチはハイサイドＭＩＳＦＥＴ又はハイサイドＭＩＳ型ＦＥＴと、ローサイド（同期用）スイッチはローサイドＭＩＳＦＥＴ又はローサイドＭＩＳ型ＦＥＴともいう。
図２からわかるように、半導体チップ２に形成されたハイサイドスイッチＴ１及びローサイドスイッチＴ２上には、第１、第２、第３の金属板配線３，４，５それぞれの櫛歯部分３ａ、３ｂ、４ａ、４ｂ、４ｃ、５ａ、５ｂが覆っている。図１で示した櫛歯部分４ｄ、５ｃは図示していない。
櫛歯部分３ａ、３ｂ、４ａ、４ｂ、４ｃ、５ａ、５ｂは、ソースパッド２６、２７及びドレインパッド２８、２９を介してハイサイドスイッチＴ１及びローサイドスイッチＴ２に接続されている。
櫛歯形状部分３ａ、３ｂ、４ａ、４ｂ、４ｃ、５ａ、５ｂを有する第１、第２、第３の金属板配線３，４，５それぞれは、図２の断面において、幅（断面左から右に沿う横方向）は例えば０．３ｍｍ以上、厚さ（断面縦方向）は例えば５０μｍ以上が好ましい。
図２からわかるように、ソース電極２０とドレイン電極２２とゲート電極２４との上にソースパッド２６とドレインパッド２８が形成されている。ソース電極２１とドレイン電極２３とゲート電極２５との上にはソースパッド２７とドレインパッド２９が形成されている。そして、ソースパッド２６とドレインパッド２８上には櫛歯部分３ａ、３ｂ、４ａ、４ｂとの接続のための半田バンプ３０が複数形成されている。さらに、ソースパッド２７とドレインパッド２９上には櫛歯形状部分４ｂ、４ｃ、５ａ、５ｂとの接続のための半田バンプ３１が複数形成されている。
半導体チップ２のソースパッド２６、２７及びドレインパッド２８、２９は、第１、第２、第３の金属板配線３，４，５の下に位置して第１、第２、第３の金属板配線３，４，５を横切る方向に伸びて配置している。ソースパッド２６、２７及びドレインパッド２８、２９は例えばアルミニウム（Ａｌ）から構成するが、銅（Ｃｕ）で構成してもよい。
また、半田バンプ３０、３１は金（Ａｕ）ボールや銅（Ｃｕ）ボールであっても良い。
ソースパッド２６、２７及びドレインパッド２８、２９は図３の断面において、幅（断面奥方向）は例えば０．１ｍｍ〜０．４ｍｍ、厚さ（断面縦方向）は例えば１μｍ〜１０μｍである。
さらに、ハイサイドスイッチＴ１のソース領域Ｓ１、ドレイン領域Ｄ１はＮ−型ウエル領域１８ａ内に形成され、ローサイドスイッチＴ２のソース領域Ｓ２、ドレイン領域Ｄ２はＮ−型ウエル領域１８ｂ内にそれぞれ形成されている。
そして、ハイサイドスイッチＴ１のソース領域Ｓ１はＮ−型ウエル領域１８ａ内に形成されたＰ−型ウエル領域１９ａ内に、ローサイドスイッチＴ２のソース領域Ｓ２はＮ−型ウエル領域１８ｂ内に形成されたＰ−型ウエル領域１９ｂ内にそれぞれ形成されている。
そして、ソース領域Ｓ１上にはソース電極２０が、ソース領域Ｓ２上にはソース電極２１がそれぞれ形成されている。さらに、ドレイン領域Ｄ１上にはドレイン電極２２が、ドレイン領域Ｄ２上にはドレイン電極２３がそれぞれ形成されている。ソース電極２０、２１、ドレイン電極２２、２３それぞれは、図２の断面斜視図において、例えば幅（断面横方向）１μｍ〜２μｍ、厚さ（断面を縦方向）は０．１μｍ〜１μｍである。
また、ソース領域Ｓ１とドレイン領域Ｄ１間の半導体基板上にはゲート絶縁膜ＧＩａを介してゲート電極２４が形成されている。同様に、ソース領域Ｓ２とドレイン領域Ｄ２間の半導体基板上にはゲート絶縁膜ＧＩｂを介してゲート電極２５が形成されている。ゲート電極２４、２５は図２の断面において、例えば幅０．５μｍ〜２μｍ、厚さは、０．１μｍ〜０．５μｍである。ゲート絶縁膜ＧＩａ，ＧＩｂは、例えば幅０．５μｍ〜２μｍ、厚さは５ｎｍ〜１００ｎｍである。
図２からわかるように、第２の金属板配線４の櫛歯部４ｂはソースパット２６とドレインパッド２９に半田バンプ３０、３１を介して接続している。すなわち、半導体チップ２に形成されたハイサイドスイッチＴ１のソース電極Ｓ１とローサイドスイッチＴ２のドレイン電極Ｄ２とをソースパッド２６、ドレインパッド２９、半田バンプ３０、３１を介して一枚の金属板配線４ｂで接続している。
半導体チップ２の一主面のハイサイドスイッチＴ１が形成されている領域を第一領域Ｒ１と、また、半導体チップ２の一主面のローサイドスイッチＴ２が形成されている領域を第二領域Ｒ２とそれぞれ定義する。
図３は、図１の半導体装置１の金属板配線、入出力端子、出力端子、接地端子、ゲート端子、ヒートシンク及びボンディングワイヤを除いた状態の半導体チップ２の斜視図である。
図３に示すように、半導体チップ２の一主面の第一領域Ｒ１にハイサイドスイッチＴ１が、半導体チップ２の一主面の第二領域Ｒ２にローサイドスイッチＴ２が形成されている。そして、ソースパッド２６とドレインパッド２８が第一領域Ｒ１上に交互に配置され、ソースパッド２７及びドレインパッド２９が第二領域Ｒ２上に交互に配置されている。
また、第一領域Ｒ１の右上隅角部近傍に第１のゲート電極パッド１２が、第二領域Ｒ２の右下隅角部近傍に第２のゲート電極パッド１３がそれぞれ形成されている。
半導体チップ２は、２つのスイッチ（ＭＩＳＦＥＴ）が１つの半導体チップに形成された２ｉｎ１チップである。
図４は、図４の半導体チップ表面を上から見た平面図（ａ）及びそれのＡ−Ａ´部での断面図（ｂ）である。
図４からわかるように、平面形状が四角形の半導体チップ２の第一領域にハイサイドスイッチＴ１が、半導体チップ２の第二領域にローサイドスイッチＴ２がそれぞれ形成されている。図３に示すように、ソースパッド２６とドレインパッド２８が第一領域Ｒ１上に交互に配置され、ソースパッド２７及びドレインパッド２９が第二領域Ｒ２上に交互に配置されている。
また、図４に示すように、ソースパッド２６、２７及びドレインパッド２８、２９は、平面形状が短冊状または長方形状である。
さらに、ソースパッド２６、２７及びドレインパッド２８、２９は、同一線上に位置するよう配置されている、すなわち、第一領域Ｒ１上のソースパッド２６と第二領域Ｒ２上のドレインパッド２９が半導体チップ２の一主面上において平面視で同一線上に位置するように配置している。また、第一領域Ｒ１上のドレインパッド２８と第二領域Ｒ２上のソースパッド２７も半導体チップ２の一主面上において平面視で同一線上に位置するように配置している。
図３でも示したように、半導体チップ２の一主面の第一領域Ｒ１の右上隅角部近傍に第１のゲート電極パッド１２が、第二領域Ｒ２の右下隅角部近傍に第２のゲート電極パッド１３がそれぞれ形成されている。
次に、図４（ｂ）に示すように、第二領域Ｒ２において、複数の半田バンプ３１が交互に配置されたソースパッド２７及びドレインパッド２９上に形成されている。同様に第一領域Ｒ１においても、複数の半田バンプ３０が交互に配置されたソースパッド２６及びドレインパッド２８上に形成されている。
図１〜図４に記載される半導体装置１及び半導体チップ２は、ソースパッド２６、２７下とドレインパッド２８、２９下に形成される第１層間絶縁膜４９及びソースパッド２６、２７上とドレインパッド２８、２９上に形成される第２層間絶縁膜５０は省略している。
図５は半導体装置１を樹脂で封止した場合の外観を示す図であり、（ａ）は上部斜めからみた斜視図、（ｂ）は（ａ）に示す白抜き矢印方向からみた側面図である。図６は半導体装置１ａの外観を示す図であり、（ａ）は上面図、（ｂ）は底面図である。図７は図６（ａ）の半導体装置１ａをＡ−Ａ’で切断した断面図である、この断面も第１、第２層間絶縁膜４９，５０を省略している。
図５〜図７の図面で示すように、半導体装置１が封止樹脂４６で封止された半導体装置１ａにおいて、封止樹脂４６側面には入力端子６、出力端子７、接地端子８、第１のゲート端子９、第２のゲート端子１０それぞれの一部が露出している。
又、封止樹脂４６底面には図６（ｂ）に示すように、ヒートシンク１１、入力端子６、出力端子７、接地端子８、第１のゲート端子９、第２のゲート端子１０それぞれの一部が露出している。
さらに、図７の断面図からもわかるように、半導体チップ２はヒートシンク１１に放熱性の良い接着材５２により接続され、さらに、第２の金属板配線４及び第３の金属板配線５の半導体チップ２の外側に位置する部分はそれぞれ出力端子７、接地端子８に放熱性の良い接着材５２により接続されている。第２の金属板配線４及び第３の金属板配線５の半導体チップ２上に位置する部分は半田バンプ３１を介して半導体チップ２と接続している。
半導体装置１ａの封止樹脂４６は上面、底面、側面ともに外観は四角形状を有しているが、それぞれにおいて、角部が面取りされた外観形状となっていても良い。従って、その場合図７の断面形状において封止樹脂４６の上部左右の角部が面取りされた形状となる。
次に図８は半導体装置１ａをＤＣ−ＤＣコンバータに用いた場合の等価回路図である。
図８からわかるように半導体装置１の入力端子６は入力電圧端子ＶＩＮに接続されるとともに、コンデンサＣ１の一方の電極が接続される、このコンデンサＣ１の他方の電極は接地端子ＧＮＤへと接続される。そして、半導体装置１ａの出力端子７にはチョークコイルＬ１及びコンデンサＣ２の一方の電極が接続され、出力電圧端子ＶＯＵＴへと接続される。コンデンサＣ２の他方の電極は接地端子ＧＮＤへと接続される。
また、半導体装置１ａの接地端子８は接地端子ＧＮＤへと接続される。さらに、半導体装置１ａの第１のゲート端子９及び第２のゲート端子１０はそれぞれドライバＩＣ３２に接続される。ドライバＩＣ３２は接地端子ＧＮＤへも接続されている。ドライバＩＣ３２はハイサイドスイッチ及びローサイドスイッチを駆動するドライバとそのドライバを制御する制御回路とを有する。
前記したように、半導体装置１ａは、ひとつの半導体チップ２上に、非絶縁型ＤＣ−ＤＣコンバータのハイサイドスイッチとローサイドスイッチを構成したものである。
図９は、半導体装置１、１ａのハイサイドスイッチＴ１とローサイドスイッチＴ２と入力端子６、出力端子７、接地端子８の各端子との接続関係を説明する原理的な概略断面図である。
同図では、概略断面のためハイサイトスイッチＴ１とローサイドスイッチＴ２の構造は代表的な構造としている。
同図からわかるように、ハイサイドスイッチＴ１のドレイン領域Ｄ１は入力端子６に電気的に接続している。ハイサイドスイッチＴ１のソース領域Ｓ１とローサイドスイッチＴ２のドレイン領域Ｄ２とを電気的に接続しこれらを出力端子７に接続している。さらに、ローサイドスイッチＴ２のソース領域Ｓ２を接地端子８に電気的に接続している。ハイサイドスイッチＴ１のゲート電極２４は第１のゲート端子９に、ローサイドスイッチＴ２のゲート電極２５は第２のゲート端子１０にそれぞれ電気的に接続している。
図１０は、樹脂性の絶縁性基板に多層の配線層を形成した配線基板３３に半導体装置１ａを実装してＤＣ−ＤＣコンバータを構成した場合の実装状態を示す図であり、（ａ）は平面概略図、（ｂ）はそのＡ−Ａ´断面図である。
同図に示すように、半導体装置１ａは破線で示す箇所に実装される。又、この破線で示す箇所以外の配線基板３３にはドライバＩＣ３２、コンデンサＣ１、Ｃ２、チョークコイルＬ１、中央処理装置ＣＰＵが実装される。
又、配線基板３３には配線３５、３６、３７、３８、３９、４０、４１、４２が形成されている。
そして配線３５、３６、３７、３８、３９、４０、４１、４２を介して半導体装置１ａは、コンデンサＣ１、ドライバＩＣ３２、チョークコイルＬ１等に接続されている。
又、同図（ｂ）からもわかるように、半導体装置１ａの発熱を配線３４及びサーマルビア３４を介して配線基板３３の裏面側に放熱させる構造となっている。
さらに、スルーホール４３により配線基板３３の表面側の配線（例えば、配線３６）と裏面側の配線４２ｒとの接続、または上層配線４２ｕと下層配線４２ｓとの接続を行っている。
配線基板３３への実装には、樹脂封止される前の半導体装置１を実装し、実装後保護用樹脂をポッティングして半導体装置１をこのポッティング樹脂で保護する形態としてもよい。
前記してきた半導体装置１，１ａによれば、入力端子６は、櫛歯部分３ａ、３ｂを有する第１の金属板配線３、複数の半田バンプ３０、短冊状のドレインパッド２８を介してハイサイドスイッチＴ１のドレイン領域Ｄ１に接続される。又、出力端子７は、櫛歯部分４ａ、４ｂ、４ｃ、４ｄを有する第２の金属板配線４と、複数の半田バンプ３０、３１と、短冊状のソースパッド２６、ドレインパッド２９とを介してハイサイドスイッチＴ１のソース領域Ｓ１及びローサイドスイッチＴ２のドレイン領域Ｄ２に接続される。接地端子８は、櫛歯部分５ａ、５ｂ、５ｃを有する第３の金属板配線５と、複数の半田バンプ３１と、短冊状のソースパッド２７とを介してローサイドスイッチＴ２のソース領域Ｓ２に接続される。
すなわち、ハイサイドスイッチＴ１、ローサイドスイッチＴ２それぞれのドレイン領域Ｄ１、Ｄ２、ソース領域Ｓ１、Ｓ２から入力端子６、出力端子７、接地端子８までは、幅広の第１、第２、第３の金属板配線３、３ａ、３ｂ、４、４ａ、４ｂ、４ｃ、４d、５、５ａ、５ｂ、５c及び短冊状のソースパッド２６、２７、ドレインパッド２８、２９を介して接続されているため、放熱性を向上でき、又、寄生抵抗も低減できる。
特に金属板配線による接続を行うため、ワイヤによる接続に比べてはるかに放熱性の向上、寄生抵抗の低減が達成できる。
さらに、半導体チップ２の一主面とは反対側の他の主面（半導体チップ裏面）にはヒートシンク１１として用いられる一枚板のフレームを接続すると、半導体チップ２の裏面からの放熱性がより良くなる。
さらに配線基板３３内に設けられたサーマルビア３４上に半導体装置１ａを実装する、実装状態において半導体装置１ａ直下にサーマルビア３４を有することになり、配線基板３３の内層から裏面を介しての放熱特性がより改善される。
又、図２、図３、及び図４からもわかるように、ハイサイドスイッチＴ１のソースパッド２６と、ローサイドスイッチＴ２のドレインパッド２９が平面視で同一線上に位置するように隣接して半導体チップ２の一主面上に形成されている。ソースパッド２６とドレインパッド２９が向い合う側に半田バンプ３０と半田バンプ３１とが形成されている。半田バンプ３０，３１上に第２の金属板配線４の櫛歯部分４ｂ部分が接続されることによりハイサイドスイッチＴ１のソースパッド２６と、ローサイドスイッチＴ２のドレインパッド２９とが一枚の（共通の）金属板配線により電気的に接続されている。すなわち、第２の金属板配線４の４櫛歯部分ｂ部分がハイサイドスイッチＴ１の第一領域Ｒ１上と、ローサイドスイッチＴ２の第二領域Ｒ２上にまたがって接続される。それにより配線インダクタンスが低減され、電源効率の改善、および跳ね上がり（サージ）電圧の低減、ノイズの抑制等種々の効果を得ることができる。
次に半導体装置１の製造方法を図１１〜図１６に基づき説明する。
（ａ）工程
図１１に示すように、半導体ウエハを構成する半導体基板１７の一主面の選択的な第一領域Ｒ１と、第一領域Ｒ１とは異なる他の第二領域Ｒ２とに、Ｎ−型ウエル領域１８ａ、１８ｂを形成し、各Ｎ−型ウエル領域１８ａ、１８ｂ中にＰ−型ウエル領域１９ａ、１９ｂを形成する。そして、Ｎ−型ウエル領域１８ａ、１８ｂが形成された一主面上にゲート絶縁膜ＧＩａ、ＧＩｂを介してゲート電極２４、２５を形成する。
さらに、一主面のＰ−型ウエル領域１９ａ、１９ｂ中にソース領域Ｓ１、Ｓ２を形成し、さらに、Ｎ−型ウエル領域１８ａ、１８ｂ中のソース領域Ｓ１、Ｓ２及びＰ−型ウエル領域１９ａ、１９ｂから離間した領域にドレイン領域Ｄ１、Ｄ２を形成する。
これにより、第一領域Ｒ１には、Ｎ−型ウエル領域１８ａ、Ｐ−型ウエル領域１９ａ、ソース領域Ｓ１、ドレイン領域Ｄ１、及びゲート電極２４が形成される。また、第二領域Ｒ２には、Ｎ−型ウエル領域１８ｂ、Ｐ−型ウエル領域１９ｂ、ソース領域Ｓ２、ドレイン領域Ｄ２、及びゲート電極２５が形成される。
（ｂ）工程
図１２に示すように、ソース領域Ｓ１、Ｓ２上にソース電極２０、２１が、ドレイン領域Ｄ１、Ｄ２上にドレイン電極２２、２３がそれぞれ形成される。
（ｃ）工程
図１３に示すように、ゲート電極２４、２５、ソース電極２０、２１、及びドレイン電極２２、２３上にこれらを覆う第１層間絶縁膜４９を形成する。第１層間絶縁膜４９としては、ＣＶＤ−ＳｉＯ２膜などのＣＶＤ膜を用いる。
ＣＶＤ膜の成膜法としては、プラズマＣＶＤ又は熱ＣＶＤ等を用いる。
そして、ソース電極２０、及びドレイン電極２３上の第１層間絶縁膜４９を選択的に除去し、この除去された部分にタングステン膜を埋め込むことによりタングステンプラグ（接続プラグ）４７、４８を形成する。その後第１層間絶縁膜４９の上にアルミニウム（Ａｌ）膜をスパッタ技術等により形成し、該Ａｌ膜を選択的に除去することにより、ソースパッド２６、及びドレインパッド２９を形成する。なお、ソースパッド２７、ドレインパッド２８は図１３では記載していない。このＡｌ膜の選択除去は例えばフォトレジストを用いるフォトリソグラフィ技術による選択エッチングにより行う。
図１３で示さないソースパッド２７、ドレインパッド２８及びそれに接続されるタングステンプラグ（接続プラグ）も前記と同様な方法で形成する。
ソースパッド２６はタングステンプラグ４７を介してハイサイドスイッチＴ１のソース領域Ｓ１と、ドレインパッド２９は、タングステンプラグ４８を介してローサイドスイッチＴ２のドレイン領域Ｄ２とそれぞれ接続される。
図１３に記載されないソースパッド２７とドレインパッド２８も前記と同様にタングステンプラグを介してハイサイドスイッチＴ１とローサイドスイッチＴ２に接続される。ソースパッド２７はローサイドスイッチＴ２のソース領域Ｓ２と、ドレインパッド２８はハイサイドスイッチＴ１のドレイン領域Ｄ１とそれぞれ接続される。
ソースパッド２６、２７、及びドレインパッド２８、２９は、図４の説明でも述べたように、平面形状が短冊状または長方形状である。
（ｄ）工程
図１４に示すように、ソースパッド２６、及びドレインパッド２９上に複数の半田バンプ３０、３１を選択的に形成する。このとき、隣接するソースパッド２６とドレインパッド２９との互いにより近い箇所に半田バンプ３０、３１を形成する（図２（ｂ）に示すような配置とする）。
さらに、図１５では図示しないソースパッド２７、及びドレインパッド２８上にも前記と同様に半田バンプ３０、３１を形成する。この場合、隣接するソースパッド２７とドレインパッド２８との互いに向い合う端部より離れた箇所に半田バンプ３０、３１を形成する（図２（ｂ）に示すような配置とする）。
半田バンプ３０、３１は下地膜としてＮｉ−Ａｕのメッキ膜を先に形成し、このＮｉ−Ａｕの下地メッキ膜上に形成する。
又、半田バンプの代わりにＡｕボール又はＣｕボールを形成しても良い。
（ｅ）工程
図１５に示すように、ソースパッド２６、及びドレインパッド２９上に、半田バンプ３０、３１を埋め込みかつ半田バンプ３０、３１の上面は露出するように第２層間絶縁膜５０を形成する。
図１５では図示しないソースパッド２７、及びドレインパッド２８上にも前記と同様に第２層間絶縁膜５０を形成する。このとき、前記と同様にソースパッド２７、及びドレインパッド２８上の半田バンプ３０、３１の上面は露出するように第２層間絶縁膜５０を形成する。
第２層間絶縁膜５０はポリイミド膜、ＣＶＤ−ＳｉＯ２膜、ＣＶＤ−ＳｉＮ膜のいずれかの膜またはそれらのいずれかの複合膜あるいはそれらのいずれかの積層膜を用いる。
ここで、いわゆる前工程で処理された半導体ウエハが完成する。
（ｆ）工程
（ｅ）工程が終了した半導体ウエハを、それぞれが第一領域Ｒ１及び第二領域Ｒ２を有する複数の半導体チップ２に分割する。ここで、半導体チップ２が準備される。
（ｇ）工程
図１６に示すように、半導体チップ２の露出した半田バンプ３０、３１上面及び第２層間絶縁膜５０上に第１の金属板配線３、３ａ、３ｂ、第２の金属板配線４、４ａ、４ｂ、４ｃ、４d、及び第３の金属板配線５、５ａ、５ｂ、５c、を搭載して半田バンプ３０、３１との接続を行う。尚、図１６では金属板配線４d、５cは示していないが、図１よりその存在は明らかであり、前記と同様に半田バンプとの接続を構成する。
図１７（ａ）、（ｂ）は図１７の（ｇ）工程を補足するための工程断面図である。図１７の断面は、図７の断面と同じ箇所の断面であるが樹脂で封止する前の状態である。また、半田バンプは符号３１のみを記載している。図７では、ヒートシンク１１、出力端子７、及び接地端子８を記載しているが、特定箇所の断面のため、入力端子６、第１のゲート端子９、及び第２のゲート端子１０は省略している。又、図１７で記載した第１層間絶縁膜４９と第２層間絶縁膜５０も省略している。
図１７（ａ）に示すように、第２の金属板配線４、第３の金属板配線５を半田バンプ３０、３１が形成された半導体チップ２上に位置させる。断面図のため半田バンプは符号３１のみを記載している。同図（ｂ）に示すように、第２の金属板配線４及び第３の金属板配線５と半田バンプ３０、３１と出力端子７と接地端子８との接続を行う。また、半導体チップ２とヒートシンク１１との接続を行う。断面図のため半田バンプは符号３１のみを記載している。半導体チップ２とヒートシンク１１との接続、第２の金属板配線４と出力端子７との接続、及び第３の金属板配線５と接地端子８との接続それぞれは放熱性の良い接着材５２により行う。
その後半導体装置１を例えばトランスファーモールド法により封止樹脂４６で封止し、半導体装置１ａを形成する。
＜実施の形態２＞
図１８は、実施の形態２に係わる半導体装置を示す斜視図である。
実施の形態２は、実施の形態１として図１に示す半導体装置１の入力端子６、出力端子７、及び接地端子８それぞれを第１、第２、第３の金属板配線の一部で構成したものである。すなわち第１の金属板配線３Ａの一部で入力端子６を、第２の金属板配線４Ａの一部で出力端子７を，第３の金属板配線５Ａの一部で、接地端子８をそれぞれ形成したものである。これ以外は実施の形態１と同じである。
実施の形態２によれば、入力端子６、出力端子７、及び接地端子８それぞれを用いる必要がないため、実施の形態１と同様な効果を得るだけではなく、さらに半導体装置１Ａの製造工程数を削減でき製造費用を低減できる。
＜実施の形態３＞
図１９は実施の形態３に係わる半導体装置を示す斜視図である。
実施の形態３は、図１９に記載するように、実施の形態１に記載するハイサイドスイッチＴ１とローサイドスイッチＴ２に加えて、ドライバＩＣ３２の機能を有する駆動制御回路３２Ｂを一つの半導体チップ２Ｂの一主面に形成している。
同図に記載するように、長方形状の半導体チップ２Ｂの長手方向に沿った一主面に駆動制御回路３２Ｂ、ハイサイドスイッチＴ１、ローサイドスイッチＴ２を形成している。
駆動制御回路３２Ｂの複数のボンディングパッド５６と複数の端子５３とを複数のボンディングワイヤ（第３のボンディングワイヤ）５１により接続している。
図２０は図１９に示す半導体装置１Ｂを封止樹脂で封止した場合を示し、（ａ）はその斜視図、（ｂ）は（ａ）を矢印方向から見た側面図である。
又、図２１は図２０に示す半導体装置１Ｂの（ａ）上面図、（ｂ）底面図である。
半導体装置１Ｂａは、半導体装置１Ｂを例えばトランスファーモールド技術により樹脂封止したものである。
封止樹脂４６で封止された半導体装置１Ｂａにおいて、封止樹脂４６側面には入力端子６、出力端子７、接地端子８、及び駆動制御回路３２Ｂの複数の端子５３それぞれの一部が露出している。
又、封止樹脂４６底面には図２１（ｂ）に示すように、ヒートシンク１１Ｂ、入力端子６、出力端子７、接地端子８、及び駆動制御回路３２Ｂの複数の端子５３それぞれの一部が露出している。
半導体装置１Ｂａの封止樹脂４６は上面、底面、側面ともに外観は四角形状を有しているが、それぞれにおいて、角部が面取りされた外観形状となっていても良い。
図２２は、半導体装置１ＢａをＤＣ−ＤＣコンバータに用いた場合の等価回路図である。
半導体装置１Ｂａの入力端子６は入力電圧端子ＶＩＮに接続されるとともに、コンデンサＣ１の一方の電極が接続される、このコンデンサＣ１の他方の電極は接地端子ＧＮＤへと接続される。そして、半導体装置１Ｂａの出力端子７にはチョークコイルＬ１及びコンデンサＣ２の一方の電極が接続され、出力電圧端子ＶＯＵＴへと接続される。コンデンサＣ２の他方の電極は接地端子ＧＮＤへと接続される。
また、半導体装置１Ｂａの接地端子８は接地端子ＧＮＤへと接続される。
さらに、半導体装置１ＢａのハイサイドスイッチＴ１のゲート電極２４及びローサイドスイッチＴ２のゲート電極２５はそれぞれ駆動制御回路３２Ｂに半導体チップ２Ｂ内において接続している。すなわち、半導体チップ２Ｂ中に形成された拡散層による配線、半導体チップ２Ｂ上に形成された金属層による配線または多結晶シリコン層による配線あるいはこれら各配線の組み合わせによる配線等によりハイサイドスイッチＴ１のゲート電極２４及びローサイドスイッチＴ２のゲート電極２５はそれぞれ駆動制御回路３２Ｂに接続される。又、駆動制御回路３２Ｂは接地電位ＧＮＤへも接続されている。
このような実施の形態３によれば、１つの半導体チッブ２Ｂ内にハイサイドスイッチＴ１とローサイドスイッチＴ２及び駆動制御回路３２Ｂを形成して、かつそれらの接続を半導体チッブ２Ｂ内で行うため、これら素子間の配線抵抗を減少することができ、かつノイズのさらなる低減を達成できる。さらに配線インダクタンスのさらなる低減ができる。また、実施の形態３は、実施の形態１と同様な効果を得ることもできる。
＜実施の形態４＞
図２３は実施の形態４に係わる半導体装置を示す斜視図である。
半導体装置１Ｃａは、同図からもわかるように、半導体装置１ａの封止樹脂４６表面から、第１の金属板配線３、第２の金属板配線４、第３の金属板配線５それぞれの一部が露出しているものである。これ以外は、実施の形態1及び実施の形態２と同じである。
実施の形態４によれば、実施の形態１と同様な効果を得るだけではなく、封止樹脂４６表面側からの放熱性を改善できる。また、この露出部に放熱フィン等を接続することにより、さらにより一層放熱性を改善することができる。
＜実施の形態５＞
図２４は実施の形態５に係わる半導体装置を示す斜視図である。
図２５は図２４に示す半導体装置１Ｄを封止樹脂４６で封止した場合を示し、（ａ）はその斜視図、（ｂ）は（ａ）を白抜き矢印方向から見た側面図である。
図２６は図２５に示す半導体装置１Ｄａの（ａ）上面図、（ｂ）底面図である。
実施の形態５は、実施の形態１の半導体チップ２、すなわち、ソースパッド２６、２７、ドレインパッド２８、２９、半田バンプ３０、３１、第１のゲート電極パッド１２、及び第２のゲート電極パッド１３それぞれを有する状態の半導体チップ２を前提とするものである。
半導体チップ２を用意し、この半導体チップ２上に、図２４で示すような複数の細長い第１の金属板配線３Ｄ、複数の第２の金属板配線４Ｄ、複数の第３の金属板配線５Ｄそれぞれを配置するとともに半田バンプ３０、３１それぞれに接続したものである。
図２４で示すように、半導体チップ２上平面において、複数の第１の金属板配線３Ｄと複数の第２の金属板配線４Ｄは交互に配置され、かつ複数の第２の金属板配線４Ｄと第３の金属板配線５Ｄも交互に配置される。
さらに、第１のゲート電極パッド１２には第４の金属板配線５４が、第２のゲート電極パッド１３には第５の金属板配線５５がそれぞれ接続している。
そして、第１の金属板配線３Ｄは、半導体チップ２上から離れた箇所に入力端子６を有する。
又第２の金属板配線４Ｄは半導体チップ２上から離れた箇所に出力端子７を有する。
さらに、第３の金属板配線５Ｄは、半導体チップ２上から離れた箇所に接地端子８を有している。
第１の金属板配線３Ｄ、第２の金属板配線４Ｄ、第３の金属板配線５Ｄ及び第４の金属板配線５４、第５の金属板配線５５それぞれは複数の横長板形状で構成される。
実施の形態５においても、ハイサイドスイッチＴ１のソースパッド２６とローサイドスイッチＴ２のドレインパッド２９とを一枚の金属板からなる第２の金属板配線４Ｄで接続しているすなわち、第２の金属板配線４Ｄを共通にして接続している。
半導体装置１Ｄａは、半導体装置１Ｄを、例えばトランスファーモールド技術により樹脂封止したものである。封止樹脂４６で封止された半導体装置１Ｄａにおいて、封止樹脂４６側面には入力端子６、出力端子７、接地端子８、第１ゲート端子９、第２ゲート端子１０それぞれの一部が露出している。又、封止樹脂４６底面には図２６（ｂ）に示すように、ヒートシンク１１、入力端子６、出力端子７、接地端子８、第１ゲート端子９、及び第２ゲート端子１０それぞれの一部が露出している。半導体装置１Ｄａの封止樹脂４６は上面、底面、側面ともに外観は四角形状を有しているが、それぞれにおいて、角部が面取りされた外観形状となっていても良い。
このような、実施の形態５によれば、実施の形態１〜４と同様に配線インダクタンス低減、放熱性の向上、寄生抵抗の低減等が達成できる。
また、第１、第２、第３の各金属板配線３Ｄ，４Ｄ，５Ｄは、シンプルな形状であるため製造、加工しやすく半導体装置の製造コスト低減となる。
＜実施の形態６＞
図２７は実施の形態６に係わる半導体装置を示す斜視図である。
図２７（ａ）は、封止樹脂で封止していない状態を示し、図２７（ｂ）は、図２７（ａ）の第１の金属板配線、第２の金属板配線、第３の金属板配線を除去した状態を示すものである。
実施の形態６は実施の形態１〜５とは異なり、ハイサイドスイッチＴ１及びローサイドスイッチＴ２上にそれぞれの短冊状のソースパッド２６、２７とドレインパッド２８、２９を設けずに、図２７（ｂ）に示すような平板状のソースパッド２６Ｅ、２７Ｅ及び平板状のドレインパッド２８Ｅ、２９ＥをハイサイドスイッチＴ１が存在する第一領域Ｒ１上及びローサイドスイッチＴ２が存在する第二領域Ｒ２上に設けるものである。
すなわち、第一領域Ｒ１上にソースパッド２６Ｅとドレインパッド２８Ｅを、第二領域Ｒ２上にソースパッド２７ＥとドレインパッドＥ２９をそれぞれ設けるものである。
さらに、第１のゲート電極パッド１２を第一領域Ｒ１上の右上隅角部近傍に、第２のゲート電極パッド１３を第二領域Ｒ２の右下隅角部近傍にそれぞれ有している。
そして、第１の金属板配線３Ｅがドレインパッド２８Ｅ上に、第３の金属板配線５Ｅがソースパッド２７Ｅ上にそれぞれ電気的に接続されている。
第２の金属板配線４Ｅは、ソースパッド２６Ｅとドレインパッド２９Ｅ上に共通金属板として電気的に接続している。
さらに、第１の金属板配線３Ｅは半導体チップ２Ｅ上からその外側に伸びその伸びた部分は入力端子６に電気的に接続している。第２の金属板配線４Ｅも半導体チップ２Ｅ上からその外側に伸びその伸びた部分は出力端子７に電気的に接続している。第３の金属板配線５Ｅも半導体チップ２Ｅ上からその外側に伸びその伸びた部分は接地端子８に電気的に接続している。入力端子６、出力端子７、及び接地端子８は、半導体チップ２Ｅの外側に位置している。
又、第１のゲート電極パッド１２は、半導体チップ２Ｅの外側に位置している第１のゲート端子９にボンディングワイヤ１４により接続している。第２のゲート電極パッド１３も半導体チップ２Ｅの外側に位置している第２のゲート端子１０にボンディングワイヤ１５により接続している。
半導体チップ２Ｅは、ソースパッド２６Ｅ、２７Ｅ及びドレインパッド２８Ｅ、２９Ｅの形状が異なる以外は半導体チップ２と同じである。
実施の形態６においても実施の形態１と同様に、放熱性の向上、寄生抵抗の低減、配線インダクタンスの低減、電源効率の改善、および跳ね上がり（サージ）電圧の低減、ノイズの抑制等種々の効果を得ることができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、半導体装置は、樹脂で封止されるものではなく、他の絶縁性物質例えばセラミック等で封止しても良い。
ソースパッド２６、２７及びドレインパッド２８、２９を銅（Ｃｕ）で構成する場合、これらパッド上に選択的に形成される半田バンプは、銅（Ｃｕ）上に選択的に形成されたＮｉ−Ａｕのメッキ膜を介して形成してもよいし、このＮｉ−Ａｕのメッキ膜を形成しないメッキレスの状態で、銅（Ｃｕ）のパッド上に形成してもよい。
第１のゲート端子９及び第２のゲート端子１０に接続されるボンディングワイヤ１４、１５に銅ワイヤ又はアルミワイヤを用いる場合は、ワイヤの酸化防止のためにワイヤ表面に絶縁膜を塗布又は形成してもよい。
１、１Ａ、１Ｂ、１Ｄ、１Ｅ：半導体装置（除く封止樹脂）
１ａ、１Ｂａ、１Ｃａ、１Ｄａ：半導体装置
２、２Ｂ、２Ｅ：半導体チップ
３、３ａ、３ｂ：第１の金属板配線
４、４ａ、４ｂ、４ｃ、４d：第２の金属板配線
５、５ａ、５ｂ、５c：第３の金属板配線
６：入力端子
７：出力端子
８：接地端子
９：第１の（ハイサイド）ゲート端子
１０：第２の（ローサイド）ゲート端子
１１：ヒートシンク
１２：第１のゲート電極パッド（ハイサイドゲート電極パッド）
１３：第２のゲート電極パッド（ローサイドゲート電極パッド）
１４：第１のボンディングワイヤ
１５：第２のボンディングワイヤ
１６：半導体装置１の選択的な取り出し範囲を示す領域
１７：半導体基板
１８ａ、１８ｂ：Ｎ−型ウエル領域
１９ａ、１９ｂ：Ｐ−型ウエル領域
２０、２１：ソース電極
２２、２３：ドレイン電極
２４、２５：ゲート電極
２６、２７、２６Ｅ、２７Ｅ：ソースパッド
２８、２９、２８Ｅ、２９Ｅ:ドレインパッド
３０、３１：半田バンプ
３２：ドライバＩＣ
３２Ｂ：駆動制御回路
３３：配線基板
３４：サーマルビア
３５、３６、３７、３８、３９、４０、４１、４２：基板の配線
４３：スルーホール
４６：封止樹脂
４７、４８：接続プラグ
４９：第１層間絶縁膜
５０：第２層間絶縁膜
５１：第３のボンディングワイヤ
５２：接着材
５３：端子
５４：第４の金属板配線
５５：第５の金属板配線
５６：ボンディングパッド
Ｓ１、Ｓ２：ソース領域
Ｄ１、Ｄ２：ドレイン領域
Ｔ１：ハイサイドスイッチ
Ｔ２：ローサイドスイッチ
Ｃ１、Ｃ２：コンデンサ
Ｌ１：チョークコイル
ＣＰＵ：中央処理装置

Claims (23)

  1. 一主面を有し、該一主面に複数のＭＩＳ型ＦＥＴが形成された半導体チップと、
    前記一主面上を覆うように形成されたそれぞれが櫛歯形状を有する複数の金属板配線とを有し、
    前記複数の金属板配線は互いの櫛歯部分が交互に平面配置されるように前記一主面上を覆い、
    前記複数の金属板配線は前記半導体チップの外側に位置している複数の端子に電気的に接続されている半導体装置。
  2. 前記複数の金属板配線は、第１の金属板配線、第２の金属板配線、及び第３の金属板配線を有し、前記複数の端子は、入力端子、出力端子、及び接地端子を有し、
    前記第１の金属板配線は入力端子と、第２の金属板配線は出力端子と、第３の金属板配線は接地端子とにそれぞれ電気的に接続され、
    前記入力端子、出力端子、及び接地端子はそれぞれ前記半導体チップの外側に位置している請求項１に記載の半導体装置。
  3. 前記半導体チップの一主面上で前記櫛歯形状の第１、第２、第３の金属板配線の下に位置して前記第１、第２、第３の金属板配線を横切る方向に伸び、かつ前記第１、第２、第３の金属板配線と電気的に接続された平面形状が短冊状のソースパッドとドレインパッドを有する請求項２に記載の半導体装置。
  4. 前記ソースパッドとドレインパッドが前記半導体チップの一主面上に交互に平面配置されている請求項３に記載の半導体装置。
  5. 前記複数のＭＩＳ型ＦＥＴは第１のＭＩＳ型ＦＥＴと第２のＭＩＳ型ＦＥＴとを有し、
    前記第１のＭＩＳ型ＦＥＴは前記一主面の第一領域に形成され、
    前記第２のＭＩＳ型ＦＥＴは前記一主面の第二領域に形成され、
    前記ソースパッドとドレインパッドは、前記一主面の前記第一領域上と該第一領域とは異なる前記一主面の前記第二領域上とにそれぞれ配置されている請求項４に記載の半導体装置。
  6. 前記第１、第２のＭＩＳ型ＦＥＴは横型ＭＩＳトランジスタであり、
    前記第一領域上に位置する前記ソースパッドとドレインパッドはそれぞれ前記第１のＭＩＳ型ＦＥＴに電気的に接続し、
    前記第二領域上に位置する前記ソースパッドとドレインパッドはそれぞれ前記第２のＭＩＳ型ＦＥＴに電気的に接続する請求項５に記載の半導体装置。
  7. 前記第２の金属板配線の前記櫛歯形状の一部が前記第一領域上に位置する前記ソースパッドと前記第二領域上に位置する前記ドレインパッドとに共通接続している請求項５に記載の半導体装置。
  8. 前記第１の金属板配線は前記第一領域上に位置する前記ドレインパッドに前記櫛歯形状を介して選択的に接続している請求項５に記載の半導体装置。
  9. 前記第３の金属板配線は前記第二領域上に位置する前記ソースパッドに前記櫛歯形状を介して選択的に接続している請求項５に記載の半導体装置。
  10. 前記第一領域上に位置する前記ソースパッドとドレインパッドと、前記第二領域上に位置する前記ソースパッドとドレインパッドとは、それぞれ同一方向に伸び、かつ前記第一領域上の前記ソースパッドと前記第二領域上の前記ドレインパッドとは同一線上に位置するよう配置されている請求項５に記載の半導体装置。
  11. 前記第一領域には第１導電型の第１のウエル領域が存在し、前記第二領域には第１導電型の第２のウエル領域がそれぞれ存在し、前記第１のウエル領域には前記第１のＭＩＳ型ＦＥＴが存在し、前記第２のウエル領域には前記第２のＭＩＳ型ＦＥＴが存在する請求項５に記載の半導体装置。
  12. 前記半導体チップ、前記ソースパッドとドレインパッド、前記第１、第２、第３の金属板配線、入力端子、出力端子及び接地端子を覆う封止樹脂を有し、前記入力端子、出力端子、及び接地端子のそれぞれの一部は前記封止樹脂から露出している請求項３に記載の半導体装置。
  13. 前記入力端子は前記第１の金属板配線の一部で構成され、前記出力端子は前記第２の金属板配線の一部で構成され、前記接地端子は前記第３の金属板配線の一部で構成されている請求項２に記載の半導体装置。
  14. 前記半導体チップの一主面とは反対側の他の主面に接続されたヒートシンクを有する請求項１に記載の半導体装置。
  15. 前記半導体チップの一主面の第一領域及び第二領域以外の第三領域に駆動制御回路を有し、前記駆動制御回路用のパッドをボンディングワイヤを介し前記半導体チップ外側の端子に接続した請求項１に記載の半導体装置。
  16. 平面形状が短冊状または長方形状のソースパッド及びドレインパッドをそれぞれ有する第１及び第２のパワーＭＩＳＦＥＴが形成された半導体チップを準備する工程と、
    前記半導体チップの前記ソースパッド及びドレインパッド上に第１の金属板配線、第２の金属板配線、第３の金属板配線を搭載して前記ソースパッド及びドレインパッド及び複数の端子との接続を行う工程を有する半導体装置の製造方法。
  17. 前記ソースパッド及びドレインパッドと、前記第１の金属板配線、第２の金属板配線、及び第３の金属板配線との接続は、半田バンプで行う請求項１６に記載の半導体装置の製造方法。
  18. 前記複数の端子は、入力端子、出力端子、及び接地端子である請求項１６に記載の半導体装置の製造方法。
  19. 一主面を有し、該一主面に複数のＭＩＳ型ＦＥＴが形成された半導体チップと、
    前記一主面上を覆うように形成された複数の金属板配線と、
    前記半導体チップの一主面とは反対側の他の主面に接続されたヒートシンクと、
    前記複数の金属板配線は前記半導体チップの外側に位置している複数の端子に電気的に接続されている半導体装置。
  20. 前記半導体チップ、前記複数の端子、前記複数の金属板配線及び前記ヒートシンクを覆う封止樹脂を有し、
    前記複数の端子および前記ヒートシンクは前記封止樹脂から選択的に露出している請求項１９に記載の半導体装置。
  21. 前記複数の金属板配線と前記半導体チップの間にソースパッドとドレインパッドを有する請求項１９に記載の半導体装置。
  22. 前記ソースパッドとドレインパッドは前記半導体基板の一主面上に交互に配置されている請求項２１に記載の半導体装置。
  23. 前記ソースパッドとドレインパッドは前記金属板配線を横切る方向に伸びている請求項２１に記載の半導体装置。
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US13/754,245 US9236321B2 (en) 2012-02-15 2013-01-30 Semiconductor device and manufacturing method thereof
CN201310047444.6A CN103268877B (zh) 2012-02-15 2013-02-06 半导体器件及其制造方法
KR1020130013152A KR20130094234A (ko) 2012-02-15 2013-02-06 반도체 장치 및 그 제조 방법
EP13154314.2A EP2629329A3 (en) 2012-02-15 2013-02-07 Semiconductor device and manufacturing method thereof
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016039440A (ja) * 2014-08-06 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2017216405A (ja) * 2016-06-01 2017-12-07 株式会社ジェイテクト 半導体モジュール
JP2018535641A (ja) * 2015-11-27 2018-11-29 ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ 電動機のための電力モジュール

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
CN108565254B (zh) * 2013-10-21 2021-08-24 日本精工株式会社 半导体模块
TWI607675B (zh) * 2013-12-13 2017-12-01 台達電子企業管理（上海）有限公司 Dc/dc電源模組及dc/dc電源系統組裝結構
US9324819B1 (en) 2014-11-26 2016-04-26 Delta Electronics, Inc. Semiconductor device
US10600753B2 (en) 2015-08-28 2020-03-24 Texas Instruments Incorporated Flip chip backside mechanical die grounding techniques
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE112017008031T5 (de) * 2017-09-13 2020-07-02 Intel Corporation Aktive silizium-brücke
JP2019114675A (ja) * 2017-12-25 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置
CN109742069A (zh) * 2019-02-28 2019-05-10 深圳市泰德半导体有限公司 电源芯片封装结构
DE102020207401A1 (de) * 2020-06-16 2021-12-16 Zf Friedrichshafen Ag Leistungsmodul zum Betreiben eines Elektrofahrzeugantriebs mit einer verbesserten Wärmeleitung für eine Ansteuerelektronik
EP4261880A1 (en) * 2022-04-11 2023-10-18 Nexperia B.V. Semiconductor device package and method for manufacturing the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139318A (ja) * 1994-11-11 1996-05-31 Fuji Electric Co Ltd 横型電界効果トランジスタ
JPH10233509A (ja) * 1997-02-12 1998-09-02 Motorola Semiconducteurs Sa 半導体パワー・デバイス
JP2005217072A (ja) * 2004-01-28 2005-08-11 Renesas Technology Corp 半導体装置
JP2010016035A (ja) * 2008-07-01 2010-01-21 Renesas Technology Corp 半導体装置
JP2010129768A (ja) * 2008-11-27 2010-06-10 Toshiba Corp 半導体装置
US20110031947A1 (en) * 2009-08-10 2011-02-10 Silergy Technology Flip chip package for monolithic switching regulator
JP2012028529A (ja) * 2010-07-22 2012-02-09 Toshiba Corp 半導体装置及びｄｃ−ｄｃコンバータ

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251478A (ja) * 1992-03-09 1993-09-28 Murata Mfg Co Ltd 半導体装置
US5455440A (en) * 1992-12-09 1995-10-03 Texas Instruments Incorporated Method to reduce emitter-base leakage current in bipolar transistors
JPH0729919A (ja) * 1993-07-08 1995-01-31 Sumitomo Electric Ind Ltd 高出力電界効果トランジスタ
DE19522364C1 (de) * 1995-06-20 1996-07-04 Siemens Ag Halbleiter-Bauelement
US5814884C1 (en) * 1996-10-24 2002-01-29 Int Rectifier Corp Commonly housed diverse semiconductor die
US6114756A (en) * 1998-04-01 2000-09-05 Micron Technology, Inc. Interdigitated capacitor design for integrated circuit leadframes
US6249041B1 (en) * 1998-06-02 2001-06-19 Siliconix Incorporated IC chip package with directly connected leads
US6072240A (en) * 1998-10-16 2000-06-06 Denso Corporation Semiconductor chip package
KR20000057810A (ko) * 1999-01-28 2000-09-25 가나이 쓰토무 반도체 장치
KR100723454B1 (ko) * 2004-08-21 2007-05-30 페어차일드코리아반도체 주식회사 높은 열 방출 능력을 구비한 전력용 모듈 패키지 및 그제조방법
JP4658481B2 (ja) 2004-01-16 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置
JP2006216940A (ja) * 2005-01-07 2006-08-17 Toshiba Corp 半導体装置
TW200642268A (en) * 2005-04-28 2006-12-01 Sanyo Electric Co Compound semiconductor switching circuit device
JP2007012857A (ja) * 2005-06-30 2007-01-18 Renesas Technology Corp 半導体装置
US7622796B2 (en) * 2005-09-13 2009-11-24 Alpha And Omega Semiconductor Limited Semiconductor package having a bridged plate interconnection
US7863738B2 (en) * 2007-05-16 2011-01-04 Texas Instruments Incorporated Apparatus for connecting integrated circuit chip to power and ground circuits
US20110147796A1 (en) * 2009-12-17 2011-06-23 Infineon Technologies Austria Ag Semiconductor device with metal carrier and manufacturing method
US8643188B2 (en) * 2011-06-03 2014-02-04 Infineon Technologies Ag Connecting system for electrically connecting electronic devices and method for connecting an electrically conductive first connector and electrically conductive second connector

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139318A (ja) * 1994-11-11 1996-05-31 Fuji Electric Co Ltd 横型電界効果トランジスタ
JPH10233509A (ja) * 1997-02-12 1998-09-02 Motorola Semiconducteurs Sa 半導体パワー・デバイス
JP2005217072A (ja) * 2004-01-28 2005-08-11 Renesas Technology Corp 半導体装置
JP2010016035A (ja) * 2008-07-01 2010-01-21 Renesas Technology Corp 半導体装置
JP2010129768A (ja) * 2008-11-27 2010-06-10 Toshiba Corp 半導体装置
US20110031947A1 (en) * 2009-08-10 2011-02-10 Silergy Technology Flip chip package for monolithic switching regulator
JP2012028529A (ja) * 2010-07-22 2012-02-09 Toshiba Corp 半導体装置及びｄｃ−ｄｃコンバータ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016039440A (ja) * 2014-08-06 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2018535641A (ja) * 2015-11-27 2018-11-29 ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ 電動機のための電力モジュール
US10505489B2 (en) 2015-11-27 2019-12-10 Robert Bosch Gmbh Power module for an electric motor
JP2017216405A (ja) * 2016-06-01 2017-12-07 株式会社ジェイテクト 半導体モジュール

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