KR101204139B1 - Ｄｃ／ｄｃ 컨버터용 반도체장치 - Google Patents

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토모아키 우노
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
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    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/4801—Structure
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    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract

반도체장치의 전원전압의 변환 효율을 향상시킨다.
하이사이드 스위치용 파워 MOSㆍFET와 로사이드 스위치용 파워 MOSㆍFET가 직렬로 접속된 회로를 갖는 비절연형 DC-DC 컨버터에 있어서, 로사이드 스위치용 파워 MOSㆍFET와, 그 로사이드 스위치용 파워 MOSㆍFET에 병렬로 접속되는 쇼트키 배리어 다이오드(D1)를 동일한 반도체 칩(5b) 내에 형성했다. 쇼트키 배리어 다이오드(D1)의 형성영역(SDR)을 반도체 칩(5b)의 단(短)방향의 중앙에 배치하고, 그 양측에 로사이드의 파워 MOSㆍFET의 형성영역을 배치했다. 또한, 반도체 칩(5b)의 주면의 양장변 근방의 게이트 핑거(6a)로부터 중앙의 쇼트키 배리어 다이오드(D1)의 형성영역(SDR)을 향해서, 그 형성영역(SDR)을 사이에 두도록 복수개의 게이트 핑거(6b)를 연장하여 배치했다.

Description

ＤＣ／ＤＣ 컨버터용 반도체장치 {A semiconductor device for DC/DC converter}
본 발명은, 반도체장치 및 그 제조기술에 관한 것으로서, 특히, 전원회로를 갖는 반도체장치 및 그 제조방법에 적용하는 유효한 기술에 관한 것이다.
전원회로의 일례로서 널리 사용되어 있는 DC-DC 컨버터는, 하이사이드용의 파워 MOSㆍFET(Metal 0xide Semiconductor Field Effect Transistor)와 로사이드용의 파워 MOSㆍFET가 직렬로 접속된 구성을 갖고 있다. 하이사이드용의 파워 MOSㆍFET는, DC-DC 컨버터의 컨트롤용의 스위치 기능을 갖고, 로사이드용의 파워 MOSㆍFET는 동기정류용의 스위치 기능을 갖고 있어, 이들 2개의 파워 MOSㆍFET가 동기를 취하면서 교대로 온/오프하는 것에 의해 전원전압의 변환을 행하고 있다.
그런데, 데스크톱형 퍼스널 컴퓨터, 서버 및 게임기 등의 전원회로에 이용할 수 있는 비절연형 DC-DC 컨버터는, 구동하는 CPU(Central Processing Unit) 등의 대전류화나 초크 코일 및 입력ㆍ출력 용량 등과 같은 수동부품의 소형화의 요구에 따라, 대전류화 및 고주파화하는 경향이 있다. 그러나, 대전류화 및 고주파화가 진행하면, 하이사이드용의 파워 MOSㆍFET 및 로사이드용의 파워 MOSㆍFET가 함께 오프하는 기간(데드타임 기간) 중의 로사이드용의 파워 MOSㆍFET에 기생하는 바디 다이오드에서의 도통손실 및 리커버리 손실이 커진다. 그래서, 로사이드용의 파워 MOSㆍFET에 병렬로 쇼트키 배리어 다이오드(Schottky Barrier Diode: 이하, SBD라 약칭한다)를 접속하고, 데드타임 기간 중에, 바디 다이오드가 아니라, SBD에 전류를 흘리는 것으로, 다이오드 도통손실 및 리커버리 손실을 저감하는 수법이 취해지고 있다.
DC-DC 컨버터에 대해서는, 예컨대 일본공개특허 평10-150140호 공보에 기재가 있고, MOSㆍFET와, 그 MOSㆍFET에 병렬로 접속되는 SBD를 개개의 반도체 다이에 형성하며, 그 각각의 반도체 다이를 동일 패키지에 내포하는 구성이 개시되어 있다(특허문헌1 참조).
또한, 예컨대 일본특허공개 2003-124436호 공보에는, DC-DC 컨버터를 구성하는 하이측의 파워 MOSㆍFET가 형성된 반도체 칩과, 로측의 파워 MOSㆍFET 및 그것에 병렬로 접속되는 SBD가 형성된 반도체 칩을 동일 패키지내에 내포하는 구성이 개시되어 있다(특허문헌2 참조).
또, 예컨대 일본특허공개 평9-102602호 공보에는, 로측의 MOSㆍFET 및 그것에 병렬로 접속되는 SBD가 형성된 반도체 칩에 있어서, SBD를 로측의 MOSㆍFET의 액티브 셀내에 형성하는 구성이 개시되어 있다(특허문헌3 참조).
[특허문헌1] 일본특허공개 평10-150140호 공보
[특허문헌2] 일본특허공개 2003-124436호 공보
[특허문헌3] 일본특허고개 평9-102602호 공보
그런데, 로사이드의 파워 MOSㆍFET와 SBD를 개개의 반도체 칩에 형성하는 상기 특허문헌1의 기술에서는, 로사이드의 파워 MOSㆍFET와 SBD를 접속하는 배선의 인덕턴스의 영향에 의해 데드타임 기간 중의 SBD로의 전류(轉流)가 작아지는 결과, 바디 다이오드보다도 순방향전압이 낮은 SBD를 접속한 것에도 불구하고, 다이오드의 도통손실이나 리커버리 손실을 저감하는데 더하여 충분한 효과를 얻을 수 없다는 문제가 있다.
또한, 로사이드의 파워 MOSㆍFET의 게이트 저항은, 하이사이드의 파워 MOSㆍFET의 게이트 저항만큼 중시되고 있지 않은 것이 현재의 상황이지만, 상기와 같이 대전류 및 고주파화에 따라, 로사이드의 파워 MOSㆍFET의 게이트 저항이 어떤 값 이상이 되면 급격히 셀프 턴온 현상이 현저해져, 손실이 현저하게 증대하는 문제가 있는 것을 본 발명자가 처음으로 발견했다. 셀프 턴온 현상은, 로사이드의 파워 MOSㆍFET를 오프, 하이사이드용의 파워 MOSㆍFET를 온으로 했을 때에, 로사이드의 파워 MOSㆍFET와 하이사이드의 파워 MOSㆍFET를 연결하는 배선의 전위가 상승하고, 로사이드의 파워 MOSㆍFET의 드레인 게이트간의 용량과, 소스 게이트간의 용량과의 비(比)에 따라 로사이드의 파워 MOSㆍFET의 게이트 전압이 상승하는 결과, 로사이드의 파워 MOSㆍFET가 뜻에 반해서 온해 버리는 오동작이다. 그래서, 본 발명자들의 검토에 의하면, 로사이드의 파워 MOSㆍFET의 게이트 저항을 내리기 위해서 반도체 칩 주면의 액티브 셀영역에도 복수의 메탈 배선(게이트 핑거)을 질질 끌어 배치하는 것이 바람직하다고 되어 있다. 상기 특허문헌2에 있어서는, 로측의 파워 MOSㆍFET와, 그것에 병렬로 접속되는 SBD를 동일한 반도체 칩에 형성하는 것에 대해서는 개시되어 있지만, 대전류화 및 고주파화에 따른 셀프 턴온 현상의 다발화(多發化)와 이것에 기인하는 손실 증대의 문제나 그 대책의 게이트 핑거의 구성, 게다가 SBD 영역, 파워 MOSㆍFET 영역 및 게이트 핑거의 바람직한 배치에 대해서 어떤 것도 개시되어 있지 않다.
또, 상기 특허문헌3에서는, SBD를 로측의 MOSㆍFET의 액티브 셀내에 형성하는 것이 개시되어 있지만, 로측의 파워 MOSㆍFET의 채널층과 쇼트 메탈과의 오믹 콘택트에 대해서 어떤 것도 개시가 없으므로, 그 오믹 콘택트의 형성수단에 대해서도 어떤 것도 기재되어 있지 않다. 또한, SBD의 쇼트키 접촉부에서 리크 전류가 증대하는 문제에 대해서도 개시가 없으므로, 그 리크 전류의 저감수단에 대해서도 어떤 것도 기재되어 있지 않다.
본 발명의 목적은, 반도체장치의 전원전압의 변환 효율을 향상시킬 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명은, 전계효과 트랜지스터와 SBD를 갖는 반도체 칩에 있어서, 상기 전계효과 트랜지스터를 형성하는 복수의 트랜지스터 셀의 형성영역이, 상기 SBD의 배치영역을 사이에 두도록 배치되어 있고, 또한, 상기 복수의 트랜지스터 셀의 각각의 게이트 전극과 전기적으로 접속되는 복수의 메탈 게이트 배선이 상기 SBD의 배치영역을 사이에 두도록 상기 복수의 트랜지스터 셀의 형성영역에 배치되어 있는 것이다.
또한, 본 발명은, 제1 전위공급용의 제1 전원단자와, 상기 제1 전위보다도 낮은 제2 전위공급용의 제2 전원단자와, 상기 제1, 제2 전원단자의 사이에 직렬로 접속된 제1, 제2 전계효과 트랜지스터와, 이들 제1, 제2 전계효과 트랜지스터의 입력과 전기적으로 접속되고, 그 제1, 제2 전계효과 트랜지스터의 동작을 제어하는 제어회로와, 상기 제1, 제2 전계효과 트랜지스터를 연결하는 배선에 접속된 출력배선부와, 상기 출력배선부와 상기 제2 전원단자와의 사이에, 상기 제2 전계효과 트랜지스터에 병렬로 접속된 SBD를 구비하고, 상기 제2 전계효과 트랜지스터 및 상기 SBD는 동일한 반도체 칩에 형성되어 있고, 상기 반도체 칩에는, 상기 제2 전계효과 트랜지스터를 형성하는 복수의 트랜지스터 셀의 형성영역이 상기 SBD의 배치영역을 사이에 두도록 배치되며, 또한, 상기 복수의 트랜지스터 셀의 각각의 게이트 전극과 전기적으로 접속되는 복수의 메탈 게이트 배선이 상기 SBD의 배치영역을 사이에 두도록 상기 복수의 트랜지스터 셀의 형성영역에 배치되어 있는 것이다.
또한, 본 발명은, 제1 전위공급용의 제1 전원단자와, 상기 제1 전위보다도 낮은 제2 전위공급용의 제2 전원단자와, 상기 제1, 제2 전원단자의 사이에 직렬로 접속된 제1, 제2 전계효과 트랜지스터와, 이들 제1, 제2 전계효과 트랜지스터의 입력과 전기적으로 접속되고, 그 제1, 제2 전계효과 트랜지스터의 동작을 제어하는 제어회로와, 상기 제1, 제2 전계효과 트랜지스터를 연결하는 배선에 접속된 출력배선부와, 상기 출력배선부와 상기 제2 전원단자와의 사이에, 상기 제2 전계효과 트랜지스터에 병렬로 접속된 SBD를 구비하고, 상기 제1 전계효과 트랜지스터는 제1 반도체 칩에 형성되며, 상기 제2 전계효과 트랜지스터 및 상기 SBD는 동일한 제2 반도체 칩에 형성되고, 상기 제어회로는 제3 반도체 칩에 형성되어 있으며, 상기 제2 반도체 칩에는, 상기 제2 전계효과 트랜지스터를 형성하는 복수의 트랜지스터 셀의 형성영역이 상기 SBD의 배치영역을 사이에 두도록 배치되고, 또한, 상기 복수의 트랜지스터 셀의 각각의 게이트 전극과 전기적으로 접속되는 복수의 메탈 게이트 배선이 상기 SBD의 배치영역을 사이에 두도록 상기 복수의 트랜지스터 셀의 형성영역에 배치되어 있으며, 상기 제1, 제2 및 제3 반도체 칩이 동일한 밀봉체에 밀봉되어 있는 것이다.
또한, 본 발명은, 전계효과 트랜지스터와 SBD를 갖는 반도체 칩에 있어서, 상기 SBD가 상기 전계효과 트랜지스터를 형성하는 복수의 트랜지스터 셀의 형성영역에 형성되어 있고, 상기 SBD를 형성하는 메탈과 상기 반도체 칩을 형성하는 반도체 기판과의 접촉부에, 상기 반도체 기판의 불순물농도보다도 낮은 반도체영역이 형성되어 있는 것이다.
또한, 본 발명은, 전계효과 트랜지스터와 SBD를 갖는 반도체 칩에 있어서, 상기 SBD가 상기 전계효과 트랜지스터를 형성하는 복수의 트랜지스터 셀의 형성영역에 형성되어 있고, 상기 SBD를 형성하는 메탈과 상기 복수의 트랜지스터 셀의 각각의 채널층과의 접촉부에 상기 채널층의 불순물농도보다도 높은 제1 반도체영역이 형성되어 있으며, 상기 SBD를 형성하는 메탈과 상기 반도체 칩을 형성하는 반도체 기판과의 접촉부에, 상기 반도체 기판의 불순물농도보다도 낮은 제2 반도체영역이 형성되어 있는 것이다
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
즉, 상기 전계효과 트랜지스터와 상기 메탈 게이트 배선을 갖는 반도체 칩내에 상기 SBD를 양호하게 형성할 수 있으므로, 상기 전계효과 트랜지스터와 상기 SBD를 접속하는 배선의 인덕턴스를 저감할 수 있다. 이 때문에, 반도체장치의 전원전압의 변환 효율을 향상시킬 수 있다.
도 1은 본 발명의 일실시형태인 반도체장치의 일례의 회로도이다.
도 2는 도 1의 반도체장치의 제어회로의 일례의 회로도이다.
도 3은 도 1의 반도체장치의 동작시 타이밍 차트의 일례의 설명도이다.
도 4는 본 발명자가 검토한 반도체장치의 반도체 칩 구성예의 설명도이다.
도 5는 반도체장치의 회로의 설명도이다.
도 6은 제어용 칩이 형성된 반도체 칩에서 기생 동작의 설명도이다.
도 7은 본 발명자가 검토한 로사이드 스위치용 전계효과 트랜지스터가 형성된 현상의 반도체 칩의 일례의 전체 평면도이다.
도 8은 도 7의 로사이드 스위치용 전계효과 트랜지스터의 게이트 저항과 손실과의 의존성의 계산 결과를 개략적으로 나타낸 그래프도이다.
도 9는 도 1의 반도체장치의 로사이드 스위치용 전계효과 트랜지스터 및 쇼트키 배리어 다이오드가 형성된 반도체 칩의 전체 평면도이다.
도 10은 도 9에 본딩와이어 및 외부전극을 배치한 모양을 나타내는 반도체 칩의 전체 평면도이다.
도 11은 도 9의 영역 A의 확대 평면도이다.
도 12는 도 11의 Y1-Y1선의 단면도이다.
도 13은 도 11의 Y2-Y2선의 단면도이다.
도 14는 도 9의 쇼트키 배리어 다이오드의 요부 확대 단면도이다.
도 15는 도 9의 로사이드 스위치용 전계효과 트랜지스터의 단위 트랜지스터 셀의 확대 단면도이다.
도 16은 도 11의 X1-X1선의 단면도이다.
도 17은 도 16의 요부 확대 단면도이다.
도 18은 데드타임 기간 중에 쇼트키 배리어 다이오드로 전류(轉流)하는 전류의 계산 결과를 나타내는 그래프도이다.
도 19는 쇼트키 배리어 다이오드를, 전계효과 트랜지스터와는 다른 반도체 칩에 형성한 경우와, 전계효과 트랜지스터와 동일한 반도체 칩에 형성한 경우와의 손실의 계산 결과를 나타내는 그래프도이다.
도 20은 본 발명의 일실시형태인 반도체장치의 패키지 내부를 투시해서 본 경우 패키지 주면측의 전체 평면도이다.
도 21은 도 20의 X2-X2선의 단면도이다.
도 22는 본 발명의 다른 실시형태인 반도체장치의 패키지 내부를 투시해서 본 경우 패키지 주면측의 전체 평면도이다.
도 23은 도 22의 X3-X3선의 단면도이다.
도 24는 본 발명의 또 다른 실시형태인 반도체장치의 도 22의 X3-X3선에 상당하는 개소의 단면도이다.
도 25는 본 발명의 다른 실시형태인 반도체장치의 반도체 칩의 전체 평면도이다.
도 26은 도 25에 본딩와이어 및 외부전극을 배치한 모양을 나타내는 반도체 칩의 전체 평면도이다.
도 27은 본 발명의 또 다른 실시형태인 반도체장치의 반도체 칩의 전체 평면도이다.
도 28은 도 27에 본딩와이어 및 외부전극을 배치한 모양을 나타내는 반도체 칩의 전체 평면도이다.
도 29는 본 발명자가 검토한 반도체장치에 기생하는 인덕턴스 성분을 나타낸 등가 회로도이다.
도 30은 반도체장치의 회로 동작의 설명도이다.
도 31은 도 30의 회로 동작시 디바이스 단면의 설명도이다.
도 32는 본 발명의 다른 실시형태인 반도체장치의 패키지 주면측의 전체 평면도이다.
도 33은 도 32의 반도체장치의 패키지의 측면도이다.
도 34는 도 32의 반도체장치의 패키지의 이면측의 전체 평면도이다.
도 35는 도 32의 반도체장치의 패키지의 외관사시도이다.
도 36은 도 32의 반도체장치의 패키지 내부를 투시해서 본 경우 패키지 주면측의 전체 평면도이다.
도 37은 도 36의 Y3-Y3선의 단면도이다.
도 38은 도 36의 X4-X4선의 단면도이다.
도 39는 도 36의 반도체장치를 구성하는 제1 반도체 칩의 주면측의 전체 평면도이다.
도 40은 도 39의 X5-X5선의 단면도이다.
도 41은 도 39의 제1 반도체 칩의 요부 단면도이다.
도 42는 도 39의 Y4-Y4선의 단면도이다.
도 43은 도 36의 반도체장치를 구성하는 제3 반도체 칩의 요부 단면도이다.
도 44는 도 32의 반도체장치의 실장 상태의 일례의 평면도이다.
도 45는 도 44의 반도체장치의 실장 상태의 측면도이다.
도 46은 도 32의 반도체장치를 포함하는 회로 시스템 구성의 일례를 나타내는 회로도이다.
도 47은 도 32의 반도체장치의 조립공정을 나타내는 플로우도이다.
도 48은 도 32의 반도체장치의 조립공정에서 이용하는 리드 프레임의 단위영역의 주면측의 일례의 평면도이다.
도 49는 도 48의 리드 프레임의 단위영역의 이면측의 평면도이다.
도 50은 도 32의 반도체장치의 조립공정중에서 리드 프레임의 단위영역의 평면도이다.
도 51은 본 발명의 다른 실시형태인 반도체장치의 구성예를 나타내는 평면도이다.
도 52는 도 51의 X6-X6선의 단면도이다.
도 53은 도 51의 Y5-Y5선의 단면도이다.
도 54는 본 발명의 다른 실시형태인 반도체장치의 도 51의 X6-X6선에 상당하는 개소의 단면도이다.
도 55는 도 54의 반도체장치의 도 51의 Y5-Y5선에 상당하는 개소의 단면도이다.
도 56은 본 발명의 다른 실시형태인 반도체장치의 단면도이다.
도 57은 도 56에 방열핀을 설치한 구성의 반도체장치의 단면도이다.
도 58은 본 발명의 다른 실시형태인 반도체장치의 제2 반도체 칩의 요부 단면도이다.
도 59는 도 58의 반도체장치의 손실의 계산 결과를 나타내는 그래프도이다.
도 60은 도 58의 반도체장치의 제2 반도체 칩의 제조예의 플로우도이다.
도 61은 도 58의 제2 반도체 칩의 제조공정중의 요부 단면도이다.
*도 62는 도 61에 계속되는 제2 반도체 칩의 제조공정중의 요부 단면도이다.
도 63은 도 62에 계속되는 제2 반도체 칩의 제조공정중의 요부 단면도이다.
도 64는 도 63에 계속되는 제2 반도체 칩의 제조공정중의 요부 단면도이다.
도 65는 도 64에 계속되는 제2 반도체 칩의 제조공정중의 요부 단면도이다.
도 66은 도 65에 계속되는 제2 반도체 칩의 제조공정중의 요부 단면도이다.
도 67은 본 발명자가 검토한 제2 반도체 칩의 제조공정예의 플로우도이다.
이하의 실시형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니라, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이라도 이하라도 좋다. 또, 이하의 실시형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 필요도 없다. 마찬가지로, 이하의 실시형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명하지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범상에 대해서도 같다. 또한, 본 실시형태를 설명하기 위한 전체 도면에 있어서 동일한 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 본 실시형태에서는 전계효과 트랜지스터를 대표하는 MOSㆍFET(Metal 0xide Semiconductor Field Effect Transistor)를 MOS로 약칭한다. 이하, 본 발명의 실시형태를 도면에 의거해서 상세히 설명한다.
(실시형태1)
본 실시형태1의 반도체장치는, 예컨대 데스크톱형 퍼스널 컴퓨터, 노트형 퍼스널 컴퓨터, 서버 또는 게임기 등과 같은 전자기기의 전원회로에 이용되는 비절연형 DC-DC 컨버터이다. 도 1은, 그 비절연형 DC-DC 컨버터(1)의 회로도의 일례를 나타내고 있다. 비절연형 DC-DC 컨버터(1)는, 제어회로(2), 드라이버 회로(제1, 제2 제어회로)(3a, 3b), 파워 MOS(제1, 제2 전계효과 트랜지스터)(Q1, Q2), SBD(Schottky Barrier Diode)(D1), 코일(L1) 및 콘덴서(C1) 등과 같은 소자를 갖고 있다.
제어회로(2)는, 예컨대 펄스 폭변조(Pulse Width Modulation: PWM) 회로 등과 같은 파워 MOS(Q1, Q2)의 전압 스위치 온의 폭(온 시간)을 제어하는 신호를 공급하는 회로이다. 이 제어회로(2)는, 파워 MOS(Q1, Q2)와는 별도로 패키징 되어 있다. 이 제어회로(2)의 출력(제어신호용의 단자)은, 드라이버 회로(3a, 3b)의 입력에 전기적으로 접속되어 있다. 드라이버 회로(3a, 3b)의 출력은, 각각 파워 MOS(Q1, Q2)의 게이트에 전기적으로 접속되어 있다. 드라이버 회로(3a, 3b)는, 제어회로(2)로부터 공급된 제어신호에 의해, 각각 파워 MOS(Q1, Q2)의 게이트의 전위를 제어하고, 파워 MOS(Q1, Q2)의 동작을 제어하는 회로이다. 드라이버 회로(3a, 3b)는, 예컨대 CMOS 인버터 회로에 의해 형성되어 있다. 드라이버 회로(3a)의 회로도의 일례를 도 2에 나타낸다. 드라이버 회로(3a)는, p채널형 파워 MOS(Q3)와 n채널형 파워 MOS(Q4)가 직렬로 상보 접속된 회로구성을 갖고 있다. 드라이버 회로(3a)는, 제어용의 입력신호(IN1)에 의거해서 제어되고, 파워 MOS(Q1)를 통해서, 출력신호(OUT1)의 레벨을 제어하고 있다. 또, 부호 G는 게이트, D는 드레인, S는 소스를 나타내고 있다. 또한, 드라이버 회로(3b)의 동작은 드라이버 회로(3a)와 거의 같으므로 설명을 생략한다.
도 1에 나타낸 상기 파워 MOS(Q1, Q2)는, 입력용 전원전위(제1 전원전위)(Vin)공급용의 단자(제1 전원단자)(ET1)와, 기준전위(제2 전원전위)(GND)공급용의 단자(제2 전원단자)와의 사이에 직렬로 접속되어 있다. 즉, 파워 MOS(Q1)는, 그 소스ㆍ드레인 경로가, 단자(ET1)와 출력노드(출력단자)(N1)와의 사이에 직렬로 접속되도록 설치되고, 파워 MOS(Q2)는, 그 소스ㆍ드레인 경로가 출력노드(N1)와 접지전위(GND) 공급용의 단자와의 사이에 직렬로 접속되도록 설치되어 있다. 입력 전원전위(Vin)은, 예컨대 5~12V 정도이다. 또한, 기준전위(GND)는, 예컨대 입력용 전원전위보다도 낮은 전원전위이며, 예컨대 접지전위로 O(영)V이다. 또한, 비절연형 DC-DC 컨버터(1)의 동작주파수(파워 MOS(Q1, Q2)을 온, 오프할 때의 주기)는 예컨대 1㎒ 정도이다.
파워 MOS(Q1)는, 하이사이드 스위치(고전위측: 제1 동작전압)용의 파워 트랜지스터이며, 비절연형 DC-DC 컨버터(1)의 출력(부하회로(4)의 입력)에 전력을 공급하는 코일(L1)에 에너지를 축적하기 위한 스위치 기능을 갖고 있다. 이 파워 MOS(Q1)는, 그 채널이 반도체 칩의 두께 방향에 형성되는 종형 전계효과 트랜지스터에 의해 형성되어 있다. 본 발명자의 검토에 의하면, 하이사이드 스위치용 파워 MOS(Q1)에서는, 그것에 부가되는 기생용량에 의해, 비절연형 DC-DC 컨버터(1)의 동작주파수가 높아짐에 따라 스위칭 손실(턴온 손실 및 턴오프 손실)이 크게 보이게 된다. 따라서, 통상이라면, 스위칭 손실을 고려해서 하이사이드 스위치용 전계효과 트랜지스터로서, 채널이 반도체 칩의 주면(반도체 칩의 두께 방향에 대해서 교차하는 면)을 따라 형성되는 횡형 전계효과 트랜지스터를 적용하는 것이 바람직하다. 이 이유는, 횡형 전계효과 트랜지스터는, 게이트 전극과 드레인 영역의 오버랩 면적이, 종형 전계효과 트랜지스터에 비해 작기 때문에, 게이트와 드레인 사이에 부가되는 기생용량(게이트 기생용량)을 저감할 수 있기 때문이다. 그러나, 횡형 전계효과 트랜지스터의 동작시에 있어서 생기는 저항(온 저항)을 종형 전계효과 트랜지스터와 같은 정도의 값을 얻으려고 하면, 횡형 전계효과 트랜지스터의 셀 면적은 종형 전계효과 트랜지스터의 셀 면적의 약 2.5배 이상으로 크게 하지 않으면 안되기 때문에, 소자의 소형화에 불리하다. 이것에 대해서 종형 전계효과 트랜지스터의 경우, 횡형 전계효과 트랜지스터에 비해 단위 면적당 채널 폭을 증가할 수 있어, 온 저항을 저감할 수 있다. 즉, 하이사이드 스위치용 파워 MOS(Q1)를 종형 전계효과 트랜지스터로 형성하는 것에 의해, 소자의 소형화를 실현할 수 있어, 패키징을 소형화 할 수 있다.
한편, 파워 MOS(Q2)는, 로사이드 스위치(저전위측: 제2 동작전압)용의 파워 트랜지스터이며, 비절연형 DC-DC 컨버터(1)의 정류용의 트랜지스터로서, 제어회로(2)로부터의 주파수에 동기해서 트랜지스터의 저항을 낮게 해서 정류를 행하는 기능을 갖고 있다. 이 파워 MOS(Q2)는, 파워 MOS(Q1)와 같이 채널이 반도체 칩의 두께 방향을 따라 형성되는 종형 파워 MOS에 의해 형성되어 있다. 이것은, 예컨대 다음의 이유 때문이다. 도 3은, 비절연형 DC-DC 컨버터(1)의 타이밍 차트의 일례를 나타내고 있다. Ton은 하이사이드 스위치용 파워 MOS(Q1)의 온일 때의 펄스 폭, T는 펄스 주기를 나타내고 있다. 이 도 3에 나타내는 바와 같이, 로사이드용의 파워 MOS(Q2)는, 그 온 시간(전압을 가하고 있는 동안의 시간)이, 하이사이드 스위치용 파워 MOS(Q1)의 온 시간보다도 길다. 이 때문에, 파워 MOS(Q2)에서는, 스위칭 손실에 대해서 보다도 온 저항에 의한 손실이 크게 보이므로, 횡형 전계효과 트랜지스터에 비해 단위 면적당 채널 폭을 증가할 수 있는 종형 전계효과 트랜지스터를 적용하는 것이 유리하기 때문이다. 즉, 로사이드 스위치용 파워 MOS(Q2)를 종형 전계효과 트랜지스터로 형성하는 것에 의해, 온 저항을 작게 할 수 있으므로, 비절연형 DC-DC 컨버터(1)에 흐르는 전류가 증대해도 전압변환 효율을 향상시킬 수 있기 때문이다.
도 1의 비절연형 DC-DC 컨버터(1)의 파워 MOS(Q1)의 소스와, 파워 MOS(Q2)의 드레인을 연결하는 배선간에는, 출력용 전원전위를 외부에 공급하는 상기 출력노드(N1)가 설치되어 있다. 출력노드(N1)는, 출력배선을 통해서 코일(L1)과 전기적으로 접속되고, 또 출력배선을 통해서 부하회로(4)와 전기적으로 접속되어 있다. 이 출력노드(N1)와 코일(L1)을 연결하는 출력배선과 기준전위(GND) 공급용의 단자와의 사이에는, 상기 SBD(D1)가 파워 MOS(Q2)와 병렬이 되도록 전기적으로 접속되어 있다. 이 SBD(D1)는, 파워 MOS(Q2)의 기생 다이오드(Dp)보다도 순방향전압(Vf)이 낮은 다이오드이다. SBD(D1)의 애노드는 기준전위(GND) 공급용의 단자와 전기적으로 접속되고, 캐소드는, 출력노드(N1)와 파워 MOS(Q2)의 드레인을 연결하는 출력배선에 전기적으로 접속되어 있다. 이렇게 SBD(D1)를 접속하는 것에 의해, 파워 MOS(Q2)를 오프로 했을 때의 데드타임의 전압강하를 작게 하여, 다이오드 도통손실을 저감할 수 있고, 또한, 역회복시간(trr)의 고속화에 의해 다이오드 리커버리 손실의 저감을 할 수 있는 구성으로 되어 있다.
상기 코일(L1)과 부하회로(4)를 연결하는 출력배선과 기준전위(GND) 공급용의 단자와의 사이에는, 상기 콘덴서(C1)가 전기적으로 접속되어 있다. 부하회로(4)는, 상기 전자기기의 CPU(Central Processing Unit) 또는 DSP(Digital Signal Processor) 등을 예시할 수 있다. 또한, 도 1의 단자(ET2, ET3)는, 각각 드라이버 회로(3a, 3b)로의 전원전압 공급용의 단자이다.
이러한 회로에서는, 파워 MOS(Q1, Q2)에서 동기를 취하면서 교대로 온/오프 하는 것에 의해 전원전압의 변환을 행하고 있다. 즉, 하이사이드 스위치용 파워 MOS(Q1)가 온일 때, 파워 MOS(Q1)의 드레인에 전기적으로 접속된 단자(ET1)로부터 파워 MOS(Q1)를 통해서 출력노드(N1)에 전류(제1 전류)(I1)가 흐르고, 하이사이드 스위치용 파워 MOS(Q1)가 오프일 때, 코일(L1)의 역기전압에 의해 전류(I2)가 흐른다. 이 전류(I2)가 흐르고 있을 때에 로사이드 스위치용 파워 MOS(Q2)를 온함으로써 전압강하를 적게 할 수 있다. 상기 전류(I1)는, 예컨대 20A 정도의 대전류이다.
그런데, 도 4는, 로사이드의 파워 MOS(Q2)와 SBD(D1)를 개개의 반도체 칩에 형성한 경우의 비절연형 DC-DC 컨버터(50A)의 구성의 일례를 나타내고 있다. 이 비절연형 DC-DC 컨버터(50A)에서는, 하이사이드 스위치용 파워 MOS(Q1), 로사이드 스위치용 파워 MOS(Q2), 드라이버 회로(3a, 3b) 및 쇼트키 배리어 다이오드(D1)가 각각 개개의 반도체 칩(5a~5d)에 형성되어 있다. 그러나, 이러한 구성에서는, 이하의 문제가 있는 것을 본 발명자는 발견했다.
제1의 문제는, SBD(D1)를 별도의 칩으로 한 것에 의해, SBD(D1)의 캐소드와 비절연형 DC-DC 컨버터(50A)의 출력배선을 전기적으로 접속하는 배선의 경로나 SBD(D1)의 애노드와 접지용의 배선을 전기적으로 접속하는 배선의 경로가 길어져, 그들의 배선에 기생하는 기생 인덕턴스(Lk, La)가 증대하고, 비절연형 DC-DC 컨버터(50A)의 데드타임(양쪽 파워 MOS(Q1, Q2)가 턴오프한 기간) 중에서의 부하전류의 전류(轉流)가 상기 기생 인덕턴스(Lk, La)에 의해 저해되어 SBD(D1)에 흐르기 어려워져, 파워 MOS(Q2)의 기생 다이오드(Dp)에 흘러버리는 결과, 바디 다이오드(Dp)보다도 순방향전압이 낮은 SBD(D1)를 접속했음에도 불구하고, 다이오드 도통손실의 저감 및 역회복시간(trr)의 고속화에 의한 다이오드 리커버리 손실의 저감 상에서 충분한 효과를 얻을 수 없고, SBD(D1)에 의한 전압변환 효율의 향상 효과가 저해된다는 문제이다. 최근, 비절연형 DC-DC 컨버터에서는, 부하회로(4)의 구동 전류의 증대에 따라 비절연형 DC-DC 컨버터에 필요로 되는 구동 전류가 증대하고 있는데 더하여, 정전압을 안정적으로 공급하는 관점이나, 코일(L1) 및 콘덴서(C1)를 소형화(소자 개수를 저감시켜 전체적인 치수를 축소)하는 관점으로부터 비절연형 DC-DC 컨버터의 동작주파수도 높아지고 있으므로, 상기 배선의 인덕턴스(Lk, La)에 기인하는 문제는 점점 현저한 문제가 된다.
제2의 문제는, 상기 SBD(D1)로의 부하전류의 전류(轉流)가 배선의 기생 인덕턴스(Lk, La)에 의해 저해되는 것에 기인하여, 드라이버 회로(3a, 3b)가 형성된 드라이버 칩(반도체 칩(5c))에서 생기는 문제이다. 이 문제를 도 5 및 도 6에 의해 설명한다. 도 5는 드라이버 회로(3, 3b)와 그 출력단을 포함하는 비절연형 DC-DC 컨버터의 회로의 설명도, 도 6은 드라이버 회로(3a)가 형성된 반도체 칩(5c)의 기생 소자의 동작의 설명도를 각각 나타내고 있다. 도 5의 단자(ET4)는 상기 기준전위(GND) 공급용의 단자이며, 단자(ET5)는 비절연형 DC-DC 컨버터(1)의 출력단자이다. 단자(ET6)(BOOT)은 하이사이드 스위치용 파워 MOS(Q1)의 게이트를 제어하기 위한, 부트스트랩 회로용의 단자이며, 파워 MOS(Q1)의 소스의 전위가 기준전위(GND)에 대해서 높은 값(부유하고 있다)이므로, 그 전압에 대해서 단자(ET6)로부터 전압을 공급하고 있다. 부호의 UVL은, 단자(ET5)와 단자(ET6) 사이의 전압이, 어떤 일정한 기준전압에 도달하고 있지 않은 경우에, 이상상태라고 판단하고, 비절연형 DC-DC 컨버터(1)의 출력의 발생을 자동적으로 정지하는 기능을 가지는 보호회로이다. 또한, 부호 GH는, 하이사이드 스위치용 파워 MOS(Q1)의 게이트를 나타내고 있다. 또한, 도 6의 반도체 기판(SUB)은, 상기 반도체 칩(5c)의 기판부이며, 예컨대 p형 실리콘(Si) 단결정으로 이루어진다. 부호 NISO는, n형 반도체영역, PW는 p형 반도체영역(p웰), CHN은 p채널형 파워 MOS(Q3)의 채널이 형성되는 n형 반도체영역, CHP는 n채널형 파워 MOS(Q4)의 채널이 형성되는 p형 반도체영역, PR1은 p채널형 파워 MOS(Q3)의 소스ㆍ드레인용의 p+형 반도체영역, NR1은 n채널형 파워 MOS(Q4)의 소스ㆍ드레인용의 n+형 반도체영역을 각각 나타내고 있다.
이러한 구성에서는, 양쪽 파워 MOS(Q1, Q2)의 데드타임시에, 부하전류는 SBD(D1)를 통해서 공급된다. 그러나, 중부하시에, 상기와 같이 배선의 기생 인덕턴스(Lk, La)에 기인해서 SBD(D1)에 흐르는 부하전류가 작아져, 로사이드 스위치용 파워 MOS(Q2)의 기생 다이오드(바디 다이오드)(Dp)에도 부하전류가 흐르면, 비절연형 DC-DC 컨버터(50A)의 출력측의 단자(ET5)(VSWH)의 전위가 기생 다이오드(Dp)의 순방향전압(Vf)분만큼 부전위로 떨어지고, 파워 MOS(Q1)에 전기적으로 접속되어 있는 드라이버 칩(제어용IC)의 출력도 부전위가 되는 결과, 반도체 칩(5c)내에서 기생의 npn형 바이폴라 트랜지스터(Qp)가 온해 버리고, 드라이버 칩의 소비 전류가 증가하는 문제가 있다. 또, 단자(ET6)(BOOT)로부터 전하를 빼내는 양이 커지고, 단자(ET5)와 단자(ET6) 사이의 전위가 규정의 전위값보다 낮아지면, 상기 보호회로(UVL)가 자동적으로 동작하고, 파워 MOS(Q1)의 동작을 뜻에 반해서 정지시킨다는 오동작이 생기는 문제가 있다.
제3의 문제는, 쇼트키 배리어 다이오드(D1)가 다른 패키지이므로 시스템이 대형화하는 문제이다. 특히 1개의 부하회로(4)에 복수의 비절연형 DC-DC 컨버터가 전기적으로 접속되는 것으로 전체적인 시스템이 구축되는 경우, 개개의 비절연형 DC-DC 컨버터에 다른 패키지에서 쇼트키 배리어 다이오드(D1)가 접속되면, 전체적인 시스템의 소형화가 저해되어 버리는 문제가 있다.
그래서, 본 실시형태1에서는 후술하는 바와 같이 파워 MOS(Q2)와 SBD(D1)를 동일한 반도체 칩내에 형성한다. 이것에 의해, 파워 MOS(Q2)와 SBD(D1)를 접속하는 배선에 기생하는 기생 인덕턴스(La, Lk)를 대폭 저감할 수 있으므로, 데드타임 기간 중에, 바디 다이오드(Dp)보다도 SBD(D1)에 전류가 흐르도록 할 수 있다. 즉, SBD(D1)의 기능을 충분히 발휘시킬 수 있다. 따라서, 다이오드 도통손실 및 리커버리 손실을 저감할 수 있으므로, 비절연형 DC-DC 컨버터(1)의 전원전압의 변환 효율을 향상시킬 수 있다. 또한, SBD(D1)의 효과를 충분히 발휘할 수 있으므로, 드라이버 회로(3a, 3b)가 형성된 반도체 칩(5c)내에서 기생의 npn형 바이폴라 트랜지스터(Qp)가 온해 버리는 것을 억제 또는 방지할 수 있고, 반도체 칩(5c)내의 회로의 소비 전류의 증대를 억제 또는 방지할 수 있다. 또, 상기 도 5에 나타낸 단자(ET6)로부터의 전하의 빼냄을 억제할 수 있으므로, 단자(ET5)와 단자(ET6) 사이의 전위가 규정의 전위값보다 낮아져버리는 것을 억제 또는 방지할 수 있다. 이 때문에, 보호회로(UVL)의 동작에 의한 파워 MOS(Q1)의 정지동작(오동작)을 억제 또는 방지할 수 있으므로, 비절연형 DC-DC 컨버터(1)의 동작 신뢰성을 향상시킬 수 있다. 더구나, SBD(D1)가 파워 MOS(Q2)가 형성된 반도체 칩(5b)에 형성되어 있으므로 시스템을 소형화 할 수 있다.
다음에, 도 7은, 본 발명자가 검토한 로사이드 스위치용 파워 MOS(Q2)가 형성된 현재 상황의 반도체 칩(51)의 전체 평면도의 일례를 나타내고 있다. 또, 도 7의 X는 제1 방향, Y는 제1 방향(X)에 직교하는 제2 방향을 나타내고 있다.
이 반도체 칩(51)의 주면 상에는, 반도체 칩(51)의 외주에 따라 게이트 핑거(6a)가 형성되어 있다. 또한, 반도체 칩(51)의 1개의 각부(角部) 근방에는, 파워 MOS(Q2)의 게이트 전극용의 폭이 넓은 본딩패드(이하, 간단히 패드라 한다)(6BP)가, 상기 게이트 핑거(6a)와 일체적으로 형성되어 있다. 반도체 칩(51)의 주면상의 중앙에는 게이트 핑거는 배치되어 있지 않고, 파워 MOS(Q2)의 소스 전극 및 SBD(D1)의 애노드 전극용의 패드(BP50)가 배치되어 있다. 또, 반도체 칩(51)의 길이방향(제1 방향(X))중앙에는, 상기 SBD(D1)의 형성영역(SDR)이 반도체 칩(51)의 단(短)방향(제2 방향(Y))의 단변(端邊)으로부터 반대측의 단변(端邊)으로 연장되도록 배치되어 있다. 이 SBD(D1)의 배치영역(DR)의 좌우 양측에 파워 MOS(Q2)의 복수의 단위 트랜지스터 셀이 배치되어 있다.
그러나, 이렇게 게이트 핑거(6a)가 반도체 칩(51)의 주면 외주에 밖에 없는 구조에서는, 파워 MOS(Q2)의 게이트 저항을 저감할 수 없어 스위칭 속도가 늦어진다. 특히 이러한 구성을 비절연형 DC-DC 컨버터(1)의 로사이드의 파워 MOS(Q2)에 적용했을 경우, 로사이드의 파워 MOS(Q2)의 게이트 저항이 어떤 값 이상이 되면 급격히 셀프 턴온 현상이 현저해져 손실이 현저하게 증대한다는 문제가 있는 것을 본 발명자가 처음으로 발견했다. 셀프 턴온 현상은, 로사이드의 파워 MOS(Q2)를 오프, 하이사이드용의 파워 MOS(Q1)를 온으로 했을 때에, 로사이드의 파워 MOS(Q2)와 하이사이드의 파워 MOS(Q1)를 연결하는 배선의 전위가 상승하고, 로사이드의 파워 MOS(Q2)의 드레인 게이트간의 용량과, 소스 게이트간의 용량과의 비(比)에 따라서 로사이드의 파워 MOS(Q2)의 게이트 전압이 상승하는 결과, 로사이드의 파워 MOS(Q2)가 뜻에 반해서 온해 버리는 오동작이다. 도 8은, 예컨대 입력용 전원전위 Vin=12V, 출력전압 Vout=1.3V, 출력전류 Iout=25A, 동작주파수 f=1MHz의 조건에서 로사이드의 파워 MOS(Q2)의 게이트 저항과 손실과의 의존성의 계산 결과의 개략을 나타내고 있다. 도 8의 그래프의 횡축의 저항(로사이드의 파워 MOS(Q2)의 게이트 저항 +드라이버 회로(3b)의 출력단의 저항)이, 2.4Ω을 초과하는 부근에서, 셀프 턴온 현상이 일어나기 시작하여, 손실이 증대하는 것을 안다. 현상(現狀)은, 비절연형 DC-DC 컨버터(1)의 전류값도 작고 주파수도 낮기 때문에 셀프 턴온 현상에 의한 손실 증대의 영향이 작고, 로사이드의 파워 MOS(Q2)의 게이트 저항은, 하이사이드의 파워 MOS(Q1)의 게이트 저항만큼 중시되고 있지 않지만, 상기와 같이 비절연형 DC-DC 컨버터(1)의 대전류 및 고주파화에 따라, 셀프 턴온 현상에 의한 손실 증대가 문제가 된다.
그래서, 본 실시형태1에서는, 로사이드의 파워 MOS(Q2)의 게이트 저항을 내리기 위해서 반도체 칩(5b)의 주면의 액티브 셀 영역에도 복수의 게이트 핑거(메탈 게이트 배선)가 배치되어 있다. 이것에 의해, 셀프 턴온 현상을 억제할 수 있다. 이 때문에, 비절연형 DC-DC 컨버터(1)의 손실을 저감할 수 있다. 또한, 비절연형 DC-DC 컨버터(1)의 대전류 및 고주파화에도 대응할 수 있다.
다음에, 본 실시형태1의 로사이드의 파워 MOS(Q2) 및 SBD(D1)가 형성된 반도체 칩(5b)의 구체예를 도 9~도 17에 나타낸다.
도 9는 반도체 칩(5b)의 전체 평면도를 나타내고 있다. 또, 도 9는 평면도이지만 도면을 보기 쉽게 하기 위해서 게이트 핑거(6a, 6b) 및 패드(BP1)에 헤칭을 붙인다.
반도체 칩(5b)의 평면형상은, 예컨대 제1 방향(X)의 길이가 제2 방향(Y)의 길이보다도 긴 직사각형 형상으로 되어 있다. 이 반도체 칩(5b)의 주면의 제2 방향(Y)의 중앙에는, 상기 SBD(D1)의 형성영역(SDR)이 제1 방향(X)의 단변으로부터 반대측 단변으로 연장되도록 배치되어 있다. 이 SBD(D1)의 형성영역(SDR)의 제2 방향(Y)에서의 상하에는, 상기 파워 MOS(Q2)를 형성하는 복수의 단위 트랜지스터 셀군의 형성영역이 상기 SBD(D1)의 형성영역(SDR)을 사이에 두도록 배치되어 있다. 보는 방법을 바꾸면, 반도체 칩(5b)의 주면의 파워 MOS(Q2)의 복수의 단위 트랜지스터 셀군의 형성영역이, 상기 SBD(D1)의 형성영역(SDR)의 배치에 의해, 상하로 거의 균등하게 2분할되어 있다.
이렇게, 본 실시형태1에서는, SBD(D1)의 상하 양측에 파워 MOS(Q2)의 복수의 단위 트랜지스터 셀을 배치(특히 반도체 칩(5b)의 주면의 파워 MOS(Q2)의 복수의 단위 트랜지스터 셀의 형성영역을 상기 SBD(D1)의 형성영역(SDR)에서 거의 균등하게 2분할)한 것에 의해, SBD(D1)로부터 가장 먼 파워 MOS(Q2)의 단위 트랜지스터 셀까지의 거리를, SBD(D1)의 형성영역(SDR)을 한쪽 변에 치우치게 배치하는 경우의 그것보다도 짧게 할 수 있다. 그리고, 그 분할시에, 도 7에 나타낸 바와 같이 길이방향(제1 방향(X))에서 2분할하는 것이 아니고, 단방향(제2 방향(Y))에서 2분할하는 것에 의해, SBD(D1)로부터 가장 먼 파워 MOS(Q2)의 단위 트랜지스터 셀까지의 거리를 도 7의 경우의 그것보다도 짧게 할 수 있다. 또한, SBD(D1)의 형성영역(SDR)을 반도체 칩(5b)의 길이방향(제1 방향(X))을 따라 연장시키는 것에 의해, SBD(D1)에 근접하는 파워 MOS(Q2)의 단위 트랜지스터의 수를, 도 7의 경우의 그것보다도 늘릴 수 있다. 이것에 의해, SBD(D1)의 기능을 반도체 칩(5b)내의 파워 MOS(Q2)의 복수의 단위 트랜지스터 셀의 전체에 걸쳐서 보다 효과적으로 발휘시킬 수 있으므로, 비절연형 DC-DC 컨버터(1)의 손실을 저감할 수 있다.
이 반도체 칩(5b)의 주면에는, 게이트 핑거(제1 메탈 게이트 배선)(6a) 및 패드(메탈 게이트 단자)(6BP)가 도 7과 같이 배치되어 있다. 여기에서 다른 것은, 파워 MOS(Q2)의 복수의 단위 트랜지스터 셀군의 형성영역 상에도 복수의 게이트 핑거(제2 메탈 게이트 배선)(6b)가 배치되어 있는 것이다. 각 게이트 핑거(6b)는, 외주의 게이트 핑거(6a)와 일체적으로 형성되어 있고, 상기 SBD(D1)의 형성영역(SDR)을 사이에 두도록, 반도체 칩(5b)의 장변측의 게이트 핑거(6a)의 복수 개소로부터 반도체 칩(5b)의 제2 방향(Y)의 중앙의 SBD(D1)의 형성영역(SDR)에 근접하는 위치까지 연장되어 있다. 이렇게 게이트 핑거(6b)를 파워 MOS(Q2)의 복수의 단위 트랜지스터 셀군의 형성영역 상에도 배치한 것에 의해, 파워 MOS(Q2)의 게이트 저항을 저감할 수 있고, 셀프 턴온 현상을 억제할 수 있으므로, 비절연형 DC-DC 컨버터(1)의 손실을 저감할 수 있고, 또한, 비절연형 DC-DC 컨버터(1)의 대전류 및 고주파화에도 대응할 수 있다. 더구나, 본 실시형태1의 경우는, 상기와 같이 SBD(D1)의 형성영역(SDR)을 반도체 칩(5b)의 단방향(제2 방향(Y))의 중앙에 배치한 것에 의해, 게이트 핑거(6b)의 길이를, SBD(D1)의 형성영역(SDR)을 한쪽 변에 치우치게 배치하는 경우의 그것보다도 짧게 할 수 있다. 즉, 파워 MOS(Q2)의 게이트 저항을, SBD(D1)의 형성영역(SDR)을 한쪽 변에 치우치게 배치하는 경우의 그것보다도 저감할 수 있다. 그리고, 이상의 이유로부터 상기 위치에 SBD(D1)의 형성영역(SDR)을 배치하는 것에 의해, 파워 MOS(Q2)의 게이트 저항의 저감효과를 저해하는 일 없이, 파워 MOS(Q2)가 형성된 반도체 칩(5b)에 SBD(D1)를 형성할 수 있다.
반도체 칩(5b)의 주면상에 있어서, 게이트 핑거(6a, 6b)로 둘러싸여진 영역에는, 패드(BP1)가 평면 빗살 모양으로 형성되어 있다. 여기에서는, 패드(BP1)의 치아 모양 부분이, 상하(제2 방향) 양쪽에 형성되어 있는 경우가 예시되어 있다. 이 패드(BP1)는, 파워 MOS(Q2)의 소스 전극과, SBD(D1)의 애노드 전극과의 공통전극으로 되어 있다. 게이트 핑거(6a, 6b) 및 패드(6BP)와 패드(BP1)는, 동일한 메탈을 에칭에 의해 패터닝 함으로써 형성되어 있지만, 서로 절연되어 있다.
다음에, 도 10은 도 9에 본딩와이어(이하, 간단히 와이어라 한다)(WA) 및 외부전극(단자)(7E)를 배치한 모양을 나타내는 반도체 칩(5b)의 전체 평면도를 나타내고 있다. 또, 도 10도 평면도이지만 도면을 보기 쉽게 하기 위해서 게이트 핑거(6a, 6b) 및 패드(BP1)에 헤칭을 붙인다.
여기에서는, 반도체 칩(5b)의 한쪽 단변과 장변에 따르도록 평면 L자 모양의 외부전극(7E)이 배치되어 있는 경우가 예시되어 있다. 이 외부전극(7E)은, 복수개의 와이어(WA)를 통해서 상기 소스 및 애노드용의 패드(BP1)와 전기적으로 접속되어 있다. 와이어(WA)는, 예컨대 금(Au)로부터 되는 메탈 세선(細線)이다. 본 실시형태1에서는, 상기와 같이 SBD(D1)를 반도체 칩(5b)의 단방향(제2 방향(Y))의 중앙에 배치하는 것에 의해, SBD(D1)와 외부전극(7E)과의 거리가 그 만큼 멀어지지 않도록 할 수 있다. 이것에 의해, SBD(D1)의 애노드측의 기생 인덕턴스(La)를 증가시키는 일도 없다. 또한, 상기와 같이 SBD(D1)를 반도체 칩(5b)의 단방향(제2 방향(Y))의 중앙에 배치하는 것에 의해, 파워 MOS(Q2)와 외부전극(7E)과의 거리도 그 만큼 멀어지지 않도록 할 수 있다. 이것에 의해, 파워 MOS(Q2)의 소스측의 기생 인덕턴스 및 임피던스를 증가시키는 일도 없으므로, 파워 MOS(Q2)에서의 손실 증가도 억제할 수 있다. 또한, SBD(D1)를 반도체 칩(5b)의 길이방향(제1 방향(X))을 따라 연장시킨 것에 의해, SBD(D1) 및 파워 MOS(Q2)에 대한 와이어(WA)의 갯수를 가능한 한 많게 배치할 수 있다. 이것에 의해, SBD(D1)의 애노드 및 파워 MOS(Q2)의 소스의 기생 인덕턴스 및 임피던스를 저감할 수 있다. 이상의 사항으로부터, 비절연형 DC-DC 컨버터(1)의 손실을 저감할 수 있다.
다음에, 도 11은 도 9의 영역 A의 확대 평면도, 도 12는 도 11의 Y1-Y1선의 단면도, 도 13은 도 11의 Y2-Y2선의 단면도, 도 14는 SBD(D1)의 요부 확대 단면도, 도 15는 파워 MOS(Q2)의 단위 트랜지스터 셀의 확대 단면도, 도 16은 도 11의 X1-X1선의 단면도, 도 17은 도 16의 요부 확대 단면도를 각각 나타내고 있다. 또, 도 11에서는, 도면을 보기 쉽게 하기 위해 패드(BP1)를 제거하는 동시에, 게이트 핑거(6a, 6b)를 투시해서 나타내고, 패드(BP1) 및 게이트 핑거(6a, 6b)의 하층의 게이트 패턴(8)(게이트 전극(8G) 및 게이트 배선(8L))을 보기 쉽게 하기 위해서 게이트 패턴(8)에 바둑판 모양과 같이 헤칭을 붙여서 나타냈다.
반도체 칩(5b)은, 소자가 형성되는 주면(디바이스 형성면: 제1면)과, 그 반대측의 이면전극(LBE)이 형성되는 이면(이면전극 형성면: 제2면)을 갖고 있다. 이 반도체 칩(5b)을 구성하는 반도체 기판(제1 반도체층)(5LS)은, 예컨대 n+형 실리콘 단결정으로 이루어지고, 그 상층에는, n-형 실리콘 단결정으로 이루어지는 에피택셜층(제2 반도체층)(5LEP)이 형성되어 있다. 이 에피택셜층(5LEP)의 주면에는, 예컨대 산화실리콘(SiO2 등)으로 이루어지는 필드절연막(FLD)이 형성되어 있다. 이 필드절연막(FLD)과 그 하층의 p웰(PWL1)로 둘러싸여진 활성영역에 파워 MOS(Q2)의 복수의 단위 트랜지스터 셀 및 SBD(D1)가 형성되어 있다. 에피택셜층(5LEP)의 주면 상에는, 예컨대 PSG(Phospho Silicate Glass) 등과 같은 절연층(9a)을 통해서 상기 패드(BP1)가 형성되어 있다. 패드(BP1)는, 예컨대 도 14에 나타내는 바와 같이, 티타늄 텅스텐(TiW) 등과 같은 배리어 메탈층(10a)과, 예컨대 알루미늄(A1) 등과 같은 메탈층(10b)을 하층으로부터 순차 적층된 구성을 갖고 있다. 상기 SBD(D1)의 형성영역(SDR)에 있어서, 패드(BP1)의 배리어 메탈층(10a)은, 절연층(9a)에 형성된 콘택트 홀(11a)을 통해서 에피택셜층(5LEP)의 주면과 접하고 있고, 그 배리어 메탈층(10a)과 에피택셜층(5LEP)의 접촉부에 상기 SBD(D1)가 형성되어 있다. SBD(D1) 의 리크 전류를 저감하기 위해, 에피택셜층(5LEP)의 불순물농도는, 예컨대 5×1015/㎤ 정도의 약간 낮은 농도로 되어 있다.
한편, 상기 게이트 핑거(6a, 6b)와 SBD(D1)의 형성영역(SDR)으로 둘러싸여진 활성영역에는, 상기 파워 MOS(Q2)의 복수의 단위 트랜지스터 셀의 형성영역(LQR)이 배치되어 있다. 이 형성영역(LQR)에는, 예컨대 트렌치 게이트 구조의 n채널형의 종형 파워 MOS(Q2)가 형성되어 있다. 트렌치 게이트 구조로 하는 것에 의해, 파워 MOS(Q2)의 단위 트랜지스터 셀의 미세화 및 고집적화가 가능해지고 있다. 이 단위 트랜지스터 셀은, 드레인 영역으로서의 기능을 가진 반도체 기판(5LS) 및 n웰(NWL1)과, 채널 형성영역으로서의 기능을 가지는 p형 반도체영역(제3 반도체층)(12)과, 소스 영역으로서의 기능을 가진 상기 n+형 반도체영역(제4 반도체층)(13)과, 에피택셜층(5LEP)의 두께 방향으로 파여진 홈(제1 홈)(14)과, 홈(14)의 저면 및 측면에 형성된 게이트 절연막(15)과, 홈(14)내에 게이트 절연막(15)을 통해서 매립된 게이트 전극(8G)을 갖고 있다. 상기와 같이 에피택셜층(5LEP)의 불순물농도를 약간 낮게 설정하고 있으므로, 이대로 에피택셜층(5LEP)에 파워 MOS(Q2)의 단위 트랜지스터 셀을 형성하면 그 단위 트랜지스터의 형성영역(LQR)에서 에피택셜층(5LEP)의 저항 성분이 커지고, 파워 MOS(Q2)의 온 저항이 증대해 버린다. 그래서, 파워 MOS(Q2)의 복수의 단위 트랜지스터의 형성영역(LQR)에는, 깊은 n웰(NWL1)을 형성하는 것에 의해, 에피택셜층(5LEP)의 불순물농도를, 예컨대 2×1016/㎤ 정도까지 고농도화하고 있다. 이것에 의해, SBD(D1)와, 파워 MOS(Q2) 양쪽을 포함하는 반도체 칩(5b)에 있어서, SBD(D1)의 리크 전류의 저감과, 파워 MOS(Q2)의 낮은 온 저항을 양립할 수 있다.
여기에서는, 홈(14) 및 게이트 전극(8G)이 스트라이프 모양으로 배치되어 있는 경우가 예시되어 있다. 즉, 파워 MOS(Q2)의 각 단위 트랜지스터군의 형성영역에 있어서, 제1 방향(X)으로 연장되는 평면 띠 모양의 복수의 게이트 전극(8G)이, 제2 방향(Y)을 따라 복수 나란히 배치되어 있다. 홈(14) 및 게이트 전극(8G)의 평면배치 형상은 스트라이프 모양에 한정되는 것은 아니고 여러가지 변경 가능하며, 예컨대 평면 격자모양으로 해도 좋다. 홈(14)의 깊이는, n웰(NWL1)에 도달하는 정도로 되어 있다. 게이트 전극(8G)은, 예컨대 저저항 다결정실리콘으로 이루어지고, 이것과 일체로 형성된 다결정실리콘으로 이루어지는 게이트 배선(8L)을 통해서 필드절연막(FLD) 위로 인출되어 있다. 게이트 전극(8G) 및 게이트 배선(8L)의 표면은 상기 절연층(9a)으로 덮어져 있어, 패드(BP1)와의 절연이 도모되고 있지만, 게이트 배선(8L)은 절연층(9a)에 형성된 콘택트 홀(11b)을 통해서 상기 게이트 핑거(6a, 6b)와 전기적으로 접속되어 있다. 게이트 핑거(6a, 6b)의 구성은 상기 패드(BP1)와 같다. 파워 MOS(Q2)의 복수의 단위 트랜지스터 셀의 형성영역(LQR)에 있어서, 패드(BP1)는, 절연층(9a)에 형성된 콘택트 홀(11c)을 통해서 소스용의 n+형 반도체영역(13)과 전기적으로 접속되어 있는 이외에, 에피택셜층(5LEP)에 파여진 홈(16)을 통해서 p+형 반도체영역(17)과 전기적으로 접속되고, 이것을 통해서 채널 형성용의 p형 반도체영역(12)과도 전기적으로 접속되어 있다. 파워 MOS(Q2)의 동작 전류는, 각 단위 트랜지스터 셀에 있어서 n웰(NWL1)과 n+형 반도체영역(13)과의 사이를 게이트 전극(8G)의 측면(즉, 홈(14)의 측면)을 따라 반도체 기판(5LS)의 두께 방향으로 흐르게 되어 있다. 이러한 종형 파워 MOS(Q2)는, 횡형 전계효과 트랜지스터(채널이 반도체 기판의 주면에 대해서 수평한 방향에 형성된다)보다, 단위 트랜지스터 셀 면적당 게이트 면적이 크고, 또 게이트 전극(8G)과 드레인의 드리프트층과의 접합면적이 크기 때문에, 게이트 드레인간의 기생용량이 커지는 반면, 단위 트랜지스터 셀 면적당 채널 폭을 크게 할 수 있고, 온 저항을 작게 할 수 있다.
반도체 칩(5b)의 주면 최상층에는, 표면보호막(18)이 퇴적되어 있다. 표면보호막(18)은, 예컨대 산화실리콘막 및 질화실리콘(Si3N4)막의 적층막 혹은 그 적층막상에 폴리이미드막(PiQ)과 같은 유기막이 적층되게 된다. 게이트 핑거(6a, 6b)의 표면은, 표면보호막(18)으로 덮어져 있지만, 패드(BP1, 6BP)의 일부는, 표면보호막(18)의 일부에 형성된 개구부(19)를 통해서 노출되어 있다. 이 노출 영역은, 와이어가 접속되는 본딩영역으로 되어 있다. 한편, 반도체 기판(5LS)의 이면에는, 예컨대 금(Au) 등으로 이루어지는 상기 이면전극(LBE)이 형성되어 있다. 이 이면전극(LBE)은, 상기 파워 MOS(Q2)의 드레인 전극과, 상기 SBD(D1)의 캐소드 전극과의 공통전극으로 되어 있다.
다음에, 도 18은, 데드타임 기간 중에 SBD로 전류(轉流)하는 전류의 계산 결과를, SBD가 MOS가 형성된 반도체 칩과는 다른 반도체 칩에 형성되는 경우 IA(파선)와, 본 실시형태1과 같이 SBD와 MOS가 동일한 반도체 칩에 형성되는 경우 IB(실선)로 비교해서 나타내고 있다.
SBD의 면적은, 예컨대 2㎟로 하고 있다. MOS와 SBD 사이의 기생 인덕턴스는, SBD가 다른 반도체 칩인 경우, 예컨대 1nH, SBD가 동일한 반도체 칩의 경우, 예컨대 0.1nH로 계산했다. 이하의 계산 조건은 모두, 예컨대 입력용 전원전위 Vin=12V, 출력전압 Vout=1.3V, 출력전류 Iout=25A, 동작주파수 f=1MHz이다. 도 18 에 나타내는 바와 같이, 본 실시형태1과 같이 SBD와 MOS를 동일한 반도체 칩에 형성한 경우의 쪽이, SBD를 다른 반도체 칩에 형성한 경우에 비교하여, 데드타임 기간 중에, 보다 많은 전류가 SBD에 전류(轉流)하는 것을 안다. SBD는 순방향전압이 기생 다이오드(바디 다이오드(Dp))에 비해 낮고 전자가 동작에 기여하므로, 손실이 작고 동작이 빠르다. 따라서, 많은 전류가 SBD에 흐르는 것으로써 데드타임 기간 중의 도통손실 및 리커버리 손실을 저감할 수 있다.
다음에, 도 19는, SBD를, MOS와는 다른 반도체 칩에 형성한 경우와, MOS와 동일한 반도체 칩에 형성한 경우와의 손실의 계산 결과를 나타내고 있다. SBD 없음보다는 다른 반도체 칩에서 SBD를 탑재한 쪽이 손실은 작지만, 또 SBD를 동일한 반도체 칩에 형성하는 것에 의해, 보다 많은 전류가 SBD에 전류(轉流)하기 때문에, MOS의 기생 다이오드(바디 다이오드)의 도통손실 및 리커버리 손실을 저감할 수 있고, 결과로서, SBD와 MOS를 1칩화한 경우가 가장 손실을 저감할 수 있다.
다음에, 도 20은, 상기 반도체 칩(5a, 5b)을 수용한 패키지(20A)내의 구성예의 평면도를 나타내고, 도 21은, 도 20의 X2-X2선의 단면도를 나타내고 있다. 또, 도 20에서는 도면을 보기 쉽게 하기 위해 수지밀봉체(MB)를 제거해서 나타내고 있다.
패키지(20A)내에는, 2개의 다이 패드(7a1, 7a2)와, 그 주상에 배치된 리드(7b)(7b1, 7b2, 7b3, 7b6, 7b7)가 서로 근접한 상태로 배치되어 있다. 다이 패드(7a1) 상에는, 상기 하이사이드 스위치용 파워 MOS(Q1)가 형성된 반도체 칩(5a)이 그 주면을 위로 향한 상태로 배치되어 있다. 이 반도체 칩(5a)의 주면에는, 파워 MOS(Q1)의 소스 전극용의 패드(BP2) 및 게이트 전극용의 패드(6BP1)가 배치되어 있다. 이 소스 전극용의 패드(BP2)는, 복수개의 와이어(WA1)를 통해서 다이 패드(7a2)와 일체로 형성되어 있는 리드(7b3)와 전기적으로 접속되어 있다. 또한, 상기 게이트 전극용의 패드(6BP1)는, 와이어(WB2)를 통해서 리드(7b6)와 전기적으로 접속되어 있다. 이 리드(7b6)에는, 상기 드라이버 회로(3a)로부터의 출력신호가 입력된다. 또, 반도체 칩(5a)의 이면은 파워 MOS(Q1)의 드레인과 접속되는 드레인 전극으로 되어 있고, 다이 패드(7a1)를 통해서 다이 패드(7a1)의 외주에 일체적으로 형성된 복수의 리드(7b1)와 전기적으로 접속되어 있다. 이 리드(7b1)는 상기 단자(ET1)와 전기적으로 접속된다. 또, 와이어(WA1)는, 제1 방향(X)에 인접하는 와이어(WA1)가 상하의 패드(BP2)에 교대로 접속되도록, 지그재그 배치되어 있다.
상대적으로 큰 다이 패드(7a2)에는, 상기 로사이드 스위치용 파워 MOS(Q2)가 형성된 반도체 칩(5b)이 그 주면을 위로 향한 상태로 배치되어 있다. 반도체 칩(5b)의 상기 패드(BP1)는, 복수개의 와이어(WA2)를 통해서 리드(7b2)(7b)와 전기적으로 접속되고, 상기 패드(6BP2)는, 와이어(WB3)를 통해서 리드(7b7)와 전기적으로 접속되어 있다. 이 리드(7b7)에는, 상기 드라이버 회로(3b)으로부터의 출력신호가 입력된다. 또, 반도체 칩(5b)의 이면전극(LBE)은, 다이 패드(7a2)를 통해서 다이 패드(7a2)의 외주에 일체적으로 형성된 복수의 리드(7b3)(7b)와 전기적으로 접속되어 있다. 이 리드(7b3)는 출력용의 상기 단자(ET5)와 전기적으로 접속된다.
이 2개의 반도체 칩(5a, 5b) 및 와이어(WA1, WA2, WB2, WB3)는, 수지밀봉체(MB)에 의해 밀봉되어 있다. 이렇게 2개의 반도체 칩(5a, 5b)을 1개의 패키지(20A)내에 수용하는 것에 의해, 반도체 칩(5a, 5b) 사이의 기생 인덕턴스를 저감할 수 있어, 손실을 저감할 수 있다. 또, 반도체 칩(5a)의 구성이나 반도체 칩(5a, 5b)의 배치 등에 대해서는 후술의 실시형태에서 상세히 설명한다.
*다음에, 도 22는 도 20의 변형예의 평면도를 나타내고, 도 23은 도 22의 X3-X3선의 단면도를 나타내고 있다. 또, 도 22에서는 도면을 보기 쉽게 하기 위해 수지밀봉체(MB)를 제거해서 나타내고 있다.
여기에서는, 패드(BP2)와 리드(7b3), 패드(BP1)와 리드(7b2)가 각각 와이어 대신에 금속판 배선(21)에 의해 접속되어 있다. 이 금속판 배선(21)은, 예컨대 동(Cu) 또는 알루미늄(A1) 등과 같은 금속으로 이루어지고, 범프 전극(22)을 통해서 패드(BP1, BP2)나 리드(7b2, 7b3)와 전기적으로 접속되어 있다. 범프 전극(22)은, 예컨대 납(Pb)/주석(Sn) 또는 금(Au) 등과 같은 금속으로 이루어진다. 범프 전극(22) 대신에 도전성수지를 이용해도 좋다. 금속판 배선(22)도 그 전체가 수지밀봉체(MB)로 덮어져 있다.
이렇게 와이어 대신에 금속판 배선(21)을 이용한 것에 의해, 배선 경로에 기생하는 인덕턴스 및 임피던스를 더 저감할 수 있으므로, 스위칭 손실 및 도통손실을 더 저감할 수 있어, 비절연형 DC-DC 컨버터(1)의 전압변환 효율을 더 향상시킬 수 있다.
또한, SBD(D1)의 애노드 전극이 대면적의 금속판 배선(21)을 통해서 기준전위(GND)에 전기적으로 접속되게 되므로, 애노드측의 배선 저항 및 애노드 전극측에 기생하는 인덕턴스(La)를 대폭 저감할 수 있다. 따라서, SBD(D1)의 효과를 더 발휘할 수 있고, 다이오드 도통손실 및 다이오드 리커버리 손실을 저감할 수 있으므로, 비절연형 DC-DC 컨버터(1)의 전압변환 효율을 더 향상시킬 수 있다. 또한, 인덕턴스(Lk, La)를 저감할 수 있으므로, 노이즈를 더 저감할 수도 있다.
다음에, 도 24는 도 22의 변형예이며 도 22의 X3-X3에 상당하는 개소의 단면도를 나타내고 있다.
여기에서도, 패드(BP2)와 리드(7b3), 패드(BP1)와 리드(7b2)가 각각 금속판 배선(21)에 의해 접속되어 있다. 단, 그 금속판 배선(21)의 일부가 수지밀봉체(MB)로부터 노출되어 있다. 금속판 배선(21)은, 특히 반도체 칩(5a, 5b)의 열발생원인 파워 MOS(Q1, Q2)의 형성영역을 덮도록 배치되어 있다. 여기에서는, 반도체 칩(5a, 5b)을 덮는 2개의 금속판 배선(21)의 양쪽이 수지밀봉체(MB)의 상면으로부터 노출하고 있는 경우가 예시되어 있지만, 발열량이 상대적으로 높은 로사이드 스위치용 파워 MOS(Q2)가 형성된 반도체 칩(5b)측의 금속판 배선(21)만을 노출시키는 구성으로 해도 좋다. 또한, 수지밀봉체(MB)의 상면에 방열핀을 실어 금속판 배선(21)의 노출면에 접합하는 것에 의해, 방열성을 더 향상시킬 수도 있다. 도 24의 구성에 의하면, 상기에서 설명한 효과의 이외에, 금속판 배선(21)에 방열 기능을 갖게 하고 있는 것에 의해, 방열용의 다른 부품을 추가할 필요가 없으므로, 방열용의 부품을 추가하는 경우에 비해 반도체장치의 조립공정을 간략화하여, 반도체장치의 조립 시간을 단축할 수 있다. 또한, 부품점수를 줄이게 하므로, 반도체장치의 코스트를 저감할 수 있다.
(실시형태2)
본 실시형태2에서는, 반도체 칩내에서 SBD의 배치 위치의 변형예에 대해서 설명한다. 도 25는 반도체 칩(5b)의 전체 평면도, 도 26은 도 25에 와이어(WA)및 외부전극(7E)을 배치한 모양을 나타내는 반도체 칩(5b)의 전체 평면도를 나타내고 있다. 또, 도 25 및 도 26은 평면도이지만 도면을 보기 쉽게 하기 위해서 게이트 핑거(6a, 6b) 및 패드(BP1)에 헤칭을 붙인다.
본 실시형태2에서는, SBD(D1)의 형성영역(SDR)이 반도체 칩(5b)의 한쪽측의 장변에 치우쳐 배치되어 있다. 특히 도 26에 나타내는 바와 같이, SBD(D1)의 형성영역(SDR)이 외부전극(7E)에 가까운 장변측에 배치되어 있다. 이것에 의해, SBD(D1)의 애노드측의 기생 인덕턴스를 저감할 수 있으므로, SBD(D1)에 보다 많은 전류를 전류(轉流)시킬수 있다. 이 때문에, 상기 실시형태1보다도 다이오드 도통손실 및 리커버리 손실을 저감할 수 있다. 상기 실시형태1의 도 9 및 도 10에서 설명한 구성과, 본 실시형태2의 구성에서, 어느 쪽이 보다 효과적인가는 실제의 사용 조건에 따라 다르다. 즉, 데드타임 기간 중의 다이오드 도통손실이나 리커버리 손실이 지배적인 사용 조건에서는, 본 실시형태2과 같은 구성을 이용하는 것이 바람직하고, MOS 의 도통손실이 지배적인 사용 조건에서는, 상기 실시형태1의 도 9 및 도 10에서 설명한 구성을 이용하는 것이 바람직하다. 따라서, 비절연형 DC-DC 컨버터(1)의 사용 조건에 따라 각각의 구성을 구분하여 사용하도록 한다
또, 게이트 핑거(6b)는, 반도체 칩(5b)의 한쪽 장변측의 게이트 핑거(6a)로부터 SBD(D1)의 형성영역(SDR)의 근방까지 연장되어 있다. 이것에 의해, SBD(D1)의 형성영역(SDR)은, 게이트 핑거(6a)와 게이트 핑거(6b)에 의해 끼워져 있다. 또한, 패드(BP1)는, 한쪽 측에 치아가 있는 빗살 모양으로 되어 있다.
(실시형태3)
본 실시형태3에서는, 반도체 칩내에서 SBD의 배치 위치의 다른 변형예에 대해서 설명한다. 도 27은 반도체 칩(5b)의 전체 평면도, 도 28은 도 27에 와이어(WA)및 외부전극(7E)을 배치한 모양을 나타내는 반도체 칩(5b)의 전체 평면도를 나타내고 있다. 또, 도 27 및 도 28은 평면도이지만 도면을 보기 쉽게 하기 위해서 게이트 핑거(6a, 6b) 및 패드(BP1)에 헤칭을 붙인다.
본 실시형태3에서는, SBD(D1)의 형성영역(SDR)이 반도체 칩(5b)의 한쪽측의 단변에 치우쳐 배치되어 있다. 여기에서는 SBD(D1)의 형성영역(SDR)이 반도체 칩(5b)의 단변(제2 방향(Y))을 따라 연장되어 있다. 특히, 도 28에 나타내는 바와 같이, SBD(D1)의 형성영역(SDR)이 외부전극(7E)에 가까운 단변측에 배치되어 있다. 이것에 의해, SBD(D1)의 애노드측의 기생 인덕턴스를 저감할 수 있으므로, SBD(D1)에 보다 많은 전류를 전류시킬수 있다. 이 때문에, 상기 실시형태1보다도 다이오드 도통손실 및 리커버리 손실을 저감할 수 있다.
또한, 본 실시형태3에서는, SBD(D1)의 형성영역(SDR)이 게이트용 패드(6BP)의 배치 위치에 대해서 반대의 위치에 배치되어 있다. 이것에 의해, 패드(BP1)에 접속하는 와이어(WA)와, 게이트용의 패드(6BP)에 접속하는 와이어와를, 서로 서로 방해하는 일없이 배치할 수 있다.
또한, 게이트 핑거(6b)는, 반도체 칩(5b)의 한쪽 장변측의 게이트 핑거(6a)로부터 다른쪽의 장변측의 게이트 핑거(6a)의 근방까지 연장되어 있다. 이것에 의해, SBD(D1)의 형성영역(SDR)은, 그 4변이 게이트 핑거(6a, 6b)에 의해 둘러싸여진 상태로 되어 있다. 게이트 핑거(6b)를 더 연장해서 한쪽 장변측의 게이트 핑거(6a)와 다른쪽의 장변측의 게이트 핑거(6a)를 접속하고, 개개의 패드(BP1) 및 단위 트랜지스터 셀군을 고립시킨 구성으로 해도 좋다. 그러나, 그 경우, 파워 MOS(Q2)의 복수의 단위 트랜지스터 셀의 검사에 즈음해서, 게이트 핑거(6b)로 구분된 복수의 패드(BP1)마다 단위 트랜지스터 군의 검사를 행하지 않으면 안되다. 그래서, 본 실시형태3에서는, 패드(BP1)를 게이트 핑거(6a)로 완전히 절단해버리는 일없이 1개의 패드(BP1)로 연결하고 있는 구성으로 했다. 이것에 의해, 파워 MOS(Q2)의 복수의 단위 트랜지스터의 검사를 1회로 끝낼 수 있다.
(실시형태4)
상기 실시형태1은, 로사이드의 파워 MOS와 SBD를 동일한 반도체 칩에 형성하는 구성에 대해서 설명했다. 그러나, 도 4의 비절연형 DC-DC 컨버터(50A)에 있어서, 각 반도체 칩(5a~5d)을 개개의 패키지에 수용하는 구성으로 하면, 이하의 과제가 있고, 로사이드의 파워 MOS와 SBD를 1칩화한 효과가 저감되어 버린다. 본 실시형태4에서는, 이것을 해결하기 위한 구성예를 설명한다.
우선, 과제에 대해서 설명한다. 즉, 상기한 도 4에 있어서 하이사이드 스위치용 파워 MOS(Q1), 로사이드 스위치용 파워 MOS(Q2), 드라이버 회로(3a, 3b) 및 쇼트키 배리어 다이오드(D1)를 개개의 패키지에 수용한 것에 의해, 각 반도체 칩(5a~5d)(패키지)간의 배선 경로가 길어져, 그 배선부에 기생하는 인덕턴스가 증대하는 결과, 비절연형 DC-DC 컨버터(50A)의 전압변환 효율이 저하한다는 문제이다. 도 29는 비절연형 DC-DC 컨버터(50A)에 기생하는 인덕턴스 성분을 나타낸 등가회로이다. 부호 LdH, Lgh, LsH, LdL, LgL, LsL은, 파워 MOS(Q1, Q2)의 패키지 및 프린트배선기판의 배선 등에 기생하는 인덕턴스를 나타내고 있다. 또 VgH는 파워 MOS(Q1)를 온으로 하기 위한 게이트 전압, 부호 VgL은 파워 MOS(Q2)를 온으로 하기 위한 게이트 전압을 나타내고 있다. 하이사이드 스위치용 파워 MOS(Q1)의 소스측에 기생하는 인덕턴스(LsH)와 게이트측에 기생하는 인덕턴스(LgH), 로사이드 스위치용 파워 MOS(Q2)의 소스측에 기생하는 인덕턴스(LsL)의 영향에 의해 비절연형 DC-DC 컨버터(50A)의 전압변환 효율이 저하한다. 특히, 기생 인덕턴스(LsH)가 증가하면, 하이사이드 스위치용 파워 MOS(Q1)의 턴온 손실 및 턴오프 손실(특히 턴온 손실)이 현저하게 커지고, 비절연형 DC-DC 컨버터(50A)의 전압변환 효율이 현저하게 저하한다. 턴온 손실 및 턴오프 손실은, 주파수 및 출력전류에 비례하므로, 상기와 같이 비절연형 DC-DC 컨버터(50A)의 대전류화 및 고주파화가 진행함에 따라 손실 성분이 커진다.
다음에, 기생 인덕턴스(LsH)가 증가하면, 턴온 및 턴오프가 시간이 늦어지고, 턴온 손실 및 턴오프 손실이 증가하는 원인에 대해서 설명한다. 도 30은 비절연형 DC-DC 컨버터(50A)의 회로 동작의 설명도, 도 31은 도 30의 회로 동작시의 디바이스 단면의 설명도이다.
하이사이드 스위치용 파워 MOS(Q1)의 게이트 전압이 문턱치전압을 초과하고, 파워 MOS(Q1)의 드레인 영역(DR1)으로부터 소스 영역(SR1)을 향해서 전류(제1 전류)(I1)가 흐르기 시작하면, 기생 인덕턴스(LsH)에 의해, 역기전력(LsH×di/dt)이 발생하고, 출력노드(N1)에 비해, 하이사이드 스위치용 파워 MOS(Q1)의 소스 전위가 높아진다. 파워 MOS(Q1)의 게이트 전압은, 드라이버 회로(3a)에 의해, 출력노드(N1)를 기준으로 주어지므로, 하이사이드 스위치용 파워 MOS(Q1)의 게이트와 접속되는 게이트 전극(G1)과 소스 영역(SR1)과의 사이에 인가되는 전압은, 게이트 전압(VgH)보다도 낮아진다. 이 때문에, 하이사이드 스위치용 파워 MOS(Q1)의 채널 저항(R1)을 충분히 내릴 수 없으므로, 전류(I1)의 손실이 발생한다. 즉, 턴온 시간이 길어진다. 상기와 같이 대전력화 및 고주파화에 의해 턴온 손실 및 턴오프 손실이 증가하는 것은, 대전력화 및 고주파화에 의해 역기전력(LsH×di/dt)이 증가하기 때문이다.
또한, 하이사이드 스위치용 파워 MOS(Q1)는, 비절연형 DC-DC 컨버터(50A)의 출력(부하회로(4)의 입력)에 전력을 공급하는 코일(L1)에 에너지를 축적하기 위한 스위치 기능을 갖고 있기 때문에, 고주파화에 있어서 스위칭 동작의 고속화를 요구한다. 그러나, 드라이버 회로(3a)와 파워 MOS(Q1)와의 사이에는, 기생 인덕턴스(LgH)가 생기기 때문에, 스위칭 동작은 시간이 늦어진다. 즉, 스위칭 손실로 되어, 전압변환 효율은 저하한다.
한편, 로사이드 스위칭용 파워 MOS(Q2)에서는, 상기와 같은 스위칭 손실이 파워 MOS(Q1)보다는 생기기 어려운 구성으로 되어 있다. 즉, 하이사이드 스위치용 파워 MOS(Q1)를 오프하면, 로사이드 스위치용 파워 MOS(Q2)에 병렬로 접속되어 있는 쇼트키 배리어 다이오드(D1)를 통해서 출력측에 전류(제2 전류)(I21)가 흐르고, 또한, 기생 다이오드(Dp)를 통해서 기준전위(GND)로부터 파워 MOS(Q2)의 드레인 영역(DR2)을 향해서 전류(제2 전류)(I22)가 흐른다. 이 상태에서, 로사이드 스위치용 파워 MOS(Q2)의 게이트와 접속되는 게이트 전극(G2)에 게이트 전압(VgL)을 인가하여 온하면, 파워 MOS(Q2)의 소스 영역(SR2)으로부터 파워 MOS(Q2)의 채널영역을 통해서 드레인 영역(DR2)을 향해서 전류(제3 전류)(I23)가 흐르지만, 그 전에 이미 상기 전류(I21, I22)가 흐르고 있어, 전류(I23)가 흐를 때 단위시간당 전류변화량이 작으므로, 기생 인덕턴스(LsL)에 의한 역기전력은 무시할 수 있을 만큼 작아 실질적인 손실로 이어지지 않기 때문이다. 그러나, 상기와 같이 쇼트키 배리어 다이오드(D1)의 애노드 및 캐소드측에 기생하는 인덕턴스(La, Lk)가 크면, 쇼트키 배리어 다이오드(D1)측에 흐르는 전류(I21)가 작아져, 순방향전압이 기생 다이오드(Dp)보다도 작은 쇼트키 배리어 다이오드(D1)를 접속한 것에 의한 효과를 충분히 얻을 수 없다. 또, 하이사이드 스위치용 파워 MOS(Q1)에 있어서도, 마찬가지로 기생 다이오드(Dp)가 존재하지만, 하이사이드 스위치용 파워 MOS(Q1)측의 기생 다이오드(Dp)는, 각각 파워 MOS(Q1)의 소스 영역(SR1)측에 애노드, 파워 MOS(Q1)의 드레인 영역(DR1)측에 캐소드가 형성되어 있고, 파워 MOS(Q1)의 드레인 영역(DR1)으로부터 소스 영역(SR1)을 향해서 흐르는 전류(제1 전류)(I1)와 같은 방향에 대해서 순방향으로 접속되어 있지 않다. 이 때문에, 게이트 전압(VgH)을 인가하여 온하기 전에 파워 MOS(Q1)에 전류가 흐르고 있지 않고, 단위시간당 전류변화량이 작아지지 않으므로 스위칭 손실이 생긴다.
또한, 파워 MOS(Q2)는, 비절연형 DC-DC 컨버터(50A)의 정류용의 트랜지스터이며, 제어회로(2)로부터의 주파수에 동기해서 트랜지스터의 저항을 낮게 해서 정류를 행하는 기능을 갖고 있다. 이 때문에, 상기와 같이 파워 MOS(Q2)의 온 시간은, 파워 MOS(Q1)보다도 길므로, 스위칭 손실보다도 온 저항에 의한 손실이 현저해지고, 온 저항의 저저항화가 요구된다. 그러나, 파워 MOS(Q2)와 기준전위(GND)가 공급되는 단자(제2 전원단자)(ET4)와의 사이에는, 기생 인덕턴스(LsL)에 의해 생기는 배선 저항(배선 임피던스) 때문에, 온 저항은 증가하고, 전류변환 효율은 저하한다
그래서, 본 실시형태4에서는, 도 1에 나타낸 비절연형 DC-DC 컨버터(1)를 구성하는 하이사이드 스위치용 파워 MOS(Q1)가 형성된 반도체 칩(5a), 로사이드 스위치용 파워 MOS(Q2) 및 SBD(D1)가 형성된 반도체 칩(5b), 드라이버 회로(3a, 3b)가 형성된 반도체 칩(5c)을 동일한 패키지에 수용하는 구성으로 했다. 이렇게 반도체 칩(5a~5c)을 동일한 패키지내에 수용한 것에 의해, 각각을 다른 패키지에 수용하는 구성에 비해, 각 반도체 칩(5a~5c)의 배선 경로를 짧게 할 수 있으므로, 그 배선에 기생하는 인덕턴스(LdH, Lgh, LsH, LdL, LgL, LsL)를 저감할 수 있다. 이 때문에, 비절연형 DC-DC 컨버터(1)의 전압변환 효율을 향상시킬 수 있다. 또한, 비절연형 DC-DC 컨버터(1)를 소형화 할 수 있다.
여기에서, 소형화나 인덕턴스 저감에만 착안한 경우, 하이사이드 스위치용 파워 MOS(Q1)와 로사이드 스위치용 파워 MOS(Q2)를 동일한 반도체 칩에 형성한 쪽이 바람직하다고 생각되지만, 각각의 트랜지스터를 동일한 반도체 칩에 형성하면, 각각의 소자특성을 충분히 끌어낼 수 없다. 또한, 제조 프로세스가 복잡해져 반도체 칩의 제조에 시간이 걸리는데 더하여, 코스트가 증대한다는 문제도 있다. 또한, 로사이드 스위치용 파워 MOS(Q2)는, 상기와 같이 하이사이드 스위치용 파워 MOS(Q1)에 비해 온 시간이 길기 때문에 발열하기 쉽다. 따라서, 양쪽 파워 MOS(Q1, Q2)를 동일한 반도체 칩에 형성해 버리면, 로사이드 스위치용 파워 MOS(Q2)의 동작시에 발생한 열이 반도체 기판을 통해서 하이사이드 스위치용 파워 MOS(Q1)에 악영향을 미치는 것도 염려된다. 이러한 관점으로부터, 하이사이드 스위치용 파워 MOS(Q1)와, 로사이드 스위치용 파워 MOS(Q2)와, 드라이버 회로(3a, 3b)를, 각각 별체(別體)의 반도체 칩(5a~5c)으로 나누어 형성하고 있다. 이것에 의해, 하이사이드 스위치용 파워 MOS(Q1)와 로사이드 스위치용 파워 MOS(Q2)와 드라이버 회로(3a, 3b)를 동일한 반도체 칩에 형성하는 경우에 비해, 각각의 소자특성을 충분히 끌어 낼 수 있다. 또한, 비절연형 DC-DC 컨버터(1)의 제조 프로세스를 용이하게 할 수 있으므로, 비절연형 DC-DC 컨버터(1)의 제조 시간을 단축할 수 있고, 또한, 코스트를 저감할 수 있다. 또한, 하이사이드 스위치용 파워 MOS(Q1) 및 드라이버 회로(3a, 3b)가 로사이드 스위치용 파워 MOS의 동작시에 발생한 열에 의한 악영향을 받지 않도록 할 수 있으므로, 비절연형 DC-DC 컨버터(1)의 동작 안정성을 향상시킬 수 있다. 또, 드라이버 회로(3a, 3b)는, 서로 동기해서 교대로 동작하는 것이므로, 전체적인 회로 동작의 안정성의 관점에서 동일한 반도체 칩(5c)에 형성하고 있다.
그런데, 상기와 같이, 비절연형 DC-DC 컨버터(1)의 전압변환 효율을 향상시키기 위해서는, 각 반도체 칩(5a~5c)을 동일한 패키지에 수용하는 것이 중요하지만, 단지 단순히 동일한 패키지에 수용한 것만으로는 전압변환 효율을 향상시키는 데 더하여 충분한 효과를 얻을 수 없다. 그래서, 비절연형 DC-DC 컨버터(1)의 전압변환 효율을 향상시키는데 더하여 중요한 패키지내의 구체적인 구성예에 대해서 설명한다.
도 32는 패키지(20B)의 주면측의 전체 평면도, 도 33은 도 32의 패키지(20B)의 측면도, 도 34는 도 32의 패키지(20B)의 이면측의 전체 평면도, 도 35는 도 32의 패키지(20B)의 외관사시도를 각각 나타내고 있다.
본 실시형태4의 패키지(20B)는, 예컨대 QFN(Quad Flat Non-1eaded package)구성으로 되어 있다. 단, QFN에 한정되는 것은 아니고 여러가지 변경 가능하며, 예컨대 QFP(Quad Flat Package)나 SOP(Small 0ut-line Package)등과 같은 플랫 패키지 구성으로 해도 좋다.
패키지(20B)를 구성하는 수지밀봉체(MB)는, 그 외관이 박판(薄板) 모양으로 형성되어 있다. 수지밀봉체(MB)는, 예컨대 에폭시계의 수지로 이루어진다. 또한, 수지밀봉체(MB)의 재료로서 저응력화를 도모하는 등의 이유로부터, 예컨대 페놀계 경화제, 실리콘 고무 및 필러 등이 첨가된 비페닐계의 열경화성수지를 이용해도 좋다.수지밀봉체(MB)의 형성 방법으로서는, 대량생산에 적합한 트랜스퍼 몰딩법을 이용하고 있다. 이 수지밀봉체(MB)의 이면에서는, 예컨대 평면 거의 구형상의 3개의 다이 패드(제1~제3칩 탑재부)(7a1, 7a2, 7a3)의 이면이 노출되어 있다. 또한, 수지밀봉체(MB)의 4측면 및 이면 외주에서는, 수지밀봉체(MB)의 외주에 따라 복수의 리드(외부단자)(7b)의 일부가 노출되어 있다. 다이 패드(7a1, 7a2, 7a3) 및 리드(7b)는, 예컨대 42 얼로이 등과 같은 금속재료를 주재료로 형성하고 있고, 그 두께는, 예컨대 200㎛ 정도이다. 다이 패드(7a1, 7a2, 7a3) 및 리드(7b)의 다른 재료로서, 예컨대 동(Cu) 또는 동의 표면에 표면으로부터 순차로 니켈(Ni), 팔라듐(Pd) 및 금(Au)을 도금한 것을 사용해도 좋다. 후술과 같이, 다이 패드(7a1, 7a2)의 주면에는, 각각 상기 반도체 칩(5a, 5b)이 탑재되어 있다. 또한, 다이 패드(7a3)의 주면에는, 상기 반도체 칩(5c)이 탑재되어 있다. 다이 패드(7a3)의 1개의 각부(角部)에는 위치 결정용의 테이퍼(TR1)(index mark)가 형성되어 있다. 이 테이퍼(TR1)는, 예컨대 패키지(20B)를 출하할 때 대향하거나 패키지(20B)에 상표 등을 인쇄할 때에 패키지(20B)의 주면/이면의 구별을 행할 때에 사용되는 것이므로, 예컨대 에칭에 의해 형성되어 있다. 파워 MOS(Q1, Q2)가 형성된 반도체 칩(5a, 5b)을 탑재하는 다이 패드(7a1, 7a2)는, 제1, 제2 전원단자로부터 전류(I1, I2)가 공급되는 부분이기 때문에, 테이퍼(TR1)를 형성하면 외형 크기가 작아져 전류특성에 영향을 미칠 우려가 있다. 이것에 대해서, 다이 패드(7a3)에는 다이나믹한 전류가 흐르지 않고, 전위는 고정되어 있기 때문에, 전류특성을 그다지 걱정할 필요가 없으므로, 위치 결정용의 테이퍼(TR1)는 다이 패드(7a3)의 일부에 형성하는 것이 바람직하다.
또, 이 구조에서는 다이 패드(7a1~7a3)의 이면(반도체 칩(5a, 5b, 5c)이 탑재된 면의 반대측의 면)도, 리드(7b)의 이면(배선기판의 단자와 접합되는 접합면)도, 패키지(20B)의 탑재면(패키지(20B)를 배선기판에 탑재할 때에 배선기판에 대향하는 면)에 존재한다.
다음에, 도 36은 패키지(20B)의 내부를 투시해서 보았을 때의 패키지(20B)의 주면측의 전체 평면도, 도 37은 도 36의 Y3-Y3선의 단면도, 도 38은 도 36의 X4-X4선의 단면도를 각각 나타내고 있다. 또, 도 36은 평면도이지만, 도면을 보기 쉽게 하기 위해서, 다이 패드(7a1~7a3), 리드(7b) 및 배선부(7c)에 헤칭을 붙였다.
패키지(20B)내에는, 상기한 3개의 다이 패드(7a1~7a3)(제1~제3칩 탑재부)와, 그 다이 패드(7a1~7a3) 상에 후술과 같이 탑재된 복수의 반도체 칩(5a~5c)과, 반도체 칩(5a~5c)의 패드(BP1~BP11)를 각부에 전기적으로 접속하는 와이어(WA1, WA2, WB1~WB6)가 밀봉되어 있다.
다이 패드(7a1~7a3)는, 서로 소정의 간격을 두고 분리된 상태로 인접해서 배치되어 있다. 반도체 칩(5a~5c)의 동작시에 발생한 열은, 주로 반도체 칩(5a~5c)의 이면으로부터 다이 패드(7a1~7a3)를 통해서 그 이면측에서 외부에 방열되게 되어 있다. 이 때문에, 각각의 다이 패드(7a1~7a3)는, 반도체 칩(5a~5c)의 면적보다도 크게 형성되어 있다. 이것에 의해, 비절연형 DC-DC 컨버터(1)의 방열성을 향상시킬 수 있어, 동작 안정성을 향상시킬 수 있다. 다이 패드(7a1~7a3) 및 리드(7b)의 이면측의 외주 일부는, 그 두께가 얇아지도록 하프 에칭영역이 형성되어 있다. 이것은, 다이 패드(7a1~7a3) 및 리드(7b)와 수지밀봉체(MB)와의 밀착성을 향상시켜서 다이 패드(7a1~7a3) 및 리드(7b)의 박리나 변형의 불량을 저감 또는 방지하기 위함이다.
도 36의 좌상(左上)의 다이 패드(7a1) 상에는, 상기 하이사이드 스위치용 파워 MOS(Q1)가 형성된 반도체 칩(5a)이 그 주면을 위로 향한 상태로 배치되어 있다. 이 반도체 칩(5a)의 주면에는, 파워 MOS(Q1)의 소스 전극용의 패드(BP2) 및 게이트 전극용의 패드(6BP1)가 배치되어 있다. 이 소스 전극용의 패드(BP2)는, 복수개의 와이어(WA1)를 통해서 다이 패드(7a2)와 전기적으로 접속되어 있는 동시에, 복수개의 와이어(WB1)를 통해서 반도체 칩(5c)의 드라이버 회로(3a)의 소스 전극용의 패드(BP3)와 전기적으로 접속되어 있다. 또한, 상기 게이트 전극용의 패드(6BP1)는, 복수개의 와이어(WB2)를 통해서 반도체 칩(5c)의 드라이버 회로(3a)의 출력(드레인)전극용의 패드(BP4)와 전기적으로 접속되어 있다. 또, 반도체 칩(5a)의 이면은 파워 MOS(Q1)의 드레인과 접속되는 드레인 전극으로 되어 있고, 다이 패드(7a1)를 통해서 다이 패드(7a1)의 외주에 일체적으로 형성된 복수의 리드(7b1)(7b)와 전기적으로 접속되어 있다. 이 리드(7b1)는 상기 단자(ET1)와 전기적으로 접속된다. 또, 와이어(WA1)는, 제1 방향(X)에 인접하는 와이어(WA1)가 상하의 패드(BP2)에 교대로 접속되도록, 지그재그 배치되어 있다.
하이사이드 스위치용 파워 MOS(Q1)가 형성된 반도체 칩(5a)은, 도 36의 제1 방향(X)의 길이가, 이것에 직교하는 제2 방향(Y)의 길이보다도 긴 직사각형으로 형성되어 있다. 이 반도체 칩(5a)은, 다이 패드(7a1)의 중앙으로부터 다이 패드(7a2)에 가까워지도록 어긋나게 배치되어 있다. 즉, 반도체 칩(5a)은, 다이 패드(7a2)의 한변에 인접하는 다이 패드(7a1)의 한변에 치우쳐 배치되어 있다. 이렇게, 반도체 칩(5a)을 다이 패드(7a2)에 치우쳐 배치하는 것에 의해, 파워 MOS(Q1)의 소스 전극용의 패드(BP2)와 다이 패드(7a2)를 전기적으로 접속하는 와이어(WA1)의 길이를 짧게 할 수 있으므로, 파워 MOS(Q1)의 소스와, 파워 MOS(Q2)의 드레인과의 사이에 생기는 기생 인덕턴스(LsH)를 저감할 수 있다. 또한, 반도체 칩(5a)은, 그 장변이 다이 패드(7a2)의 인접 장변에 따르도록 배치되어 있다. 이것에 의해, 반도체 칩(5a)의 소스 전극용의 패드(BP2)와 다이 패드(7a2)의 대향 길이를 확보할 수 있으므로, 상기 와이어(WA1)를 복수개 배치할 수 있고, 파워 MOS(Q1)의 소스와, 파워 MOS(Q2)의 드레인과의 사이의 인덕턴스(LsH)를 저감할 수 있다. 또한, 반도체 칩(5a)을 직사각형으로 형성한 것에 의해, 도 36의 제2 방향(Y)으로 연장되는 폴리실리콘으로 형성된 게이트 배선의 길이를 짧게 할 수 있으므로, 파워 MOS(Q1)의 게이트 저항을 저감할 수 있다. 또, 반도체 칩(5a)은, 반도체 칩(5a, 5c) 사이의 거리가, 반도체 칩(5a, 5b) 사이의 거리보다도 짧아지도록, 특히 반도체 칩(5a)의 게이트 전극용의 패드(6BP1)와, 반도체 칩(5c)의 출력전극용의 패드(BP4)와의 거리가 가까워지도록 배치되어 있다. 이것은, 하이사이드 스위치용 파워 MOS(Q1)에서는, 그 게이트의 인덕턴스의 증대가 스위칭 손실의 증대에 크게 영향을 미치는 것을 고려한 구성이며, 반도체 칩(5a)을 반도체 칩(5c)에 가까이 해서 배치하는 것에 의해, 파워 MOS(Q1)의 게이트 전극용의 패드(6BP1)와, 드라이버 회로(3a)의 출력전극용의 패드(BP4)를 전기적으로 접속하는 와이어(WB2)의 길이를 짧게 할 수 있으므로, 파워 MOS(Q1)의 게이트에 기생하는 인덕턴스(LgH)를 저감할 수 있고, 파워 MOS(Q1)의 스위칭 손실을 저감할 수 있다. 이상과 같은 반도체 칩(5a)의 배치에 의해 파워 MOS(Q1)의 스위칭 손실을 저감할 수 있어, 비절연형 DC-DC 컨버터(1)의 전압변환 효율을 향상시킬 수 있다.
또한, 반도체 칩(5a)의 소스 전극용의 패드(BP2)에는, 2 종류의 와이어(WA1, WB1)가 전기적으로 접속되어 있다. 즉, 반도체 칩(5a)의 소스 전극용의 패드(BP2)와 전기적으로 접속되는 와이어를, 다이 패드(7a2)와 접속되는 와이어(WA1)와 드라이버 회로(3a)의 소스에 접속되는 와이어(WB1)로 나누고 있다. 이것에 의해, 파워 MOS(Q1)의 소스로부터, 다이 패드(7a2)를 통해서 출력단자에 흐르는 전류(I1)와, 드라이버 회로(3a)를 향해서 흐르는 전류와의 경로를 분산할 수 있기 때문에, 각각의 와이어(WA1, WB1)에 생기는 전류부하를 저감할 수 있다. 이 때문에, 파워 MOS(Q1)와 드라이버 회로(3a)와의 사이에 생기는 기생 인덕턴스를 저감할 수 있으므로, 스위칭 손실을 더 개선할 수 있다.
또한, 상기 와이어(WA1, WB1, WB2)는, 모두, 예컨대 금(Au)으로 이루어지지만, 와이어(WA1)는, 와이어(WB1, WB2)보다도 굵은 것이 사용되고 있다. 이것에 의해, 파워 MOS(Q1)의 소스측의 배선 인덕턴스를 저감할 수 있으므로, 비절연형 DC-DC 컨버터(1)의 스위칭 손실을 저감할 수 있어, 전압변환 효율을 향상시킬 수 있다.
도 36의 하측의 가장 대면적의 다이 패드(7a2) 상에는, 상기 로사이드 스위치용 파워 MOS(Q2) 및 SBD(D1)가 형성된 반도체 칩(5b)이 그 주면을 위로 향한 상태로 배치되어 있다. 반도체 칩(5b)의 주면에는, 파워 MOS(Q2)의 소스 전극 및 SBD(D1)의 애노드 전극용의 패드(BP1) 및 게이트 전극용 패드(6BP2)가 배치되어 있다. 이 패드(BP1)는, 복수개의 와이어(WA2)를 통해서 리드(7b2)(7b)와 전기적으로 접속되고, 복수개의 와이어(WB3)를 통해서 반도체 칩(5c)의 드라이버 회로(3b)의 소스 전극용의 패드(BP7)와 전기적으로 접속되어 있다. 또한, 상기 게이트 전극용의 패드(6BP2)는, 복수개의 와이어(WB4)를 통해서 반도체 칩(5c)의 드라이버 회로(3b)의 출력(드레인)전극용의 패드(BP8)와 전기적으로 접속되어 있다. 또, 반도체 칩(5b)의 이면은 파워 MOS(Q2)의 드레인 전극 및 SBD(D1)의 캐소드 전극으로 되어 있고, 다이 패드(7a2)를 통해서 다이 패드(7a2)의 외주에 일체적으로 형성된 복수의 리드(7b3)(7b)와 전기적으로 접속되어 있다. 이 리드(7b3)는 출력용의 상기 단자(ET5)와 전기적으로 접속된다.
로사이드 스위치용 파워 MOS(Q2)가 형성된 반도체 칩(5b)은, 도 36의 제1 방향(X)의 길이가, 제2 방향(Y)의 길이보다도 긴 직사각형으로 형성되어 있다. 이 반도체 칩(5b)은, 반도체 칩(5a)을 따르도록 배치되어 있지만, 반도체 칩(5b)으로부터 이간되어, 리드(7b2)에 가까워지도록 다이 패드(7a2)의 중앙으로부터 어긋나게 배치되어 있다. 즉, 반도체 칩(5b)은, 출력용 단자(ET5)가 접속되는 리드(7b3)보다도, 기준전위(GND)가 공급되는 단자(ET4)가 접속되는 리드(7b2)에 근접하는 다이 패드(7a2)의 각부(도 36의 좌측 각부)에 치우쳐 배치되어 있다. 그리고, 반도체 칩(5b)의 제2 방향(Y)의 길이는, 복수의 리드(7b2)가 접속된 배선부(7c)의 제2 방향(Y)의 길이와 거의 같고, 또한, 반도체 칩(5b)의 제1 방향(X)의 길이는, 복수의 리드(7b2)가 접속된 배선부(7c)의 제1 방향(X)의 길이와 거의 같아지도록 되어 있다. 이러한 구성으로 하는 것에 의해, 파워 MOS(Q2)의 소스 전극 및 SBD(D1)의 애노드 전극용의 패드(BP1)와 리드(7b2)를 전기적으로 접속하는 와이어(WA2)의 길이를 짧게 할 수 있다. 또한, 반도체 칩(5a)의 서로 교차하는 장변과 단변의 2변이, 복수의 리드(7b2)의 배치 형상(평면 L자 모양)에 따르도록 배치되고, 특히 파워 MOS(Q2)의 소스 전극 및 SBD(D1)의 애노드 전극용의 패드(BP1)가, 복수의 리드(7b2)의 배치 형상에 따라 연장되는 형상으로 되어 있다. 이것에 의해, 패드(BP1)와 복수의 리드(7b2)의 일군(一群)과의 대향 길이를 길게 확보 할 수 있으므로, 상기 와이어(WA2)를 복수개 배치할 수 있다. 또, 복수의 리드(7b2)는, 다이 패드(7a2)의 서로 직교하는 2개의 변에 따라 배치되고, 또한, 그 2개의 변에 따라 연장되는 평면 L자 모양의 배선부(7c)에 접속되어 있다. 이렇게 복수의 리드(7b2)를 배선부(7c)에 모아서 접속한 것에 의해, 복수의 리드(7b2)가 분할되어 있는 것 보다도 체적이 증가하기 때문에, 배선 저항을 저감할 수 있어, 기준전위(GND)를 강화할 수 있다. 이러한 구성은, 로사이드 스위치용 파워 MOS(Q2)의 소스측의 온 저항의 증대가 스위칭 손실의 증대에 크게 영향을 미치는 것을 고려한 구성이며, 상기와 같은 구성으로 하는 것에 의해, 파워 MOS(Q2)의 소스측의 온 저항을 저감할 수 있으므로, 파워 MOS(Q2)의 도통손실을 저감할 수 있다. 또한, 와이어(WA2)에 생기는 기생의 임피던스의 변동을 저감할 수 있으므로, 와이어(WA2)에 흐르는 전류의 크기의 변동도 저감할 수 있다. 이들에 의해, 비절연형 DC-DC 컨버터(1)의 전압변환 효율을 향상시킬 수 있다. 또한, 기준전위(GND)의 강화가 가능해지고, 비절연형 DC-DC 컨버터(1)의 동작 안정성을 향상시킬 수 있다.
또한, SBD(D1)에 관해서도, SBD(D1)의 캐소드 전극이 대면적의 다이 패드(7a2)를 통해서 출력배선이나 파워 MOS(Q1)의 드레인 전극과 전기적으로 접속되게 되므로, 상기 캐소드에 기생하는 인덕턴스(Lk)를 대폭 저감할 수 있다. 또한, 상기한 바와 같이 파워 MOS(Q2)와 SBD(D1)를 동일한 반도체 칩(5b)에 형성한 것에 의해, SBD(D1)의 애노드와 파워 MOS(Q2)의 소스를 연결하는 배선 길이를 짧게 할 수 있으므로, 그 배선에 기생하는 인덕턴스(La)를 대폭 저감할 수 있다. 즉, SBD(D1)의 애노드 및 캐소드에 기생하는 인덕턴스(La, Lk)를 저감할 수 있으므로, 상기한 바와 같이 SBD(D1)의 효과를 충분히 발휘할 수 있고, 다이오드 도통손실 및 다이오드 리커버리 손실을 저감할 수 있어, 비절연형 DC-DC 컨버터(1)의 전압변환 효율을 향상시킬 수 있다. 또한, 인덕턴스(La, Lk)를 저감할 수 있으므로, 노이즈를 저감할 수도 있다.
또한, 상기와 같이 로사이드 스위치용 파워 MOS(Q2)는 동작시 발열량이 가장 높으므로, 가장 면적이 큰 다이 패드(7a2)에 탑재되어 있다. 이것에 의해, 파워 MOS(Q2)에서 발생한 열의 방산성을 향상시킬 수 있으므로, 비절연형 DC-DC 컨버터(1)의 동작 안정성을 향상시킬 수 있다.
또한, 상기 와이어(WA2, WB3, WB4)는, 모두, 예컨대 금(Au)으로 이루어지지만, 와이어(WA2)는, 와이어(WB3, WB4)보다도 굵은 것이 사용되고 있다. 파워 MOS(Q2)의 소스 및 SBD(D1)의 애노드에 전기적으로 접속되는 와이어로서 굵은 와이어(WA2)를 사용하는 것에 의해, 파워 MOS(Q2)의 소스 및 SBD(D1)의 애노드측의 배선 저항을 저감할 수 있다. 이 때문에, 파워 MOS(Q2)의 온 저항을 저감할 수 있고, 또한, 다이오드 손실을 저감할 수 있으므로, 비절연형 DC-DC 컨버터(1)의 전압변환 효율을 향상시킬 수 있다.
또, 도 36의 우상(右上)의 가장 소면적의 다이 패드(7a3)에는, 상기 드라이버 회로(3a, 3b)가 형성된 반도체 칩(5c)이 그 주면을 위로 향한 상태로 배치되어 있다. 이 반도체 칩(5c)의 주면에는, 상기 패드(BP3, BP4, BP7, BP8) 이외에, 드라이버 회로(3a, 3b) 각각의 신호입력(게이트)전극용의 패드(BP1O) 및 소스 전극용의 패드(BP11)가 배치되어 있다. 이 게이트 전극용의 패드(BP10)는, 복수개의 와이어(WB5)를 통해서 리드(7b4)(7b)와 전기적으로 접속되어 있다. 소스 전극용의 패드(BP11)는, 복수개의 와이어(WB6)를 통해서, 다이 패드(7a3)와 일체로 형성된 리드(7b5)(7b)와 전기적으로 접속되어 있다.
이 드라이버 회로(3a, 3b)가 형성된 반도체 칩(5c)도 평면 구형상으로 형성되어 있고, 파워 MOS(Q1, Q2)와 접속되는 패드(BP3, BP4, BP7, BP8)가, 반도체 칩(5c)의 주면에 있어서, 반도체 칩(5a, 5b)의 각각과 인접하는 측의 2변을 따라 배치되어 있다. 이것에 의해, 와이어(WB1, WB2, WB3, WB4)의 길이를 더 짧게 할 수 있으므로, 배선 경로에 생기는 기생 인덕턴스(LgH, LsH, LgL, LsL)를 더 저감할 수 있다. 또한, 상기와 같이, 반도체 칩(5a)에서는, 온 저항보다도 스위칭 손실을 저감하고 싶으므로, 상기와 같이 반도체 칩(5c)과 반도체 칩(5a)과의 거리가 반도체 칩(5c)과 반도체 칩(5b)의 거리보다도 가까이 되도록 배치하고 있는 점에 덧붙여, 상기 와이어(WB1, WB2, WB3, WB4)에 대해서도, 파워 MOS(Q1)의 소스, 게이트와 각각 전기적으로 접속되는 와이어(WB1, WB2)는, 파워 MOS(Q2)의 소스, 게이트와 각각 전기적으로 접속되는 와이어(WB3, WB4)보다도 짧게 형성되어 있다.
상기 반도체 칩(5a~5c)은, 각각의 특성 차이로부터 외형 사이즈(면적)는 다르고, 반도체 칩(5a)의 외형 사이즈는 반도체 칩(5c)의 외형 사이즈보다도 크게 형성되고, 반도체 칩(5b)의 외형 사이즈는 반도체 칩(5a)의 외형 사이즈보다도 크게 형성되어 있다. 드라이버 회로(3a, 3b)를 갖는 반도체 칩(5c)은, 파워 MOS(Q1, Q2)의 게이트를 제어하는 제어회로이기 때문에, 패키지 전체의 사이즈를 고려하여, 가능한 한 소자의 외형 사이즈를 작게 하고 싶다. 이것에 대해서, 파워 MOS(Q1, Q2)에는, 전류(I1, I2)가 흐르기 때문에, 트랜지스터내에 생기는 온 저항을 가능한 한저감하고 싶다. 온 저항을 저감하기 위해서는, 단위 트랜지스터 셀 면적당 채널 폭을 넓히는 것으로 실현된다. 이 때문에, 반도체 칩(5a, 5b)의 외형 사이즈는, 반도체 칩(5c)의 외형 사이즈보다도 크게 형성하고 있다. 또, 도 3에 나타낸 바와 같이, 로사이드 스위치용 파워 MOS(Q2)는, 하이사이드 스위치용 파워 MOS(Q1)보다도 온 시간이 길기 때문에, 파워 MOS(Q2)의 온 저항은, 파워 MOS(Q1)의 온 저항보다도 더 저감할 필요가 있다. 이 때문에, 반도체 칩(5b)의 외형 사이즈는, 반도체 칩(5a)의 외형 사이즈보다도 크게 형성하고 있다.
또, 상기 와이어(WA1, WA2, WB1~WB6)는, 예컨대 초음파 열압착 본딩법에 의해 접속되지만, 다이 패드(7a1~7a3)나 리드(7b)의 와이어본딩부에 초음파 에너지가 잘 전달되지 않으면 본딩 불량이 될 우려가 있기 때문에, 상기 하프 에칭영역을 피해서 와이어 본딩되어 있다. 이것에 의해, 본딩 불량을 저감 또는 방지할 수 있다.
또한, 반도체 칩(5c)에 접속되는 와이어(WB1~WB6)에 가는 와이어가 사용되고 있는 이유는, 굵은 와이어를 사용하면 필연적으로 패드(BP3, BP4, BP7, BP8, BP10, BP11) 등도 크게 하지 않으면 안되어, 칩 사이즈가 증대하고, 코스트가 높아지기 때문이다.
다음에, 도 39는 상기 반도체 칩(5a)의 확대 평면도, 도 40은 도 39의 X5-X5선의 단면도, 도 41은 반도체 칩(5a)의 요부 단면도, 도 42는 도 39의 Y4-Y4선의 단면도를 나타내고 있다.
반도체 칩(5a)은 반도체 기판(5HS), 이 반도체 기판(5HS)의 주면(패드(BP2, 6BP1)의 형성면측)에 형성된 복수의 단위 트랜지스터 소자, 반도체 기판(5HS)의 주면상에 있어서 절연층(9b) 및 게이트 핑거(6c, 6d)의 각각을 복수단 적층한 다층 배선층, 이 게이트 핑거(6c, 6d)를 덮도록 해서 형성된 표면보호막(최종보호막)(18) 등을 갖고 있다. 반도체 기판(5HS)은, 예컨대 n+형 실리콘(Si)단결정으로 이루어진다. 절연층(9b)은, 예컨대 산화실리콘막으로 이루어진다. 패드(BP2, 6BP1), 게이트 핑거(6c, 6d)는, 예컨대 알루미늄(Al)과 같은 금속재료로 이루어지고, 여기에서는 최상의 배선층이다. 표면보호막(18)은, 예컨대 산화실리콘막, 질화실리콘(Si3N4)막 또는 그들의 적층막 상에 폴리이미드막(PiQ)과 같은 유기막이 적층되게 된다.
반도체 칩(5a)은, 서로 반대측에 위치하는 주면(회로형성면)(5ax) 및 이면(이면전극 형성면)(5ay)을 갖고 있다. 반도체 칩(5a)의 주면(5ax)측에는 집적회로 및 패드(BP2, 6BP1)가 형성되고, 이면(5ay)에는 드레인 영역(DR)과 전기적으로 접속된 이면전극(HBE)이 형성되어 있다. 집적회로는, 주로, 반도체 기판(5HS)의 주면(5ax)에 형성된 트랜지스터 소자, 패드(BP2) 및 게이트 핑거(6ac, 6d) 등에 의해 구성되어 있다. 이면전극(HBE)은, 예컨대 금(Au) 등의 금속이 증착되어서 형성되어 있고, 상기와 같이 다이 패드(7a2)와 접속된다. 표면보호막(18)에는, 패드(BP2), 게이트 핑거(6c)의 일부가 노출되는 개구부(19)가 형성되어 있다
소스 전극용의 패드(BP2)는, 반도체 칩(5a)의 폭방향(제2 방향(Y))에 2개 형성되어 있고, 각각의 패드(BP2)는 서로 마주 보도록 반도체 칩(5a)의 길이방향(제1 방향(X))을 따라 연장된 상태로 형성되어 있다. 게이트 전극용의 패드(6BP1)는, 반도체 칩(5)의 한쪽 단변의 근방에 배치되어 있다. 게이트 전극용의 패드(6BP1)의 평면형상은, 예컨대 정사각형이며, 그 평면치수는, 예컨대 280㎛×280㎛ 정도이다. 게이트 전극용의 패드(6BP1)는, 게이트 핑거(6c, 6d)와 일체적으로 형성되어 있다. 게이트 핑거(6d)는, 패드(6BP1)에서 반도체 칩(5a)의 길이방향을 따라 연장되는 패턴이며, 상기 2개의 패드(BP2) 사이에 배치되어 있다. 한쪽 게이트 핑거(6c)는, 반도체 칩(5a)의 외주를 따라 연장되는 패턴이며, 2개의 패드(BP2)를 둘러싸도록 배치되어 있다. 게이트 핑거(6c, 6d)의 폭은, 예컨대 25㎛ 정도이다. 이러한 구성으로 하는 것에 의해, 소스 전극용의 패드(BP2)를 상기 다이 패드(7a2)에 치우쳐, 또한, 한쌍의 장변에 따르도록 배치할 수 있다. 이것에 의해, 소스 전극용의 패드(BP2)와 다이 패드(7a2)를 전기적으로 접속하는 와이어(WA1)의 길이를 짧게 할 수있는데 더하여, 보다 많은 와이어(WA1)를 열거하여 배치할 수 있기 때문에, 기생 인덕턴스(LsH)를 저감할 수 있다. 또한, 게이트 핑거(6d)에 있어서, 반도체 칩(5a)의 한쪽 단부(패드(6BP1)와 접속하고 있는 변과 반대측의 단부)는, 게이트 핑거(6c)의 일부와 연결되지 않도록 형성하는 것으로 파워 MOS(Q1)의 소스 영역(SR1)을 분리하지 않고 형성할 수 있다. 즉, 소스 영역(SR1)을 분리하지 않고 형성하는 것으로 온 저항을 저감할 수 있다.
상기 반도체 기판(5HS)의 주면에는, 예컨대 n형 실리콘 단결정으로 이루어지는 에피택셜층(5HEP)이 형성되어 있다. 이 에피택셜층(5HEP)에는, n-형 반도체영역(24n1)과, 그 위의 p형 반도체영역(24p1)과, 그 위의 n+형 반도체영역(24n2)과, 반도체 기판(5HS)의 주면에서 상기 p형 반도체영역(24p1)에 접속되도록 연장되는 p+형 반도체영역(24p2)이 형성되어 있다. 그리고, 이러한 반도체 기판(5HS) 및 에피택셜층(5HEP)에는, 예컨대 트렌치 게이트 구조의 n채널형 종형 파워 MOS(Q1)가 형성되어 있다.
파워 MOS(Q1)는, 소스 영역(SR1)로서의 기능을 가지는 상기 n+형 반도체영역(24n2)과, 드레인 영역(DR1)으로서의 기능을 가지는 상기 n-형 반도체영역(24n1)과, 채널 형성영역(CH1)으로서의 기능을 가지는 상기 p형 반도체영역(24p1)과, 에피택셜층(5HEP)의 두께 방향으로 파여진 홈(14)의 내벽면에 형성된 게이트 절연막(15b)과, 홈(14)내에 게이트 절연막(15b)을 통해서 매립된 게이트 전극(8G)을 갖고 있다. 게이트 전극(8G)은, 예컨대 저저항 다결정실리콘으로 형성된다. 이러한 트렌치 게이트 구조로 하는 것에 의해, 파워 MOS(Q1)의 단위영역의 미세화 및 고집적화가 가능해지고 있다.
각 셀의 게이트 전극(8G)은, 이것과 일체로 형성된 다결정실리콘으로 이루어지는 게이트 배선(8L)을 통해서 필드절연막(FLD) 위로 인출되고, 콘택트 홀(11d)을 통해서 상기 게이트 핑거(6d)와 전기적으로 접속되어 있다. 게이트 전극(8G) 및 게이트 배선(8L) 표면은 상기 표면보호막(18)으로 덮어져 있어, 패드(BP2)와의 절연이 도모되고 있다. 패드(BP2)는, 소스용의 n+형 반도체영역(24n2) 이외에, p+형 반도체영역(24p2)을 통해서 채널 형성용의 p형 반도체영역(24p1)과도 전기적으로 접속되어 있다. 파워 MOS(Q1)의 동작시 상기 전류(I1)는, 소스 영역(SR1)과 드레인 영역(DR1)과의 사이를 홈(14)의 깊이 방향에 따라(드리프트층의 두께 방향으로 흐른다), 또 게이트 절연막(15b)의 측면을 따라 흐른다. 이러한 종형 파워 MOS(Q1)는, 채널이 반도체 기판의 주면에 대해서 수평한 방향에 형성되는 횡형 전계효과 트랜지스터보다, 단위 셀 면적당 게이트 면적이 크고, 또한 게이트 전극(8G)과 드레인의 드리프트층과의 접합 면적이 크기 때문에, 게이트 드레인간의 기생용량이 커지는 반면, 단위 셀 면적당 채널 폭을 크게 할 수 있어, 온 저항을 작게 할 수 있다. 또, PWL2는 p-형의 p웰이다.
다음에, 로사이드 스위치용 파워 MOS(Q2)가 형성된 반도체 칩(5b)의 소자구성에 대해서는, 상기 실시형태1에서 설명했으므로 생략한다. 단, 로사이드 스위치용 파워 MOS(Q2)의 문턱치전압은 하이사이드 스위치용 파워 MOS(Q1)의 문턱치전압보다도 높은 값으로 제어한다. 이것은, 하이사이드 스위치용 파워 MOS(Q1)에서로사이드 스위치용 파워 MOS(Q2)로 스위치를 전환할 때에, 전류(관통전류)가 단자(ET1)로부터 단자(ET4)를 향해서 흘러버리는 현상(셀프ㆍ턴온)이 생기는 것을 억제하기 위한 구성이며, 상기와 같이 하는 것에 의해, 관통전류의 경로를 억제 또는 차단할 수 있으므로, 상기 셀프ㆍ턴온을 억제 또는 방지할 수 있다.
다음에, 제어용의 드라이버 회로(3a, 3b)가 형성된 반도체 칩(5c)에 대해서 설명한다. 반도체 칩(5c)의 회로구성 및 디바이스 단면구성은, 도 5 및 도 6에서 설명한 것과 같다. 드라이버 회로(3a)의 기본 구성예를 도 43에 나타낸다. 또, 드라이버 회로(3b)의 디바이스 구성은, 드라이버 회로(3a)와 거의 같으므로, 드라이버 회로(3a)를 설명함으로써 드라이버 회로(3b)의 설명은 생략한다.
드라이버 회로(3a)는, n형 웰(NWL2)에 형성된 p채널형 횡형(채널이 반도체 기판(SUB)의 주면에 대해서 수평방향에 형성되는 타입)의 파워 MOS(Q3)와, p형 웰(PWL3)에 형성된 n채널형 횡형 파워 MOS(Q4)를 갖고 있다. 파워 MOS(Q3)는, 소스 영역(SR3)과, 드레인 영역(DR3)과, 게이트 절연막(15p)과, 게이트 전극(G3)을 갖고 있다. 소스 영역(SR3) 및 드레인 영역(DR3)은, p-형 반도체영역(25a)과, p+형 반도체영역(25b)을 갖고 있다. 파워 MOS(Q4)는, 소스 영역(SR4)과, 드레인 영역(DR4)과, 게이트 절연막(15n)과, 게이트 영역(G4)을 갖고 있다. 소스 영역(SR4) 및 드레인 영역(DR4)은, n-형 반도체영역(26a)과, n+형 반도체영역(26b)을 갖고 있다. 또한, 드레인 영역(DR3, DR4)은, 출력용의 단자(ET7)에 접속되고, 출력용의 단자(ET7)를 통해서 하이사이드 스위치용 파워 MOS(Q1)의 게이트와 전기적으로 접속된다. 또한, 소스 영역(SR4)은, 단자(ET8)에 접속되고, 이 단자(ET8)를 통해서 하이사이드 스위치용 파워 MOS(Q1)의 소스와 전기적으로 접속된다.
다음에, 도 44는 상기 패키지(20B)의 설치 상태의 일례의 평면도, 도 45는 도 44의 패키지(20B)의 측면도를 각각 나타내고 있다. 또, 도 44에서는 배선기판(30)의 배선의 모양을 알 수 있도록 패키지(20B)를 투시해서 보이고 있다.
배선기판(30)은, 예컨대 프린트 배선기판으로 이루어지고, 그 주면에는, 패키지(20B, 31, 32) 및 칩 부품(33, 34)이 탑재되어 있다. 패키지(31)에는, 상기 제어회로(2)가 형성되고, 패키지(32)에는, 상기 부하회로(4)가 형성되어 있다. 칩 부품(33)에는, 상기 코일(L1)이 형성되고, 칩 부품(34)에는, 상기 콘덴서(C1)가 형성되어 있다. 패키지(31)의 리드(31a)는, 배선기판(30)의 배선(30a)을 통해서 패키지(20B)의 리드(7b)(7b4)와 전기적으로 접속되어 있다. 패키지(20B)의 리드(7b1)는, 배선기판(30)의 배선(30b)과 전기적으로 접속되어 있다. 패키지(20B)의 출력의 리드(출력단자)(7b3)는, 배선기판(30)의 배선(출력배선)(30c)을 통해서 칩 부품(33)의 코일(L1)의 일단에 전기적으로 접속되어 있다. 칩 부품(33)의 코일(L1)의 타단은, 배선기판(30)의 배선(출력배선)(30d)을 통해서 부하회로(4)와 전기적으로 접속되어 있다. 패키지(20B)의 기준전위(GND)용의 리드(7b2)는, 배선기판(30)의 배선(30e)을 통해서 복수의 칩 부품(34)의 콘덴서(C1)의 일단과 전기적으로 접속되어 있다. 칩 부품(34)의 콘덴서(C1)의 타단은, 배선기판(30)의 배선(30d)을 통해서 부하회로(4)와 전기적으로 접속되어 있다.
다음에, 도 46은 본 실시형태1의 패키지(20B)를 포함하는 비절연형 DC-DC 컨버터(1)의 회로 시스템 구성의 일례를 나타내고 있다. 이 회로 시스템에서는, 1개의 부하회로(4)에 대해서 복수개의 패키지(20B)가 병렬로 접속되어 있다. 입력 전원전위(Vin), 기준전위(GND) 및 제어회로(2)는 복수개의 패키지(20B)에 공통으로 되어 있다. 이러한 회로 시스템에서는, 파워 MOS(Q1, Q2), 드라이버 회로(3a, 3b), SBD(D1)가 각각 별개로 패키징 되어 있는 구성이면, 시스템 전체의 소형화가 저해된다. 이것에 대해서, 본 실시형태1에서는, 파워 MOS(Q1, Q2), 드라이버 회로(3a, 3b), SBD(D1)(SBD(D1)는 파워 MOS(Q2)와 동일한 반도체 칩(5b)에 형성되어 있다)가 동일한 패키지(20B)에 수용되어 있으므로, 시스템 전체를 소형으로 할 수 있다.
다음에, 본 실시형태1의 패키지(20B)의 조립 방법을 도 47의 조립 플로우도를 이용해서 설명한다.
우선, 3종류의 반도체 웨이퍼 및 다이싱 테이프를 준비한다(공정 100a, 100b). 3종류의 반도체 웨이퍼의 주면에는, 각각 반도체 칩(5a~5c)이 복수개 형성되어 있다. 계속해서, 각 반도체 웨이퍼의 이면에 다이싱 테이프를 붙이고, 다이싱 블레이드에 의해 각 반도체 웨이퍼로부터 각각 반도체 칩(5a~5d)을 절단한다(공정 101, 102).
이어서, 리드 프레임 및 다이본딩 페이스트를 준비한다(공정 103a, 103b). 도 48 및 도 49에 리드 프레임(7)의 단위영역의 요부 평면도의 일례를 나타낸다. 도 48은 리드 프레임(7)의 주면을 나타내고, 도 49는 리드 프레임(7)의 이면을 나타내고 있다. 리드 프레임(7)은, 도 48의 좌우 방향에 따라 연장되는 2개의 프레임부(7f1)와, 2개의 프레임부(7f1) 사이를 다리를 놓도록 프레임부(7f1)에 대해서 직교하는 방향으로 연장되는 프레임부(7f2)와, 프레임부(7f1, 7f2)의 내주(內周)로부터 단위영역의 중앙을 향해서 연장되는 복수의 리드(7b)와, 이 복수의 리드(7b)와 일체로 성형되어 그 리드(7b)를 통해서 프레임부(7f1, 7f2)에 지지되어 있는 3개의 다이 패드(7a1~7a3) 및 L자 모양의 배선부(7c)를 갖고 있다. 리드(7b) 및 다이 패드(7a1~7a3)의 이면측의 외주에는, 하프 에칭영역(HF)이 형성되어 있고, 다른 부분보다도 얇게 되어 있다. 또, 도 49에서는 도면을 보기 쉽게 하기 위해서 상기 하프 에칭영역(HF)에 사선의 헤칭을 붙였다. 또한, 다이본딩 페이스트로서는, 예컨대 은(Ag) 페이스트를 이용했다.
계속해서, 상기 리드 프레임(7)의 각 단위영역의 다이 패드(7a1~7a3)의 주면 상에, 다이본딩 페이스트를 통해서 상기 반도체 칩(5a~5c)을 탑재한 후, 열처리를 실시하여 다이본딩 페이스트를 큐어하고, 도 50의 공정 S1에 나타내는 바와 같이, 반도체 칩(5a~5c)을 다이 패드(7a1~7a3) 상에 고착한다(공정 104, 105). 작은 반도체 칩(5c, 5a, 5b)의 순서대로 탑재함으로써 생산성의 향상을 도모할 수도 있다.
이어서, 2종류의 와이어(WA1, WA2, WB1~WB6)를 준비한다(공정 106a, 106b). 와이어(WA1, WA2, WB1~WB6)는, 어느 것이나 예컨대 금(Au)으로 이루어지지만, 와이어(WA1, WA2)는, 예컨대 50㎛ 굵기의 굵은 와이어이며, 와이어(WB1~WB6)은, 예컨대 30㎛ 굵기의 가는 와이어이다. 계속해서, 2종류의 와이어(WA1, WA2, WB1~WB6)를 초음파 열압착법에 의해 본딩한다(공정 106). 여기에서, 굵은 와이어(WA1, WA2)의 본딩처리에서는, 가는 와이어(WB1~WB6)의 본딩처리시 보다도 큰 하중을 필요로 하므로, 먼저 가는 와이어(WB1~WB6)를 본딩한 후에, 굵은 와이어(WA1, WA2)를 본딩하면 그 때의 큰 하중에 의해 가는 와이어(WB1~WB6)가 단선해 버릴 우려가 있다. 특히, 발명자의 검토에 의하면 다이 패드(7a1~7a3)가 분리하고 있는 경우에 상기 와이어 단선불량이 발생하기 쉽다. 그래서, 본 실시형태4의 와이어본딩 공정에서는 도 50의 공정 S2, S3에서 나타내는 바와 같이, 굵은 와이어(WA1, WA2)의 본딩을 행한 후, 가는 와이어(WB1~WB6)의 본딩을 행한다. 이것에 의해, 가는 와이어(WB1~WB6)의 단선불량을 억제 또는 방지할 수 있다.
이어서, 밀봉용 수지 및 밀봉용 테이프를 준비한다(공정 107a, 107b). 계속해서, 트랜스퍼 몰드법에 의해 수지 밀봉(몰딩)공정을 행한다(공정 108). 트랜스퍼 몰딩법은, 포트, 러너, 수지주입 게이트 및 캐비티 등을 구비한 성형 금형(몰드 금형)을 사용하고, 포트로부터 러너 및 수지주입 게이트를 통과시켜서 캐비티의 내부에 열경화성수지를 주입해서 수지밀봉체(MB)를 형성하는 방법이다. QFN형 패키지(20B)의 제조에 있어서는, 복수의 제품 형성영역(디바이스 형성영역, 제품 취득영역)을 갖는 다수개 취득 리드 프레임을 사용하고, 각 제품 형성영역에 탑재된 반도체 칩을 각 제품 형성영역 마다 수지 밀봉하는 개별방식의 트랜스퍼 몰드법이나, 각 제품 형성영역에 탑재된 반도체 칩을 일괄해서 수지 밀봉하는 일괄 방식의 트랜스퍼 몰드법이 채용되고 있다. 본 실시형태4에서는, 예컨대 개별방식의 트랜스퍼 몰드법을 채용하고 있다.
이 수지 밀봉공정에서는 예컨대 다음과 같이 한다. 우선, 수지성형 금형 하형의 금형면 상에 밀봉용 테이프를 배치한 후, 그 밀봉용 테이프 상에 리드 프레임(7)을 배치하고, 복수의 리드(7b)의 일부 및 다이 패드(7a1~7a3)의 이면이 밀봉용 테이프에 밀착하도록 수지성형 금형 형조임(클램프)을 행한다. 수지 밀봉공정의 전에 리드 프레임(7)의 이면에 밀봉용 테이프를 붙여 두는 이유는, 본 실시형태4와 같이 1개의 패키지(6)내에 복수의 다이 패드(7a1~7a3)를 가지는 구성이지만 수지 밀봉공정에서는 도 48에 나타내는 3개의 다이 패드(7a1~7a3)의 경계를 형성하는 슬릿의 교점부분(Z)에 있어서 수지누설이 생기기 쉽고, 그 교점부분(Z)을 통해서 다이 패드(7a1~7a3)의 이면(패키지(20B)를 배선기판에 실장할 때의 실장면)측에 들어간 수지(수지 버)가 패키지(20B)의 실장을 방해해서 실장 불량을 초래하는 것을 방지하기 위함이다. 본 실시형태4에서는, 상기와 같은 수지누설이 생기지 않도록, 밀봉공정에 앞서 3개의 다이 패드의 이면측(3개의 다이 패드의 경계를 형성하는 슬릿을 포함한다)에 밀봉용 테이프를 확실히 붙여 상기 교점부분(Z) 등으로부터 밀봉용 수지가 다이 패드(7a1~7a3)의 이면으로 누설하지 않도록 하고 있다. 이것에 의해, 수지 버에 의한 패키지(20B)의 실장 불량을 방지할 수 있다. 상기와 같이 밀봉용 테이프는 밀봉공정시에 다이 패드(7a1~7a3) 등에 확실히 접착되어 있는 것이 바람직하므로, 그러한 관점에서 밀봉용 테이프의 점착 강도는, 예컨대 0.5N 이상으로 높은 점성강도를 얻을 수 있는 것이 바람직하다. 한편, 최근에는, 예컨대 니켈(Ni)/팔라듐(Pd)/금(Au)플래시 도금이 실시된 리드 프레임(7)이 사용되고 있다. 이것은, Pd(팔라듐)도금제의 리드 프레임(7)의 경우, 패키지(20B)를 배선기판에 실장할 때에 납 프리 땜납의 사용을 실현할 수 있어 환경에 좋다는 효과 이외에, 일반적인 리드 프레임에서는 와이어본딩을 위한 때문에 리드 프레임의 와이어본딩부에 미리 은(Ag) 페이스트를 도포해 두는 것이 필요한 것에 대해서 그러한 Ag 페이스트재가 도포되어 있지 않아도 와이어를 접속할 수 있는 등의 이점을 갖고 있기 때문이다. 그런데, Pd 도금제의 리드 프레임(7)의 경우라도 상기와 같은 수지 버에 의한 실장 불량의 문제가 생기므로, 수지 버가 형성된 경우는, 수지 버를 세정처리 등에 의해 제거하는 것이 행하여지지만, Pd 도금제의 리드 프레임(7)의 경우, 제조공정을 삭감하기 위해서, 수지 밀봉공정의 전에 리드 프레임(7)에 도금처리를 실시하고 있기 때문에, 세정처리 등에 의해 이 수지 버를 벗기려고 하면, 미리 도금한 Pd 도금막도 박리해버리기 때문에 문제이다. 즉, Pd 도금제의 리드 프레임(7)을 사용할 수 없을 가능성이 있다. 이것에 대해서, 본 실시형태4에서는, 상기와 같이 수지 버의 형성을 방지할 수 있고, 밀봉공정 후에 강한 세정처리를 행하지 않고 끝나므로, 상기와 같은 양호한 이점을 가지는 Pd 도금제의 리드 프레임(7)을 사용할 수 있다.
계속해서, 상금형(cavity)내에 밀봉용 수지를 주입하고, 다이 패드(7a1~7a3)의 일부와, 복수의 리드(7b)의 일부가 수지밀봉체(MB)(밀봉부재)로부터 노출하도록반도체 칩(5a~5c) 및 복수의 와이어(WA1, WA2, WB1~WB6)를 수지 밀봉해서 수지밀봉체(MB)를 형성한다. 본 실시형태4에서는, 상기와 같이, 다이 패드(7a1~7a3) 및 리드(7b)의 이면의 주변부에 하프 에치영역을 형성하고 있다. 이렇게, 하프 에치영역(경사의 헤칭을 붙인 영역)을 형성함으로써 다이 패드(7a1~7a3) 및 리드(7b)와 수지밀봉체(MB)와의 밀착력을 강하게 할 수 있다. 즉, 리드 빠짐을 억제 또는 방지할 수 있다. 특히 반도체장치의 경박 경량화의 요구에 따라 리드 프레임의 두께도 얇게 되어 있는 것에 더하여, 리드(7b)는 다른 부분에 비해 가늘고, 더구나 그 선단이 다른 부분과 접속되지 않고 부유하고 있는 상태이므로, 어떤 수단을 베풀지 않고 수지 밀봉하면 리드 부분이 변형 또는 박리해버릴 경우가 있다. 그래서, 리드(7b)의 선단측의 이면 외주부분도 하프 에치하여, 리드(7b)의 선단측의 이면 외주에 단차를 형성한다. 이것에 의해, 밀봉공정시에 밀봉용 수지가 그 하프 에치부분으로 유입되고, 하프 에치부분을 덮어, 리드(7b)의 선단측 외주부를 밀어넣게 되므로, 리드(7b)가 변형하거나 박리하는 것을 억제 또는 방지할 수 있도록 되어 있다.
상기와 같은 수지 밀봉공정 후, 주입한 밀봉용 수지를 경화하고(수지 큐어공정 108), 마크 공정(109)을 행한 후에, 리드 프레임(7)으로부터 개개의 제품부분을 분할한다(공정 110).
(실시형태5)
도 51은 본 실시형태5의 패키지(20C)의 구성예의 평면도, 도 52는 도 51의 X6-X6선의 단면도, 도 53은 도 51의 Y5-Y5선의 단면도를 나타내고 있다. 또, 도 51에서도, 도면을 보기 쉽게 하기 위해서, 수지밀봉체(MB)를 투시해서 나타내는 동시에, 다이 패드(7a1, 7a2), 리드(7b) 및 배선부(7c)에 헤칭을 붙였다.
본 실시형태5에서는, 패드와 각부를 전기적으로 접속하는 배선의 일부가 와이어 대신에 금속판 배선(21)으로 되어 있다. 즉, 반도체 칩(5a)의 파워 MOS(Q1)의 소스 전극용의 패드(BP2)는, 1개의 금속판 배선(21)을 통해서, 다이 패드(7a2)와 전기적으로 접속되어 있다. 또한, 반도체 칩(5b)의 파워 MOS(Q2)의 패드(BP1)는, 1개의 금속판 배선(21)을 통해서, 리드(7b2)(7b)와 전기적으로 접속되어 있다. 이 금속판 배선(21)의 구성이나 각부의 접속방법은, 상기 실시형태1에서 설명한 것과 같으므로 설명을 생략한다. 금속판 배선(21)도 그 전체가 수지밀봉체(MB)로 덮어져 있다.
이렇게 본 실시형태5에 의하면, 와이어 대신에 금속판 배선(21)을 이용한 것에 의해, 배선 경로에 기생하는 인덕턴스 및 임피던스를 더 저감할 수 있으므로, 스위칭 손실 및 다이오드 도통손실을 더 저감할 수 있어, 비절연형 DC-DC 컨버터(1)의 전압변환 효율을 실시형태4보다도 더 향상시킬 수 있다.
또한, SBD(D1)의 애노드 전극을 대면적의 금속판 배선(21)에서 기준전위(GND)에 전기적으로 접속하게 되므로, 애노드측의 배선 저항 및 애노드 전극측에 기생하는 인덕턴스(La)를 대폭 저감할 수 있다. 따라서, 상기 실시형태4의 경우보다도 SBD(D1)의 효과를 충분히 발휘할 수 있고, 다이오드 도통손실 및 다이오드 리커버리 손실을 저감할 수 있으므로, 비절연형 DC-DC 컨버터(1)의 전압변환 효율을 더 향상시킬 수 있다. 또한, 인덕턴스(Lk, La)를 저감할 수 있으므로, 노이즈를 더 저감할 수도 있다.
여기에서, 배선 경로에 기생하는 인덕턴스에만 착안한 경우, 드라이버 회로(3a, 3b)의 복수의 패드(BP3, BP4, BP7, BP8, BP10, BP11)와 각부를 전기적으로 접속하는 와이어(WB1~WB6)도 금속판 배선(21)으로 형성한 쪽이 바람직하다. 그러나, 드라이버 회로(3a, 3b)의 복수의 패드(BP3, BP4, BP7, BP8, BP10, BP11)의 개구부는, 예컨대 90㎛로 좁고, 와이어(WB1~WB6) 대신에 금속판 배선(21)을 접속하게 되면 금속판 배선(21)도 폭이 좁은 것을 사용하지 않을 수 없어, 와이어와 비교해도 기생 인덕턴스를 저감하는데 더하여 충분한 효과가 얻을 수 없는 것이 예상된다. 또한, 예컨대 100㎛ 이하의 금속판 배선(21)을 제조하는 것은 곤란하고, 와이어와 비해 접속하는 것이 곤란하기도 하기 때문에, 제품 코스트의 증가나 제품 수율의 저하가 염려된다. 또한, 드라이버 회로(3a, 3b)용의 반도체 칩(3c)도 동일한 패키지(20C)내에 수용되어 있으므로, 와이어에서도 충분히 기생 인덕턴스를 작게 할 수 있다. 그래서, 본 실시형태5에서는, 드라이버 회로(3a, 3b)의 복수의 패드(BP3, BP4, BP7, BP8, BP10, BP11)와 각부를 와이어(WB1~WB6)로 접속하는 구성을 채용하고 있다.
단, 상기와 같이 파워 MOS(Q1, Q2)와 드라이버 회로(3a, 3b)를 연결하는 배선 경로에서는, 그 배선 경로에서의 기생 인덕턴스를 저감하기 위해서, 복수개의 와이어(WB1, WB2)를 열거해서 접속하고 있다. 즉, 이 부분에서는, 예컨대 200㎛ 폭의 폭이 넓은 금속판 배선(21)을 사용할 수 있으므로, 와이어(WB1, WB2) 대신에 금속판 배선(21)을 사용할 수 있다. 이렇게 파워 MOS(Q1, Q2)와 드라이버 회로(3a, 3b)의 사이에 대해서는, 쌍방을 금속판 배선(21)으로 전기적으로 접속하는 것에 의해, 기생하는 인덕턴스를 저감할 수 있으므로, 스위칭 손실을 저감할 수 있다.
(실시형태6)
도 54 및 도 55는 본 실시형태6의 패키지(20D)의 도 51의 X6-X6선 및 Y5-Y5선에 상당하는 개소의 단면도를 나타내고 있다. 또, 패키지(20D)내의 모양은 도 51에서 나타낸 것과 같다. 또한, 패키지(20D)의 상면은, 패키지(20D)의 탑재면(배선기판과 대향하는 면)과는 반대측의 면이다.
본 실시형태6에서는, 상기 실시형태5와 같이 패드와 각부가 금속판 배선(21)에 의해 접속되어 있다. 단, 그 금속판 배선(21)의 일부가 수지밀봉체(MB)로부터 노출되어 있다. 금속판 배선(21)은, 특히 반도체 칩(5a, 5b)의 열발생원인 파워 MOS(Q1, Q2)의 형성영역을 덮도록 배치되어 있다. 여기에서는, 반도체 칩(5a, 5b)을 덮는 2개의 금속판 배선(21)의 양쪽이 패키지(20D)의 상면으로부터 노출하고 있는 경우가 예시되어 있지만, 발열량이 상대적으로 높은 로사이드 스위치용 파워 MOS(Q2)가 형성된 반도체 칩(5b)측의 금속판 배선(21)만을 노출시키는 구성으로 해도 좋다. 또한, 패키지(20D)의 상면에 방열핀을 실어 금속판 배선(21)의 노출면에 접합하는 것에 의해, 방열성을 더 향상시킬 수도 있다.
본 실시형태6에 의하면, 상기 실시형태4, 5에서 얻어진 효과의 이외에, 금속판 배선(21)에 방열기능을 갖게 하고 있는 것에 의해, 방열용의 다른 부품을 추가할 필요가 없으므로, 방열용의 부품을 추가하는 경우에 비해 패키지(20D)의 조립공정을 저감할 수 있고, 패키지(20D)의 조립 시간을 단축할 수 있다. 또한, 부품점수를 줄이므로, 반도체장치의 코스트를 저감할 수 있다.
(실시형태7)
DC-DC 컨버터의 대전류화 및 고주파화에 기인하는 다른 문제로서 동작시의 열의 문제가 있다. 특히, 상기 실시형태1, 4~6에서의 설명에서는, 반도체 칩(5a, 5b)을 1개의 패키지에 수용하는 구성이므로, 높은 방열성이 필요해진다. 본 실시형태7에서는, 그 방열성을 고려한 구성에 대해서 설명한다.
도 56은, 본 실시형태7의 패키지(20E)의 단면도를 나타내고 있다. 여기에서는, 리드(7b)가 상기 실시형태4~6의 리드(7b)의 경우에 대해서 역성형되어 있다. 이 구조에서는 다이 패드(7a1, 7a2)의 이면(반도체 칩(5a, 5b)이 탑재된 면의 반대측의 면)이 패키지(6)의 상면에 노출되고, 리드(7b)의 이면(배선기판의 단자와 접합되는 접합면)측이 패키지(20E)의 탑재면에 노출되어 있다.
또한, 도 57은, 도 56의 패키지(20E)를 배선기판(30)에 탑재한 상태의 일례의 단면도를 나타내고 있다. 패키지(20E)의 이면(탑재면)의 리드(7b)는, 예컨대 납/주석 땜납 등과 같은 접착재(38)를 통해서 배선기판(30)의 단자와 접합되어 있다. 패키지(20E)의 상면, 즉, 다이 패드(7a1, 7a2)의 이면에는, 예컨대 실리콘 고무 등과 같은 높은 열전도성을 갖는 절연시트(39)를 통해서 방열핀(heat sink)(40)이 접합되어 있다. 이 구성에서는, 반도체 칩(5a, 5b)에서 발생한 열은, 반도체 칩(5a, 5b)의 이면으로부터 다이 패드(7a1, 7a2)를 통해서 방열핀(40)으로 전해져 방열되게 되어 있다. 이것에 의해, 1개의 패키지(20E)내에 2개의 반도체 칩(5a, 5b)을 갖는 구성에 있어서, 비절연형 DC-DC 컨버터(1)가 대전류화 및 고주파화되어도, 높은 방열성을 얻을 수 있다. 여기에서는, 풍냉식의 히트 싱크를 예시했지만, 예컨대 방열체에 냉각 유수를 흘릴 수 있는 유로를 가지는 액냉식의 히트싱크를 이용해도 좋다.
(실시형태8)
상기 실시형태1~7에서는, SBD와 MOS를 동일한 반도체 칩의 다른 영역에 형성하고 있지만, 이 구조에서는, SBD의 형성영역에는, MOS의 형성영역을 배치할 수 없고, 반도체 칩의 사이즈는 결정되어 있으므로, SBD를 내장한 만큼 MOS의 면적이 작아져, MOS의 도통손실이 증대하는 문제가 있다.
그래서, 본 실시형태8에서는, 예컨대 도 58에 나타내는 바와 같이, 파워 MOS(Q2)의 단위 트랜지스터의 형성영역(LQR)(활성영역)내에, SBD(D1)가 형성되어 있다. 여기에서는, 파워 MOS(Q2)의 단위 트랜지스터에 있어서, 원래 패드(BP1)와 p형 반도체영역(12)를 접속하기 위해 형성하고 있었던 홈(16)을, 주면에서 채널층 (p형 반도체영역(12))을 관통할 때까지 깊게 형성하고, 그 홈(16)의 저면에서, 홈(16)내의 배리어 메탈층(10a)과 n-형 에피택셜층(5LEP)을 접촉시켜서 쇼트키 접속을 형성하도록 하고 있다. 또한, 패드(BP1)와 p형 반도체영역(12)의 접속은, 홈(16)의 측면에 있어서 오믹 접속을 형성하도록 하고 있다.
이러한 구성으로 하는 것에 의해, 반도체 칩(5b)내에 SBD(D1)의 전용 영역을 확보하는 필요가 없어지므로, 반도체 칩(5b)의 주면내에서 파워 MOS(Q2)의 형성영역의 면적을 줄이는 일없이, 대면적의 SBD를 형성할 수 있다. 도 59는 본 실시형태8의 손실분석의 계산 결과를 나타내고 있다. 본 구조에서는, 파워 MOS(Q2)의 기생 다이오드(바디 다이오드)(Dp)와 SBD(D1)와의 계산상에서 구별할 수 없기 때문에 일체로 되어 있지만, 도통손실, 드라이브 손실은 변하지 않고, 바디 다이오드 손실이 대폭 저감하고 있는 것을 안다. SBD(D1)를 다른 영역에 형성한 경우의 손실 저감효과는, 약 0.2W 정도이지만, 본 실시형태8의 구성의 경우에서느 약 0.55W의 손실 저감이 가능하다
그런데, 단지 단순히 홈(16)을 깊게 한 것만의 구성에서는, 이하의 2개의 문제가 있는 것을 본 발명자는 발견했다.
제1의 문제는 배리어 메탈층(10a)과 p형 반도체영역(12)과의 접속성에 관한 것이다. 즉, 보통, p형 반도체영역(12)의 불순물농도는, 예컨대 ~1017/㎤ 오더이며, 오믹 콘택트를 형성하기 위해서는 불순물농도가 낮다. 이 때문에, 패드(BP1)와 p형 반도체영역(12)과의 양호한 접속을 할 수 없다.
또한, 제2의 문제는, n-형 에피택셜층(5LEP)의 불순물농도가 높기 때문에, 쇼트키 접합부에서의 리크 전류가 크다고 하는 문제이다. 즉, 본 실시형태8의 구성에서는, 파워 MOS(Q2)와 SBD(D1)를 동일한 영역에 설치하므로, 상기 실시형태1~7과 같이, 파워 MOS(Q2)의 형성영역에만 깊은 n웰을 형성하고, 또, SBD(D1)의 형성영역에 저농도의 n-형 에피택셜층을 이용해서 쇼트키 접속을 형성한다는 구분 제작할 수 없다. 여기에서, ~1016/㎤ 정도의 불순물농도를 가지는 n-형 에피택셜층에 쇼트키 접합을 형성하면, SBD의 리크 전류가 지나치게 커져 리크 전류에 의한 손실이 커져 간다.
그래서, 본 실시형태8에서는, 도 58에 나타내는 바와 같이, 상기 제1의 문제를 해결하도록, p형 반도체영역(12)내에 홈(16)의 측면에 접하도록 p+형 반도체영역(제6 반도체층)(41)이 형성되어 있고, 그 홈(16)의 측면에서 배리어 메탈층(10a)과 p+형 반도체영역(41)과의 오믹 접속이 이루어지고 있다. 이것에 의해, 패드(BP1)와 p형 반도체영역(12)과의 양호한 접속이 가능해진다. 또, p+형 반도체영역(41)은, 채널(즉, 홈(14)의 측면)에 도달하지 않도록 형성되어 있다. 만약에 채널까지 p+형 반도체영역(41)이 형성되면, 반전층이 형성되기 어려워지고, 또 문턱치전압(Vt)이 증가해 버리지만, 본 실시형태8과 같이 채널에 도달하지 않도록 형성함으로써 상기 문제를 개선할 수 있다.
또한, 본 실시형태8에서는, 상기 제2의 문제를 해결하기 위해, 홈(제2 홈)(16)의 저부측의 배리어 메탈층(10a)이 접하는 영역에, n--형 반도체영역(제5 반도체층)(42)을 형성하고, 쇼트키 접합부에서의 n-형 에피택셜층(5LEP)의 불순물농도를 국소적으로 낮게 한다. 즉, n--형 반도체영역(42)에 의해, 쇼트키 접합부에 n-형 에피택셜층(5LEP)보다도 고저항의 영역을 형성한다. 이것에 의해, 온 저항은 증가시키지 않고, SBD(D1)의 리크 전류를 내릴 수 있다.
이 경우, SBD(D1)는, 도 11 등에 나타낸 반도체 칩(5b)의 파워 MOS(Q2)의 각 단위 트랜지스터 셀의 형성영역(LQR)의 복수의 스트라이프 모양의 게이트 전극(8G)의 모든 인접간에 형성해도 좋지만, 1개마다 또는 수개의 라인마다 배치해도 좋다. 또, 패드(BP1, 6BP), 게이트 핑거(6a, 6b), 게이트 전극(8G) 및 게이트 배선(8L)의 평면 레이아웃은, 상기 도 9~도 11, 도 25~도 28을 이용해서 설명한 것과 같다
다음에, 본 실시형태8의 반도체 칩(5b)의 제조방법의 일례를 도 60의 플로우도에 따라 도 61~도 66에 의해 설명한다. 또한, 비교를 위해, 본 발명자가 검토한 SBD와 MOS를 갖는 반도체 칩의 제조방법의 예의 플로우도를 도 67에 나타낸다.
우선, 도 61에 나타내는 바와 같이, n+형 실리콘 단결정으로 이루어지는 반도체 웨이퍼(평면 원형상의 반도체 기판(5LS))을 준비하고, 그 주면 상에, 예컨대 2×1016/㎤ 정도의 불순물농도의 n-형 에피택셜층(5LEP)을 에피택셜법에 의해 형성한다(공정 200). 발명자가 검토한 도 67의 공정 300에서는, 에피택셜층의 불순물농도가, 예컨대 5×1015/㎤ 정도로 저농도인 것에 대해서, 본 실시형태8의 방법에서는, SBD(D1)를 파워 MOS(Q2)의 단위 트랜지스터 셀의 형성영역내에 형성하기 위해서 에피택셜층(5LEP)의 불순물농도를 낮게 할 필요는 없다.
계속해서, 반도체 웨이퍼의 에피택셜층(5LEP)에 상기 p웰(PWL1)을 이온 주입법 및 그 후의 열확산 처리에 의해 형성한다(공정 201). 발명자가 검토한 도 67에서는, p웰(PWL1)의 형성 공정(201)의 전에, 파워 MOS(Q2)의 온 저항을 저감하기 위해서 에피택셜층(5LEP)에 깊은 n웰(NWL1)을 형성하고 있다(공정 300). 이것에 대해서, 본 실시형태8에서는, 상기와 같이 에피택셜층(5LEP)의 불순물농도를 낮게 하지 않고 끝나므로, 깊은 n웰이 불필요해지고, 그 형성 공정 300을 삭감할 수 있다. 따라서, 반도체 칩(5b)의 제조시간을 단축할 수 있어, 스루풋을 향상시킬 수 있다.
그 후, 반도체 웨이퍼의 주면에 에피택셜층(5LEP)에 도달하는 홈(14)을 형성(공정 202)한 후, 반도체 웨이퍼 주면의 에피택셜층(5LEP) 표면에 산화처리를 실시하고, 홈(14)내를 포함하는 에피택셜층(5LEP)의 표면에 게이트 절연막(15)을 형성한다(공정 203). 그 후, 예컨대 저저항 다결정실리콘막을 반도체 웨이퍼의 주면 상에 퇴적하는 동시에, 홈(14)내에 매립한다. 그 후, 그 다결정실리콘막을 에칭법에 의해 패터닝하는 것에 의해, 홈(14)내에 상기 게이트 전극(8G)을 형성하는 동시에, 상기 게이트 배선(8L)을 형성한다(공정 204).
이어서, 반도체 웨이퍼의 주면에, 예컨대 붕소 등과 같은 p형의 불순물을 이온 주입해 열확산하는 것에 의해, p형 반도체영역(12)을 형성한 후(공정 205), 반도체 웨이퍼의 주면에, 예컨대 인(P) 또는 비소(As) 등과 같은 n형 불순물을 이온 주입해 열확산하는 것에 의해 게이트 전극(8G) 사이의 p형 반도체영역(12)의 상층에 소스용의 n+형 반도체영역(13)을 형성한다(공정 206).
계속해서, 반도체 웨이퍼의 주면 상에 절연층(9a)을 퇴적한 후, 그 절연층(9a)에 개구부(9a1)를 형성한 후, 도 62에 나타내는 바와 같이, 그 절연층(9a)을 이온 주입 마스크로 해서, 예컨대 붕소 등과 같은 p형 불순물을 p형 반도체영역(12)에 이온 주입하고, 또 그 후, 그 불순물에 대해서 열확산처리를 실시하는 것에 의해, 도 63에 나타내는 바와 같이, 반도체 웨이퍼의 p형 반도체영역(12)에, 상기 개구부(9a1)보다도 평면적으로 넓은 p+형 반도체영역(41)을 형성한다(공정 207). 이 열확산 처리에서는, p+형 반도체영역(41)이 채널측(홈(14)의 측면측)에 도달하지 않도록, 저온에서 단시간의 열처리를 실시하는 것이 바람직하다.
이어서, 절연층(9a)을 에칭 마스크로 해서, 그곳에서 노출하는 실리콘 부분을(즉, n+형 반도체영역(13), p형 반도체영역(12), p+형 반도체영역(41), p형 반도체영역(12) 및 n-형 에피택셜층(5LEP)의 상부를 순차로) 에칭하는 것에 의해, 도 64에 나타내는 바와 같이, p형 반도체영역(12)을 관통하여 그 하층의 n-형 에피택셜층(5LEP)에 도달하는 홈(16)을 형성한다(공정 208). 홈(16)의 측면에서는 상기 p+형 반도체영역(41)이 노출되어 있다.
계속해서, 도 65에 나타내는 바와 같이, 절연층(9a)을 이온 주입 마스크로 해서, 홈(16)의 저부에 p형 불순물을 이온 주입하는 것에 의해, 홈(16)의 저부의 n-형 에피택셜층(5LEP)의 n형 불순물의 농도를 국소적으로 낮게 한다. 그 후, 열확산처리를 실시하는 것에 의해, 홈(16)의 저부영역에 n--형 반도체영역(42)을 형성한다(공정 209). 또, 본 실시형태8에서는 p+형 반도체영역(41)을 이미 형성하고 있으므로, 도 67의 p+ 주입확산공정(301)은 불필요하다.
그 후, 절연층(9a)에 대해서 에칭처리를 실시하는 것에 의해, 개구부(9a1)의 개구폭을 도 66에 나타내는 바와 같이 넓힌다. 이 단계의 개구부(9a1)는, 상기 콘택트 홀(11c)이며, 그 저면으로부터는, n+형 반도체영역(13)이 노출하고 있다. 계속해서, 도 58에 나타낸 바와 같이, 하층으로부터 순차로 배리어 메탈층(10a), 메탈층(10b)을 퇴적(공정 210, 211)하고, 이것을 에칭법에 의해 패터닝하는 것에 의해, 상기 패드(BP1, 6BP) 및 게이트 핑거(6a, 6b)를 형성한다. 그 후, 반도체 웨이퍼의 이면에, 예컨대 금(Au)을 증착하는 것에 의해 이면전극(LBE)을 형성한다(공정212). 이것 이후는, 통상의 공정을 거쳐 반도체 웨이퍼로부터 개개의 반도체 칩을 절단하여, 반도체 칩을 제조한다.
이상, 본 발명자에 이루어진 발명을 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범상에서 여러가지 변경가능한 것은 말할 필요도 없다.
예컨대 상기 실시형태에서는, 패키지 구조로서 플랫 패키지 구조를 예시했지만, 이것에 한정되는 것은 아니고, 예컨대 BGA(Ball Grid Array)패키지 구조를 채용해도 좋다.
이상의 설명에서는 주로 해서 본 발명자에 의해 된 발명을 그 배경이 된 이용 분야인 CPU나 DSP 구동용의 전원회로에 적용한 경우에 대해서 설명했지만, 그것에 한정되는 것은 아니고 여러가지 적용 가능하며, 예컨대 다른 회로 구동용의 전원회로에도 적용할 수 있다.
본 발명은, 반도체장치의 제조업에 적용할 수 있다.
1 비절연형 DC-DC 컨버터,
2 제어회로,
3a 드라이버 회로(제1제어회로),
3b 드라이버 회로(제2 제어회로),
4 부하회로,
5a 반도체 칩(제1 반도체 칩),
5b 반도체 칩(제2 반도체 칩),
5c 반도체 칩(제3 반도체 칩),
5d 반도체 칩(제4 반도체 칩),
5LS 반도체 기판,
5LEP 에피택셜층,
6a 게이트 핑거(제1 메탈 게이트 배선),
6b 게이트 핑거(제2 메탈 게이트 배선),
6c, 6d 게이트 핑거,
6BP,6BP1,6BP2 본딩패드(메탈 게이트 단자),
7E 외부전극,
7 리드 프레임,
7a1 다이 패드(제1칩 탑재부),
7a2 다이 패드(제2칩 탑재부),
7a3 다이 패드(제3칩 탑재부),
7a4 다이 패드(제4칩 탑재부),
7b,7b1~7b7 리드,
7c 배선부,
7f1,7f2 프레임부,
8 게이트 패턴,
8G 게이트 전극,
8L 게이트 배선,
9a,9b 절연층,
10a 배리어 메탈층,
10b 메탈층,
12 p형 반도체영역
13 n+형 반도체영역,
14 홈,
15,15b, 15n,15p 게이트 절연막,
16 홈,
17 p+형 반도체영역,
18 표면보호막,
19 개구부,
20A~20E 패키지
21 금속판 배선,
22 범프 전극,
24n1 n-형 반도체영역,
24p1 p형 반도체영역,
24n2 n+형 반도체영역,
24p2 p+형 반도체영역,
25a p-형 반도체영역,
25b p+형 반도체영역,
26a n-형 반도체영역,
26b n+형 반도체영역.
30 배선기판,
30a~30e 배선,
31, 32 패키지,
33, 34 칩 부품,
38 접착재,
39 절연시트.
40 방열핀,
41 p+형 반도체영역(제6 반도체층)
42 n--형 반도체영역(제5 반도체층),
50A 비절연형 DC-DC 컨버터,
Q1 파워 MOSㆍFET(제1 전계효과 트랜지스터),
Q2 파워 MOSㆍFET(제2 전계효과 트랜지스터),
Q3 파워 MOSㆍFET,
Q4 파워 MOSㆍFET,
D1 쇼트키 배리어 다이오드,
Dp 기생 다이오드,
L1 코일,
N1 출력노드(출력단자),
Vin 입력용 전원전위,
GND 기준전위,
G 게이트,
S 소스,
D 드레인,
IN1 입력신호,
OUT1 출력신호,
ET1 단자(제1 전원단자),
ET2, ET3 단자,
ET4 단자(제2 전원단자),
ET5 단자,
ET6 단자,
ET7 단자,
ET8 단자,
I1,I2 전류,
UVL 보호회로,
SUB 반도체 기판,
NISO n형 반도체영역,
PW p형 반도체영역,
CHN n형 반도체영역,
CHP p형 반도체영역,
PR1 p+형 반도체영역,
NR1 n+형 반도체영역,
G1,G2,G3,G4 게이트 전극,
SR1,SR2,SR3 소스 영역,
DR1,DR2,DR3 드레인 영역,
MB 수지밀봉체,
BP1~BP4, BP7~BP11 본딩 패드,
WA1,WA2 본딩와이어,
WB1~WB6 본딩와이어,
FLD 필드절연막,
PWL1,PWL2,PWL3 p웰,
NWL1,NWL2 n웰,
SDR 쇼트키 배리어 다이오드의 형성영역,
LQR 로사이드용 파워 MOSㆍFET의 형성영역

Claims (28)

  1. 하나의 패키지에 형성되는 DC/DC 컨버터용 반도체 장치로서,
    입력용 전원 공급단자(ET1)에 전기적으로 접속되는 제1 다이패드(7a1)와, 출력용 단자(ET5)에 전기적으로 접속되는 제2 다이패드(7a2)와,
    상기 제1 다이패드(7a1) 위에 실장되며 하이사이드 MOSFET을 포함하는 제1의 반도체 칩(5a)와,
    상기 제2 다이패드(7a2) 위에 실장되며 로우사이드 MOSFET을 포함하는 제2 반도체 칩(5b)과,
    상기 제1 및 제2의 반도체 칩을 제어하는 드라이버 회로를 포함하는 제3의 반도체칩(5c)을 구비하고,
    상기 제1 반도체 칩의 주면(主面)에 상기 하이사이드 MOSFET의 게이트 전극용 패드(6BP1)과 소스 전극용 패드(BP2)가 형성되며,
    상기 제1 반도체 칩의 이면(裏面)에 상기 하이사이드 MOSFET의 드레인 전극이 형성되고, 이 제1 반도체칩의 드레인 전극은 제1 다이패드 위에 제1 반도체 칩이 실장된 상태에서 제1 다이패드(7a1)와 전기적으로 접속되고,
    상기 제2의 반도체 칩의 주면에 로우사이드 MOSFET의 게이트 전극용 패드(6BP2)와 소스 전극용 패드(BP1)가 형성되며,
    상기 제2의 반도체 칩의 이면에 상기 로우사이드 MOSFET의 드레인 전극이 형성되고, 이 제2 반도체칩의 드레인 전극은 제2 다이패드 위에 제2 반도체 칩이 실장된 상태에서 제2 다이패드(7a2)와 전기적으로 접속되고,
    상기 제3의 반도체 칩(5c)은 제1의 단자(BP4)와 제2의 단자(BP8)를 구비하며, 상기 제1의 단자(BP4)와 상기 제1의 반도체 칩의 게이트 전극용 패드(6BP1)는 도체 부재에 의해 전기적으로 접속되고, 또한, 상기 제3의 반도체 칩(5c)의 제2의 단자(BP8)와 상기 제2의 반도체 칩의 게이트 전극용 패드(6BP2)는 도체 부재에 의해 전기적으로 접속되며,
    상기 제1 반도체 칩의 주면의 소스 전극용 패드(BP2)와 상기 제2의 다이패드(7a2)는 복수의 와이어(WA1)에 의해 전기적으로 접속되고,
    상기 제2 반도체 칩의 주면의 소스 전극용 패드(BP1)와 기준전위 공급용 단자(ET4)에 전기적으로 접속되는 배선부(7c)는 복수의 와이어(WA2)에 의해 전기적으로 접속된 DC/DC 컨버터용 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제2의 반도체 칩(5b)에 다이오드(D1)가 설치되어 있는 DC/DC 컨버터용 반도체 장치.
  3. 제 1 항에 있어서,
    상기 배선부(7c)는 상기 패키지의 제1 방향(X)의 변, 및 제2 방향(Y)의 변을 따라 형성된 DC/DC 컨버터용 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제2의 반도체 칩의 주면에는 게이트 핑거(6a, 6b)를 구비하고,
    상기 게이트 핑거 내의 소스 전극용 패드(BP1)와 상기 패키지의 제1 방향(X)의 변, 및 제2 방향(Y)의 변을 따라 형성된 배선부(7c)를 와이어(WA2)로 접속한 DC/DC 컨버터용 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1의 반도체 칩의 형상은 직육면체이고, 상기 제2의 반도체 칩으로 향한 변이 직육면체의 변들 중에서 가장 긴 장변(長邊)인 DC/DC 컨버터용 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제2의 반도체 칩의 형상은 직육면체이고,상기 제1의 반도체 칩으로 향한 변이 직육면체의 변들 중에서 가장 긴 장변(長邊)인 DC/DC 컨버터용 반도체 장치.
  7. 하나의 패키지에 형성되는 DC/DC 컨버터용 반도체 장치로서,
    입력용 전원 공급단자(ET1)에 전기적으로 접속되는 제1 다이패드(7a1)와, 출력용 단자(ET5)에 전기적으로 접속되는 제2 다이패드(7a2)와,
    상기 제1의 다이패드(7a1)위에 실장되며 하이사이드 MOSFET을 포함하는 제1의 반도체 칩(5a)과,
    상기 제2의 다이패드(7a2)위에 실장되며 로우사이드 MOSFET을 포함하는 제2의 반도체 칩(5b)과,
    상기 제1 및 제2의 반도체 칩(5a, 5b)을 제어하는 드라이버 회로를 포함하는 제3의 반도체칩(5c)을 구비하고,
    기준전위 공급용 단자(ET4)에 전기적으로 접속되는 배선부가 상기 패키지의 제1방향(X)의 변, 및 제2방향(Y)의 변을 따라 형성되고,
    상기 제1의 반도체 칩(5a)의 주면(主面)에 상기 하이사이드 MOSFET의 게이트 전극용 패드(6BP1)와 소스 전극용 패드(BP2)가 형성되며,
    상기 제1의 반도체 칩(5a)의 이면(裏面)에 상기 하이사이드 MOSFET의 드레인 전극이 형성되고, 이 제1 반도체칩의 드레인 전극은 제1 다이패드 위에 제1 반도체 칩이 실장된 상태에서 제1 다이패드(7a1)와 전기적으로 접속되고,
    상기 제2의 반도체 칩(5b)의 주면에 로우사이드 MOSFET의 게이트 전극용 패드(6BP2)와 소스 전극용 패드(BP1)가 형성되며,
    상기 제2의 반도체 칩(5b)의 이면에 상기 로우사이드 MOSFET의 드레인 전극이 형성되고, 이 제2 반도체칩의 드레인 전극은 제2 다이패드 위에 제2 반도체 칩이 실장된 상태에서 제2 다이패드(7a2)와 전기적으로 접속되고,
    상기 제3의 반도체 칩(5c)은 제1의 단자(BP4)와 제2의 단자(BP8)를 구비하며, 상기 제1의 단자(BP4)와 상기 제1의 반도체 칩(5a)의 게이트 전극용 패드(6BP1)는 도체 부재에 의해 전기적으로 접속되고, 또한, 상기 제3의 반도체 칩(5c)의 제2의 단자(BP8)와 상기 제2의 반도체 칩(5b)의 게이트 전극용 패드(6BP2)는 도체 부재에 의해 전기적으로 접속되며,
    상기 제1의 반도체 칩(5a)의 주면의 소스 전극용 패드(BP2)와 상기 제2의 다이패드(7a2)는 복수의 와이어(WA1)에 의해 전기적으로 접속되고, 상기 제2의 반도체 칩(5b)의 주면의 소스 전극용 패드(BP1)와 상기 배선부(7c)는 복수의 와이어(WA2)에 의해 전기적으로 접속된 DC/DC 컨버터용 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제2의 반도체 칩(5b)에 다이오드(D1)가 설치되어 있는 DC/DC 컨버터용 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제3의 반도체 칩(5c)에 제3의 단자(BP3)가 형성되고,
    상기 제3의 반도체 칩의 제3의 단자(BP3)와 상기 제1의 반도체 칩의 소스 단자(BP2)는 와이어에 의해 전기적으로 접속된 DC/DC 컨버터용 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제2의 반도체 칩의 주면에는 게이트 핑거를 구비하고,
    상기 게이트 핑거 내의 소스 단자와 상기 패키지의 제1방향(X)의 변, 및 제2방향(Y)의 변을 따라 형성된 배선부(7c)를 와이어로 접속한 DC/DC 컨버터용 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제1의 반도체 칩의 형상은 직육면체이고, 상기 제2의 반도체 칩으로 향한 변이 직육면체의 변들 중에서 가장 긴 장변(長邊)인 DC/DC 컨버터용 반도체 장치.
  12. 제 7 항에 있어서,
    상기 제2의 반도체 칩의 형상은 직육면체이고, 상기 제1의 반도체 칩으로 향한 변이 직육면체의 변들 중에서 가장 긴 장변인 DC/DC 컨버터용 반도체 장치.
  13. 제 7 항에 있어서,
    상기 제3의 반도체 칩의 제1 단자(BP4)와 상기 제1의 반도체 칩의 게이트 전극용 패드(6BP1)는 복수의 와이어에 의해 전기적으로 접속되고, 또한, 상기 제3의 반도체 칩의 제2의 단자(BP8)와 상기 제2의 반도체 칩의 게이트 전극용 패드(6BP2)는 복수의 와이어에 의해 전기적으로 접속된 DC/DC 컨버터용 반도체 장치.
  14. 하나의 패키지에 형성되는 DC/DC 컨버터용 반도체 장치로서,
    입력용 전원 공급단자(ET1)에 전기적으로 접속되는 제1 다이패드(7a1)와, 출력용 단자(ET5)에 전기적으로 접속되는 제2 다이패드(7a2)와,
    상기 제1의 다이패드(7a1)위에 실장되며 하이사이드 MOSFET을 포함하는 제1의 반도체 칩(5a)과,
    상기 제2의 다이패드(7a2)위에 실장되며 로우사이드 MOSFET을 포함하는 제2의 반도체 칩(5b)과,
    상기 제1 및 제2의 반도체 칩(5a, 5b)을 제어하는 드라이버 회로를 포함하는 제3의 반도체칩(5c)을 구비하고,
    상기 제1의 반도체 칩(5a)의 주면(主面)에 상기 하이사이드 MOSFET의 게이트 전극용 패드(6BP1)와 소스 전극용 패드(BP2)가 형성되며,
    상기 제1의 반도체 칩(5a)의 이면(裏面)에 상기 하이사이드 MOSFET의 드레인 전극이 형성되고, 이 제1 반도체칩의 드레인 전극은 제1 다이패드 위에 제1 반도체 칩이 실장된 상태에서 제1 다이패드(7a1)와 전기적으로 접속되고,
    상기 제2의 반도체 칩(5b)의 주면에 로우사이드 MOSFET의 게이트 전극용 패드(6BP2)와 소스 전극용 패드(BP1)가 형성되며,
    상기 제2의 반도체 칩(5b)의 이면에 상기 로우사이드 MOSFET의 드레인 전극이 형성되고, 이 제2 반도체칩의 드레인 전극은 제2 다이패드 위에 제2 반도체 칩이 실장된 상태에서 제2 다이패드(7a2)와 전기적으로 접속되고,
    상기 제1의 반도체 칩의 주면의 소스 전극용 패드(BP2)와 상기 제2의 다이패드는 복수의 와이어에 의해 전기적으로 접속되고,
    상기 제2의 반도체 칩의 주면의 소스 전극용 패드(BP1)와 기준전위 공급용 단자(ET4)에 전기적으로 접속되는 배선부는 복수의 와이어에 의해 전기적으로 접속되고,
    상기 제3의 반도체 칩은 제1의 단자(BP4)와 제2의 단자(BP8)를 구비하며, 상기 제1의 단자와 상기 제1의 반도체 칩의 게이트 전극용 패드(6BP1)는 복수의 와이어에 의해 전기적으로 접속되고, 또한, 상기 제3의 반도체 칩의 제2의 단자와 상기 제2의 반도체 칩의 게이트 전극용 패드(6BP2)는 복수의 와이어에 의해 전기적으로 접속된 DC/DC 컨버터용 반도체 장치.
  15. 제 14 항에 있어서,
    상기 배선부(7c)는 상기 패키지의 제1방향(X)의 변, 및 제2방향(Y)의 변을 따라 형성된 DC/DC 컨버터용 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제2의 반도체 칩(5b)에 다이오드(D1)가 설치되어 있는 DC/DC 컨버터용 반도체 장치.
  17. 제 14 항에 있어서,
    상기 제2의 반도체 칩의 주면에는 게이트 핑거를 구비하고,
    상기 게이트 핑거 내의 소스 단자와 상기 패키지의 제1방향(X)의 변, 및 제2방향(Y)의 변을 따라 형성된 배선부(7c)를 와이어로 접속한 DC/DC 컨버터용 반도체 장치.
  18. 하나의 패키지에 형성되는 DC/DC 컨버터용 반도체 장치로서,
    입력용 전원 공급단자(ET1)에 전기적으로 접속되는 제1 다이패드(7a1)와, 출력용 단자(ET5)에 전기적으로 접속되는 제2 다이패드(7a2)와,
    상기 제1의 다이패드(7a1)위에 실장되며 하이사이드 MOSFET을 포함하는 제1의 반도체 칩(5a)과,
    상기 제2의 다이패드(7a2)위에 실장되며 로우사이드 MOSFET을 포함하는 제2의 반도체 칩(5b)과,
    상기 제1 및 제2의 반도체 칩(5a, 5b)을 제어하는 드라이버 회로를 포함하는 제3의 반도체칩(5c)을 구비하고,
    상기 제1의 반도체 칩(5a)의 주면(主面)에 상기 하이사이드 MOSFET의 게이트 전극용 패드(6BP1)와 소스 전극용 패드(BP2)가 형성되며,
    상기 제1의 반도체 칩(5a)의 이면(裏面)에 상기 하이사이드 MOSFET의 드레인 전극이 형성되고, 이 제1 반도체칩의 드레인 전극은 제1 다이패드 위에 제1 반도체 칩이 실장된 상태에서 제1 다이패드(7a1)와 전기적으로 접속되고,
    상기 제2의 반도체 칩(5b)의 주면에 로우사이드 MOSFET의 게이트 전극용 패드(6BP2)와 소스 전극용 패드(BP1)가 형성되며,
    상기 제2의 반도체 칩(5b)의 이면에 상기 로우사이드 MOSFET의 드레인 전극이 형성되고, 이 제2 반도체칩의 드레인 전극은 제2 다이패드 위에 제2 반도체 칩이 실장된 상태에서 제2 다이패드(7a2)와 전기적으로 접속되고,
    상기 제3의 반도체 칩은 제1의 단자(BP4)와 제2의 단자(BP8)를 구비하며, 상기 제1의 단자와 상기 제1의 반도체 칩의 게이트 전극용 패드(6BP1)는 도체부재에 의해 전기적으로 접속되고, 또한, 상기 제3의 반도체 칩의 제2의 단자와 상기 제2의 반도체 칩의 게이트 전극용 패드(6BP2)는 도체부재에 의해 전기적으로 접속되며,
    상기 제1의 반도체 칩의 주면의 소스 전극용 패드(BP2)와 상기 제2의 다이패드는 금속판에 의해 전기적으로 접속되고,
    상기 제2의 반도체 칩의 주면의 소스 전극용 패드(BP1)와 기준전위 공급용 단자(ET4)에 전기적으로 접속되는 배선부는 금속판에 의해 전기적으로 접속된 DC/DC 컨버터용 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제2의 반도체 칩(5b)에 다이오드(D1)가 설치되어 있는 DC/DC 컨버터용 반도체 장치.
  20. 제 18 항에 있어서,
    상기 배선부는 상기 패키지의 제1방향(X)의 변, 및 제2방향(Y)의 변을 따라 형성된 DC/DC 컨버터용 반도체 장치.
  21. 제 18 항에 있어서,
    상기 제1의 반도체 칩의 형상은 직육면체이고, 상기 제2의 반도체 칩으로 향한 변이 직육면체의 변들 중에서 가장 긴 장변(長邊)인 DC/DC 컨버터용 반도체 장치.
  22. 제 18 항에 있어서,
    상기 제2의 반도체 칩의 형상은 직육면체이고, 상기 제1의 반도체 칩으로 향한 변이 직육면체의 변들 중에서 가장 긴 장변인 DC/DC 컨버터용 반도체 장치.
  23. 하나의 패키지에 형성되는 DC/DC 컨버터용 반도체 장치로서,
    입력용 전원 공급단자(ET1)에 전기적으로 접속되는 제1 다이패드(7a1)와, 출력용 단자(ET5)에 전기적으로 접속되는 제2 다이패드(7a2)와,
    상기 제1의 다이패드(7a1)위에 실장되며 하이사이드 MOSFET을 포함하는 제1의 반도체 칩(5a)과,
    상기 제2의 다이패드(7a2)위에 실장되며 로우사이드 MOSFET을 포함하는 제2의 반도체 칩(5b)과,
    상기 제1 및 제2의 반도체 칩(5a, 5b)을 제어하는 드라이버 회로를 포함하는 제3의 반도체칩(5c)을 구비하고,
    기준전위 공급용 단자(ET4)에 전기적으로 접속되는 배선부가 상기 패키지의 제1방향(X)의 변, 및 제2방향(Y)의 변을 따라 형성되고,
    상기 제1의 반도체 칩(5a)의 주면(主面)에 상기 하이사이드 MOSFET의 게이트 전극용 패드(6BP1)와 소스 전극용 패드(BP2)가 형성되며,
    상기 제1의 반도체 칩(5a)의 이면(裏面)에 상기 하이사이드 MOSFET의 드레인 전극이 형성되고, 이 제1 반도체칩의 드레인 전극은 제1 다이패드 위에 제1 반도체 칩이 실장된 상태에서 제1 다이패드(7a1)와 전기적으로 접속되고,
    상기 제2의 반도체 칩(5b)의 주면에 로우사이드 MOSFET의 게이트 전극용 패드(6BP2)와 소스 전극용 패드(BP1)가 형성되며,
    상기 제2의 반도체 칩(5b)의 이면에 상기 로우사이드 MOSFET의 드레인 전극이 형성되고, 이 제2 반도체칩의 드레인 전극은 제2 다이패드 위에 제2 반도체 칩이 실장된 상태에서 제2 다이패드(7a2)와 전기적으로 접속되고,
    상기 제3의 반도체 칩은 제1의 단자(BP4)와 제2의 단자(BP8)를 구비하며, 상기 제1의 단자와 상기 제1의 반도체 칩의 게이트 전극용 패드(6BP1)는 전기적으로 접속되고, 또한, 상기 제3의 반도체 칩의 제2의 단자와 상기 제2의 반도체 칩의 게이트 전극용 패드(6BP2)는 도체부재에 의해 전기적으로 접속되며,
    상기 제1의 반도체 칩의 주면의 소스 전극용 패드(BP2)와 상기 제2의 다이패드는 금속판에 의해 전기적으로 접속되고,
    상기 제2의 반도체 칩의 주면의 소스 전극용 패드(BP1)와 배선부는 금속판에 의해 전기적으로 접속된 DC/DC 컨버터용 반도체 장치.
  24. 제 23 항에 있어서,
    상기 제2의 반도체 칩(5b)에 다이오드(D1)가 설치되어 있는 DC/DC 컨버터용 반도체 장치.
  25. 제 23 항에 있어서,
    상기 제3의 반도체 칩에 제3의 단자(BP3)가 형성되고,
    상기 제3의 반도체 칩의 제3의 단자와 상기 제1의 반도체 칩의 소스 전극용 패드(BP2)는 와이어에 의해 전기적으로 접속된 DC/DC 컨버터용 반도체 장치.
  26. 제 23 항에 있어서,
    상기 제1의 반도체 칩의 형상은 직육면체이고, 상기 제2의 반도체 칩으로 향한 변이 직육면체의 변들 중에서 가장 긴 장변(長邊)인 DC/DC 컨버터용 반도체 장치.
  27. 제 23 항에 있어서,
    상기 제2의 반도체 칩의 형상은 직육면체이고,상기 제1의 반도체 칩으로 향한 변이 직육면체의 변들 중에서 가장 긴 장변인 DC/DC 컨버터용 반도체 장치.
  28. 제 23 항에 있어서,
    상기 제3의 반도체 칩의 제1의 단자(BP4)와 상기 제1의 반도체 칩의 게이트 전극용 패드(6BP1)는 복수의 와이어에 의해 전기적으로 접속되고, 또한, 상기 제3의 반도체 칩의 제2의 단자(BP8)와 상기 제2의 반도체 칩의 게이트 전극용 패드(6BP2)는 복수의 와이어에 의해 전기적으로 접속된 DC/DC 컨버터용 반도체 장치.
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