JP2006216940A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2006216940A
JP2006216940A JP2005377247A JP2005377247A JP2006216940A JP 2006216940 A JP2006216940 A JP 2006216940A JP 2005377247 A JP2005377247 A JP 2005377247A JP 2005377247 A JP2005377247 A JP 2005377247A JP 2006216940 A JP2006216940 A JP 2006216940A
Authority
JP
Japan
Prior art keywords
mis transistor
semiconductor chip
lead
semiconductor
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005377247A
Other languages
English (en)
Inventor
Mitsuhiro Kameda
充弘 亀田
Makoto Yokota
誠 横田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005377247A priority Critical patent/JP2006216940A/ja
Priority to US11/325,546 priority patent/US20060169976A1/en
Publication of JP2006216940A publication Critical patent/JP2006216940A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/3754—Coating
    • H01L2224/37599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/842—Applying energy for connecting
    • H01L2224/84201—Compression bonding
    • H01L2224/84205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Dc-Dc Converters (AREA)

Abstract

【課題】内部に複数の半導体チップを有する半導体装置のチップ間接続において、配線のインダクタンスを低減させて高速動作を可能にすると共に、小型化が進んだ半導体装置を提供する。
【解決手段】ソース電極（Ｓ）が第１の面に形成された第１導電型の第１のＭＩＳトランジスタを備えた第１の半導体チップ３１と、ドレイン電極（Ｄ）が第１の面に形成された第１導電型の第２のＭＩＳトランジスタを備えた第２の半導体チップ３２を対向させる。ソース電極（Ｓ）とドレイン電極（Ｄ）との間に介在させたリードフレーム３０に各電極を接合させる。配線のインダクタンスを低減させることで高速動作が可能になり、且つ半導体チップを縦方向に重ねることで小型化が進む。リードフレームを用いないで直接チップ同士を接合しても良い。半導体装置は樹脂封止体に封止され、そこに放熱板を取付けることもできる。
【選択図】図１

Description

本発明は、内部に複数の半導体チップを有する半導体装置のチップ間接続に関し、例えば、ＤＣ−ＤＣコンバータのハイサイドとロウサイドのパワー素子の接続に関するものである。
内部に複数の半導体チップを有する半導体装置は、例えば、同期整流等に用いられる直流−直流コンバータ（以下、ＤＣ−ＤＣコンバータという）や三相モータなどに使用されている。
例えば、ＤＣ−ＤＣコンバータの高効率化を実現するには、ハイサイドのパワー素子を高速化し、スイッチング損失を低減させる必要がある。このため従来から静電容量やゲート抵抗を低減させてハイサイドのパワー素子の高速化を進めてきた。しかしながら、パワー素子の高速化が進むにつれ、ハイサイドのパワー素子がスイッチングする際に発生するノイズが大きな問題となってきている。
例えば、高速スイッチング用途向けデザインであるＬＤ(Lateral Double-diffusion)−ＭＩＳ(Metal Insulator Semiconductor）（ＭＯＳ(Metal Oxide Semiconductor) を含む）トランジスタをハイサイドで使用した場合、インダクタンス起因したノイズによってＥＭＣ（electromagnetic compatibility）の規制に抵触するおそれもある。従来は、例えば、パワーＭＩＳＦＥＴの場合、ハイサイドのパワーＭＩＳＦＥＴのソース下のインダクタンスを低減するために基板の配線を太く短くしたりすることで対応してきた。
特許文献１に記載の発明もその解決法のひとつである。この発明において、半導体モジュールは、導電性の接続部を有する支持基板を有する。第１、第２半導体チップは、それぞれ第１導電型の第１、第２ＭＩＳトランジスタ構造を有している。第１、第２半導体チップは、第１ＭＩＳトランジスタのソース、第２ＭＩＳトランジスタのドレインがそれぞれ裏面に形成される。第１半導体チップは、ソースが接続部と接触し、第２半導体チップはドレインが接続部と接触するように支持基板上に配設されている。接続部を介して第１ＭＩＳトランジスタのソースと第２ＭＩＳトランジスタのドレインとが電気的に接続されている。支持基板と第１、第２半導体チップとは絶縁性の外囲器により覆われている。外部接続端子は、外囲器から一部が露出され、且つ接続部及び第１、第２半導体チップとそれぞれ電気的に接続されている。複数の半導体チップが１つの支持基板に搭載され、一方のソースが他方のドレインに電気的に接続されて配線のインダクタンスが低減されているので、複数の半導体チップを有するとともに小型化、高速動作化が可能な半導体モジュールが提供される。
また、特許文献２は、チューナ装置に関するものである。プリント基板両面に２つの半導体チップを実装する。半導体チップをプリント半導体基板に挟んで略同位置に配置することによりチップ間配線長を短くすることができ、チップ間インダクタンスを低下させることができる。
特開２００３−３３２５１８号公報 特開２００２−５７２７８号公報
本発明は、内部に複数の半導体チップを有する半導体装置のチップ間接続において、配線のインダクタンスを低減させて高速動作を可能にすると共に、小型化が進んだ半導体装置を提供するものである。
本発明の半導体装置の一態様は、ソース電極が第１の面に形成された第１導電型の第１のＭＩＳトランジスタを備えた第１の半導体チップと、ドレイン電極が第１の面に形成された第１導電型の第２のＭＩＳトランジスタを備えた第２の半導体チップとを具備し、前記第１の半導体チップの前記ソース電極と前記第２の半導体チップの前記ドレイン電極とは、両者が対向するように接合されていることを特徴としている。
内部に複数の半導体チップを有する半導体装置のチップ間接続において、配線のインダクタンスを低減させることによって高速動作が可能になると共に、半導体チップを縦方向に重ねることによって小型化が進む。
本発明は、ＭＯＳトランジスタを含むＭＩＳトランジスタのドレインと、他のＭＯＳトランジスタを含むＭＩＳトランジスタのソースとを対向させて、必要に応じてリードを介在させて接合し、複数のＭＩＳトランジスタ間の配線のインダクタンスを低減させることを特徴としている。
以下、実施例を参照して発明の実施の形態を説明する。
まず、図１乃至図７を参照して実施例１を説明する。
図１は、第１の半導体チップのソースと第２の半導体チップのドレインとを対向して接合した半導体装置の断面図である。
図２は、図１の半導体装置の外観を示す斜視図である。
図３は、図１の半導体装置の樹脂封止体内部の上面を示す平面図である。
図４は、図１の半導体装置の樹脂封止体内部の下面を示す平面図である。
図５は、図１の半導体装置に用いる第１の半導体チップに形成されたＬＤ−ＭＩＳトランジスタの断面図である。
図６は、図１の半導体装置に用いる第２の半導体チップに形成されたＤ(Double-diffusion)−ＭＩＳトランジスタの断面図である。
図７は、この実施例の半導体装置であるＤＣ−ＤＣコンバータの回路図である。
内部に複数の半導体チップを有する半導体装置として、ＤＣ−ＤＣコンバータや三相モータなどを一例として挙げることができる。この実施例では、ＤＣ−ＤＣコンバータを用いて説明する。以下の実施例も同様である。
まず、図１乃至図４を参照して半導体チップの組合せ構造を説明する。
この実施例で用いられる第１の半導体チップ３１は、ＬＤ−ＭＩＳトランジスタ（Ｑ１）を備え、第１の半導体チップ３１の裏面に形成されたソースが、銅もしくは銅合金などの導電体からなるリードフレーム３０に接合されている。同じく、この実施例で用いられる第２の半導体チップ３２は、Ｄ−ＭＩＳトランジスタ（Ｑ２）を備え、第２の半導体チップ３２の裏面に形成されたドレインがリードフレーム３０に接合されている。すなわち、第１の半導体チップ３１と第２の半導体チップ３２とがリードフレーム３０を介して対向し配置されている。
リードフレーム３０の一端に形成されているリード端子３０ａは、ＤＣ−ＤＣコンバータのインダクタンス（図７のＬ）を介して出力端子として用いられる。リードフレーム３０の他方の端に形成されているリード端子３３、３４は、リード端子３３が第１の半導体チップ３１のゲート又はドレインにボンディングワイヤ３５により接続されてゲート端子又はドレイン端子として用いられ、リード端子３４が第２の半導体チップ３２のゲート又はソースにボンディングワイヤ３５により接続されてゲート端子又はソース端子に用いられる。第１の半導体チップ３１のドレイン端子３３及び第２の半導体チップ３２のソース端子３４は、２つあるいはそれ以上配置してそれぞれのドレイン、ソースと２つあるいはそれ以上のボンディングワイヤで接続することもできる。複数のボンディングワイヤを１つのソース又はドレインに接続することにより過度の電流集中を防ぎ、さらに抵抗成分を低減できる。また、抵抗成分の削減と過度の電流集中を防ぐために、とくに、ソースもしくはドレインではボンディングワイヤを用いずにリボン状の金属板を用いることもできる。
この実施例に示す図１及び図２では、上にＤ−ＭＩＳトランジスタ（第２の半導体チップ）、下にＬＤ−ＭＩＳトランジスタ（第１の半導体チップ）を用いているが、上下を逆にして、上にＬＤ−ＭＩＳトランジスタ（第１の半導体チップ）、下にＤ−ＭＩＳトランジスタ（第２の半導体チップ）を用いても良い。これは、他の実施例及び変形例にも適用されることである。リードフレーム３０のチップ搭載部分、半導体チップ３１、３２及びボンディングワイヤ３５は、エポキシ樹脂などを材料とする樹脂封止体３６により封止されている。
図７は、この実施例のＤＣ−ＤＣコンバータの構成を示す回路図である。図に示すように、入力電圧が供給される入力端子Ｖｉｎとグランド（ＧＮＤ）の間にキャパシタ（図示しない）が接続されている。入力端子Ｖｉｎは、チャネル（電流通路）がＮ型のＭＩＳトランジスタＱ１のドレインと接続される。ここで、ＭＩＳトランジスタには、ＭＯＳトランジスタが含まれる。ＭＩＳトランジスタＱ１のゲートは、ＤＣ−ＤＣ変換用ＩＣ（図示しない）と接続される。ＭＩＳトランジスタＱ１は、スイッチング素子として機能する。ＭＩＳトランジスタＱ１のソースは、Ｎ型ＭＩＳトランジスタＱ２のドレインと接続される。ＭＩＳトランジスタＱ２のソースは、グランド（ＧＮＤ）と接続され、ゲートは、前記ＩＣと接続されている。
ＭＩＳトランジスタＱ１のソースとＭＩＳトランジスタＱ２のドレインとの接続ノードは、ダイオード（Ｄ１）３７のカソードと接続され、ダイオード（Ｄ１）３７のアノードは、グランド（ＧＮＤ）と接続される。このＭＩＳトランジスタＱ１のソースとＭＩＳトランジスタＱ２のドレインとの接続ノードは、インダクタンスＬを介して出力端子Ｖｏｕｔに接続され、ダイオード（Ｄ１）３７のアノードは、グランド（ＧＮＤ）につながっている。出力端子Ｖｏｕｔとグランドとの間には並列にキャパシタＣが接続されている。
このＤＣ−ＤＣコンバータの回路において、ＭＩＳトランジスタＱ１は、ハイサイドのパワー素子として第１の半導体チップ３１に形成され、ＭＩＳトランジスタＱ２は、ロウサイドのパワー素子として第２の半導体チップ３２に形成されている。この半導体チップ３１、３２内のＭＩＳトランジスタの構造は公知であり、ハイサイドのＭＩＳトランジスタＱ１は、ＬＤ−ＭＩＳトランジスタ（図５参照）、ロウサイドのＭＩＳトランジスタＱ２は、Ｄ−ＭＩＳトランジスタ（図６参照）を用いる。
一方、図７のＤＣ−ＤＣコンバータ回路において、ＭＩＳトランジスタＱ１のソースとＭＩＳトランジスタＱ２のドレインとが接続されている。このため、リードフレーム３０を共通電位として、このリードフレーム３０の両面に半導体チップ３１のソース及び半導体チップ３２のドレインを接続している（図３、図４参照）。
この様に、ＬＤ−ＭＩＳトランジスタＱ１のソースとＤ−ＭＩＳトランジスタのドレインをリードフレームの対面に実装することにより、ＭＩＳトランジスタ間の配線インダクタンスを低減させることができる。即ち、ＬＤ−ＭＩＳトランジスタＱ１のソースとＤ−ＭＩＳトランジスタのドレインとの間のノイズの原因となる配線インダクタンスが著しく減少する。また、トランジスタ間の電流の流れがリードフレームに垂直になるので、従来のように半導体チップの水平方向に流れるよりは電流密度が変化することは少ない。
次に、図５を参照してハイサイドのＭＩＳトランジスタＱ１を構成するＬＤ−ＭＩＳトランジスタを説明する。いわゆる横型構造（ラテラル構造）と呼ばれる構造のＭＩＳトランジスタ（ここではこれをＬＤ−ＭＩＳトランジスタという）の存在が知られている。図は、ＬＤ−ＭＩＳトランジスタ構造の一例を概略的に示している。ｐ型の半導体基板１上に例えばエピタキシャル成長によりエピタキシャル（ｐ−ｅｐｉ）層２が形成されている。このエピタキシャル層２の表面に、例えば、イオン注入によりｎ層（不純物拡散領域）３が形成され、同様にｎ層３内にｎ層３より高濃度のｎ＋層（不純物拡散領域）４が形成されている。エピタキシャル層２内のｎ層３の両端にｐ層（不純物拡散領域）５が形成され、ｐ層５内に相互に所定間隔だけ離間したｎ＋層（不純物拡散領域）６が形成される。また、ｎ＋層６から半導体基板１に達するようにｐ＋層（不純物拡散領域）７が形成されている。
ｎ＋層４上に対応する位置のエピタキシャル層２上には、導電性の材料による配線層１１を介して、ドレイン電極（Ｄ）１２が形成される。ｎ層３とｎ＋層６との間に対応する位置のエピタキシャル層２上には、ゲート電極（Ｇ）１３が形成される。配線層１１とゲート電極１３とは、層間絶縁膜１４により相互に絶縁される。ｐ層５内のｎ＋層６相互間に対応する位置のエピタキシャル層２上には、コンタクト層１５が形成されている。このコンタクト層１５は、ｐ＋層７により半導体基板１の底面の全面に形成されたソース電極（Ｓ）１６と電気的に接続されている。なお、このような横型ＭＩＳトランジスタ構造は例示であり、他の形態のＭＩＳトランジスタであってもよいことは当然である。
次に、図６を参照してロウサイドのＭＩＳトランジスタＱ２を構成するＤ−ＭＩＳトランジスタを説明する。このＭＩＳトランジスタＱ２は、例えば、ｎ型の縦型ＭＩＳトランジスタ構造を有し、底面にドレインが設けられた半導体チップ３２に形成される。図は、Ｄ−ＭＩＳトランジスタ構造の一例を概略的に示している。ｎ型の半導体基板１０上に、例えば、エピタキシャル成長によりエピタキシャル（ｎ−ｅｐｉ）層８が形成されている。このエピタキシャル層８の表面領域にトレンチが形成されている。このトレンチ表面にシリコン酸化膜やシリコン窒化膜などのゲート絶縁膜１７が形成され、トレンチ内部にはポリシリコンなどのゲート電極２０（Ｇ）が埋め込まれている。このエピタキシャル層８の表面に、例えば、イオン注入によりｐ層（不純物拡散領域）９が形成され、同様にｐ層９内に、トレンチの表面領域を囲むように、ｎ層（不純物拡散領域）１８が形成されている。ｎ層１８は、ソース領域として作用する。半導体基板１０裏面には金などからなるドレイン電極１９（Ｄ）が形成されている。したがって、半導体基板１０は、ドレイン領域として用いられる。
以上のように、ＬＤ−ＭＩＳトランジスタ及びＤ−ＭＩＳトランジスタともにリードフレームの両面に両者が対向するように接合されるが、これらのトランジスタのソース電極１６及びドレイン電極１９を介してリードフレーム３０に接合される。
次に、図８を参照して実施例２を説明する。
図８は、第１の半導体チップのソースと第２の半導体チップのドレインとを対向して接合した半導体装置の断面図である。この実施例では、ＤＣ−ＤＣコンバータ（図７参照）を用いて説明する。この実施例は、半導体装置の樹脂封止体に放熱板を付加したことに特徴がある。
この実施例で用いられる第１の半導体チップ４１は、ＬＤ−ＭＩＳトランジスタ（図５参照）を備え、第１の半導体チップ４１の裏面に形成されたソースが銅もしくは銅合金などの導電体からなるリードフレーム４０に接合されている。同じく、この実施例で用いられる第２の半導体チップ４２は、Ｄ−ＭＩＳトランジスタ（図６参照）を備え、第２の半導体チップ４２の裏面に形成されたドレインがリードフレーム４０に接合されている。すなわち、第１の半導体チップ４１と第２の半導体チップ４２とがリードフレーム４０を介して対向し配置されている。
リードフレーム４０の一端に形成されているリード端子４０ａは、ＤＣ−ＤＣコンバータのインダクタンス（図７のＬ）を介して出力端子（図７のＶｏｕｔ）として用いられる。リードフレーム４０の他方の端に形成されているリード端子４３、４４は、リード端子４３が第１の半導体チップ４１のゲート又はドレインにボンディングワイヤ４５により接続されてゲート端子又はドレイン端子として用いられ、リード端子４４が第２の半導体チップ４２のゲート又はソースにボンディングワイヤ４５により接続されてゲート端子又はソース端子に用いられる。第１の半導体チップ４１のドレイン端子４３は、入力端子（図７のＶｉｎ）として用いられる。第１の半導体チップ４１のドレイン端子４３及び第２の半導体チップ４２のソース端子４４は、２つあるいはそれ以上配置してそれぞれのドレイン、ソースと２つあるいはそれ以上のボンディングワイヤで接続することもできる。複数のボンディングワイヤを１つのソース又はドレインに接続することにより過度の電流集中を防ぎ、さらに抵抗成分を低減できる。また、抵抗成分の削減と過度の電流集中を防ぐために、とくに、ソースもしくはドレインではボンディングワイヤを用いずにリボン状の金属板を用いることもできる。
この実施例に示す図８では、上にＤ−ＭＩＳトランジスタ（第２の半導体チップ）、下にＬＤ−ＭＩＳトランジスタ（第１の半導体チップ）を用いているが、上下を逆にして、上にＬＤ−ＭＩＳトランジスタ（第１の半導体チップ）、下にＤ−ＭＩＳトランジスタ（第２の半導体チップ）を用いても良い。
リードフレーム４０のチップ搭載部分、半導体チップ４１、４２及びボンディングワイヤ４５は、エポキシ樹脂などを材料とする樹脂封止体４６により封止されている。樹脂封止体４６の下面には銅などからなる放熱板４７が形成されている。この放熱板は、樹脂封止体の上面に貼付けることができる。また、放熱板を上下いずれかの半導体チップに直接貼付けて、その外側を樹脂封止体から露出させるようにしても良い。
図７は、この実施例のＤＣ−ＤＣコンバータの構成を示す回路図である。この図に示すように、ＭＩＳトランジスタＱ１（ＬＤ−ＭＩＳトランジスタ）のソースとＭＩＳトランジスタＱ２（Ｄ−ＭＩＳトランジスタ）のドレインとが接続されている。このため、図８に示すように、リードフレーム４０を共通電位として、このリードフレーム４０の両面に半導体チップ４１のソース及び半導体チップ４２のドレインが接続されている。
この実施例では、半導体装置を構成するＤＣ−ＤＣコンバータのハイサイドのパワー素子であるＬＤ−ＭＩＳトランジスタのソース下のインダクタンスを低減することができ、パワー素子のスイッチング時のノイズを低減することができる（即ち、ＬＤ−ＭＩＳトランジスタＱ１のソースとＤ−ＭＩＳトランジスタＱ２のドレインとの間のノイズの原因となる配線インダクタンスが著しく減少する）。そのため、より高速のパワー素子をハイサイドに使用できるようになる。また、トランジスタ間の電流の流れがリードフレームに垂直になるので、従来のように半導体チップの水平方向に流れるよりは電流密度が変化することは少ない。また、放熱特性が著しく向上する。
次に、図９及び図１０を参照して実施例３を説明する。
図９及び図１０は、第１の半導体チップのドレインソースと第２の半導体チップのドレインとを対向して接合した半導体装置の断面図である。この実施例では、ＤＣ−ＤＣコンバータ（図７参照）を用いて説明する。この実施例は、第１及び第２の半導体チップを接合するに際してリードフレームを用いないでチップ同士を直接接合することに特徴がある。即ち、第２の半導体チップ５２は、Ｄ−ＭＩＳトランジスタ（図６参照）を備え、同じく、第１の半導体チップ５１は、ＬＤ−ＭＩＳトランジスタ（図５参照）を備え、第２の半導体チップ５２の裏面に形成されたドレインは、直接第１の半導体チップ５１の裏面に形成されたソースに接合されている。
図９（ａ）に示すように、リード端子５０は、第１の半導体チップ５１の主面に接合される。リード端子５０とは反対方向に導出されているリード端子５３、５４、５８は、リード端子５３が第１の半導体チップ５１のゲートにボンディングワイヤ５５により接続されてゲート端子として用いられ、リード端子５４が第２の半導体チップ５２のゲート又はソースにボンディングワイヤ５５により接続されてゲート端子又はソース端子に用いられ、リード端子５８が第１の半導体チップ５１のソースと第２の半導体チップ５２のドレインの接続部にボンディングワイヤ５５により接続されて、図７のＬを介してＤＣ−ＤＣコンバータの出力端子として用いられる。第１の半導体チップ５１のドレイン端子５０は、入力端子（図７のＶｉｎ）として用いられる。第１の半導体チップ５１のドレイン端子５０及び第２の半導体チップ５２のソース端子５４は、２つあるいはそれ以上配置してそれぞれのドレイン、ソースと２つあるいはそれ以上のボンディングワイヤで接続することもできる。複数のボンディングワイヤを１つのソース又はドレインに接続することにより過度の電流集中を防ぎ、さらに抵抗成分を低減できる。また、抵抗成分の削減と過度の電流集中を防ぐために、とくに、ソースもしくはドレインではボンディングワイヤを用いずにリボン状の金属板を用いることもできる。
この実施例に示す図９（ａ）では、バンプ接続とは逆側にＤ−ＭＩＳトランジスタ（第２の半導体チップ）、バンプ接続側にＬＤ−ＭＩＳトランジスタ（第１の半導体チップ）を用いているが、上下を逆にして、バンプ接続とは逆側にＬＤ−ＭＩＳトランジスタ（第１の半導体チップ）、バンプ接続側にＤ−ＭＩＳトランジスタ（第２の半導体チップ）を用いても良い。
第１及び第２の半導体チップ５１、５２、ボンディングワイヤ５５及びリード端子の一部は、エポキシ樹脂などを材料とする樹脂封止体５６により封止されている。
図９（ｂ）の場合は、第１及び第２の半導体チップ５１、５２を封止する樹脂封止体５６の上面に放熱板５７を設けている。この実施例では、樹脂封止体の上面に放熱板を配置しているが、変形例として樹脂封止体の下面に設けても良い。また、実施例２の変形例のように、第１及び第２の半導体チップのいずれかに直接放熱板を貼付けても良い。第１の半導体チップを上及び第２の半導体チップを下に配置した構成の半導体装置においても放熱板を上記のように配置することができる。
図１０の場合は、放熱板は用いない。しかし、図１０（ａ）及び図１０（ｂ）の半導体装置は、ともに第１の半導体チップ５１に接合したリード端子５０を樹脂封止体５６から露出させて、リード端子５０に放熱作用を持たせる配置にしている。
この実施例では、半導体装置を構成するＤＣ−ＤＣコンバータのハイサイドのパワー素子であるＬＤ−ＭＩＳトランジスタのソース下のインダクタンスを低減することができ、パワー素子のスイッチング時のノイズを低減することができる（即ち、ＬＤ−ＭＩＳトランジスタＱ１のソースとＤ−ＭＩＳトランジスタＱ２のドレインとの間のノイズの原因となる配線インダクタンスが著しく減少する）。そのため、より高速のパワー素子をハイサイドに使用できるようになる。また、トランジスタ間の電流の流れがチップ面に垂直になるので、従来のように半導体チップの水平方向に流れるよりは電流密度が変化することは少ない。また、放熱板もしくは放熱作用の高いリード端子を用いることにより放熱特性が著しく向上する。
次に、図１１を参照して実施例４を説明する。
図１１は、第１の半導体チップのソースと第２の半導体チップのドレインとを対向して接合した半導体装置の断面図である。この実施例では、ＤＣ−ＤＣコンバータ（図７参照）を用いて説明する。この実施例の特徴は、ＤＣ−ＤＣコンバータの回路に接続されるＤＣ−ＤＣ変換用ＩＣを２つの半導体チップとは別体の半導体チップとしてリードフレームに搭載し、且つ樹脂封止体に封止することにある。ＤＣ−ＤＣコンバータ（図７参照）は、変換用ＩＣを付加して機能する。変換用ＩＣは、第１の半導体チップのＭＩＳトランジスタＱ１のゲート及び第２の半導体チップのＭＩＳトランジスタＱ２のゲートに接続されている。
第１の半導体チップ７１は、ＬＤ−ＭＩＳトランジスタ（図５参照）を備え、第１の半導体チップ７１の裏面に形成されたソースが銅もしくは銅合金などの導電体からなるリードフレーム７０に接合されている。第２の半導体チップ７２は、Ｄ−ＭＩＳトランジスタ（図６参照）を備え、第２の半導体チップ７２の裏面に形成されたドレインがリードフレーム７０に接合されている。すなわち、第１の半導体チップ７１と第２の半導体チップ７２とがリードフレーム７０を介して対向し配置されている。
また、リードフレーム７０の上面には変換用ＩＣチップ７８が第２の半導体チップ７２の横に接合されている。この場合、変換用ＩＣチップ７８は、裏面を絶縁してリードフレーム７０に搭載される。
リードフレーム７０の一端に形成されているリード端子７０ａは、ＤＣ−ＤＣコンバータの出力端子（図７のＶｏｕｔ）として用いられる。リードフレーム７０の他方の端に形成されているリード端子７３、７４は、リード端子７３が第１の半導体チップ７１のゲート又はドレインにボンディングワイヤ７５により接続されてゲート端子又はドレイン端子として用いられ、リード端子７４が第２の半導体チップ７２のゲート又はソースにボンディングワイヤ７５により接続されてゲート端子又はソース端子に用いられる。第１の半導体チップ７１のドレイン端子７３及び第２の半導体チップ７２のソース端子７４は、２つあるいはそれ以上配置してそれぞれのドレイン、ソースと２つあるいはそれ以上のボンディングワイヤで接続することもできる。複数のボンディングワイヤを１つのソース又はドレインに接続することにより過度の電流集中を防ぎ、さらに抵抗成分を低減できる。また、抵抗成分の削減と過度の電流集中を防ぐために、とくに、ソースもしくはドレインではボンディングワイヤを用いずにリボン状の金属板を用いることもできる。
この実施例に示す図１１では、上にＤ−ＭＩＳトランジスタ（第２の半導体チップ）、下にＬＤ−ＭＩＳトランジスタ（第１の半導体チップ）を用いているが、上下を逆にして、上にＬＤ−ＭＩＳトランジスタ（第１の半導体チップ）、下にＤ−ＭＩＳトランジスタ（第２の半導体チップ）を用いても良い。変換用ＩＣ７８は、この実施例のように、リードフレーム７０の上に形成されていても良いが、リードフレームの下に形成されていても良い。
ＭＩＳトランジスタＱ１のゲートは、変換用ＩＣ７８と接続される。ＭＩＳトランジスタＱ１は、スイッチング素子として機能する。ＭＩＳトランジスタＱ１のソースは、Ｎ型ＭＩＳトランジスタＱ２のドレインと接続される。ＭＩＳトランジスタＱ２のソースは、グランド（ＧＮＤ）と接続され、ゲートは、前記ＩＣ７８と接続されている（図７参照）。
リードフレーム７０のチップ搭載部分、半導体チップ７１、７２及びボンディングワイヤ７５は、エポキシ樹脂などを材料とする樹脂封止体７６により封止されている。
樹脂封止体の上面に又は下面には放熱板を設けるようにしても良い。また、放熱板を上下いずれかの半導体チップに直接貼付けて、その外側を樹脂封止体から露出させるようにしても良い。
図７は、この実施例のＤＣ−ＤＣコンバータの構成を示す回路図である。この図に示すように、ＭＩＳトランジスタＱ１（ＬＤ−ＭＩＳトランジスタ）のソースとＭＩＳトランジスタＱ２（Ｄ−ＭＩＳトランジスタ）のドレインとが接続されている。このため、図１１に示すように、リードフレーム７０を共通電位として、このリードフレーム７０の両面に半導体チップ７１のソース及び半導体チップ７２のドレインが接続されている。
この実施例では、半導体装置を構成するＤＣ−ＤＣコンバータのハイサイドのパワー素子であるＬＤ−ＭＩＳトランジスタのソース下のインダクタンスを低減することができ、パワー素子のスイッチング時のノイズを低減することができる（即ち、ＬＤ−ＭＩＳトランジスタＱ１のソースとＤ−ＭＩＳトランジスタＱ２のドレインとの間のノイズの原因となる配線インダクタンスが著しく減少する）。そのため、より高速のパワー素子をハイサイドに使用できるようになる。また、トランジスタ間の電流の流れがリードフレームに垂直になるので、従来のように半導体チップの水平方向に流れるよりは電流密度が変化することは少ない。また、放熱特性が著しく向上する。また、樹脂封止体にＩＣチップを封止することにより、半導体装置のパーツ数を減少させることができる。ＩＣチップ７８の位置が、図１１に示す位置に限られないことは勿論である。
次に、図１２を参照して実施例５を説明する。
図１２は、Ｄ−ＭＩＳトランジスタ及びＬＤ−ＭＩＳトランジスタを示す断面図である。前述した実施例では、図７に示すダイオードＤ１の配置について言及していないが、この実施例では第１及び第２の半導体チップのいずれかにこのダイオードＤ１が形成されていることに特徴がある。
図１２（ａ）は、同じ半導体基板にＬＤ−ＭＩＳトランジスタ及びダイオードＤ１が形成された場合である。符号は、図６と共通している。
ＬＤ−ＭＩＳトランジスタは、図７に示すように第１の半導体チップ３１に形成される。そして、この第１の半導体チップ３１の中にダイオードＤ１が作り込まれる。ダイオードＤ１には、例えば、ショットキーバリアダイオード（ＳＢＤ）が用いられる。
ダイオードが形成される領域（ダイオード）のｎ−ウエル（ｗｅｌｌ）層８１上に、バリアメタル８２を介してダイオードＤ１のアノード電極Ａが形成されている。このアノード電極（Ａ）８６と、酸化シリコン膜８３を介してダイオードＤ１のカソード（Ｃ）８４が設けられている。カソード８４は、ＭＩＳトランジスタ（ＬＤ−ＭＩＳ）のソース電極（Ｓ）１６と共通である。このカソード・ソース（Ｃ，Ｓ）８４は、接続層８５を介してカソード・ソース電極（Ｓ，Ｃ）１６と接続されている。
このように、ＤＣ−ＤＣコンバータを構成するダイオードＤ１は、第１の半導体チップに作り込まれる。
図１２（ｂ）のＤ−ＭＩＳトランジスタは、図７に示すように第２の半導体チップ３２に形成される。そして、この第２の半導体チップ３２の中にダイオードＤ１が作り込まれる。ダイオードＤ１には、例えば、ショットキーバリアダイオード（ＳＢＤ）が用いられる。
半導体基板１０表面に形成されたエピタキシャル層８の表面領域にｐ層９から離れてｐ層（不純物拡散領域）８７が形成されている。エピタキシャル層８とバリアメタル８２の接合領域がダイオードＤ１を構成し、そのカソードＣは、Ｄ−ＭＩＳトランジスタのドレイン（Ｄ）１９と共通になっている。
以上の様に、ダイオードＤ１が第１及び第２の半導体チップのいずれかに形成することにより、ダイオードＤ１を別個の半導体チップとする場合に比べ、半導体装置を構成する半導体チップの数をさらに減少させることができ、さらに、ＤＣ−ＤＣコンバータの変換効率を改善することができる。
この実施例のダイオードＤ１を第１もしくは第２の半導体チップに形成してＤＣ−ＤＣコンバータを構成することは、他の実施例の半導体チップにも当然適用することができる。
次に、本発明の実施例６について説明する。
本実施例に係る半導体装置は、例えば、同期整流型のＤＣ−ＤＣコンバータとして用いられる。ＤＣ−ＤＣコンバータは、入力電圧を希望値に変換して出力する。本実施例では、出力電圧を下げる降圧型について説明するが、本発明は昇圧型にも適用可能である。
図１３は、そのＤＣ−ＤＣコンバータの構成を例示する回路図である。
チャネル（電流通路）がＮ型の第１のＭＩＳトランジスタＱ１のドレインは、入力電圧の供給源Ｖｉｎに接続されている。第１のＭＩＳトランジスタＱ１のゲートは、制御ＩＣ７８と接続されている。第１のＭＩＳトランジスタＱ１は、制御ＩＣ７８からのゲート駆動信号を受け、スイッチング素子として機能する。第１のＭＩＳトランジスタＱ１のソースは、第２のＭＩＳトランジスタＱ２のドレインと接続されている。
チャネルがＮ型の第２のＭＩＳトランジスタＱ２のソースは、グランド（ＧＮＤ）に接続されている。第２のＭＩＳトランジスタＱ２のゲートは、制御ＩＣ７８と接続されている。第２のＭＩＳトランジスタＱ２は、制御ＩＣ７８からのゲート駆動信号を受け、スイッチング素子として機能する。第２のＭＩＳトランジスタＱ２のドレインは、第１のＭＩＳトランジスタＱ１のソースと接続されている。
第１のＭＩＳトランジスタＱ１のソースと、第２のＭＩＳトランジスタＱ２のドレインとの接続ノードＬｘは、ダイオードＤ１のカソードと接続され、ダイオードＤ１のアノードは、グランド（ＧＮＤ）と接続されている。ダイオードＤ１は、例えば、ショットキーバリアダイオードである。
また、上記接続ノードＬｘは、インダクタＬを介して、出力端子Ｖｏｕｔに接続されている。出力端子Ｖｏｕｔとグランドとの間には、キャパシタＣと抵抗Ｒが並列接続されている。
なお、Ｌｈｄ、Ｌｈｓ、Ｌｌｄ、Ｌｌｓ、Ｌｈｇ、Ｌｌｇは、寄生インダクタンスを表す。
第１のＭＩＳトランジスタＱ１は、ＤＣ−ＤＣコンバータにおけるハイサイド（高電圧側）のパワー素子として第１の半導体チップに形成され、第２のＭＩＳトランジスタＱ２は、ＤＣ−ＤＣコンバータにおけるローサイド（低電圧側）のパワー素子として第２の半導体チップに形成されている。この半導体チップ内のＭＩＳトランジスタの構造は、前述の実施例と同様であり、第１のＭＩＳトランジスタＱ１は、図５に例示されるＬＤ−ＭＩＳトランジスタであり、第２のＭＩＳトランジスタＱ２は、図６に例示されるＤ−ＭＩＳトランジスタである。
上記第１の半導体チップ及び第２の半導体チップを含む実施例６に係る半導体装置が、図１４〜１７に表される。
図１４は、プリント配線板６５に実装された状態の本実施例に係る半導体装置９０の要部断面構造を模式的に例示する断面図である。
図１５は、図１４に表される半導体装置９０において放熱板１０６を外した状態の上面図である。
図１６は、同半導体装置９０の下面図である。
図１７は、同半導体装置９０の内部構成を表す平面図である。
第１の半導体チップ９１は第１のＭＩＳトランジスタＱ１を有する。第１の半導体チップ９１は、その第１の面（図１４において下面）を、リードフレーム９３のアイランド部９３ｂの一方の面（図１４において上面）に対向させて実装されている。リードフレーム９３は、例えば銅もしくは銅合金などの導電体からなる。
第１の半導体チップ９１の第１の面には、第１のＭＩＳトランジスタＱ１のソース電極が露出して形成され、このソース電極は、リードフレーム９３のアイランド部９３ｂの一方の面に、例えばはんだを介して接合している。なお、はんだ以外の導電性接合材、もしくは超音波の印加による接合面どうしの振動摩擦を利用した超音波接合法により、第１のＭＩＳトランジスタＱ１のソース電極と、リードフレーム９３とを接合してもよい。いずれにしても、第１のＭＩＳトランジスタＱ１のソース電極と、リードフレーム９３とが低抵抗で接合されればよい。
第２の半導体チップ９２は第２のＭＩＳトランジスタＱ２を有する。第２の半導体チップ９２は、その第１の面（図１４において上面）を、リードフレーム９３のアイランド部９３ｂの他方の面（図１４において下面）に対向させて実装されている。
第２の半導体チップ９２の第１の面には、第２のＭＩＳトランジスタＱ２のドレイン電極が露出して形成され、このドレイン電極は、リードフレーム９３のアイランド部９３ｂの他方の面に、例えばはんだを介して接合している。なお、はんだ以外の導電性接合材、もしくは超音波の印加による接合面どうしの振動摩擦を利用した超音波接合法により、第２のＭＩＳトランジスタＱ２のドレイン電極と、リードフレーム９３とを接合してもよい。いずれにしても、第２のＭＩＳトランジスタＱ２のドレイン電極と、リードフレーム９３とが低抵抗で接合されればよい。
上述のように、第１の半導体チップ９１及び第２の半導体チップ９２は、導電性を有するリードフレーム９３のアイランド部９３ｂの表裏両面にそれぞれ実装され、リードフレーム９３を共通電位として、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極とが電気的に接続されている。
リードフレーム９３の電位は、図１３に表される回路において、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極との接続ノードＬｘの電位に対応する。リードフレーム９３の端部９３ａは、半導体装置９０の出力端子として機能し、プリント配線板６５に形成された図示しない配線パターンに接続されている。
第１の半導体チップ９１の第２の面（図１４において上面）には、第１のＭＩＳトランジスタＱ１のドレイン電極が露出して形成されている。第１の半導体チップ９１の第２の面に対向して第１のリード９５が例えば超音波接合され、第１のＭＩＳトランジスタＱ１のドレイン電極と第１のリード９５とが電気的に接続されている。第１のリード９５は、例えば、銅もしくは銅合金などの導電体からなる。なお、第１のＭＩＳトランジスタＱ１のドレイン電極と第１のリード９５との接合は、超音波接合に限らず、はんだ等の導電性接合材を介して行ってもよい。
第１のリード９５の端部９５ａは、プリント配線板６５に形成された図示しない配線パターンを介して、図１３に表される入力電圧供給源Ｖｉｎに接続されている。
半導体装置９０の裏面には第４のリード９８が設けられ、この第４のリード９８は、ボンディングワイヤ９４により、第１のＭＩＳトランジスタＱ１のゲート電極と接続されている。第４のリード９８は、例えば、銅もしくは銅合金などの導電体からなる。ボンディングワイヤ９４は、例えば、金線からなる。図１７に表されるように、第４のリード９８は、リードフレーム９３、第１の半導体チップ９１及び第２の半導体チップ９２に重ならないように設けられている。
第１の半導体チップ９１の第２の面において、第１のリード９５が接合していない部分には、第１のＭＩＳトランジスタのゲート電極のパッド部が形成され、このパッド部にボンディングワイヤ９４の一端がボンディングされ、ボンディングワイヤ９４の他端は、第４のリード９８の内面にボンディングされている。第４のリード９８は、プリント配線板６５に形成された図示しない配線パターンを介して、図１３に表される制御ＩＣ７８に接続されている。
第２の半導体チップ９２の第２の面（図１４において下面）には、第２のＭＩＳトランジスタＱ２のソース電極が露出して形成されている。第２の半導体チップ９２の第２の面に対向して第２のリード９６が例えば超音波接合され、第２のＭＩＳトランジスタＱ２のソース電極と第２のリード９６とが電気的に接続されている。第２のリード９６は、例えば、銅もしくは銅合金などの導電体からなる。なお、第２のＭＩＳトランジスタＱ２のソース電極と第２のリード９６との接合は、超音波接合に限らず、はんだ等の導電性接合材を介して行ってもよい。第２のリード９６は、プリント配線板６５に形成された図示しない配線パターンを介して、グランドに接続されている。
また、第２の半導体チップ９２の第２の面には、第２のＭＩＳトランジスタＱ２のゲート電極も露出して形成されている。第２の半導体チップ９２の第２の面に対向して第３のリード９７が例えば超音波接合され、第２のＭＩＳトランジスタＱ２のゲート電極と第３のリード９７とが電気的に接続されている。第３のリード９７は、例えば、銅もしくは銅合金などの導電体からなる。なお、第２のＭＩＳトランジスタＱ２のゲート電極と第３のリード９７との接合は、超音波接合に限らず、はんだ等の導電性接合材を介して行ってもよい。第３のリード９７は、プリント配線板６５に形成された図示しない配線パターンを介して、図１３に表される制御ＩＣ７８に接続されている。
リードフレーム９３のアイランド部９３ｂ、第１の半導体チップ９１、第２の半導体チップ９２及びボンディングワイヤ９４は、例えばエポキシ樹脂などの樹脂封止体９９により封止されている。
半導体装置９０の裏面側に設けられた、第２のリード９６、第３のリード９７及び第４のリード９８の各裏面（外面）は、図１６に表されるように、樹脂封止体９９から露出している。この露出面を介して、第２のリード９６、第３のリード９７及び第４のリード９８がプリント配線板６５と接続される。
同様に、第１のリード９５の端部９５ａ及びリードフレーム９３の端部９３ａの各裏面も、樹脂封止体９９から露出しており、この露出面を介して、第１のリード９５及びリードフレーム９３がプリント配線板６５と接続される。
また、図１５に表されるように、第１のリード９５の外面（上面）も、樹脂封止体９９から露出しており、この露出面には、図１４に表される放熱板１０６が、例えば、はんだや、熱伝導性に優れた接着剤等を介して接合されている。放熱板１０６は、例えばアルミニウムなどの熱伝導性に優れた材料からなる。
以上説明したように、本実施例によれば、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極とを、導電性のリードフレーム９３の表裏両面にそれぞれ接合させることで、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極とを電気的に接続している。これにより、ボンディングワイヤによる接続に比べて、第１のＭＩＳトランジスタＱ１と第２のＭＩＳトランジスタＱ２との間の配線長を短くでき、かつ低抵抗にでき、その配線における寄生インダクタンス及びこの寄生インダクタンスによるインピーダンスを低減することができる。これにより、ＤＣーＤＣコンバータの変換効率を向上させることができ、また高周波動作時のＥＭＩ（Electromagnetic Interference）ノイズを低減できる。本実施例によれば、主電流経路における全寄生インダクタンスを低減することができるが、特に、寄生インダクタンスＬｈｓの低減により、ＤＣーＤＣコンバータの変換効率を向上できる。
図２７は、図１３に表されるＤＣ−ＤＣコンバータにおける、各寄生インダクタンスＬｈｄ、Ｌｈｓ、Ｌｌｄ、Ｌｌｓ、Ｌｈｇ、Ｌｌｇの変換効率依存のシミュレーション結果を表す。
シミュレーションの条件は、以下のように設定した。
入力電圧：１２［Ｖ］
出力電圧：１．３６［Ｖ］
出力電流：２０［Ａ］
周波数：１［ＭＨｚ］
図２７より、寄生インダクタンスＬｈｓの低減が、変換効率の向上に非常に有効である。
図２８は、第１のＭＩＳトランジスタＱ１のゲート−ノードＬｘ間電圧（driver output）（Ｖｇ−Ｌｘ）、ゲート−ソース間電圧（actual g−s voltage）（Ｖｇｓ）、寄生インダクタンスＬｈｓにおける電圧降下（ＶＬｈｓ）、の各波形（時間変化）を表す。
寄生インダクタンスＬｈｓにおける電圧降下により、ゲート−ソース間電圧（actual g−s voltage）が減少する。したがって、本実施例では、寄生インダクタンスＬｈｓを低減できるので、第１のＭＩＳトランジスタＱ１のゲート−ソース間電圧Ｖｇｓが、寄生インダクタンスＬｈｓによる電圧降下なく適正に印加され、ターンオン期間中のドレイン−ソース間電圧（Ｖｄｓ）を低減でき、その結果、ターンオン損失を低減できる。
図２９（ａ）は、Ｌｈｓ＝０．４４［ｎＨ］に設定して、第１のＭＩＳトランジスタ（high side MOS）Ｑ１をスイッチング動作させたときの、消費電力（Power Consumption）、ゲート−ソース間電圧（Ｖｇｓ）、ドレイン−ソース間電圧（Ｖｄｓ）、ドレイン電流（Ｉｄ）、の各波形（時間変化）を表す。
図２９（ｂ）は、Ｌｈｓ＝１．２４［ｎＨ］に設定して、第１のＭＩＳトランジスタＱ１をスイッチング動作させたときの、消費電力（Power Consumption）、ゲート−ソース間電圧（Ｖｇｓ）、ドレイン−ソース間電圧（Ｖｄｓ）、ドレイン電流（Ｉｄ）、の各波形（時間変化）を表す。
Ｌｈｓ＝０．４４［ｎＨ］の場合、Ｌｈｓ＝１．２４［ｎＨ］の場合に比較して、図２８で説明する現象によってターンオン期間中の消費電力を低減できる。
図３０は、図２７と同様に、各寄生インダクタンスＬｈｄ、Ｌｈｓ、Ｌｌｄ、Ｌｌｓ、Ｌｈｇ、Ｌｌｇの変換効率依存のシミュレーション結果を表す。
シミュレーションの条件は、以下のように設定した。
入力電圧：１２［Ｖ］
出力電圧：１．３６［Ｖ］
出力電流：２０［Ａ］
周波数：１［ＭＨｚ］
図３１（ａ）は、Ｌｌｓ＝１．４［ｎＨ］に設定して、第１のＭＩＳトランジスタＱ１をスイッチング動作させたときの、消費電力（Power Consumption）、ゲート−ソース間電圧（Ｖｇｓ）、ドレイン−ソース間電圧（Ｖｄｓ）、ドレイン電流（Ｉｄ）、の各波形（時間変化）を表す。
図３１（ｂ）は、Ｌｌｓ＝５．６［ｎＨ］に設定して、第１のＭＩＳトランジスタＱ１をスイッチング動作させたときの、消費電力（Power Consumption）、ゲート−ソース間電圧（Ｖｇｓ）、ドレイン−ソース間電圧（Ｖｄｓ）、ドレイン電流（Ｉｄ）、の各波形（時間変化）を表す。
Ｌｌｓ＝５．６［ｎＨ］の場合、第２のＭＩＳトランジスタ（low side MOS）Ｑ２の寄生インダクタンスにより、ドレイン−ソース間電圧（Ｖｄｓ）に大きなサージ電圧が発生し、ノイズの増大を招き、また消費電力も大きい。
また、第１のＭＩＳトランジスタＱ１のドレイン電極、第２のＭＩＳトランジスタＱ２のソース電極及びゲート電極は、ボンディングワイヤではなく、それぞれ板状の第１のリード９５、第２のリード９６、第３のリード９７を介して、外部に導出されてプリント配線板６５に接続されているため、オン抵抗を小さくできる。
また、ワイヤボンディング接続をあまり行わないことで、半導体装置９０の薄型化・小型化を図れ、例えば、携帯電話やノートパソコンに搭載する場合の高密度実装に対応可能となる。
また、第１の半導体チップ９１の動作で生ずる熱は、第１のリード９５及び放熱板１０６を介して半導体装置９０外に放熱されるので、放熱性に優れ、第１の半導体チップ９１の信頼性を高めることができる。さらに、放熱板１０６の上に、フィン付きヒートシンクを接合させれば、より放熱性を高めることができる。なお、樹脂封止体９９から露出される部分は、第１のリード９５上面の全面に限らず、一部でもよいが、露出面が大きいほど放熱性はよくなる。第２の半導体チップ９２の熱は、第２のリード９６、第３のリード９７、リードフレーム９３などを介して、プリント配線板６５上の配線パターンを利用して放熱される。
また、第２の半導体チップ９２には、第２のＭＩＳトランジスタＱ２の他に、図１３に表されるダイオードＤ１も形成されている。具体的なチップの構造は、図１２を参照して前述した実施例５と同様である。第２のＭＩＳトランジスタＱ２とダイオードＤ１とを、同一チップに形成することで、第２のＭＩＳトランジスタＱ２とダイオードＤ１との配線間の寄生成分についても低減できる。
なお、昇圧型のＤＣ−ＤＣコンバータの場合には、ダイオードＤ１を、第１のＭＩＳトランジスタＱ１と共に、第１の半導体チップ９１に形成してもよい。
第１〜４のリード９５〜９８、リードフレーム９３の端部９３ａは、それぞれ任意の方向に導出することが可能であり、様々な回路レイアウトに柔軟に対応できる。
図１８は、本発明の実施例７に係る半導体装置の内部構成を表す平面図である。
この例では、リードフレーム９３の端部９３ａ、第３及び第４のリード９７、９８の導出方向は、図１７に表される実施例６と同じであるが、第１のリード９５の端部９５ａは、第３及び第４のリード９７、９８の導出方向の反対方向に導出し、第２のリード９６は、リードフレーム９３の端部９３ａの導出方向の反対方向に導出している。
図１９は、本発明の実施例８に係る半導体装置の内部構成を表す平面図である。
この例では、第１のリード９５の端部９５ａの導出方向と、リードフレーム９３の端部９３ａの導出方向とを、図１７に表される実施例６と逆方向にしている。
図２０は、本発明の実施例９に係る半導体装置の内部構成を表す平面図である。
この例では、第２のリード９６の導出方向と、リードフレーム９３の端部９３ａの導出方向とを、図１８に表される実施例７と逆方向にしている。
図２１は、本発明の実施例１０に係る半導体装置の下面（裏面）を模式的に表す平面図である。
この例では、半導体装置の裏面に形成された第２〜４のリード１３３、１３５、１３４を半導体装置の端縁部にまで延在させて形成していない。第２〜４のリード１３３、１３５、１３４は、樹脂封止体９９から露出さえしていれば、外部回路との接続を行える。
ただし、第２〜４のリードを、端縁部まで延ばす、もしくは図１６に表される前述の実施例６のように、端縁部より少しはみ出して形成した場合には、例えばはんだなどの接合材の状態を確認しやすくなり、接合不良の発見が容易になる。
図２２は、本発明の実施例１１に係る半導体装置の内部構成を表す平面図である。
この例では、第１のリード１７１、第２のリード１７２、第３のリード１７４、第４のリード１７５、リードフレーム１７３の各端部を、複数に分割している。
次に、本発明の実施例１２について説明する。
本実施例に係る半導体装置も、例えば、図１３に表されるＤＣ−ＤＣコンバータとして用いられる。
図２３は、本実施例に係る半導体装置１１０の要部断面構造を模式的に例示する断面図である。
図２４は、同半導体装置１１０の内部構成を表す平面図である。
第１の半導体チップ１１１は第１のＭＩＳトランジスタＱ１を有する。第１の半導体チップ１１１は、その第１の面（図２３において下面）を、リードフレーム１１３のアイランド部１１３ｂの一方の面（図２３において上面）に対向させて実装されている。リードフレーム１１３は、例えば銅もしくは銅合金などの導電体からなる。
第１の半導体チップ１１１の第１の面には、第１のＭＩＳトランジスタＱ１のソース電極が露出して形成され、このソース電極は、リードフレーム１１３のアイランド部１１３ｂの一方の面に、例えばはんだを介して接合している。なお、はんだ以外の導電性接合材、もしくは超音波の印加による接合面どうしの振動摩擦を利用した超音波接合法により、第１のＭＩＳトランジスタＱ１のソース電極と、リードフレーム１１３とを接合してもよい。
第２の半導体チップ１１２は第２のＭＩＳトランジスタＱ２を有する。第２の半導体チップ１１２は、その第１の面（図２３において上面）を、リードフレーム１１３のアイランド部１１３ｂの他方の面（図２３において下面）に対向させて実装されている。
第２の半導体チップ１１２の第１の面には、第２のＭＩＳトランジスタＱ２のドレイン電極が露出して形成され、このドレイン電極は、リードフレーム１１３のアイランド部１１３ｂの他方の面に、例えばはんだを介して接合している。なお、はんだ以外の導電性接合材、もしくは超音波の印加による接合面どうしの振動摩擦を利用した超音波接合法により、第２のＭＩＳトランジスタＱ２のドレイン電極と、リードフレーム１１３とを接合してもよい。
上述のように、第１の半導体チップ１１１及び第２の半導体チップ１１２は、導電性を有するリードフレーム１１３のアイランド部１１３ｂの表裏両面にそれぞれ実装され、リードフレーム１１３を共通電位として、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極とが電気的に接続されている。
リードフレーム１１３の電位は、図１３に表される回路において、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極との接続ノードＬｘの電位に対応する。リードフレーム１１３の端部１１３ａは、半導体装置１１０の出力端子として機能し、プリント配線板などの外部回路に接続される。
第１の半導体チップ１１１の第２の面（図２３において上面）には、第１のＭＩＳトランジスタＱ１のドレイン電極が露出して形成されている。第１の半導体チップ１１１の第２の面に対向して第１のリード１１４が例えば超音波接合され、第１のＭＩＳトランジスタＱ１のドレイン電極と第１のリード１１４とが電気的に接続されている。第１のリード１１４は、例えば、銅もしくは銅合金などの導電体からなる。なお、第１のＭＩＳトランジスタＱ１のドレイン電極と第１のリード１１４との接合は、超音波接合に限らず、はんだ等の導電性接合材を介して行ってもよい。
第１のリード１１４の端部は、プリント配線板などを介して、図１３に表される入力電圧供給源Ｖｉｎに接続されている。
第２の半導体チップ１１２の第２の面（図２３において下面）には、第２のＭＩＳトランジスタＱ２のソース電極が露出して形成されている。第２の半導体チップ１１２の第２の面に対向して第２のリード１１５が例えば超音波接合され、第２のＭＩＳトランジスタＱ２のソース電極と第２のリード１１５とが電気的に接続されている。第２のリード１１５は、例えば、銅もしくは銅合金などの導電体からなる。なお、第２のＭＩＳトランジスタＱ２のソース電極と第２のリード１１５との接合は、超音波接合に限らず、はんだ等の導電性接合材を介して行ってもよい。第２のリード１１５は、プリント配線板などを介してグランドに接続される。
第２のリード１１５の内面（上面）において、第２の半導体チップ１１２が接合していない部分には、制御ＩＣ７８が実装されている。制御ＩＣ７８は、導電性ペーストや樹脂接着剤を用いた公知のダイボンディング法により、第２のリード１１５上に実装される。制御ＩＣ７８は、第１のＭＩＳトランジスタＱ１及び第２のＭＩＳトランジスタＱ２のスイッチング動作を制御する。
第２の半導体チップ１１２の第２の面には、第２のＭＩＳトランジスタＱ２のゲート電極も露出して形成されている。第２の半導体チップ１１２の第２の面に対向して第３のリード１１６が例えば超音波接合され、第２のＭＩＳトランジスタＱ２のゲート電極と第３のリード１１６とが電気的に接続されている。第３のリード１１６は、例えば、銅もしくは銅合金などの導電体からなる。なお、第２のＭＩＳトランジスタＱ２のゲート電極と第３のリード１１６との接合は、超音波接合に限らず、はんだ等の導電性接合材を介して行ってもよい。
半導体装置１１０の裏面には第４のリード１１８（図２４参照）が設けられ、この第４のリード１１８は、ボンディングワイヤ１３０により、制御ＩＣ７８の上面（実装面の反対側の面）に形成されたパッドと接続されている。また、第１の半導体チップ１１１に形成された第１のＭＩＳトランジスタＱ１のゲート電極は、第１の半導体チップ１１１の上面にパッドとして導出され、このパッドは、ボンディングワイヤ１２７により、制御ＩＣ７８上面に形成されたパッドと接続されている。したがって、第１のＭＩＳトランジスタＱ１のゲート電極は、ボンディングワイヤ１２７を介して制御ＩＣ７８と接続され、さらに制御ＩＣ７８及びボンディングワイヤ１３０を介して、第４のリード１１８と接続されている。
また、第３のリード１１６の内面（上面）には、ボンディングワイヤ１２９の一端がボンディングされ、このボンディングワイヤ１２９の他端は、制御ＩＣ７８上面に形成されたパッドにボンディングされている。これにより、第２の半導体チップ１１２に形成された第２のＭＩＳトランジスタＱ２のゲート電極は、制御ＩＣ７８と接続されている。
また、制御ＩＣ７８は、ボンディングワイヤ１３１を介して、リードフレーム１１３と接続されている。さらに、半導体装置１１０の裏面には複数のリード１１７が設けられ、各リード１１７は、ボンディングワイヤ１２８により、制御ＩＣ７８の上面に形成されたパッドと接続されている。
リードフレーム１１３のアイランド部１１３ｂ、第１の半導体チップ１１１、第２の半導体チップ１１２、制御ＩＣ７８及び各ボンディングワイヤは、例えばエポキシ樹脂などの樹脂封止体１０９により封止されている。
半導体装置１１０の裏面に設けられた、第２のリード１１５、第３のリード１１６、第４のリード１１８、リード１１７の各裏面（外面）は、樹脂封止体１０９から露出し、この露出面を介して、外部の回路と接続可能となっている。
同様に、第１のリード１１４の端部及びリードフレーム１１３の端部１１３ａの各裏面も、樹脂封止体１０９から露出しており、この露出面を介して、外部の回路と接続可能となっている。
第１のリード１１４の外面（上面）は、樹脂封止体１０９から露出しており、この露出面には、図示しない放熱板が、例えば、はんだや、熱伝導性に優れた接着剤等を介して接合される。放熱板は、例えばアルミニウムなどの熱伝導性に優れた材料からなる。
以上説明したように、本実施例においても、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極とを、導電性のリードフレーム１１３の表裏両面にそれぞれ接合させることで、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極とを電気的に接続している。これにより、ボンディングワイヤによる接続に比べて、第１のＭＩＳトランジスタＱ１と第２のＭＩＳトランジスタＱ２との間の配線長を短くでき、かつ低抵抗にでき、その配線における寄生インダクタンス及びこの寄生インダクタンスによるインピーダンスを低減することができる。これにより、ＤＣーＤＣコンバータの変換効率を向上させることができ、また高周波動作時のＥＭＩノイズを低減できる。本実施例によれば、主電流経路における全寄生インダクタンスを低減することができるが、特に、寄生インダクタンスＬｈｓの低減により、ＤＣーＤＣコンバータの変換効率を向上できる。
また、本実施例では、第１の半導体チップ１１１と第２の半導体チップ１１２に加えて、制御ＩＣ７８も同じパッケージ内に収めてモジュール化しているため、高密度実装に有利となる。その制御ＩＣ７８の実装用の支持体としては、第２のＭＩＳトランジスタＱ２のソース電極導出用の第２のリード１１５を兼用させているため、部品点数を減らして、小型化及び低コスト化を図れる。
また、ＤＣ−ＤＣコンバータにおいては、第１のＭＩＳトランジスタＱ１及び第２のＭＩＳトランジスタＱの高周波スイッチングノイズに伴うノイズが懸念されるが、制御ＩＣ７８が実装される第２のリード１１５はグランドに接続されるため、制御ＩＣ７８へのノイズの影響を抑制することができる。
また、第２の半導体チップ１１２には、第２のＭＩＳトランジスタＱ２の他に、図１３に表されるダイオードＤ１も形成されている。具体的なチップの構造は、図１２を参照して前述した実施例５と同様である。第２のＭＩＳトランジスタＱ２とダイオードＤ１とを、同一チップに形成することで、第２のＭＩＳトランジスタＱ２とダイオードＤ１との配線間の寄生成分についても低減できる。
なお、昇圧型のＤＣ−ＤＣコンバータの場合には、ダイオードＤ１を、第１のＭＩＳトランジスタＱ１と共に、第１の半導体チップ１１１に形成してもよい。
次に、本発明の実施例１３について説明する。
本実施例に係る半導体装置も、例えば、図１３に表されるＤＣ−ＤＣコンバータとして用いられる。
図２５は、本実施例に係る半導体装置１４０の要部断面構造を模式的に例示する断面図である。
図２６は、同半導体装置１４０の内部構成を表す平面図である。
第１の半導体チップ１４１は第１のＭＩＳトランジスタＱ１を有する。第１の半導体チップ１４１は、その第１の面（図２５において下面）を、第１のリードフレーム１４３のアイランド部１４３ｂの一方の面（図２５において上面）に対向させて実装されている。第１のリードフレーム１４３は、例えば銅もしくは銅合金などの導電体からなる。
第１の半導体チップ１４１の第１の面には、第１のＭＩＳトランジスタＱ１のソース電極が露出して形成され、このソース電極は、第１のリードフレーム１４３のアイランド部１４３ｂの一方の面に、例えばはんだを介して接合している。なお、はんだ以外の導電性接合材、もしくは超音波の印加による接合面どうしの振動摩擦を利用した超音波接合法により、第１のＭＩＳトランジスタＱ１のソース電極と、第１のリードフレーム１４３とを接合してもよい。
第２の半導体チップ１４２は第２のＭＩＳトランジスタＱ２を有する。第２の半導体チップ１４２は、その第１の面（図２５において上面）を、第１のリードフレーム１４３のアイランド部１４３ｂの他方の面（図２５において下面）に対向させて実装されている。
第２の半導体チップ１４２の第１の面には、第２のＭＩＳトランジスタＱ２のドレイン電極が露出して形成され、このドレイン電極は、第１のリードフレーム１４３のアイランド部１４３ｂの他方の面に、例えばはんだを介して接合している。なお、はんだ以外の導電性接合材、もしくは超音波の印加による接合面どうしの振動摩擦を利用した超音波接合法により、第２のＭＩＳトランジスタＱ２のドレイン電極と、第１のリードフレーム１４３とを接合してもよい。
上述のように、第１の半導体チップ１４１及び第２の半導体チップ１４２は、導電性を有する第１のリードフレーム１４３のアイランド部１４３ｂの表裏両面にそれぞれ実装され、第１のリードフレーム１４３を共通電位として、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極とが電気的に接続されている。
第１のリードフレーム１４３の電位は、図１３に表される回路において、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極との接続ノードＬｘの電位に対応する。第１のリードフレーム１４３の端部１４３ａは、半導体装置１４０の出力端子として機能し、プリント配線板などの外部回路に接続される。
第１の半導体チップ１４１の第２の面（図２５において上面）には、第１のＭＩＳトランジスタＱ１のドレイン電極が露出して形成されている。第１の半導体チップ１４１の第２の面に対向して第１のリード１４４が例えば超音波接合され、第１のＭＩＳトランジスタＱ１のドレイン電極と第１のリード１４４とが電気的に接続されている。第１のリード１４４は、例えば、銅もしくは銅合金などの導電体からなる。なお、第１のＭＩＳトランジスタＱ１のドレイン電極と第１のリード１４４との接合は、超音波接合に限らず、はんだ等の導電性接合材を介して行ってもよい。
第１のリード１４４の端部は、プリント配線板などを介して、図１３に表される入力電圧供給源Ｖｉｎに接続されている。
本実施例では、制御ＩＣ７８の実装用に第２のリードフレーム１４７が設けられている。第２のリードフレーム１４７のアイランド部１４７ｂは、第１のリードフレーム１４３のアイランド部１４３ｂにおける第１の半導体チップ１４１が実装された面側に配置されている。第２のリードフレーム１４７のアイランド部１４７ｂは、第１のリードフレーム１４３のアイランド部１４３ｂから離間している。
第２のリードフレーム１４７のアイランド部１４７ｂ上に、導電性ペーストや樹脂接着剤を用いた公知のダイボンディング法により、制御ＩＣ７８が実装されている。制御ＩＣ７８は、第１のＭＩＳトランジスタＱ１及び第２のＭＩＳトランジスタＱ２のスイッチング動作を制御する。
第２の半導体チップ１４２の第２の面（図２５において下面）には、第２のＭＩＳトランジスタＱ２のソース電極が露出して形成されている。第２の半導体チップ１４２の第２の面に対向して第２のリード１４５が例えば超音波接合され、第２のＭＩＳトランジスタＱ２のソース電極と第２のリード１４５とが電気的に接続されている。第２のリード１４５は、例えば、銅もしくは銅合金などの導電体からなる。なお、第２のＭＩＳトランジスタＱ２のソース電極と第２のリード１４５との接合は、超音波接合に限らず、はんだ等の導電性接合材を介して行ってもよい。第２のリード１４５は、プリント配線板などを介してグランドに接続される。
第２の半導体チップ１４２の第２の面には、第２のＭＩＳトランジスタＱ２のゲート電極も露出して形成されている。第２の半導体チップ１４２の第２の面に対向して第３のリード１４６が例えば超音波接合され、第２のＭＩＳトランジスタＱ２のゲート電極と第３のリード１４６とが電気的に接続されている。第３のリード１４６は、例えば、銅もしくは銅合金などの導電体からなる。なお、第２のＭＩＳトランジスタＱ２のゲート電極と第３のリード１４６との接合は、超音波接合に限らず、はんだ等の導電性接合材を介して行ってもよい。
半導体装置１４０の裏面には第４のリード１６４（図２６参照）が設けられ、この第４のリード１６４は、ボンディングワイヤ１６６により、制御ＩＣ７８の上面（実装面の反対側の面）に形成されたパッドと接続されている。また、第１の半導体チップ１４１に形成された第１のＭＩＳトランジスタＱ１のゲート電極は、第１の半導体チップ１４１の上面にパッドとして導出され、このパッドは、ボンディングワイヤ１６１により、制御ＩＣ７８上面に形成されたパッドと接続されている。したがって、第１のＭＩＳトランジスタＱ１のゲート電極は、ボンディングワイヤ１６１を介して制御ＩＣ７８と接続され、さらに制御ＩＣ７８及びボンディングワイヤ１６６を介して、第４のリード１６４と接続されている。
また、第３のリード１４６の内面（上面）には、ボンディングワイヤ１６２の一端がボンディングされ、このボンディングワイヤ１６２の他端は、制御ＩＣ７８上面に形成されたパッドにボンディングされている。これにより、第２の半導体チップ１４２に形成された第２のＭＩＳトランジスタＱ２のゲート電極は、制御ＩＣ７８と接続されている。
また、半導体装置１４０の裏面には複数のリード１６５が設けられ、各リード１６５は、ボンディングワイヤ１６３により、制御ＩＣ７８の上面に形成されたパッドと接続されている。
リードフレーム１４３のアイランド部１４３ｂ、第１の半導体チップ１４１、第２の半導体チップ１４２、制御ＩＣ７８及び各ボンディングワイヤは、例えばエポキシ樹脂などの樹脂封止体１４９により封止されている。
半導体装置１４０の裏面に設けられた、第２のリード１４５、第３のリード１４６、第４のリード１６４、リード１６５、第２のリードフレーム１４７の端部１４７ａの各裏面（外面）は、樹脂封止体１４９から露出し、この露出面を介して、外部の回路と接続可能となっている。
同様に、第１のリード１４４の端部及び第１のリードフレーム１４３の端部１４３ａの裏面も、樹脂封止体１４９から露出しており、この露出面を介して、外部の回路と接続可能となっている。
第１のリード１４４の上面は、樹脂封止体１４９に覆われずにから露出され、この露出面には、図２５に表される放熱板１６０が、例えば、はんだや、熱伝導性に優れた接着剤等を介して接合される。放熱板１６０は、例えばアルミニウムなどの熱伝導性に優れた材料からなる。放熱板１６０の上面は、樹脂封止体１４９から露出している。なお、放熱板１６０の上面に、フィン付きヒートシンクを接合させてもよい。
以上説明したように、本実施例においても、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極とを、導電性の第１のリードフレーム１４３の表裏両面にそれぞれ接合させることで、第１のＭＩＳトランジスタＱ１のソース電極と、第２のＭＩＳトランジスタＱ２のドレイン電極とを電気的に接続している。これにより、ボンディングワイヤによる接続に比べて、第１のＭＩＳトランジスタＱ１と第２のＭＩＳトランジスタＱ２との間の配線長を短くでき、かつ低抵抗にでき、その配線における寄生インダクタンス及びこの寄生インダクタンスによるインピーダンスを低減することができる。これにより、ＤＣーＤＣコンバータの変換効率を向上させることができ、また高周波動作時のＥＭＩノイズを低減できる。本実施例によれば、主電流経路における全寄生インダクタンスを低減することができるが、特に、寄生インダクタンスＬｈｓの低減により、ＤＣーＤＣコンバータの変換効率を向上できる。
また、第１の半導体チップ１４１と第２の半導体チップ１４２に加えて、制御ＩＣ７８も同じパッケージ内に収めてモジュール化しているため、高密度実装に有利となる。第２のリード１４５に、制御ＩＣ７８実装のためのスペースを確保できない場合にも、本実施例の構造によれば、第１の半導体チップ１４１、第２の半導体チップ１４２及び制御ＩＣ７８のマルチチップモジュール化を行える。
制御ＩＣ７８へのノイズの影響を抑制する観点から、第２のリードフレーム１４７の端部１４７ａは、グランドに接続されることが望ましい。
また、ＤＣ−ＤＣコンバータにおいては、第１のＭＩＳトランジスタＱ１及び第２のＭＩＳトランジスタＱの高周波スイッチングノイズに伴うノイズが懸念されるが、制御ＩＣ７８が実装される第２のリードフレーム１４７はグランドに接続されるため、制御ＩＣ７８へのノイズの影響を抑制することができる。
また、第２の半導体チップ１４２には、第２のＭＩＳトランジスタＱ２の他に、図１３に表されるダイオードＤ１も形成されている。具体的なチップの構造は、図１２を参照して前述した実施例５と同様である。第２のＭＩＳトランジスタＱ２とダイオードＤ１とを、同一チップに形成することで、第２のＭＩＳトランジスタＱ２とダイオードＤ１との配線間の寄生成分についても低減できる。
なお、昇圧型のＤＣ−ＤＣコンバータの場合には、ダイオードＤ１を、第１のＭＩＳトランジスタＱ１と共に、第１の半導体チップ１４１に形成してもよい。
本発明の一実施例である実施例１の第１の半導体チップのソースと、第２の半導体チップのドレインとを対向して接合した半導体装置の断面図。 図１の半導体装置の外観を示す斜視図。 図１の半導体装置の樹脂封止体内部の上面を示す平面図。 図１の半導体装置の樹脂封止体内部の下面を示す平面図。 図１の半導体装置に用いる第１の半導体チップに形成されたＬＤ−ＭＩＳトランジスタの断面図。 図１の半導体装置に用いる第２の半導体チップに形成されたＤ−ＭＩＳトランジスタの断面図。 本発明を説明する半導体装置であるＤＣ−ＤＣコンバータの回路図。 本発明の一実施例である実施例２の第１の半導体チップのソースと、第２の半導体チップのドレインとを対向して接合した半導体装置の断面図。 本発明の一実施例である実施例３の第１の半導体チップのドレインソースと、第２の半導体チップのドレインとを対向して接合した半導体装置の断面図。 本発明の一実施例である実施例３の第１の半導体チップのドレインソースと、第２の半導体チップのドレインとを対向して接合した半導体装置の断面図。 本発明の一実施例である実施例４の第１の半導体チップのソースと、第２の半導体チップのドレインとを対向して接合した半導体装置の断面図。 本発明の一実施例である実施例５に係るＤ−ＭＩＳトランジスタ及びＬＤ−ＭＩＳトランジスタを示す断面図。 ＤＣ−ＤＣコンバータの構成を例示する回路図。 プリント配線板に実装された状態の実施例６に係る半導体装置の要部断面構造を模式的に例示する断面図。 図１４に表される半導体装置において放熱板を外した状態の上面図。 同実施例６に係る半導体装置の下面図。 同実施例６に係る半導体装置の内部構成を表す平面図。 本発明の実施例７に係る半導体装置の内部構成を表す平面図。 本発明の実施例８に係る半導体装置の内部構成を表す平面図。 本発明の実施例９に係る半導体装置の内部構成を表す平面図。 本発明の実施例１０に係る半導体装置の下面（裏面）を模式的に表す平面図。 本発明の実施例１１に係る半導体装置の内部構成を表す平面図。 本発明の実施例１２に係る半導体装置の要部断面構造を模式的に例示する断面図。 同実施例１２に係る半導体装置の内部構成を表す平面図。 本発明の実施例１３に係る半導体装置の要部断面構造を模式的に例示する断面図。 同実施例１３に係る半導体装置の内部構成を表す平面図。 図１３に表されるＤＣ−ＤＣコンバータにおける、各寄生インダクタンスＬｈｄ、Ｌｈｓ、Ｌｌｄ、Ｌｌｓ、Ｌｈｇ、Ｌｌｇの変換効率依存を表すグラフ。 第１のＭＩＳトランジスタＱ１のゲート−ノードＬｘ間電圧（driver output）（Ｖｇ−Ｌｘ）、ゲート−ソース間電圧（actual g−s voltage）（Ｖｇｓ）、寄生インダクタンスＬｈｓにおける電圧降下（ＶＬｈｓ）、の時間変化を表す波形図。 Ｌｈｓ＝０．４４［ｎＨ］、１．２４［ｎＨ］に設定して、第１のＭＩＳトランジスタ（high side MOS）Ｑ１をスイッチング動作させたときの、消費電力（Power Consumption）、ゲート−ソース間電圧（Ｖｇｓ）、ドレイン−ソース間電圧（Ｖｄｓ）、ドレイン電流（Ｉｄ）、の時間変化を表す波形図。 図１３に表されるＤＣ−ＤＣコンバータにおける、各寄生インダクタンスＬｈｄ、Ｌｈｓ、Ｌｌｄ、Ｌｌｓ、Ｌｈｇ、Ｌｌｇの変換効率依存を表すグラフ。 Ｌｌｓ＝１．４［ｎＨ］、５．６［ｎＨ］に設定して、第１のＭＩＳトランジスタ（high side MOS）Ｑ１をスイッチング動作させたときの、消費電力（Power Consumption）、ゲート−ソース間電圧（Ｖｇｓ）、ドレイン−ソース間電圧（Ｖｄｓ）、ドレイン電流（Ｉｄ）、の時間変化を表す波形図。
符号の説明
１，１０…半導体基板、２，８…エピタキシャル層、３，１８…ｎ層、４，６…ｎ＋層、５，９，８７…ｐ層、７…ｐ＋層、１１…配線層、１２，１９…ドレイン電極（Ｄ）、１３，２０…ゲート電極（Ｇ）、１４…層間絶縁膜、１５…コンタクト層、１６…ソース電極（Ｓ）、１７…ゲート絶縁膜、３０，４０，７０…リードフレーム、３０ａ，３３，３４，４０ａ，４３，４４，５０，５３，５４，５８，７０ａ，７３，７４…リード端子、３１，４１，５１，７１…第１の半導体チップ、３２，４２，５２，７２…第２の半導体チップ、３５，４５，５５，７５…ボンディングワイヤ、３６，４６，５６，７６…樹脂封止体、３７…ダイオード（Ｄ１）、７８…制御ＩＣ、８１…ｎ−ウエル（ｗｅｌｌ）、８２…バリアメタル、８３…酸化シリコン膜、８４…カソード、８５…接続層、８６…アノード電極（Ａ）、９０…半導体装置、９１…第１の半導体チップ、９２…第２の半導体チップ、９３…リードフレーム、９５〜９８…リード、１０６…放熱板、１１０…半導体装置、１１１…第１の半導体チップ、１１２…第２の半導体チップ、１１３…リードフレーム、１１４〜１１８…リード、１４０…半導体装置、１４１…第１の半導体チップ、１４２…第２の半導体チップ、１４３…リードフレーム、１４４〜１４７…リード、１６０…放熱板、Ｑ１…第１のＭＩＳトランジスタ、Ｑ２…第２のＭＩＳトランジスタ

Claims (5)

  1. ソース電極が第１の面に形成された第１導電型の第１のＭＩＳトランジスタを備えた第１の半導体チップと、
    ドレイン電極が第１の面に形成された第１導電型の第２のＭＩＳトランジスタを備えた第２の半導体チップと、を具備し、
    前記第１の半導体チップの前記ソース電極と、前記第２の半導体チップの前記ドレイン電極とは、両者が対向するように接合されていることを特徴とする半導体装置。
  2. 前記第１の半導体チップの前記ソース電極と、前記第２の半導体チップの前記ドレイン電極との接合面からは両者の外部接続端子であるリードが導出していることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１及び第２の半導体チップのいずれかにはダイオードが形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記第１及び第２の半導体チップは、樹脂封止体に封止されており、前記樹脂封止体には前記第１及び第２の半導体チップを制御するＩＣチップが封止されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 前記第１及び第２の半導体チップは、樹脂封止体に封止されており、前記樹脂封止体の前記第１の半導体チップの第２の面が対向している面もしくは前記第２の半導体チップの第２の面が対向している面或いは両方の面には放熱板が設けられていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。

JP2005377247A 2005-01-07 2005-12-28 半導体装置 Pending JP2006216940A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005377247A JP2006216940A (ja) 2005-01-07 2005-12-28 半導体装置
US11/325,546 US20060169976A1 (en) 2005-01-07 2006-01-05 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005002037 2005-01-07
JP2005377247A JP2006216940A (ja) 2005-01-07 2005-12-28 半導体装置

Publications (1)

Publication Number Publication Date
JP2006216940A true JP2006216940A (ja) 2006-08-17

Family

ID=36755568

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005377247A Pending JP2006216940A (ja) 2005-01-07 2005-12-28 半導体装置

Country Status (2)

Country Link
US (1) US20060169976A1 (ja)
JP (1) JP2006216940A (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258289A (ja) * 2009-04-27 2010-11-11 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2013021318A (ja) * 2011-07-11 2013-01-31 Internatl Rectifier Corp スタック型ハーフブリッジ電力モジュール
JP2013062540A (ja) * 2012-12-21 2013-04-04 Renesas Electronics Corp 半導体装置
JP2013153027A (ja) * 2012-01-24 2013-08-08 Fujitsu Ltd 半導体装置及び電源装置
JP2013239500A (ja) * 2012-05-11 2013-11-28 Fujitsu Semiconductor Ltd 半導体装置、半導体装置モジュールおよび半導体装置の製造方法
JP2014140080A (ja) * 2014-05-07 2014-07-31 Rohm Co Ltd 高効率モジュール
JP2015167233A (ja) * 2015-04-13 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2015228529A (ja) * 2015-09-17 2015-12-17 ローム株式会社 半導体装置、および、半導体装置の実装構造
US9269656B2 (en) 2007-08-07 2016-02-23 Rohm Co., Ltd. High efficiency module
JP5895933B2 (ja) * 2011-05-16 2016-03-30 トヨタ自動車株式会社 パワーモジュール
JP2016515306A (ja) * 2013-03-14 2016-05-26 ヴィシェイ−シリコニックス スタックダイパッケージ
JP2016165017A (ja) * 2016-06-15 2016-09-08 ローム株式会社 高効率モジュール
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9595503B2 (en) 2010-09-09 2017-03-14 Vishay-Siliconix Dual lead frame semiconductor package and method of manufacture
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
JP2019033226A (ja) * 2017-08-09 2019-02-28 三菱電機株式会社 半導体装置
JPWO2022092291A1 (ja) * 2020-10-30 2022-05-05
WO2022249578A1 (ja) * 2021-05-24 2022-12-01 アオイ電子株式会社 半導体装置およびその製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135991A1 (en) * 2006-12-12 2008-06-12 Gem Services, Inc. Semiconductor device package featuring encapsulated leadframe with projecting bumps or balls
JP5464825B2 (ja) * 2008-07-23 2014-04-09 ローム株式会社 Ｌｅｄモジュール
US20110075392A1 (en) 2009-09-29 2011-03-31 Astec International Limited Assemblies and Methods for Directly Connecting Integrated Circuits to Electrically Conductive Sheets
US20110210708A1 (en) * 2010-03-01 2011-09-01 Texas Instruments Incorporated High Frequency Power Supply Module Having High Efficiency and High Current
JP2012069764A (ja) * 2010-09-24 2012-04-05 On Semiconductor Trading Ltd 回路装置およびその製造方法
CN102468292B (zh) * 2010-10-29 2015-02-25 万国半导体股份有限公司 一种用于直流-直流转换器的封装体结构
US8704269B2 (en) * 2010-12-22 2014-04-22 Infineon Technologies Ag Die package
US8680627B2 (en) * 2011-01-14 2014-03-25 International Rectifier Corporation Stacked half-bridge package with a common conductive clip
US8674497B2 (en) 2011-01-14 2014-03-18 International Business Machines Corporation Stacked half-bridge package with a current carrying layer
US8426952B2 (en) 2011-01-14 2013-04-23 International Rectifier Corporation Stacked half-bridge package with a common conductive leadframe
US8866302B2 (en) * 2011-01-25 2014-10-21 Infineon Technologies Ag Device including two semiconductor chips and manufacturing thereof
CN103035631B (zh) * 2011-09-28 2015-07-29 万国半导体(开曼)股份有限公司 联合封装高端和低端芯片的半导体器件及其制造方法
US20130101871A1 (en) * 2011-10-20 2013-04-25 Bohyun Byun Protective circuit module and battery pack having the same
JP5787784B2 (ja) * 2012-02-15 2015-09-30 ルネサスエレクトロニクス株式会社 半導体装置
US8860071B2 (en) * 2012-06-21 2014-10-14 Infineon Technologies Ag Electro-thermal cooling devices and methods of fabrication thereof
US9385070B2 (en) 2013-06-28 2016-07-05 Delta Electronics, Inc. Semiconductor component having a lateral semiconductor device and a vertical semiconductor device
EP3257336A4 (en) * 2014-12-10 2018-10-10 Texas Instruments Incorporated Power field-effect transistor (fet), pre-driver, controller, and sense resistor integration
CN106571383B (zh) * 2015-10-08 2020-04-28 联华电子股份有限公司 半导体元件及其制作方法
CN108736743B (zh) * 2018-07-09 2024-05-24 山东晶导微电子股份有限公司 一种带输出保护的直插式整流桥器件
DE102022205498A1 (de) * 2022-05-31 2023-11-30 Rolls-Royce Deutschland Ltd & Co Kg Durchschlagfestigkeit und Hohlraumgröße in elektrischem Isolationsmaterial eines Leistungswandlers

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217416A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
JP3993461B2 (ja) * 2002-05-15 2007-10-17 株式会社東芝 半導体モジュール
US6700783B1 (en) * 2003-01-15 2004-03-02 Industrial Technology Research Institute Three-dimensional stacked heat spreader assembly for electronic package and method for assembling

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431329B2 (en) 2007-08-07 2016-08-30 Rohm Co., Ltd. High efficiency module
US9653389B2 (en) 2007-08-07 2017-05-16 Rohm Co., Ltd. High efficiency module
US9269656B2 (en) 2007-08-07 2016-02-23 Rohm Co., Ltd. High efficiency module
JP2010258289A (ja) * 2009-04-27 2010-11-11 Sanyo Electric Co Ltd 半導体装置の製造方法
US10229893B2 (en) 2010-09-09 2019-03-12 Vishay-Siliconix Dual lead frame semiconductor package and method of manufacture
US9595503B2 (en) 2010-09-09 2017-03-14 Vishay-Siliconix Dual lead frame semiconductor package and method of manufacture
JP5895933B2 (ja) * 2011-05-16 2016-03-30 トヨタ自動車株式会社 パワーモジュール
JP2013021318A (ja) * 2011-07-11 2013-01-31 Internatl Rectifier Corp スタック型ハーフブリッジ電力モジュール
JP2013153027A (ja) * 2012-01-24 2013-08-08 Fujitsu Ltd 半導体装置及び電源装置
JP2013239500A (ja) * 2012-05-11 2013-11-28 Fujitsu Semiconductor Ltd 半導体装置、半導体装置モジュールおよび半導体装置の製造方法
JP2013062540A (ja) * 2012-12-21 2013-04-04 Renesas Electronics Corp 半導体装置
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US10546840B2 (en) 2013-03-14 2020-01-28 Vishay SIliconix, LLC Method for fabricating stack die package
JP2016517171A (ja) * 2013-03-14 2016-06-09 ヴィシェイ−シリコニックス スタックダイパッケージを製造する方法
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
JP2016515306A (ja) * 2013-03-14 2016-05-26 ヴィシェイ−シリコニックス スタックダイパッケージ
KR101742896B1 (ko) 2013-03-14 2017-06-01 비쉐이-실리코닉스 스택 다이 패키지의 제조 방법
JP2014140080A (ja) * 2014-05-07 2014-07-31 Rohm Co Ltd 高効率モジュール
JP2015167233A (ja) * 2015-04-13 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2015228529A (ja) * 2015-09-17 2015-12-17 ローム株式会社 半導体装置、および、半導体装置の実装構造
JP2016165017A (ja) * 2016-06-15 2016-09-08 ローム株式会社 高効率モジュール
JP2019033226A (ja) * 2017-08-09 2019-02-28 三菱電機株式会社 半導体装置
JPWO2022092291A1 (ja) * 2020-10-30 2022-05-05
JP7261936B2 (ja) 2020-10-30 2023-04-20 茂 佐藤 接合方法、接合半導体装置及び半導体部材
WO2022249578A1 (ja) * 2021-05-24 2022-12-01 アオイ電子株式会社 半導体装置およびその製造方法
JP2022180075A (ja) * 2021-05-24 2022-12-06 アオイ電子株式会社 半導体装置およびその製造方法
JP7241805B2 (ja) 2021-05-24 2023-03-17 アオイ電子株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20060169976A1 (en) 2006-08-03

Similar Documents

Publication Publication Date Title
JP2006216940A (ja) 半導体装置
US6842346B2 (en) Semiconductor device
JP3809168B2 (ja) 半導体モジュール
JP4445351B2 (ja) 半導体モジュール
US8044468B2 (en) Semiconductor device
JP5291864B2 (ja) Ｄｃ／ｄｃコンバータ用半導体装置の製造方法およびｄｃ／ｄｃコンバータ用半導体装置
CN101378053B (zh) 高、低压侧n沟道金属氧化物半导体场效应晶体管组合封装
US8044520B2 (en) Semiconductor device
US7295453B2 (en) Semiconductor device
US20060044772A1 (en) Semiconductor module
JP2006049341A (ja) 半導体装置およびその製造方法
JP2020188085A (ja) 半導体装置
WO2020262212A1 (ja) 半導体装置
JP5412559B2 (ja) 半導体装置の製造方法