JP2012028529A

JP2012028529A - 半導体装置及びｄｃ−ｄｃコンバータ

Info

Publication number: JP2012028529A
Application number: JP2010165267A
Authority: JP
Inventors: Kazutoshi Nakamura; 和敏中村; Daisuke Minohara; 大介箕原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-07-22
Filing date: 2010-07-22
Publication date: 2012-02-09

Abstract

【課題】熱抵抗の低減とともに制御部への影響を抑制できる半導体装置及びＤＣ−ＤＣコンバータを提供する。
【解決手段】半導体基板１００に設けられた第２スイッチ素子Ｑ２と、半導体基板１００に設けられ、第２スイッチ素子Ｑ２を制御する制御部ＣＴＲと、半導体基板１００の第１主面１００ａに設けられ、第２スイッチ素子Ｑ２の一端と導通した電極１３と、半導体基板１００の第１主面１００ａとは反対側の第２主面１００ｂ及び第２主面１００ｂから外方へ延出して設けられ、第２スイッチ素子Ｑ２の他端と導通し、入力電位Ｖinまたは接地電位ＧＮＤが与えられる放熱電極２１と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びＤＣ−ＤＣコンバータに関する。

ＤＣ−ＤＣコンバータは、入力電圧ラインと、基準電位であるグランドとの間に直列接続されるハイサイドスイッチング素子と、ローサイドスイッチング素子と、を有する。降圧型ＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子とローサイドスイッチング素子とを交互にオンオフさせることで、入力電圧よりも低い出力電圧が出力ラインに出力される。

ここで、ハイサイドスイッチング素子には、Ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）もしくは、Ｎチャネル型ＭＯＳＦＥＴが用いられ、ローサイドスイッチング素子には、Ｎチャネル型ＭＯＳＦＥＴが用いられる。ここでは、ハイサイドスイッチング素子にＰチャネル型ＭＯＳＦＥＴが用いられる場合について述べる。

ハイサイドスイッチング素子のソースは、入力電圧ラインと接続されている。また、ハイサイドスイッチング素子のドレインは、ローサイドスイッチング素子のドレインと接続されている。

ローサイドスイッチング素子のソースは、グランドに接続されている。また、ハイサイドスイッチング素子とローサイドスイッチング素子との接続ノードは、誘導性負荷であるインダクタの一端と接続されている。そして、インダクタの他端は、出力ラインに接続されている。出力ラインとグランドとの間には、出力電圧を短時間に大きく変動させないための平滑コンデンサが接続されている。

このようなＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチング素子及びローサイドスイッチング素子の各々のゲートは、制御回路に接続されている。制御回路からは、ほぼ反転位相のゲート制御信号が、ハイサイドスイッチング素子のゲートと、ローサイドスイッチング素子のゲートと、に供給される。これにより、ハイサイドスイッチング素子及びローサイドスイッチング素子のオンオフが制御される。

ＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチング素子及びローサイドスイッチング素子、ドライバー回路は、それぞれ別々のパッケージに収容された部品であり、それぞれの部品がプリント基板上に実装されている。そして、各部品は、プリント基板の配線によって電気的に接続されている。

また、実装部品数の低減と実装面積の縮小化の観点からハイサイドスイッチング素子、ローサイドスイッチング素子、それらを駆動する制御回路をオンチップ化し、それに加えて配線抵抗を低減したバンプ接続を利用した構成もある。

ここで、ハイサイドスイッチング素子とローサイドスイッチング素子の導通損失やスイッチング損失は、ジュール熱に変換される。バンプ接続を利用したＤＣ−ＤＣコンバータでは、主にバンプ電極を介して実装用基板へとジュール熱が放出される。したがって、チップサイズの縮小によってバンプ数が減少し、実装用基板との接触面積が減少すると、ジュール熱の放出経路の熱抵抗が増大し、放熱性の悪化を招く。放熱性の悪化によって素子の動作温度が上昇すると、スイッチング素子のオン抵抗を増大させＤＣ−ＤＣコンバータの変換効率に影響を与える。

また、チップサイズの縮小化を図ると、同一チップ上にレイアウトされたローサイドスイッチング素子と制御回路との距離が短くなる。これにより、ローサイドスイッチング素子の内蔵ダイオードがオンするタイミングで基板に注入された電子が制御回路に飛び込みやすくなり、制御動作に影響を与える可能性が高まる。

特開２００９−２２４３７９号公報

本発明の実施形態は、熱抵抗の低減とともに制御部への影響を抑制できる半導体装置及びＤＣ−ＤＣコンバータを提供する。

本実施形態によれば、半導体基板に設けられたスイッチ素子と、前記半導体基板に設けられ、前記スイッチ素子を制御する制御部と、前記半導体基板の第１主面に設けられ、前記スイッチ素子の一端と導通した第１電極と、前記半導体基板の前記第１主面とは反対側の第２主面及び前記第２主面から外方に延出して設けられ、前記スイッチ素子の他端と導通し、入力電位または基準電位が与えられる第２電極と、を備えたことを特徴とする半導体装置が提供される。

また、他の実施形態によれば、半導体基板に設けられた第１スイッチ素子と、前記半導体基板に設けられた第２スイッチ素子と、前記半導体基板に設けられ、前記第１スイッチ素子及び前記第２スイッチ素子を制御する制御部と、前記第１スイッチ素子の一端と導通し、入力電位が与えられる電極層であって、前記半導体基板の前記第１主面に設けられた第１電極層と、前記第１スイッチ素子の他端及び前記第２スイッチ素子の一端と導通し、インダクタと接続される電極層であって、前記半導体基板の前記第１主面に設けられた第２電極層と、前記第２スイッチ素子の他端と導通し、基準電位が与えられる電極であって、前記半導体基板の前記第１主面とは反対側の第２主面に設けられた放熱電極と、を備えたことを特徴とするＤＣ−ＤＣコンバータが提供される。

第１の実施形態に係る半導体装置を例示する模式的断面図である。第１の実施形態に係る半導体装置を例示する模式的平面図である。実装用基板を例示する模式的平面図である。図２の破線枠Ａ、Ｂにおける半導体基板上の配線レイアウトを例示する模式的平面図である。ＤＣ−ＤＣコンバータの回路構成の一例を示す回路図である。第１スイッチ素子の模式的断面図である。第２スイッチ素子の模式的断面図である。第２スイッチ素子からの電子の移動について説明する模式的断面図である。第２の実施形態に係る半導体装置を例示する模式的平面図である。第２の実施形態に係る半導体装置を例示する模式的断面図である。実装用基板を例示する模式的平面図である。第２の実施形態の変形例に係る半導体装置を例示する模式的断面図である。第３の実施形態に係る半導体装置を例示する模式的断面図である。第４の実施形態に係る半導体装置を例示する模式的断面図である。第４の実施形態に係る半導体装置を例示する模式的平面図である。実装用基板を例示する模式的平面図である。第５の実施形態に係るＤＣ−ＤＣコンバータを例示する模式的斜視図である。

以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を例示する模式的断面図である。
図２は、第１の実施形態に係る半導体装置を例示する模式的平面図である。
図３は、実装用基板を例示する模式的平面図である。
図１に表したように、本実施形態に係る半導体装置１１０は、半導体基板１００に設けられたスイッチ素子（例えば、第２スイッチ素子Ｑ２）と、半導体基板１００に設けられ、スイッチ素子を制御する制御部ＣＴＲと、半導体基板１００の第１主面１００ａに設けられ、スイッチ素子の一端と導通した第１電極（例えば、電極Ｐ１１）と、半導体基板１００の第１主面１００ａとは反対側の第２主面１００ｂ及び第２主面１００ｂから外方に延出して設けられ、スイッチ素子の他端と導通し、入力電位または基準電位が与えられる第２電極（放熱電極２１）と、を備える。
なお、本実施形態では、ＤＣ−ＤＣコンバータに用いられる回路を備えた半導体装置１１０を例として説明する。また、第２電極には、基準電位として接地電位ＧＮＤが与えられる場合を例とする。

図１〜図３に例示した半導体装置１１０は、ＤＣ−ＤＣコンバータの主要構成である第１スイッチ素子Ｑ１と、第２スイッチ素子Ｑ２とを有する。第１スイッチ素子Ｑ１は、ＤＣ−ＤＣコンバータにおけるハイサイドスイッチング素子である。また、第２スイッチ素子Ｑ２は、ＤＣ−ＤＣコンバータにおけるローサイドスイッチング素子である。

第１スイッチ素子Ｑ１は、半導体基板１００に形成されたゲート、ソース及びドレインを有するＰチャネル型ＭＯＳＦＥＴである、また、第２スイッチ素子Ｑ２は、半導体基板１００に形成されたゲート、ソース及びドレインを有するＮチャネル型ＭＯＳＦＥＴである。

また、半導体基板１００には、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２の、それぞれのゲートに制御信号を与える制御部ＣＴＲが形成されている。なお、半導体基板１００には、制御部ＣＴＲのほかに、ゲートを駆動するドライバ回路ＤＲも形成されている。

図１では、半導体装置１１０が実装用基板２００に実装された状態を例示している。半導体装置１１０では、第１主面１００ａに設けられた電極Ｐ１１〜Ｐ１５に、実装用基板２００の電極パターンＰ２１〜Ｐ２５に接続するためのバンプ電極（突起電極）ＢＰ１が設けられている。電極Ｐ１１〜Ｐ１５は、このバンプ電極ＢＰ１を介して実装用基板２００の電極パターンＰ２１〜Ｐ２５に接続される。バンプ電極ＢＰ１としては、金（Ａｕ）等の金属製やはんだ製が用いられる。バンプ電極ＢＰ１が金属製の場合、例えばはんだによって実装用基板２００の電極パターンＰ２１〜Ｐ２５と接続される。バンプ電極ＢＰ１がはんだの場合、そのバンプ電極ＢＰ１を介して実装用基板２００の電極パターンＰ２１〜Ｐ２５と接続される。

図２は、半導体装置１１０の第１主面１００ａ側の模式的平面図である。半導体基板１００の第１主面１００ａには、第１スイッチ素子Ｑ１の一端と導通し、入力電位Ｖinが与えられる電極Ｐ１１と、第１スイッチ素子Ｑ１の他端と導通し、スイッチングの出力線Ｖswとなる電極Ｐ１２と、が設けられている。電極Ｐ１１及びＰ１２は、一方向に延出して設けられ、略平行に配置されている。

また、半導体基板１００の第１主面１００ａには、さらに、第２スイッチ素子Ｑ２の一端及び第１スイッチ素子Ｑ１の他端と導通し、スイッチングの出力線Ｖswとなる電極Ｐ１３と、第２スイッチ素子Ｑ２の他端と導通し、接地電位（基準電位）ＧＮＤが与えられる電極Ｐ１４と、が設けられている。電極Ｐ１３及びＰ１４は、電極Ｐ１１及びＰ１２と同じ一方向に延出して設けられ、略平行に配置されている。電極Ｐ１３及びＰ１４は、例えば、それぞれ複数本が設けられ、交互に配置されている。

また、半導体基板１００の第１主面１００ａには、さらに、制御部ＣＴＲ及びドライバ回路ＤＲと導通する電極Ｐ１５が設けられている。電極Ｐ１５は、制御部ＣＴＲ及びドライバ回路ＤＲに必要な個数設けられている。

半導体基板１００の第２主面１００ｂには、放熱電極２１が接続されている。放熱電極２１は、例えば、第２主面１００ｂに設けた導電性樹脂３１を介して接続されている。導電性樹脂３１には、例えば導電性エポキシ樹脂が用いられる。放熱電極２１は、第２スイッチ素子Ｑ２の他端と導通し、接地電位ＧＮＤが与えられる。放熱電極２１には、例えば、伝熱性に優れた銅（Ｃｕ）が用いられる。

放熱電極２１の外形は、半導体基板１００の外形よりも大きい。また、放熱電極２１は、例えば矩形形状を有する半導体基板１００の直交する２辺から外方に延出する延出部２１ａを有している。放熱電極２１の延出部２１ａには、バンプ電極ＢＰ２が設けられ、実装用基板２００の電極パターンＰ３２と接続される。バンプ電極ＢＰ２としては、金（Ａｕ）等の金属製やはんだ製が用いられる。バンプ電極ＢＰ２が金属製の場合、例えばはんだによって実装用基板２００の電極パターンＰ３２と接続される。バンプ電極ＢＰ２がはんだの場合、そのバンプ電極ＢＰ２を介して実装用基板２００の電極パターンＰ３２と接続される。

放熱電極２１の延出部２１ａに接続されたバンプ電極ＢＰ２及び第１主面１００ａの電極Ｐ１１〜Ｐ１５に接続されたバンプ電極ＢＰ１は、それぞれ同一方向に突出している。また、バンプ電極ＢＰ１及びＢＰ２は、同一平面で接続できるように配置されている。バンプ電極ＢＰ１及びＢＰ２が同一平面で接続できるようにするため、放熱電極２１の延出部２１ａの実装用基板２００との対向面と、第１主面１００ａとがほぼ同一平面になるよう、延出部２１ａの厚さが調整されている。

図３に表したように、実装用基板２００は、半導体装置１１０の電極Ｐ１１〜Ｐ１５とそれぞれ接続される電極パターンＰ２１〜Ｐ２５を備えている。電極パターンＰ２１〜Ｐ２５は、電極Ｐ１１〜Ｐ１５よりもシート抵抗の低い材料、例えば銅（Ｃｕ）によって形成されている。

各電極パターンＰ２１〜Ｐ２５は、対向する半導体装置１１０の電極Ｐ１１〜Ｐ１５のレイアウトに合わせた配置及び形状に設けられている。電極パターンＰ２１〜Ｐ２５のうち、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２に対応した電極パターンＰ２１〜Ｐ２４は、それぞれ一方向に延出して設けられている。

また、電極パターンＰ２２は、半導体基板１００の第１主面１００ａ上で隣接して配置された電極Ｐ１２及びＰ１３をまとめるため、一体的なパターンになっている。すなわち、電極Ｐ１２及びＰ１３は、スイッチングの出力線Ｖswとして共通のため、半導体基板１００の第１主面１００ａ上で隣接して配置された電極Ｐ１２及びＰ１３に対応する電極パターンＰ２２は、電極Ｐ１２及びＰ１３を一体的にまとめたパターンとなっている。これにより、出力線Ｖswの配線抵抗が低減される。

また、実装用基板２００には、スイッチングの出力線Ｖswになる電極パターンＰ３０と、入力電位Ｖinが与えられる電極パターンＰ３１と、接地電位ＧＮＤが与えられる電極パターンＰ３２と、を有する。電極パターンＰ３０は、半導体装置１１０の実装領域の一方側に配置され、電極パターンＰ２２及びＰ２３と接続される。また、電極パターンＰ３１及びＰ３２は、半導体装置１１０の実装領域の他方側に配置されている。電極パターンＰ３１は、電極パターンＰ２１と実装領域の他方側で接続される。また、電極パターンＰ３２は、電極パターンＰ２４と実装領域の他方側で接続される。電極パターンＰ３２は、放熱電極２１の延出部２１ａとバンプ電極ＢＰ２を介して接続される。

図４は、図２の破線枠Ａ、Ｂにおける半導体基板上の配線レイアウトを例示する模式的平面図である。
図５は、ＤＣ−ＤＣコンバータの回路構成の一例を示す回路図である。
図６及び図７は、図４におけるＸ−Ｘ’線の模式的断面図であり、図６は、第１スイッチ素子の模式的断面図、図７は、第２スイッチ素子の模式的断面図である。
なお、図６及び図７では、配線層のみハッチングを施し、他は省略している。

図４では、多層の配線レイアウトを透過的に例示している。図４に例示した配線レイアウトは、３層配線構造である。ＭＯＳＦＥＴによる第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２においては、半導体基板１００に複数のソース領域及び複数のドレイン領域がそれぞれストライプ状に形成される。また、複数のソース領域及び複数のドレイン領域は、ストライプと直交する方向に交互に配置されている。また、交互に配置されるソース領域とドレイン領域との間にゲート領域が設けられる。

図６に表したように、第１スイッチ素子においては、半導体基板１００に設けられたＮ形ウェルに、Ｐ^＋形のソース領域及びドレイン領域が所定の間隔でストライプ状に設けられている。また、図７に表したように、第２スイッチ素子においては、半導体基板１００に設けられたＰ形ウェルに、Ｎ^＋形のソース領域及びドレイン領域が所定の間隔でストライプ状に設けられている。ここで、導電型の記号に（^＋）が付された領域は、同じ導電型の記号で何も付されてない領域に比べて相対的に不純物濃度の高い領域を示す。また、導電型の記号に（⁻）が付された領域は、同じ導電型の記号で何も付されていない領域に比べて相対的に不純物濃度の低い領域を示す。

この交互に配置されるソース領域及びドレイン領域の間がチャネル領域となる。このチャネル領域の上に、ゲート絶縁膜を介してゲート配線Ｇがストライプ状に設けられている。

ゲート配線Ｇの上には、ソース電極及びドレイン電極が３層構造で設けられている。第１配線層は、ソース領域の上に沿って設けられた第１ソース配線層Ｓ１と、ドレイン領域の上に沿って設けられた第１ドレイン配線層Ｄ１と、を有する。第１ソース配線層Ｓ１は、ソース領域とコンタクトＣＨ１ｓを介して接続されている。コンタクトＣＨ１ｓは、ソース領域に沿った複数箇所に設けられている。また、第１ドレイン配線層Ｄ１は、ドレイン領域とコンタクトＣＨ１ｄを介して接続されている。コンタクトＣＨ１ｄは、ドレイン領域に沿った複数箇所に設けられている。

第２配線層は、第１ソース配線層Ｓ１の上に層間絶縁膜を介して設けられた第２ソース配線層Ｓ２と、第１ドレイン配線層Ｄ１の上に層間絶縁膜を介して設けられた第２ドレイン配線層Ｄ２と、を有する。第２ソース配線層Ｓ２は、第１ソース配線層Ｓ１と直交する方向に配置されている。また、第２ソース配線層Ｓ２の幅は、第１ソース配線層Ｓ１の幅よりも広く設けられている。第２ソース配線層Ｓ２は、第１ソース配線層Ｓ１とコンタクトＣＨ２ｓを介して接続されている。また、第２ドレイン配線層Ｄ２は、第１ドレイン配線層Ｄ１と直交する方向に配置されている。また、第２ドレイン配線層Ｄ２の幅は、第１ドレイン配線層Ｄ１の幅よりも広く設けられている。第２ドレイン配線層Ｄ２は、第１ドレイン配線層Ｄ１とコンタクトＣＨ２ｄを介して接続されている。第２ソース配線層Ｓ２と、第２ドレイン配線層Ｄ２とは、交互に配置されている。

第３配線層は、第２ソース配線層Ｓ２の上に層間絶縁膜を介して設けられた第３ソース配線層Ｓ３と、第２ドレイン配線層Ｄ２の上に層間絶縁膜を介して設けられた第３ドレイン配線層Ｄ３と、を有する。第３ソース配線層Ｓ３は、第２ソース配線層Ｓ２と直交する方向に配置されている。また、第３ソース配線層Ｓ３の幅は、第２ソース配線層Ｓ２の幅よりも広く設けられている。第３ソース配線層Ｓ３は、第２ソース配線層Ｓ２とコンタクトＣＨ３ｓを介して接続されている。また、第３ドレイン配線層Ｄ３は、第２ドレイン配線層Ｄ２と直交する方向に配置されている。また、第３ドレイン配線層Ｄ３の幅は、第２ドレイン配線層Ｄ２の幅よりも広く設けられている。第３ドレイン配線層Ｄ３は、第２ドレイン配線層Ｄ２とコンタクトＣＨ３ｄを介して接続されている。第３ソース配線層Ｓ３と、第３ドレイン配線層Ｄ３とは、交互に配置されている。

すなわち、３層配線構造では、第１配線層から第３配線層にかけて、順に配線幅が広くなるよう設けられている。３層配線構造における、第１スイッチ素子Ｑ１での第３ソース配線層Ｓ３及び第３ドレイン配線層Ｄ３は、半導体装置１１０の電極Ｐ１１及び電極Ｐ１２にそれぞれ対応する。また、３層配線構造における、第２スイッチ素子Ｑ２での第３ソース配線層Ｓ３及び第３ドレイン配線層Ｄ３は、半導体装置１１０の電極Ｐ１４及び電極Ｐ１３にそれぞれ対応する。

本実施形態の半導体装置１１０では、半導体基板１００の第２主面１００ｂであるＰ⁻層に、導電性樹脂３１を介して放熱電極２１が設けられている。ここで、放熱電極２１は、バンプ電極ＢＰ２を介して接地電位ＧＮＤに固定されている。このような放熱電極２１が設けられていると、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２より発生したジュール熱は、半導体基板１００を介して伝熱性の優れた放熱電極２１からバンプ電極ＢＰ２を通して実装用基板２００の電極パターンＰ３２へと伝わる。また最上層配線層からバンプ電極ＢＰ１を通して実装用基板２００の電極パターンＰ２１〜Ｐ２４へ伝わる。また、放熱電極２１は、半導体基板１００よりも大きな外形を有するため、放熱電極２１から雰因気への放熱性にも優れる。したがって、放熱電極２１を備えない半導体装置に比べて、熱抵抗が低減される。

また、半導体基板１００の第２主面１００ｂに放熱電極２１が設けられていることで、制御部ＣＴＲの動作信頼性が向上する。
図８は、第２スイッチ素子からの電子の移動について説明する模式的断面図である。
図８では、第２スイッチ素子Ｑ２と、制御部ＣＴＲと、を例示している。
すなわち、ＤＣ−ＤＣコンバータに用いられる回路では、第１スイッチ素子Ｑ１と第２スイッチ素子Ｑ２とが両方オフになる時に、第２スイッチ素子Ｑ２の内蔵ダイオードがオン状態になる場合がある。このとき、第２スイッチ素子Ｑ２のドレインからＰ⁻層１５３を有する半導体基板１００に電子ｅ⁻が注入される。制御部ＣＴＲのＮ形ウェル１５１は入力電位Ｖinに接続されているため、この電子ｅ⁻がＮ形ウェル１５１に飛び込むと、制御部ＣＴＲの動作に影響を与え、誤動作の原因となる。

本実施形態の半導体装置１１０では、半導体基板１００の第２主面１００ｂに放熱電極２１が設けられ、接地電位ＧＮＤに固定されていることから、第２スイッチ素子Ｑ２の内蔵ダイオードがオン状態になって半導体基板１００に電子が注入された際、この電子ｅ⁻を放熱電極２１で捕獲する。これにより、制御部ＣＴＲの動作に与える影響を抑制している。

ここで、半導体基板１００の第１主面１００ａに沿った第２スイッチ素子Ｑ２と制御部ＣＴＲとの距離をｄ１、半導体基板１００の第１主面１００ａと第２主面１００ｂとの距離をｄ２とした場合、ｄ１＞ｄ２に設定する。これにより、第２スイッチ素子Ｑ２のドレインから半導体基板１００に注入された電子ｅ⁻の移動距離は、制御部ＣＴＲへ向かう距離より、放熱電極２１に向かう距離の方が短くなる。よって、電子ｅ⁻の放熱電極２１への捕獲がより効率的に行われる。

本実施形態に係る半導体装置１１０では、半導体基板１００の第２主面１００ｂに放熱電極２１が設けられていることで、放熱経路の熱抵抗の低減が達成される。また、放熱電極２１への電子ｅ⁻の捕獲によって、制御部ＣＴＲへの影響が抑制される。

（第２の実施形態）
図９は、第２の実施形態に係る半導体装置を例示する模式的平面図である。
図１０は、第２の実施形態に係る半導体装置を例示する模式的断面図である。
図１１は、実装用基板を例示する模式的平面図である。
図１０に表したように、本実施形態に係る半導体装置１２０では、第２スイッチ素子Ｑ２の他端であるソースと、半導体基板１００の第２主面１００ｂに設けられた放熱電極２１と、の間に、相対的に不純物濃度の高い領域が設けられている。
すなわち、半導体基板１００にはＰ^＋層１５４が形成され、このＰ^＋層１５４の上に相対的に不純物濃度の低いＰ形ウェル１５２及びＮ形ウェル１５５が形成されている。Ｎ形ウェル１５５には、第１スイッチ素子Ｑ１のゲート、ソース及びドレインが形成され、Ｐ形ウェル１５２には、第２スイッチ素子Ｑ２のゲート、ソース及びドレインが形成されている。

このＰ形ウェル１５２に形成された第２スイッチ素子Ｑ２のソースと、半導体基板１００のＰ^＋層１５４とを接続するため、Ｐ形ウェル１５２よりも不純物濃度の高いＰ^＋の領域（Ｐ^＋コンタクト層１６１及びＰ^＋接続層１６２）が設けられている。これにより、第２スイッチ素子Ｑ２のソース電極は、半導体基板１００の第２主面１００ｂに設けられた放熱電極２１と導通することになる。

ここで、相対的に不純物濃度の高いＰ^＋層１５４の半導体基板１００上に、相対的に不純物濃度の低いＰ形ウェル１５２を形成する方法として、先ず、Ｐ^＋層１５４の半導体基板１００の上にエピタキシャル成長によりＰ⁻層もしくはＮ⁻層を形成する。この工程の後、例えばボロンをイオン注入し、熱拡散することで、Ｐ形ウェル１５２を形成する。また、Ｐ^＋コンタクト層１６１およびＰ^＋接続層１６２は、ソース領域に高加速度イオン注入等を行うことで形成される。

本実施形態に半導体装置１２０では、第２スイッチ素子Ｑ２のソースが半導体基板１００の第２主面１００ｂに設けられた放熱電極２１と導通するため、第１主面１００ａ側にソースと導通する電極を設ける必要がなくなる。

したがって、図９に表したように、半導体基板１００の第１主面１００ａには、第１スイッチ素子Ｑ１の一端と導通し、入力電位Ｖinが与えられる電極Ｐ１１、出力線Ｖswと導通する電極Ｐ１７及び制御部ＣＴＲ、ドライバ回路ＤＲと導通する電極Ｐ１５が設けられる。ここで、第２スイッチ素子Ｑ２が形成される領域では、出力線Ｖswと導通する電極Ｐ１７のみが設けられる。したがって、第２スイッチ素子Ｑ２の領域及び第１スイッチ素子Ｑ１の出力線Ｖswと導通する領域まで、一体的な電極Ｐ１７が設けられることになる。よって、出力線Ｖswの配線抵抗のさらなる低減が達成される。また、第１スイッチ素子Ｑ１と第２スイッチ素子Ｑ２とが両方オフになるときに基板へ注入される電子は、Ｐ^＋層１５４に存在する多数のホールと容易に再結合する。このため、制御部ＣＴＲの誤動作が抑制される。

図１１に表したように、実装用基板２００には、図９に表した半導体装置１２０の電極Ｐ１１、Ｐ１７及びＰ１５に対応した配置及び形状で電極パターンＰ２１、Ｐ２７及びＰ２４が設けられる。

また、実装用基板２００には、スイッチングの出力線Ｖswになる電極パターンＰ３０と、入力電位Ｖinが与えられる電極パターンＰ３１と、接地電位ＧＮＤが与えられる電極パターンＰ３２と、が設けられる。電極パターンＰ３０は、半導体装置１１０の実装領域の一方側に配置され、電極パターンＰ２７と接続される。また、電極パターンＰ３１及びＰ３２は、半導体装置１１０の実装領域の他方側に配置されている。電極パターンＰ３１は、電極パターンＰ２１と実装領域の他方側で接続される。また、電極パターンＰ３２は、放熱電極２１と接続される。電極パターンＰ３２は、放熱電極２１の延出部２１ａとバンプ電極ＢＰ２を介して接続される。

ここで、半導体装置１２０の動作を説明する。図１０に表したように、第２スイッチ素子Ｑ２のゲート配線Ｇに閾値以上の電圧が印加された場合、ゲート直下に電子の反転層が形成されＮ^＋ソース層とＮ^＋ドレイン層との間に電子が流れる。そして、Ｎ^＋ソース層とＰ^＋コンタクト層１６１とを電気的に短絡しているソース電極でキャリア交換が行われ、ホール電流がＰ^＋接続層１６２から半導体基板１００の半導体基板１００のＰ^＋層１５４を通って第２主面１００ｂの放熱電極（ソース電極）２１に流れる。放熱電極２１のシート抵抗は、第２スイッチ素子Ｑ２の最上層配線層のシート抵抗よりも低く設けられており、第２主面１００ｂに流れる電流は低抵抗な金属を通して実装用基板２００の電極パターンＰ３２に流れる。

本実施形態の半導体装置１２０では、半導体基板１００の第２主面１００ｂに設けられた放熱電極２１が、第２スイッチ素子Ｑ２のソース電極と導通しているため、第２主面１００ｂからの放熱特性の向上とともに、第２スイッチ素子Ｑ２のソース電極を第１主面１００ａに設ける必要がなくなる。これにより、第１主面１００ａ側に設ける出力線Ｖswの電極Ｐ１７の面積が広くなり、配線抵抗の低減が達成される。

図１２は、第２の実施形態の変形例に係る半導体装置を例示する模式的断面図である。
本変形例に係る半導体装置１２１は、第２スイッチ素子Ｑ２のソースが、第２主面１００ｂの放熱電極２１と導通している点で半導体装置１２０と同様であるが、ソースと半導体基板１００のＰ^＋層１５４との間に、金属材料１７０が埋め込まれている点で相違する。

ソースと半導体基板１００のＰ^＋層１５４との間を、Ｐ^＋コンタクト層１６１及びＰ^＋接続層１６２といった拡散層ではなく、金属材料１７０で埋め込むことにより、不純物拡散による横方向拡散がなくなることから、素子ピッチの縮小化が達成される。素子ピッチの縮小化により、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のオン抵抗が低減する。

（第３の実施形態）
図１３は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
図１３に表したように、本実施形態に係る半導体装置１３０は、半導体基板１００における制御部ＣＴＲを囲む領域であって、第２スイッチ素子Ｑ２が設けられるウェルの導電型（Ｐ形）とは反対の導電型（Ｎ形）の領域１８０を備えている。

ここで、半導体装置１３０の出力線Ｖswに大電流が流れる場合、寄生インダクタンスや寄生抵抗により接地電位ＧＮＤの揺れが生じる。制御部ＣＴＲにＮチャネル型ＭＯＳＦＥＴが形成されている場合、このＭＯＳＦＥＴと半導体基板１００のＰ^＋層１５４とは、電気的に短絡している。このため、ＭＯＳＦＥＴは、接地電位ＧＮＤの揺れによるノイズの影響を受けやすくなる。そこで、制御部ＣＴＲのＮ型ＭＯＳＦＥＴのＰ型ウェル１５６と、半導体基板１００のＰ^＋層１５４と、を分離するために、制御部ＣＴＲをＮ形の領域１８０で囲むようにする。このＮ形の領域１８０は接地電位ＧＮＤまたは入力電位Ｖinに接続される。これにより、Ｐ^＋層１５４の電位が大きく揺れた場合でも、制御部ＣＴＲは安定した電位のＮ形の領域１８０で囲まれているため、制御部のＰ形ウェル１５６の電位も安定する。よって、大電流を流した場合でもノイズの影響が抑制され、制御部ＣＴＲの動作が安定する。

（第４の実施形態）
図１４は、第４の実施形態に係る半導体装置を例示する模式的断面図である。
図１５は、第４の実施形態に係る半導体装置を例示する模式的平面図である。
図１６は、実装用基板を例示する模式的平面図である。
図１４に表したように、本実施形態に係る半導体装置１４０では、半導体基板１００の第２主面１００ｂに設けられた放熱電極２１に、入力電位Ｖinが与えられている。

すなわち、半導体装置１４０の半導体基板１００にはＮ^＋層１９０が形成され、このＮ^＋層１９０の上にＰ形ウェル１５２及びＮ形ウェル１５５が形成されている。Ｐ形ウェル１５２には第２スイッチ素子Ｑ２を構成するゲート、ソース及びドレインが設けられ、Ｎ形ウェル１５５には第１スイッチ素子Ｑ１を構成するゲート、ソース及びドレインが設けられている。この第１スイッチ素子Ｑ１のソースと接続されるＮ^＋コンタクト層１９１と、半導体基板１００のＮ^＋層１９０と、の間に、Ｎ^＋接続層１９２が設けられている。これにより、第１スイッチ素子Ｑ１のソースは、Ｎ^＋接続層１９２から半導体基板１００のＮ^＋層１９０を介して放熱電極２１と導通することになる。第１スイッチ素子Ｑ１のソースには、入力電位Ｖinが与えられている。したがって、放熱電極２１にも入力電位Ｖinが与えられることになる。

図１５は、半導体装置１４０の第１主面１００ａ側の模式的平面図である。半導体基板１００の第１主面１００ａには、第１スイッチ素子Ｑ１の一端及び第２スイッチ素子Ｑ２の他端と導通し、出力線Ｖswと導通する電極Ｐ１８が設けられている。電極Ｐ１８は、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２の各出力線Ｖswに共通して一体的に設けられている。

また、半導体基板１００の第１主面１００ａには、さらに、第２スイッチ素子Ｑ２の別の出力線Ｖswと導通する電極Ｐ１３と、第２スイッチ素子Ｑ２の他端と導通し、接地電位ＧＮＤが与えられる電極Ｐ１４と、が設けられている。電極Ｐ１８、Ｐ１３及びＰ１４には、各々バンプ電極ＢＰ１が設けられている。

また、半導体基板１００の第２主面１００ｂには、放熱電極２１が接続されている。放熱電極２１には、入力電位Ｖinが与えられる。放熱電極２１の延出部２１ａには、バンプ電極ＢＰ２が設けられている。

図１６に表したように、実装用基板２４０には、図１５に表した半導体装置１４０の電極Ｐ１８、Ｐ１３及びＰ１４に対応した配置及び形状で電極パターンＰ２８、Ｐ２３及びＰ２４が設けられている。電極パターンＰ２８及びＰ２３は、スイッチングの出力線Ｖswになる電極パターンＰ３０と接続されている。また、電極パターンＰ２４は、接地電位ＧＮＤが与えられる電極パターンＰ３２と接続されている。また、入力電位Ｖinが与えられる電極パターンＰ３１は、電極パターンＰ３２に隣接した位置に配置される。電極パターンＰ３２は、放熱電極２１の延出部２１ａとバンプ電極ＢＰ２を介して接続される。

本実施形態に係る半導体装置１４０では、半導体基板１００の第１主面１００ａに第１スイッチ素子Ｑ１のソースと導通する電極を設ける必要がなくなる。したがって、第１主面１００ａに設ける第１主面１００ａ側に設ける出力線Ｖswの電極Ｐ１７の面積が広くなり、配線抵抗の低減が達成される。また、第１スイッチ素子Ｑ１と第２スイッチ素子Ｑ２とが両方オフになるときに基板へ注入される電子は、高電位に接続されているＮ^＋層１９０に流れ込む。このため、制御部ＣＴＲの誤動作が抑制される。

（第５の実施形態）
図１７は、第５の実施形態に係るＤＣ−ＤＣコンバータを例示する模式的斜視図である。
本実施形態に係るＤＣ−ＤＣコンバータ１５０は、実装用基板２００と、半導体装置１１０と、を備える。なお、半導体装置は、上記説明した実施形態に係る半導体装置１１０、１２０、１２１、１３０及び１４０のうちいずれかであればよい。図１７に例示するＤＣ−ＤＣコンバータ１５０では、半導体装置１１０を用いる例を説明する。

半導体装置１１０は、実装用基板２００の配線パターンＰ３０、Ｐ３１及びＰ３２にバンプ電極ＢＰ１及びＢＰ２を介して接続されている。半導体装置１１０には、放熱電極２１が設けられている。放熱電極２１は、配線パターンＰ３２にバンプ電極ＢＰ２を介して接続されている。電極パターンＰ３１には入力電位Ｖinが与えられる。また、電極パターンＰ３２には接地電位ＧＮＤが与えられる。なお、半導体装置１４０を用いる場合には、電極パターンＰ３１に入力電位Ｖinが与えられ、電極パターンＰ３２に接地電位ＧＮＤが与えられる。

実装用基板２００には、半導体装置１１０のほか、負荷回路３００が接続される。また、実装用基板２００の電極パターンＰ３０と、負荷回路３００と、の間には、インダクタＬ及びコンデンサＣ１が接続されている。インダクタＬは、ＤＣ−ＤＣコンバータ１５０のチョークコイルとして用いられる。インダクタＬの一端は電極パターンＰ３０に接続され、他端は負荷回路３００に接続される。コンデンサＣ１は、ＤＣ−ＤＣコンバータ１５０の出力コンデンサとして用いられ、出力リップル、負荷応答特性等の安定化のために用いられる。コンデンサＣ１の一端は、インダクタＬと電極パターンＰ３０との間に接続され、他端は接地されている。

また、実装用基板２００に設けられた電極パターンＰ３１と電極パターンＰ３２との間には、平滑化のためのコンデンサＣ２が接続されている。電極パターンＰ３１と電極パターンＰ３２とは隣接して配置されているため、コンデンサＣ２は、電極パターンＰ３１と電極パターンＰ３２との間を跨ぐように接続される。

このようなＤＣ−ＤＣコンバータ１５０では、半導体装置１１０における半導体基板１００の第２主面１００ｂに放熱電極２１が設けられていることで、放熱経路の熱抵抗の低減が達成される。また、放熱電極２１への電子ｅ⁻の捕獲によって、制御部ＣＴＲへの影響が抑制される。これにより、ＤＣ−ＤＣコンバータ１５０の変換効率及び動作信頼性の向上が達成される。

以上説明したように、本実施形態に係る半導体装置及びＤＣ−ＤＣコンバータによれば、次のような効果を得られる。
すなわち、スイッチ素子の動作で発生する熱の放出経路での熱抵抗を低減でき、放熱効果を高めることが可能となる。また、ハイサイドスイッチング素子（第１スイッチ素子Ｑ１）とローサイドスイッチング素子（第２スイッチ素子Ｑ２）とが両方オフ状態となる時に、半導体基板に注入される電子の影響を小さくし、制御部ＣＴＲによる制御動作の信頼性を向上できる。

本実施形態による上記の効果は、次のような課題を解消できる。
すなわち、半導体基板上において、ハイサイドスイッチング素子（第１スイッチ素子Ｑ１）及びローサイドスイッチング素子（第２スイッチ素子Ｑ２）の単位面積あたりのオン抵抗ＲｏｎＡは、プロセスの微細化を採用することで低減する傾向にある。しかし、素子サイズが小さくなることで、バンプ電極の数が減少し、実装用基板と接する面積が減少する。これによって熱抵抗が増大し、スイッチ素子の動作温度が上昇する。スイッチ素子の動作温度の上昇は、ＤＣ−ＤＣコンバータの変換効率を悪化させる。

また、半導体装置のサイズが小さくなることでローサイドスイッチング素子（第２スイッチ素子Ｑ２）と制御部ＣＴＲとの距離は短くなり、ローサイドスイッチング素子（第２スイッチ素子Ｑ２）の内蔵ダイオードがオン状態になった時に発生する電子の注入によって制御部ＣＴＲの誤動作の影響が大きくなる。

本実施形態に係る半導体装置１１０、１２０、１２１、１３０及び１４０及びＤＣ−ＤＣコンバータ１５０によれば、熱抵抗の低減による放熱効果の向上、及び制御部ＣＴＲの誤動作の抑制によって、上記の問題を解消することが可能になる。

なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の実施形態においては、降圧型のＤＣ−ＤＣコンバータを例として説明したが、昇圧型のＤＣ−ＤＣコンバータであっても適用可能である。また、ハイサイドスイッチング素子がＮチャネル型ＭＯＳＦＥＴであっても適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２１…放熱電極、１００…半導体基板、１００ａ…第１主面、１００ｂ…第２主面、１１０，１２０，１２１，１３０、１４０…半導体装置、１５０…ＤＣ−ＤＣコンバータ、２００…実装用基板、Ｑ１…第１スイッチ素子、Ｑ２…第２スイッチ素子

Claims

半導体基板に設けられたスイッチ素子と、
前記半導体基板に設けられ、前記スイッチ素子を制御する制御部と、
前記半導体基板の第１主面に設けられ、前記スイッチ素子の一端と導通した第１電極と、
前記半導体基板の前記第１主面とは反対側の第２主面及び前記第２主面から外方に延出して設けられ、前記スイッチ素子の他端と導通し、入力電位または基準電位が与えられる第２電極と、
を備えたことを特徴とする半導体装置。
前記第１電極及び前記第２電極には、それぞれ同じ方向に向けて突出する突起電極が設けられたことを特徴とする請求項１記載の半導体装置。
前記第１主面に沿った前記スイッチ素子と前記制御部との距離は、前記第１主面と前記第２主面との距離よりも長いことを特徴とする請求項１または２に記載の半導体装置。
前記スイッチ素子は、前記半導体基板に設けられた相対的に不純物濃度の低い領域に設けられ、
前記半導体基板における前記スイッチ素子の他端と、前記第２電極と、の間には、相対的に不純物濃度の高い領域が設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
前記半導体基板における前記スイッチ素子の他端と、前記第２電極と、の間には、金属材料が埋め込まれた領域が設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
前記半導体基板における前記制御部を囲む領域であって、前記スイッチ素子が設けられる領域の導電型とは反対の導電型の領域を有することを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
半導体基板に設けられた第１スイッチ素子と、
前記半導体基板に設けられた第２スイッチ素子と、
前記半導体基板に設けられ、前記第１スイッチ素子及び前記第２スイッチ素子を制御する制御部と、
前記第１スイッチ素子の一端と導通し、入力電位が与えられる電極層であって、前記半導体基板の前記第１主面に設けられた第１電極層と、
前記第１スイッチ素子の他端及び前記第２スイッチ素子の一端と導通し、インダクタと接続される電極層であって、前記半導体基板の前記第１主面に設けられた第２電極層と、
前記第２スイッチ素子の他端と導通し、基準電位が与えられる電極であって、前記半導体基板の前記第１主面とは反対側の第２主面及び前記第２主面から外方に延出して設けられた放熱電極と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。