JP2010129768A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置を提供する。
【解決手段】集積回路であって、第1のスイッチ素子と、第2のスイッチ素子と、前記第1のスイッチ素子と前記第2のスイッチ素子とを制御する制御回路と、第1の駆動端子と、前記第1のスイッチ素子と前記第1の駆動端子とを接続する第1の配線と、前記第2のスイッチ素子と前記第1の駆動端子とを接続する第2の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第1の駆動端子と前記外部端子とを接続する第3の配線と、を備えたことを特徴とする半導体装置が提供される。
【選択図】図1

Description

本発明は、半導体装置に関し、特に、スイッチング回路などの集積回路をパッケージに収容した半導体装置に関する。
上下2段のスイッチング素子で構成するスイッチング回路は、DC−DCコンバータや、モータ等の誘導負荷をドライブする駆動回路などに用いられる。
上下2段のスイッチング素子は、制御回路により、交互にオン、オフされ、誘導負荷に必要なエネルギーを蓄積し、維持するように制御される。
このようなスイッチング回路は、機器の小型化、高効率化の要求に伴い、高周波化、大電流化する傾向にある。
そのために、素子、回路上の改良がされている。また、半導体チップの実装上の提案もされている(例えば、特許文献1を参照)。
特開2004−342735号公報
本発明は、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置を提供する。
本発明の一態様によれば、集積回路であって、第1のスイッチ素子と、第2のスイッチ素子と、前記第1のスイッチ素子と前記第2のスイッチ素子とを制御する制御回路と、第1の駆動端子と、前記第1のスイッチ素子と前記第1の駆動端子とを接続する第1の配線と、前記第2のスイッチ素子と前記第1の駆動端子とを接続する第2の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第1の駆動端子と前記外部端子とを接続する第3の配線と、を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、集積回路であって、第1のスイッチ素子と、第2のスイッチ素子と、前記第1のスイッチ素子と前記第2のスイッチ素子とを制御する制御回路と、少なくとも1つの第1の駆動端子と、少なくとも1つの第2の駆動端子と、前記第1のスイッチ素子と前記第1の駆動端子とを接続する少なくとも1つの第1の配線と、前記第2のスイッチ素子と前記第2の駆動端子とを接続する少なくとも1つの第2の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第1の駆動端子と前記外部端子とを接続する少なくとも1つの第3の配線と、前記第2の駆動端子と前記外部端子とを接続する少なくとも1つの第4の配線と、を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、集積回路であって、第1のスイッチ素子と、整流素子と、前記第1のスイッチ素子を制御する制御回路と、第1の駆動端子と、前記第1のスイッチ素子と前記第1の駆動端子とを接続する第1の配線と、前記整流素子と前記第1の駆動端子とを接続する第2の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第1の駆動端子と前記外部端子とを接続する第3の配線と、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施の形態)
図1は、本発明の第1の実施形態に係る半導体装置(破線で囲んだ部分)を用いたDC−DCコンバータの構成を例示する模式図である。
図1に表したDC−DCコンバータ80(図では、降圧型を例示している)は、半導体装置70、コイルH1およびコンデンサC1を有し、負荷に電圧を供給する。図1においては、負荷を負荷抵抗R1で表している。
半導体装置70の外部端子LoutにコイルH1の一端が接続され、コイルH1の他端がコンデンサC1および負荷抵抗R1で終端されている。
DC−DCコンバータ80は、半導体装置70に内蔵した第1のスイッチ素子Q1と第2のスイッチ素子Q2とを交互にオン、オフすることで、入力Vinよりも低い出力Voutを得る降圧型DC−DCコンバータである。
半導体装置70は、外部端子Lout、集積回路60、第3の配線41、パッケージ90を有する。第3の配線41は、後述する集積回路60のボンディングパッドPL1(第1の駆動端子)とパッケージ90の外部に露出する外部端子Loutとを電気的に接続する。例えば、第3の配線41は、ボンディングワイヤーにより構成される。半導体装置70は、外部端子Loutと集積回路60と第3の配線41とを、パッケージ90により、例えば樹脂により封止したり、キャン(can)やセラミック筐体などで封止して収容した構造を有する。
半導体装置70の外部端子Loutは、直列接続した第1のスイッチ素子Q1と第2のスイッチ素子Q2との接続点に電気的に接続されている。外部端子Loutは、第1のスイッチ素子Q1のオンにより入力Vinに電気的に接続される。また、外部端子Loutは、第2のスイッチ素子Q2のオンによりグランドに電気的に接続される。
外部端子Loutは、コイルH1を介して負荷抵抗R1にエネルギーを供給し、出力Voutを出力する。コンデンサC1は、コイルH1とともにローパスフィルタを構成し、出力Voutを平滑化する。なお、出力Voutを半導体装置70に帰還して(図示せず)、出力Voutを制御することができる。
集積回路60は、第1のスイッチ素子Q1、第2のスイッチ素子Q2、制御回路10、ボンディングパッドPL1(第1の駆動端子)、第1の配線21、第2の配線22を、同一半導体基板上に形成して1チップ化した構造を有する。
なお、図1に表した集積回路60は、他の回路、素子、配線を有していてもよい。
制御回路10は、第1のスイッチ素子Q1と第2のスイッチ素子Q2とを交互にオン、オフして、コイルH1に必要なエネルギーを蓄積し、維持するよう制御する。
図1においては、第1のスイッチ素子Q1は、ソースQ1S、ゲートQ1G、ドレインQ1Dおよび図示しないチャネルとを有するp型MOSFETの場合を例示している。同様に第2のスイッチ素子Q2は、ソースQ2S、ゲートQ2G、ドレインQ2Dおよび図示しないチャネルとを有するn型MOSFETの場合を例示している。また、第1のスイッチ素子Q1、第2のスイッチ素子Q2は、それぞれ寄生ダイオードD1、D2を有する。
また、集積回路60は、ボンディングパッドPV、PGを有する。ボンディングパッドPVは、第1のスイッチ素子Q1のソースQ1Sと、配線31により電気的に接続されている。ボンディングパッドPGは、第2のスイッチ素子Q2のソースQ2Sと、配線32により電気的に接続されている。また、ボンディングパッドPVは、半導体装置70の電源端子Vinと、例えばボンディングワイヤーにより電気的に接続される。同様に、ボンディングパッドPGは、半導体装置70のグランド端子GNDと電気的に接続されている。
なお、第1のスイッチ素子Q1および第2のスイッチ素子Q2は、本実施例に限定されるものではなく、他の素子、例えば共にn型MOSFET,共にp型MOSFET、BJT,IGBTまたはバイポーラトランジスタでもよい。本発明は、後述するように、第2のスイッチ素子Q2が有する寄生ダイオードD2等のPN接合の逆回復特性に着目してなされたものである。第2のスイッチ素子は、これらの能動素子のほかに、PN接合ダイオードやショットキー・バリア・ダイオードなどを用いることができる。ただし、ショットキー・バリア・ダイオードを用いる場合は、問題は少ない。
図1に表したように、第1のスイッチ素子Q1のドレインQ1Dは、第1の配線21によりボンディングパッドPL1(第1の駆動端子)と電気的に接続されている。第2のスイッチ素子Q2のドレインQ2Dは、第2の配線22によりボンディングパッドPL1(第1の駆動端子)と電気的に接続されている。
詳細には、第1の配線21は、第2の配線22とは独立な部分の配線21aと、ボンディングパッドPL1(第1の駆動端子)に接続される部分の配線21bとからなる。同様に、第2の配線22は、第1の配線21とは独立な部分の配線22aと、ボンディングパッドPL1(第1の駆動端子)に接続される部分の配線22bとからなる。
配線21aにより、第1のスイッチ素子Q1のドレインQ1Dと第1の中継点PL1aとが電気的に接続され、配線21bにより、第1の中継点PL1aとボンディングパッドPL1(第1の駆動端子)とが電気的に接続されている。同様に、配線22aにより、第2のスイッチ素子Q2のドレインQ2Dと第2の中継点PL2aとが電気的に接続され、配線22bにより、第2の中継点PL2aとボンディングパッドPL1(第1の駆動端子)とが電気的に接続されている。
第1の配線21あるいは少なくともその一部と、第2の配線22あるいは少なくともその一部とは、互いに近接し相互インダクタンスが大きくなるように設けられる。
これにより、電源端子Vin、第1のスイッチ素子Q1、寄生ダイオードD2そしてグランド端子GNDの経路を流れる電流(貫通電流)の時間変化に比例した逆電圧を発生させて、貫通電流を抑制する。なお、詳細については、後述する。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図2は、本発明の第1の実施形態に係る半導体装置の他の構成を例示する模式図である。
図2に表したように、半導体装置71は、第1のスイッチ素子Q1と第2のスイッチ素子Q2とを、それぞれのドレインQ1DとQ2Dとが互いに近接するように配置した集積回路61を封止している。
集積回路61は、第1のスイッチ素子Q1のドレインQ1DとボンディングパッドPL1(第1の駆動端子)とを電気的に接続する第1の配線21を有する。また、集積回路61は、第2のスイッチ素子Q2のドレインQ2DとボンディングパッドPL1(第1の駆動端子)とを電気的に接続する第2の配線22を有する。
集積回路61においては、第1の配線21と第2の配線22とが互いに実質的に平行に延在している。すなわち、これら配線21、22は、互いに実質的に平行に設けられている。これにより、第1の配線21と第2の配線22との間の相互インダクタンスM12を大きくすることができる。これ以外は、半導体装置70と同様なので説明を省略する。
第1の配線21と第2の配線22との間の相互インダクタンスM12を大きくすることにより、貫通電流の時間変化に比例した逆電圧を発生させて、貫通電流を抑制することができる。なお、詳細については、後述する。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図3は、図2に表したスイッチ素子の電極部分の構成を例示する模式的平面図である。
図3に表したように、第1のスイッチ素子Q1と第2のスイッチ素子Q2とは、互いに対称に配置されている。
電極部分と平行な面をXY平面とし、第1のスイッチ素子Q1と第2のスイッチ素子Q2との中央の対称軸をY軸とする。Y軸と垂直に第2のスイッチ素子Q2から第1のスイッチ素子Q1に向かう方向をX軸とする。
基板50上に形成された第1のスイッチ素子Q1(破線Q1で囲んだ部分)の上に、ドレインQ1Dと中継点PL1aとを電気的に接続する配線21aが設けられている。中継点PL1aとボンディングパッドPL1(第1の駆動端子)とが、配線21bで電気的に接続される(図示せず)。同様に、基板50上に形成された第2のスイッチ素子Q2(破線Q2で囲んだ部分)の上に、ドレインQ2Dと中継点PL1bとを電気的に接続する配線22aが設けられている。中継点PL1bとボンディングパッドPL1(第1の駆動端子)とが、配線22bで電気的に接続されている(図示せず)。
配線21aと配線21b(図示せず)とを合わせたものが、第1の配線21を構成する。第1の配線21は、第1のスイッチ素子Q1のドレインQ1DとボンディングパッドPL1(第1の駆動端子)とを電気的に接続する。
同様に、配線22aと配線22b(図示せず)とを合わせたものが、第2の配線22を構成する。第2の配線22は、第2のスイッチ素子Q2のドレインQ2DとボンディングパッドPL1(第1の駆動端子)とを電気的に接続する。
また、中継点PVaと第1のスイッチ素子Q1のソースQ1Sとが配線31aにより電気的に接続される。さらに配線31bによりボンディングパッドPVに電気的に接続される(図示せず)。配線31aと配線31bとを合わせたものが、配線31を構成する。
これにより、第1のスイッチ素子Q1のソースQ1Sが、ボンディングパッドPVに電気的に接続される。さらに、ボンディングパッドPVと電源端子Vinとが、例えばボンディングワイヤーにより電気的に接続される(図示せず)。
同様に、中継点PGaと第2のスイッチ素子Q2のソースQ2Sとが配線32aにより電気的に接続される。さらに配線32bによりボンディングパッドPGに電気的に接続される(図示せず)。配線32aと配線32bとを合わせたものが、配線32を構成する。
これにより、第2のスイッチ素子Q2のソースQ2Sが、ボンディングパッドPGに電気的に接続される。さらに、ボンディングパッドPGとグランド端子GNDとが、例えばボンディングワイヤーにより電気的に接続される(図示せず)。
なお、配線21aは、Y軸の負方向に開いた「U字型」で、配線31aは、Y軸の正方向に開いた「U字型」である。これらの配線は、互いに噛合せたように同一平面上に設けられている。配線22aと配線32aも、Y軸に関して対称な位置に、同様に設けられている。
図3においては、配線21a、31a、22aおよび32aとして「U字型」の構成を例示しているが、本発明はこれに限定されない。配線21aと22aとが、相互に近接して、略平行に配置されていればよく、例えば、電流容量に応じて、「I字型」、「L字型」、その他の形状を実質的に平行配置した構成も可能である。また、第1のスイッチ素子Q1と第2のスイッチ素子Q2とは、同一形状でなくともよい。
上記のように、配線21aと配線22aとは、Y軸について対称で、互いにY方向平行に形成されている。これにより、配線間の相互インダクタンスを大きくしている。なお、配線21bと配線22bとを近接させることにより、第1の配線21と第2の配線22との間の相互インダクタンスM12をさらに大きくすることができる。
これにより、貫通電流の時間変化に比例した逆電圧を発生させて、貫通電流を抑制することができる。なお、詳細については、後述する。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
ここで、第1の配線21と第2の配線22との間の相互インダクタンスM12を大きくすることにより、貫通電流を抑制する原理について説明する。
まず、誘導負荷を制御するスイッチング回路のエネルギー損失の発生原因について、DC−DCコンバータを例にして説明する。
(比較例)
図4は、比較例の半導体装置の構成を示す模式図である。
図4に表した比較例の半導体装置170は、外部端子Lout、集積回路160、配線141、パッケージ90を有する。配線141は、後述する集積回路160のボンディングパッドPLと、外部に露出する外部端子Loutとを電気的に接続する、例えばボンディングワイヤーからなる。半導体装置170は、外部端子Loutと集積回路160と配線141とを、パッケージ90により樹脂封止した構造を有する。
半導体装置170は、図1に表した半導体装置70と同様に、図示しないコイルH1、コンデンサC1、負荷抵抗R1を接続することにより、DC−DCコンバータとして用いることができる。
集積回路160は、第1のスイッチ素子Q1、第2のスイッチ素子Q2、制御回路10、ボンディングパッドPL、配線121を、同一半導体基板上に形成して1チップ化した構造を有する。
第1のスイッチ素子Q1のドレインQ1Dおよび第2のスイッチ素子Q2のドレインQ2D(図4においては、p型MOSFETのドレインとn型MOSFETのドレイン)は、集積回路160上で、配線121により、共通にしたボンディングパッドPLに接続されている。
ボンディングパッドPLから半導体装置170の外部端子Loutへボンディングワイヤーの配線141で繋がれている。配線141は、より低抵抗にするために複数本を並列接続したり、板状の金属で繋いだりすることもあるが、配線121は、2つのスイッチ素子Q1、Q2をチップ上で繋ぐことが行われている。これは、チップ面積を節約したり、ボンディングパッドの面積を節約することが目的で、コスト削減の効果があるからである。これ以外は、図2に表した半導体装置71と同様なので説明を省略する。
すなわち、比較例の半導体装置170においては、集積回路160を封止している。この集積回路160は、図2に表した半導体装置71に封止した集積回路60の第1の配線21および第2の配線22を、一つの配線121に置き換えたものである。
配線121の部分は、図5に表したように、「E字型」をした単一の配線部分からなる。
このため、貫通電流は、第1のスイッチ素子Q1から、第2のスイッチ素子Q2の寄生ダイオードD2に向かって、配線121を介して流れ、エネルギー損失を発生する。
次に、比較例の半導体装置170を用いたDC−DCコンバータの動作について説明する。特に貫通電流が発生する場合を詳細に説明する。つまり、第1のスイッチ素子Q1がオフ、第2のスイッチ素子Q2がオンの状態から、第1のスイッチ素子Q1と第2のスイッチ素子Q2とが共にオフの状態に切り替わり、さらに第1のスイッチ素子Q1がオンする一連の状態遷移について詳細に説明する。その間、コイルH1から負荷抵抗R1へは、電流を供給し続ける状態である。
図6は、比較例の半導体装置170を用いたDC−DCコンバータ180の動作を説明するための回路図である。
同図(a)は、第1のスイッチ素子Q1がオフ、第2のスイッチ素子Q2がオンの状態を表す。
同図(b)は、第1のスイッチ素子Q1がオフ、第2のスイッチ素子Q2がオフの状態を表す。
同図(c)は、第1のスイッチ素子Q1がオン、第2のスイッチ素子Q2がオフの状態を表す。
DC−DCコンバータ180は、第1のスイッチ素子Q1がオン、第2のスイッチ素子Q2がオフの状態で始まる。第1のスイッチ素子Q1を介して、外部端子Loutは、電源端子Vinに電気的に接続され、コイルH1に電流が流れ出力Voutが上昇する。
コイルH1にエネルギーが蓄えられ、負荷抵抗R1に必要な電流が供給できるまでエネルギーが上昇すると、制御回路10により、第1のスイッチ素子Q1をオフにすることで電源からコイルH1に電流を供給する経路を遮断する。
第1のスイッチ素子Q1がオフしている間もコイルH1は蓄えられたエネルギーを負荷抵抗R1に向かって供給する。この間の電流は、第2のスイッチ素子Q2の寄生ダイオードD2を通って、グランド端子GNDからコイルH1に向かって流れるようになる(回生電流)。その後、第1のスイッチ素子Q1がオフ、第2のスイッチ素子Q2がオンの状態、すなわち図6(a)に表した状態となる。
回生電流Ioutは、同図(a)に表したように、グランド端子GND、第2のスイッチ素子Q2、コイルH1そして負荷抵抗R1の経路(破線矢印の方向)を流れる。
なお、第2のスイッチ素子Q2をオンにしなくても、寄生ダイオードD2により、回生電流が流れるが、寄生ダイオードD2によるエネルギー損失を低減する目的で、第2のスイッチ素子Q2が同図に表したように制御可能な素子ならば、同図(a)に表したように、オンさせて電流を回生させる。
コイルH1のエネルギーが減少して負荷抵抗R1に流れる回生電流Ioutが減少してくると、負荷抵抗の両端の電圧、出力Voutは下降してくる。出力Voutを維持するためには再び第1のスイッチ素子Q1をオンさせてコイルH1にエネルギーを供給しなくてはならない。
しかし、第2のスイッチ素子Q2をオンさせた状態で第1のスイッチ素子Q1をオンさせると、電源端子Vinからグランド端子GNDへ向けて電流経路(貫通電流)が形成され、大きなエネルギー損失を発生させてしまう。そこで、第1のスイッチ素子Q1をオンに切替える前に、同図(b)に表したように、第2のスイッチ素子Q2をオフにする。
このとき、第2のスイッチ素子Q2の寄生ダイオードD2により、回生電流Ioutが流れ続ける(同図(b)の破線矢印の経路)。なお、第2のスイッチ素子がIGBTやBJTで構成されている場合は、寄生ダイオードD2が、同図(b)に表したような接続にならないため、第2のスイッチ素子Q2と並列に実際にダイオードを接続して同様の電流経路を作る必要がある。
次に、同図(c)に表したように、第1のスイッチ素子Q1をオンに切り替えると、電源端子VinからコイルH1にエネルギーが供給され、負荷抵抗R1への電流Ioutが維持される。
ここで問題となるのは、同図(b)の状態から同図(c)の状態へ移行した際、第2のスイッチ素子Q2で回生電流Ioutを形成していたPN接合ダイオードD2(寄生ダイオード)に、順方向バイアスから逆方向バイアスへ切り替わる電圧変化が印加される場合である。
PN接合ダイオードには、逆方向回復特性がある。例えば、図7に模式的に表した特性がある。
図7においては、PN接合ダイオードの電流Iを、順方向バイアスの状態から時間t=0で逆方向バイアスに切り替えたときの、時間tに対する電流Iを模式的に表している。ここで、電流Iは、逆バイアス方向の電流の向きを正としている。
図7に表したように、順方向から逆方向へ切り替わっても、ダイオード内部に蓄えられた過剰キャリアQrr(t=0において、過剰キャリアQrr=Qrrmとする)が流れきるまで逆方向にも逆方向回復電流Irr(最大値Irrm)が流れる。過剰キャリアQrrが排出され、逆方向回復電流がオフするまでの時間trrは、逆方向回復電流Irrと過剰キャリアQrrに依存する。
この逆方向回復電流Irrは、図6(c)に表したように、電源端子Vinから第1のスイッチ素子Q1を経て、第2のスイッチ素子Q2の寄生ダイオードD2からグランド端子GNDへ流れる。この貫通電流(逆方向回復電流)Irrは、電源からグランドへ向かうため、エネルギー損失となってしまう。DC−DCコンバータの場合は、効率低下となって現れ、問題となる。
特に、図5の比較例に表したように、隣接して配置された2つのスイッチ素子Q1、Q2が、その各ドレインが単一電極で配線されている場合、貫通電流(逆方向回復電流)Irrが、最短距離で流れ、エネルギー損失が大きくなる。
なお、2つのスイッチ素子Q1、Q2は、モノリシックに搭載される場合もあれば、マルチチップ構成でパッケージ内に同梱されることもある。どちらの場合も上記の貫通電流逆方向回復電流)Irrの問題点を含んでいる。
再び図7に戻り、逆方向回復電流Irrについてみる。
過剰キャリアQrrmには寿命があり、逆方向回復電流Irrとは別に、対消滅により減少していく。
PN接合ダイオードに例えば金をドープすることにより、キャリアの寿命を短くすることは可能である。しかし、半導体装置70、170のようなスイッチング回路の場合、スイッチ素子等他の素子にも影響するためキャリアの寿命を短くすることは難しい。
一方、過剰キャリアQrrの寿命のため、逆方向回復電流Irrの時間tに対する積分値Qは、過剰キャリアQrrのt=0における値Qrrmよりも小さくなる。逆方向回復電流Irrがオフするまでの時間trrが長いほど、過剰キャリアQrrmと積分値Qとの差は大きくなる。
そのため、図6(c)に表した状態における、貫通電流(逆方向回復電流)Irrによるエネルギー損失は、逆方向回復電流の最大値Irrmを抑制し、時間trrを長くすることにより、減少することができる。
そこで、図1〜図3に表したように、本実施例の半導体装置70〜71においては、2つのスイッチ素子Q1、Q2と集積回路60〜61のボンディングパッドPL1(第1の駆動端子)との配線を、それぞれ第1の配線21と第2の配線22とに分けている。
第1の配線21と第2の配線22との間の相互インダクタンスM12により、相互インダクタンスM12に比例した逆電圧を発生させて、貫通電流(逆方向回復電流)Irrを抑制することができる。
図8は、図2に表した半導体装置の動作を説明するための模式図である。
図8に表したように、半導体装置71に封止された集積回路61においては、貫通電流(逆方向回復電流)Irrが流れる、第1の配線21と第2の配線22との間に相互インダクタンスM12がある。また半導体装置71の外部端子Loutと、集積回路61のボンディングパッドPL1とを接続する第3の配線41は、例えばボンディングワイヤーからなる。その際、第1の配線21と第3の配線41との相互インダクタンスM13および第2の配線22と第3の配線41との相互インダクタンスM23は、ともにM12に比べて小さい。
出力電流をIoutとすると、第1の配線21には、貫通電流(逆方向回復電流)Irrとの和である電流Iout+Irrが流れる。この電流Iout+Irrにより、第2の配線22には、M12・d(Iout+Irr)/dtの逆起電力が発生して、第2の配線22の電流Irrを妨げる。また、第2の配線22を流れる電流Irrにより、第1の配線21には、M12・dIrr/dtの逆起電力が発生して、第1の配線21の電流を妨げる。
これは、貫通電流(逆方向回復電流)Irrについてみれば、自己インダクタンス2・M12の回路に電流Irrが流れている場合に相当し、2・M12・dIrr/dtの逆起電力が発生して貫通電流(逆方向回復電流)Irrを妨げることになる。ただし、第1の配線21と第2の配線22とのそれぞれの自己インダクタンス分については無視している。
第1のスイッチ素子Q1が、電流0からIout+Irrmまで、時間δtで直線的に立ち上がる場合を考えると、第1の配線21を流れる電流が0からIout+Irrmまで変化することにより、第2のスイッチ素子Q2の寄生ダイオードD2を流れる貫通電流(逆方向回復電流)Irrに対して、概略M12・(Iout+Irrm)/δt程度の逆起電力が発生して、貫通電流(逆方向回復電流)Irrを妨げる。
そのため、貫通電流(逆方向電流)Irrの最大値Irrmは、逆起電力が無い場合に比べて抑制される。このとき、時間trrは増加して、貫通電流(逆方向電流)Irrの時間積分値Qは、一定であるようにも思われる。しかし、上記のように、寄生ダイオードD2の過剰キャリアQrrは、対消滅によって減少して行くため、積分値Qも上記逆起電力が無い場合に比べて減少する。そのため、全体として、エネルギー損失を減少することができる。
すなわち、過剰キャリアQrrは、対消滅以外に電流担体として排出され、それが貫通電流(逆方向電流)Irrとなり、エネルギー損失につながっている。配線間の相互インダクタンスM12によって、この貫通電流(逆方向電流)Irrを制限することにより、デバイス内に蓄積された過剰キャリアQrrは、電流担体として排出されないうちに対消滅により消えていく。この消えたキャリアは、エネルギー損失にならない。
従って、キャリアの寿命をコントロールすることなどにより、対消滅の時間を早くしなくても、配線間の相互インダクタンスM12によって、電流制限が掛かっている間に過剰キャリアQrrは消えていく。そのため、エネルギー損失を減少することができる。
同様に、第2の配線22を流れる電流が0からIrrmまで、直線的に変化する場合、第1の配線21に概略M12・Irrm/δt程度の逆起電力が発生して、貫通電流(逆方向回復電流)Irrを妨げることになる。
貫通電流(逆方向回復電流)Irrについてみれば、第1の配線21および第2の配線22とに概略2・M12・Irrm/δt程度の逆起電力が発生して、Irrを妨げることになる。
なお、上記の通り、第1の配線21と第2の配線22との相互インダクタンスM12により第2の配線には、第1の配線を流れる出力電流Ioutの時間変化に比例した逆起電力M12・dIout/dtも生じる。そのため、相互インダクタンスM12は無制限に大きくすることはできない。
また、第3の配線41を流れる出力電流Ioutの時間変化に比例した逆起電力も生じる。第3の配線41と第1の配線21、第2の配線22間の相互インダクタンスM13、M23は、ともに相互インダクタンスM12より小さくする必要がある。
さらに、各配線の自己インダクタンスによる逆起電力がある。
しかし、スイッチ回路の大電流化、高周波化のためには、自己インダクタンスを含め寄生インピーダンスは小さいことが望ましい。そのため、各配線は、太く、短くし、かつ、第1の配線21と第2の配線22との相互インダクタンスM12だけは、大きくする必要がある。
再び図1に戻ると、本発明の第1の実施形態に係る半導体装置70においては、第1の配線21と第2の配線22とを、それぞれ中継点PL1aおよびPL1bを介して互いの相互インダクタンスM12が大きくなるように、ボンディングパッドPL1(第1の駆動端子)に接続している。
また、図2〜3に表したように、半導体装置71においは、第1の配線21あるいは少なくともその一部と、第2の配線22あるいは少なくともその一部とを、互いに実質的に平行に設けることにより、相互インダクタンスM12をさらに大きくしている。
このように、本発明の第1の実施形態に係る半導体装置70〜71は、第1の配線21と第2の配線22の相互インダクタンスM12により、相互インダクタンスM12に比例した逆電圧を発生させて、貫通電流(逆方向電流)Irrを抑制することができる。
半導体装置70〜71によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図9は、図3に表したスイッチ素子の電極部分の破線Aで囲まれた部分の構成を例示する模式的平面図である。
図9に表したように、電極部分、第1の配線21および第2の配線22を、2層配線で構成することができる。
図9においては、第1のスイッチ素子Q1のドレインQ1Dから中継点PL1aへの配線21aの一部と、ソースQ1Sから中継点PVaへの配線31aの一部とを表している。
基板50上にソース電極51a、ドレイン電極52a、ゲート電極53aが、実質的に平行に複数形成されている。これらの電極の下に、図示しないゲート絶縁膜および半導体層を有し、複数のMOSFET54を構成している。配線31aは、ビアプラグ56を介してソース電極51aと電気的に接続されている。配線21aは、ビアプラグ55を介してドレイン電極52aと電気的に接続されている。
このように、複数のMOSFETを並列接続した構成とすることにより、大電流を扱うことができる。
図示しないが、第2のスイッチ素子Q2についても同様の構成として、第1のスイッチ素子Q1と対称に同一平面上、配線21aと実質的に平行に配置されている。
図10は、図3に表したスイッチ素子の電極部分の構成を例示する模式図である。
図10においては、2層配線の構成例について、第1のスイッチ素子Q1のドレインQ1Dから中継点PL1aへの配線21aの一部と、ソースQ1Sから中継点PVaへの配線31aの一部とを表している。
基板上にソース電極51a、ドレイン電極52aが、実質的に平行に複数形成されている。ゲート電極53a、ゲート絶縁膜、半導体層については、図示を省略している。ソース電極51aとドレイン電極52aとが、1組のMOSFET54を構成している。配線31aは、ビアプラグ56を介してソース電極51aと電気的に接続されている。配線21aは、ビアプラグ55(図示せず)を介してドレイン電極52aと電気的に接続されている。
このように、複数のMOSFETを並列接続した構成とすることにより、大電流を扱うことができる。
図示しないが、第2のスイッチ素子Q2についても同様の構成として、第1のスイッチ素子Q1と対称に同一平面上、配線21aと実質的に平行に配置されている。
図11は、図10に表した電極部分の電流経路を例す模式的平面図である。
図11に表したように、実質的に平行に複数配置されたドレイン電極52aを流れる電流は、ビアプラグ55を介して配線21aに集められる。同様に、ソース電極51aを流れる電流は、ビアプラグ56を介して配線31aから流れ込む。ドレイン電流は、矢印57の向きに配線21aを流れる。また、ソース電流は、矢印58の向きに、ドレイン電流と同じ向きに流れる。
図示しないが、第2のスイッチ素子Q2についても同様の構成として、第1のスイッチ素子Q1と対称に同一平面上、配線21aと実質的に平行に配置されている。第2のスイッチ素子Q2のドレイン電流は、図11に表した矢印57と平行に流れる。なお、第2のスイッチ素子Q2のドレイン電流および寄生ダイオードD2の回生電流Ioutは、矢印57と同じ向きに、貫通電流(逆方向電流)Irrは、矢印57と逆向きに流れる。
矢印57の向きに流れる第1のスイッチ素子Q1のドレイン電流Iの電流変化dI/dtにより、相互インダクタンスM12に比例した逆起電力を第2のスイッチ素子Q2のドレイン配線に発生させ、貫通電流(逆方向電流)Irrを抑制することができる。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図12は、図3に表したスイッチ素子の電極部分の他の構成を例示する模式図である。
図12に表したように、電極部分、第1の配線21および第2の配線22を、3層配線で構成することもできる。
図12においては、第1のスイッチ素子Q1のドレインQ1Dから中継点PL1aへの配線21aの一部と、ソースQ1Sから中継点PVaへの配線31aの一部とを表している。
基板上にソース電極51a、ドレイン電極52a、ゲート電極53a(図示せず)が、実質的に平行に複数形成されている。これらの電極の下に、図示しないゲート絶縁膜および半導体層を有し、複数のMOSFET54を構成している。図示しない絶縁膜を挟んで、2層目のソース電極51b、ドレイン電極52bが実質的に平行に形成されている。ソース電極51bは、ビアプラグ56を介してソース電極51aと電気的に接続されている。同様に、ドレイン電極52bは、図示しないビアプラグ55を介してドレイン電極52aと電気的に接続されている。
配線31aは、ビアプラグ56aを介してソース電極51bと電気的に接続されている。配線21aは、ビアプラグ55aを介してドレイン電極52bと電気的に接続されている。配線31aは、ソース電極51aと電気的に接続され、配線21aは、ドレイン電極52aと電気的に接続されている。
このように、複数のMOSFETを並列接続した構成とすることにより、さらに大電流を扱うことができる。
図示しないが、第2のスイッチ素子Q2についても同様の構成として、第1のスイッチ素子Q1と対称に同一平面上、配線21aと実質的に平行に配置されている。
図13は、図12に表したスイッチ素子の電極部分の電流経路を示す模式的平面図である。
図13に表したように、平行に複数配置されたドレイン電極52aを流れる電流は、ビアプラグ55を介してドレイン電極52bに集められ、さらに、ビアプラグ55aを介して、配線21aに集められる。同様に、ソース電極51aを流れる電流が、ビアプラグ56を介してソース電極51bに集められ、さらに、ビアプラグ56aを介して配線31aに集められる。ドレイン電流は、矢印57の向きに配線21aを流れる。ソース電流は、矢印58の向きに、ドレイン電流と同じ向きに流れる。
図示しないが、第2のスイッチ素子Q2についても同様の構成として、第1のスイッチ素子Q1と対称に同一平面上、配線21aと実質的に平行に配置されている。第2のスイッチ素子Q2のドレイン電流は、図13に表した矢印57と平行に流れる。なお、第2のスイッチ素子Q2のドレイン電流および寄生ダイオードD2の回生電流Ioutは、矢印57と同じ向きに、貫通電流(逆方向電流)Irrは、矢印57と逆向きに流れる。
矢印57の向きに流れる第1のスイッチ素子Q1のドレイン電流Iの電流変化dI/dtにより、相互インダクタンスM12に比例した逆起電力を第2のスイッチ素子Q2のドレイン配線に発生させ、貫通電流(逆方向電流)Irrを抑制することができる。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
以上、配線21aと配線31aとが同一平面状にあり、そして配線21aと配線22a(図示せず)とが、同一平面上に互いに実質的に平行に延在している場合について、例示した。しかし、配線21aおよび配線22aは、これに限定されず、例えば、絶縁膜(層間絶縁膜)を挟んで、層間で互いに実質的に平行に延在させることもできる。
図14は、図2に表した集積回路のスイッチ素子の電極部分の他の構成を例示する模式的平面図である。
図14に表したように、半導体装置72に封止された集積回路62においては、第1のスイッチ素子Q1と第2のスイッチ素子Q2とは、互いに対称に配置されている。
電極部分と平行な面をXY平面とし、第1のスイッチ素子Q1と第2のスイッチ素子Q2との中央の対称軸をY軸とする。Y軸と垂直に第2のスイッチ素子Q2から第1のスイッチ素子Q1に向かう方向をX軸とする。
配線21aと配線22aとは、Y軸について対称で、互いにY方向平行に形成されている。そして、絶縁膜を挟んで、一部が対向するように、層間で平行に延在している。すなわち、実質的に平行に設けられている。これにより、配線間の相互インダクタンスM12を大きくしている。これ以外は、図3に表した集積回路61およびこれを封止した半導体装置71と同様なので、説明を省略する。
これにより、相互インダクタンスM12に比例した逆電圧を発生させて、貫通電流(逆方向回復電流)Irrを抑制することができる。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
なお、本実施例においては、第1のスイッチ素子Q1と第2のスイッチ素子Q2とを、互いに対称に配置した場合を例示したが、本発明はこれに限定されるものではなく、配線21aと配線22aとが、近接して層間で略平行にあればよい。また、図14においては、配線21a、31a、22aおよび32aとして「U字型」の構成を例示しているが、「I字型」、「L字型」等、その他の形状を略平行配置した構成も可能である。また、第1のスイッチ素子Q1と第2のスイッチ素子Q2とは、同一形状でなくともよい。
図15は、本発明の第2の実施形態に係る半導体装置の構成を例示する模式図である。
図15に表した半導体装置73は、図1に表した半導体装置70と同様に上下2段のスイッチ素子Q1、Q2からなるスイッチ回路である。誘導負荷を駆動することができ、例えばDC−DCコンバータに用いることができる。
半導体装置73は、外部端子Lout、集積回路63、第3の配線42、第4の配線43、パッケージ90を有する。第3の配線42は、後述する集積回路63のボンディングパッドP10(第1の駆動端子)とパッケージ90の外部に露出する外部端子Loutとを電気的に接続する。例えばボンディングワイヤーにより構成される。同様に、第4の配線43は、ボンディングパッドP11(第2の駆動端子)と外部端子Loutとを電気的に接続する。半導体装置73は、外部端子Loutと集積回路63と第3の配線42と第4の配線43とを、パッケージ90により、例えば樹脂により封止したり、キャン(can)やセラミック筐体などで封止して収容した構造を有する。
集積回路63は、第1のスイッチ素子Q1、第2のスイッチ素子Q2、制御回路10、ボンディングパッドP10(第1の駆動端子)、P11(第2の駆動端子)、第1の配線21、第2の配線22を、同一半導体基板上に形成して1チップ化した構造を有する。
なお、図15に表した集積回路63は、他の回路、素子、配線を有していてもよい。
第1のスイッチ素子Q1のドレインQ1Dは、第1の配線23によりボンディングパッドP10(第1の駆動端子)と電気的に接続されている。第2のスイッチ素子Q2のドレインQ2Dは、第2の配線24によりボンディングパッドP11(第2の駆動端子)と電気的に接続されている。これ以外は、図1に表した半導体装置70と同様なので説明を省略する。
ボンディングパッドを2つ設けたことにより、ボンディングワイヤーは2本に増加するが、並列する配線長が増加した分だけ、相互インダクタンスも増加する。
これにより、大きな逆起電力を発生させ、貫通電流(逆方向電流)Irrを抑制することができる。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
なお、本実施例においては、集積回路63にボンディングパッドPL1,PL2の2つを設けた場合を例示しているが、本発明はこれに限定されるものではなく、2以上の複数のボンディングパッドを設けることができる。上下2段のスイッチ素子との配線を複数とすることにより、配線間の相互インダクタンスM12をさらに大きくできる。
また、2以上の複数のボンディングパッドから外部端子Loutへの配線も複数とすることにより、配線間の相互インダクタンスM12をさらに大きくできる。
これにより、大きな逆起電力を発生させ、貫通電流(逆方向電流)Irrを抑制することができ、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図16は、本発明の第2の実施形態に係る半導体装置の他の構成を例示する模式図である。
図16に表したように、半導体装置74は、第1のスイッチ素子Q1と第2のスイッチ素子Q2とを、それぞれのドレインQ1DとQ2Dとが互いに近接するように配置した集積回路64を封止している。
集積回路64は、第1のスイッチ素子Q1のドレインQ1DとボンディングパッドP10(第1の駆動端子)とを電気的に接続する第1の配線23を有する。また、集積回路64は、第2のスイッチ素子Q2のドレインQ2DとボンディングパッドP11(第2の駆動端子)とを電気的に接続する第2の配線24を有する。
集積回路64においては、第1の配線23あるいは少なくともその一部と、第2の配線24あるいは少なくともその一部とが、互いに実質的に平行に設けられている。これにより、第1の配線23と第2の配線24との間の相互インダクタンスM12を大きくすることができる。これ以外は、図15に表した半導体装置73と同様なので説明を省略する。
第1の配線23と第2の配線24との間の相互インダクタンスM12を大きくすることにより、相互インダクタンスM12に比例した逆電圧を発生させて、貫通電流(逆方向電流)Irrを抑制することができる。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図17は、本発明の第3の実施形態に係る半導体装置を用いたDC−DCコンバータの構成を例示する回路図である。
図17に表したDC−DCコンバータ81(図では、降圧型を例示している)は、半導体装置75、コイルH1およびコンデンサC1を有し、負荷に電圧を供給する。図1と同様に、負荷を負荷抵抗R1で表している。半導体装置75の外部端子LoutにコイルH1の一端が接続され、コイルH1の他端がコンデンサC1および負荷抵抗R1で終端されている。
DC−DCコンバータ81は、半導体装置75に内蔵した第1のスイッチ素子Q1をオン、オフすることで、入力Vinよりも低い電圧Voutを得る降圧型DC−DCコンバータである。
図17に表した半導体装置75(破線で囲んだ部分)は、外部端子Lout、集積回路65、第3の配線41、パッケージ90を有する。第3の配線41は、後述する集積回路63のボンディングパッドPL1(第1の駆動端子)とパッケージ90の外部に露出する外部端子Loutとを電気的に接続する。例えばボンディングワイヤーにより構成される。半導体装置75は、外部端子Loutと集積回路65と第3の配線41とを、パッケージ90により、例えば樹脂により封止したり、キャン(can)やセラミック筐体などで封止して収容した構造を有する。
集積回路65は、図1に表した集積回路の第2のスイッチ素子Q2をダイオードD10(整流素子)に置き換えた構成を有する。集積回路65は、制御回路11、ボンディングパッドPL1(第1の駆動端子)、第1の配線21、第2の配線22を、同一半導体基板上に形成して1チップ化した構造を有する。
なお、図17に表した集積回路65は、他の回路、素子、配線を有していてもよい。
制御回路11は、第1のスイッチ素子Q1をオン、オフして、コイルH1に必要なエネルギーを蓄積し、維持するよう制御する。
これ以外は、図1に表した半導体装置70およびこれを用いたDC−DCコンバータ80と同様なので、説明を省略する。
図17に表した半導体装置75(破線で囲んだ部分)においては、第2のスイッチ素子Q2がダイオードD10(整流素子)に置き換えられているが、図1に表した半導体装置70と同様に、第1の配線21と第2の配線22の相互インダクタンスM12により、相互インダクタンスM12に比例した逆電圧を発生させて、貫通電流(逆方向電流)Irrを抑制することができる。
再び図6に戻ると、同図(a)の第1のスイッチ素子Q1がオフで、第2のスイッチ素子Q2がオンの場合、および同図(b)の第1のスイッチ素子Q1がオフで、第2のスイッチ素子Q2もオフの場合は、図17において、第1のスイッチ素子Q1がオフで、ダイオードD10(整流素子)を回生電流Ioutが流れる場合に相当する。
また、図6(c)の第1のスイッチ素子Q1がオフからオンに切り替わった状態は、図17においても、同様に第1のスイッチ素子Q1がオフからオンに切り替わった状態に相当する。このとき、図17の半導体装置75においても、貫通電流(逆方向電流)Irrが流れ、エネルギー損失となる。DC−DCコンバータの場合は、効率低下となって現れる。
従って、半導体装置75においても、第1の配線21と第2の配線22の相互インダクタンスM12により、相互インダクタンスM12に比例した逆電圧を発生させて、貫通電流(逆方向電流)Irrを抑制することができる。
半導体装置75によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
以上、本発明の実施例について、DC−DCコンバータに用いた場合を例に説明したが、本発明はこれに限定されるものではなく、誘導負荷を制御するスイッチング回路に用いるもとができる。
図18は、本発明の第4の実施形態に係る半導体装置を用いたモータ制御回路の構成を例示する回路図である。
図18に表したモータ制御回路82は、モータMoを制御する。
図18に表した半導体装置76(破線で囲んだ部分)は、2つの外部端子Lout1、Lout2、集積回路66、2つの第3の配線41、45、パッケージ90を有する。第3の配線41は、後述する集積回路66のボンディングパッドPL1(第1の駆動端子)とパッケージ90の外部に露出する外部端子Lout1とを電気的に接続する。例えばボンディングワイヤーにより構成される。同様に、第3の配線45は、ボンディングパッドPL2(第1の駆動端子)と外部端子Lout2とを電気的に接続する。半導体装置76は、2つの外部端子Lout1、Lout2と集積回路66と2つの第3の配線41,45とを、パッケージ90により、例えば樹脂により封止したり、キャン(can)やセラミック筐体などで封止して収容した構造を有する。
集積回路66は、図1に表した集積回路60における直列接続した第1のスイッチ素子Q1と第2のスイッチ素子Q2からなるスイッチ回路を2組有する。集積回路66は、2組の第1のスイッチ素子Q1、Q3、2組の第2のスイッチ素子Q2、Q4、制御回路10、2組のボンディングパッドPL1、PL2(第1の駆動端子)、2組の第1の配線21、25、2組の第2の配線22、26を、同一半導体基板上に形成して1チップ化した構造を有する。
なお、図18に表した集積回路66は、他の回路、素子、配線を有していてもよい。
半導体装置76の外部端子Lout1は、直列接続した第1のスイッチ素子Q1と第2のスイッチ素子Q2との接続点に電気的に接続されている。外部端子Lout1は、第1のスイッチ素子Q1のオンにより入力Vinに電気的に接続される。また、外部端子Lout1は、第2のスイッチ素子Q2のオンによりグランドに電気的に接続される。
同様に、外部端子Lout2は、直列接続した第1のスイッチ素子Q3と第2のスイッチ素子Q4との接続点に電気的に接続されている。外部端子Lout2は、第1のスイッチ素子Q3のオンにより入力Vinに電気的に接続される。また、外部端子Lout2は、第2のスイッチ素子Q4のオンによりグランドGNDに電気的に接続される。
外部端子Lout1、Lout2は、モータMoにエネルギーを供給する。
一組の第1のスイッチ素子Q1とボンディングパッドPL1とは、第1の配線21により、また第2のスイッチ素子Q2とボンディングパッドPL1とは、第2の配線22により、それぞれ電気的に接続されている。同様に、他の組の第1のスイッチ素子Q3とボンディングパッドPL2とは、第1の配線25により、また第2のスイッチ素子Q4とボンディングパッドPL2とは、第2の配線26により、それぞれ電気的に接続されている。
第1の配線21あるいは少なくともその一部と、第2の配線22あるいは少なくともその一部とは、互いに近接し相互インダクタンスM12が大きくなるように設けられる。同様に、第1の配線25あるいは少なくともその一部と、第2の配線26あるいは少なくともその一部とは、互いに近接し相互インダクタンスM12が大きくなるように設けられる。
制御回路12は、一組の第1のスイッチ素子Q1と第2のスイッチ素子Q2とを交互にオン、オフするとともに、他の一組の第1のスイッチ素子Q3と第2のスイッチ素子Q4とを交互にオン、オフして、モータMoに必要なエネルギーを供給するよう制御する。
図18においては、第1のスイッチ素子Q1、Q3は、p型MOSFETの場合を例示している。同様に第2のスイッチ素子Q2、Q4は、n型MOSFETの場合を例示している。また、第1のスイッチ素子Q1、Q3は、それぞれ寄生ダイオードD1、D3を有する。第2のスイッチ素子Q2、Q4は、それぞれ寄生ダイオードD2、D4を有する。
制御回路12により、一組の第1のスイッチ素子Q1がオン、第2のスイッチ素子Q2がオフのとき、他の組の第1のスイッチ素子Q3がオフ、第2のスイッチ素子Q4がオンとなるように、制御される。このとき、電流は、電源Vinから一組の第1のスイッチ素子Q1を経て、外部端子Lout1からモータMoを流れる。そして、外部端子Lout2から他の組の第2のスイッチ素子Q4を経て、グランドGNDに電流が流れる。
また、制御回路12により、一組の第1のスイッチ素子Q1がオフ、第2のスイッチ素子Q2がオンのとき、他の組の第1のスイッチ素子Q3がオン、第2のスイッチ素子Q4がオフとなるように、制御される。このとき、電流は、電源Vinから他の組の第1のスイッチ素子Q3を経て、外部端子Lout2からモータMoを流れる。そして、外部端子Lout1から一組の第2のスイッチ素子Q2を経て、グランドGNDに電流が流れる。
このように、モータMoに流れる電流の大きさ、方向を制御することにより、モータMoを制御する。
このような半導体装置76においても、貫通電流を防止するために、第1のスイッチ素子Q1、Q3と第2のスイッチ素子Q2,Q4とがともにオフの状態を設ける。そして、第1のスイッチ素子Q1またはQ3をオフからオンに切り替えたときの、上記した寄生ダイオードD1〜D4の貫通電流(逆方向回復電流)Irrが問題となる。
例えば、一組の第1のスイッチ素子Q1がオン、第2のスイッチ素子Q2がオフで、他の組の第1のスイッチ素子Q3がオフ、第2のスイッチ素子Q4がオンの状態にあるとする。モータMoには、外部端子Lout1からモータMo、外部端子Lout2の方向へ電流が流れる。
そして、第1のスイッチ素子Q1、Q3と、第2のスイッチ素子Q2、Q4とがともにオフの状態に変化したとする。モータMoには、外部端子Lout1からモータMo、外部端子Lout2の向きに回生電流が流れ続ける。
回生電流は、グランドGNDから寄生ダイオードD2を経て、外部端子Lout1からモータMoを流れる。そして、外部端子Lout2から寄生ダイオードD3を経て、電源端子Vinに回生電流が流れる。
ここで、再びモータMoへ同一方向に電流を流すように制御する。一組の第1のスイッチ素子Q1がオン、第2のスイッチ素子Q2がオフで、他の組の第1のスイッチ素子Q3がオフ、第2のスイッチ素子Q4がオンの状態となる。
このとき、一組の第1のスイッチ素子Q1と寄生ダイオードD2には、貫通電流(逆方向回復電流)Irrが流れる。同様に、他の組の第2のスイッチ素子Q4と寄生ダイオードD3にも、貫通電流(逆方向電流)Irrが流れる。
ここでは、一組の第1のスイッチ素子Q1と寄生ダイオードD2とを流れる貫通電流(逆方向電流)Irrについて、説明する。
半導体装置76においては、上記のように、各組の第1のスイッチ素子Q1とボンディングパッドPL1との間の第1の配線21と、第2のスイッチ素子Q2とボンディングパッドPL1との間の第2の配線22とを、その配線間の相互インダクタンスM12が大きくなるように設けられている。そのため、相互インダクタンスM12に比例した逆起電力を発生させることにより、この貫通電流(逆方向回復電流)Irrを抑制することができる。
半導体装置76によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
モータMoを流れる電流が逆方向の場合も同様である。
なお、図18においては、モータMoとして、1つの巻き線のみを表しているが、本実施例は、これに限定されるものではなく、例えば、巻き線の数に応じてスイッチ回路を多数設けることにより、複数の巻き線を制御することができる。例えば、三相モータなども同様に制御することができる。
また、本実施例のモータMoは、誘導負荷の具体例として例示したもので、アクチュエータも含まれる。図示しない、位置検出、速度検出回路により検出した、位置、速度を制御回路12に帰還することにより、アクチュエータを制御することができる。
また、第1のスイッチ素子Q1、Q3、第2のスイッチ素子Q2、Q4は、本実施例に限定されるものではなく、他の素子、例えば共にn型MOSFET,共にp型MOSFET、BJT,IGBTまたはバイポーラトランジスタでもよい。
また、各組の第1のスイッチ素子Q1、Q3、第2のスイッチ素子Q2、Q4、第1の配線21、25、第2の配線22、26、ボンディングパッドPL1、PL2とは、上記した各実施例における集積回路60〜64を用いることができる。
なお、コイルH1等の誘導負荷は、半導体チップよりも大きいためパッケージには同梱されないことが多く、半導体装置70〜74のように、図1の破線で囲んだ部分が、例えば樹脂などで封止される。しかし、本発明は、これに限定されるものではなく、例えば、図1に表したコイルH1も半導体装置に封止した構成の場合にも用いることができる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の第1の実施形態に係る半導体装置を用いたDC−DCコンバータの構成を例示する模式図である。 本発明の第1の実施形態に係る半導体装置の他の構成を例示する模式図である。 図2に表したスイッチ素子の電極部分の構成を例示する模式的平面図である。 比較例の半導体装置の構成を示す模式図である。 図4に表した集積回路のスイッチ素子の電極部分の構成を示す模式的平面図である。 比較例の半導体装置を用いたDC−DCコンバータの動作を説明するための回路図である。 比較例におけるダイオードの特性図である。 図2に表した半導体装置の動作を説明するための模式図である。 図3に表したスイッチ素子の電極部分の破線Aで囲まれた部分の構成を例示する模式的平面図である。 図3に表したスイッチ素子の電極部分の構成を例示する模式図である。 図10に表した電極部分の電流経路を例す模式的平面図である。 図3に表したスイッチ素子の電極部分の他の構成を例示する模式図である。 図12に表したスイッチ素子の電極部分の電流経路を示す模式的平面図である。 図2に表した集積回路のスイッチ素子の電極部分の他の構成を例示する模式的平面図である。 本発明の第2の実施形態に係る半導体装置の構成を例示する模式図である。 本発明の第2の実施形態に係る半導体装置の他の構成を例示する模式図である。 本発明の第3の実施形態に係る半導体装置を用いたDC−DCコンバータの構成を例示する回路図である。 本発明の第4の実施形態に係る半導体装置を用いたモータ制御回路の構成を例示する回路図である。
符号の説明
10〜12 制御回路
21a、21b、22a、22b、31a、32a 配線
21、23、25 第1の配線
22、24、26 第2の配線
41、42、45 第3の配線
43 第4の配線
50 基板
51a ソース電極
52a ドレイン電極
53a ゲート電極
54 MOSFET
55、55a、56、56a ビアプラグ
60〜66、160 集積回路
70〜76、170 半導体装置
80、81 DC−DCコンバータ
82 モータ制御回路
90 パッケージ
C1 コンデンサ
D1〜D4 寄生ダイオード
D10 ダイオード(整流素子)
GND グランド端子
H1 コイル
Lout、Lout1、Lout2 外部端子
Mo モータ
PL、PG、PV ボンディングパッド
PL1、PL2、P10 ボンディングパッド(第1の駆動端子)
P11 ボンディングパッド(第2の駆動端子)
Q1、Q3 スイッチ素子(第1のスイッチ素子)
Q2、Q4 スイッチ素子(第2のスイッチ素子)
R1 負荷抵抗
Vin 電源端子

Claims (5)

  1. 集積回路であって、
    第1のスイッチ素子と、
    第2のスイッチ素子と、
    前記第1のスイッチ素子と前記第2のスイッチ素子とを制御する制御回路と、
    第1の駆動端子と、
    前記第1のスイッチ素子と前記第1の駆動端子とを接続する第1の配線と、
    前記第2のスイッチ素子と前記第1の駆動端子とを接続する第2の配線と、
    を有する集積回路と、
    前記集積回路を収容するパッケージと、
    前記パッケージの外部に露出する外部端子と、
    前記第1の駆動端子と前記外部端子とを接続する第3の配線と、
    を備えたことを特徴とする半導体装置。
  2. 集積回路であって、
    第1のスイッチ素子と、
    第2のスイッチ素子と、
    前記第1のスイッチ素子と前記第2のスイッチ素子とを制御する制御回路と、
    少なくとも1つの第1の駆動端子と、
    少なくとも1つの第2の駆動端子と、
    前記第1のスイッチ素子と前記第1の駆動端子とを接続する少なくとも1つの第1の配線と、
    前記第2のスイッチ素子と前記第2の駆動端子とを接続する少なくとも1つの第2の配線と、
    を有する集積回路と、
    前記集積回路を収容するパッケージと、
    前記パッケージの外部に露出する外部端子と、
    前記第1の駆動端子と前記外部端子とを接続する少なくとも1つの第3の配線と、
    前記第2の駆動端子と前記外部端子とを接続する少なくとも1つの第4の配線と、
    を備えたことを特徴とする半導体装置。
  3. 集積回路であって、
    第1のスイッチ素子と、
    整流素子と、
    前記第1のスイッチ素子を制御する制御回路と、
    第1の駆動端子と、
    前記第1のスイッチ素子と前記第1の駆動端子とを接続する第1の配線と、
    前記整流素子と前記第1の駆動端子とを接続する第2の配線と、
    を有する集積回路と、
    前記集積回路を収容するパッケージと、
    前記パッケージの外部に露出する外部端子と、
    前記第1の駆動端子と前記外部端子とを接続する第3の配線と、
    を備えたことを特徴とする半導体装置。
  4. 前記第1の配線と前記第2の配線とは、前記集積回路において、同一平面上で互いに実質的に平行に延在していることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
  5. 前記集積回路は、層間絶縁膜をさらに有し、
    前記第1の配線と前記第2の配線とは、前記層間絶縁膜を挟んで互いに実質的に平行に延在していることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
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