CN103268877A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。用于诸如DC/DC转换器的电源电路的传统半导体器件具有热耗散和尺寸缩小的问题，特别是在尺寸缩小的情况下具有热耗散及其它问题。本发明提供一种半导体器件，其具有通过如下处理形成的结构：用具有梳齿形的多个金属板导线覆盖半导体芯片的主表面，该半导体芯片具有该主表面和形成于该主表面上的多个MIS型FET；在该主表面上在平面图中交替分布梳齿部分；以及进一步将多个金属板导线电耦接到多个端子。

Description

半导体器件及其制造方法
相关申请的交叉引用
在此通过引用并入2012年2月15日提交的日本专利申请No.2012-030383的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件，例如涉及有效地适用于电源电路所用的半导体器件的技术。
背景技术
广泛用作电源电路的DC/DC转换器包括高侧开关、低侧开关、用于驱动开关的驱动器（驱动电路）、用于控制驱动器的控制电路等。在高侧开关和低侧开关的每一个中，均使用功率MOSFET（金属氧化物半导体场效应晶体管）。这里，高侧开关也称为控制开关，低侧开关也称为同步开关。
在用于诸如DC/DC转换器的电源电路的半导体器件中，例如，提出了如下的技术，目的是减小尺寸和降低导线的电感。
(1)日本待审专利申请公开No.2005-203584(专利文献1)
高侧开关的功率MOSFET、用于驱动高侧开关的功率MOSFET的驱动电路和用于驱动低侧开关的功率MOSFET的驱动电路形成于一个半导体芯片上。低侧开关的功率MOSFET形成于另一芯片上。这两个半导体芯片被包含于一个封装中。
(2)日本待审专利申请公开No.2010-16035(专利文献2)
高侧开关的功率MOSFET、低侧开关的功率MOSFET以及它们的驱动器和控制电路形成于一个半导体衬底上。
[先前技术文献]
[专利文献]
[专利文献1]
日本待审专利申请公开No.2005-203584
[专利文献2]
日本待审专利申请公开No.2010-16035
发明内容
专利文献1在专利公布的图13中针对专利公布的图8-12中的***示例描述了对导线电感、对电阻、尺寸减小和热耗散的参数的评估。如从图13中可见的，专利文献1的图8、10和12中的三种情况具有热耗散的问题。同时，图9中的情形示出中等的热耗散但是具有尺寸减小等问题。图11中的情形具有尺寸减小的问题。
进而，专利文献2仅描述了如何将高侧开关的功率MOSFET、低侧开关的功率MOSFET以及它们的驱动器和其它构件分布于一个半导体衬底上，而没有考虑热耗散问题及其它问题。
其它问题和新颖特征从本说明书中的描述及所附附图会明了。
根据一个实施方式的半导体器件具有通过覆盖半导体芯片的主表面形成的结构，该半导体芯片具有该主表面和利用多个金属板导线形成于该主表面上的多个MIS型FET，该金属板导线具有梳齿形且被在平面图中交替地分布。
在本实施方式中，可以获得能够减小尺寸且在其顶部能够改进热耗散的半导体器件。
附图简要说明
图1A和图1B是示出根据第一实施例的半导体器件的透视图。
图2A和图2B是示出根据第一实施例的半导体器件的截面透视图。
图3是根据第一实施例的半导体芯片的透视图。
图4A是从上方看的图3所示的半导体芯片的表面的平面图，图4B是其截面图。
图5A和图5B是示出在用树脂密封图1所示的半导体器件的情况下的外观的视图。
图6A和图6B是示出图5A和图5B所示的半导体器件的外观的视图，其中图6A是顶视图，而图6B是仰视图。
图7是在图6A的线A-A’上所取的半导体器件的截面图。
图8是在将图1A至图7所示的半导体器件用于DC/DC转换器的情况下的等效电路示意图。
图9是理论上解释根据第一实施例的半导体芯片中的端子的连接关系的示意性截面图。
图10A和图10B是示出在通过将图1A至图7所示的半导体器件安装于布线衬底上形成DC/DC转换器的情形下的安装状态的视图。
图11是在示出根据第一实施例的半导体器件制造方法的（a）工艺中的截面图。
图12是在示出根据第一实施例的半导体器件制造方法的（b）工艺中的截面图。
图13是在示出根据第一实施例的半导体器件制造方法的（c）工艺中的截面图。
图14是在示出根据第一实施例的半导体器件制造方法的（d）工艺中的截面图。
图15是在示出根据第一实施例的半导体器件制造方法的（e）工艺中的截面图。
图16是在示出根据第一实施例的半导体器件制造方法的（g）工艺中的截面图。
图17A和图17B是补充在制造方法中的（g）工艺的截面图。
图18是示出根据第二实施例的半导体器件的透视图。
图19是示出根据第三实施例的半导体器件的透视图。
图20A和图20B是示出在用树脂密封图19中的半导体器件的情况下的外观的视图。
图21A和图21B是图20A和图20B所示的半导体器件的顶视图，而图21B是其仰视图。
图22是在将图19至图21B所示的半导体器件用于DC/DC转换器的情况下的等效电路示意图。
图23是示出根据第四实施例的树脂密封型半导体器件的透视图。
图24是示出根据第五实施例的树脂密封型半导体器件的透视图。
图25A和图25B是示出在用树脂密封图24中的半导体器件的情况下的外观的视图。
图26A和图26B是图25A和图25B所示的半导体器件的顶视图，而图26B是其仰视图。
图27A和图27B是示出根据第六实施例的半导体器件的透视图。
具体实施方式
以下参照附图详细说明实施例。
在下面的实施例中，在存在便利化的必要性时，以划分成多个部分或实施例的方式进行说明。但是，除了另外指明的情形外，它们并非是互不相关的，而是彼此相关的，一个部分或实施例是其他部分或实施例的部分或全部的改型、详细说明、补充说明等。此外，在下面的实施例中，当提及要素的数量等（包括个数、数值、数量、范围等）时，该数量等并不限定于具体的数字，而可以小于或大于该具体的数字。这里，排除另有指明或在原理上明显限于该具体的数字的情形。
并且，在下面的实施例中，除了另外指明或在原理上认为该构件必不可少的情形之外，各构件（包括构成步骤等）并不一定是不可缺少的。类似地，在下面的实施例中，如果提及要素等的形状、位置关系等，包括与该形状基本接近或类似的形状等。这里，排除另有指明或在原理上认为必不可少的情形。对于上述数值（包括个数、数值、数量、范围等）同样如此。
这里，在用于说明实施例的所有附图中，具有相同功能的要素以相同或相关的代码表示，并且省略了重复的说明。在以下的实施例中，相同或类似要素的描述原则上将省略，除非特别必要。
第一实施例
图1A是示出根据第一实施例的半导体器件的透视图，图1B是用虚线示出将在后面说明的图2A和2B中的部分的半导体器件的透视图。这里，图1A和图1B是示出在去除包装树脂的状态下的半导体器件的视图。
如图1A和图1B所示，半导体器件1包括半导体芯片2、第一金属板导线3、第二金属板导线4、第三金属板导线5、输入端子6、输出端子7、接地端子8、第一栅极端子9、第二栅极端子10、散热器11、接合导线14和15。半导体芯片2具有第一栅电极焊盘（高侧栅电极焊盘）12和第二栅电极焊盘（低侧栅电极焊盘）13。
梳齿形第一金属板导线3、梳齿形第二金属板导线4、和梳齿形第三金属板导线5被形成为分别从半导体芯片2的外部延伸到半导体芯片2的主表面上。分别地，第一金属板导线3具有梳齿部分3a和3b，第二金属板导线4具有梳齿部分4a、4b、4c和4d，第二金属板导线5具有梳齿部分5a、5b和5c。
第一金属板导线3、第二金属板导线4和第三金属板导线5的相应梳齿部分在平面图中交替分布，以覆盖半导体芯片2的主表面。此外，第一金属板导线3位于半导体芯片2之外的部分电耦接到输入端子6。第二金属板导线4位于半导体芯片2之外的部分电耦接到输出端子7。第三金属板导线5位于半导体芯片2之外的部分电耦接到接地端子8。输入端子6、输出端子7和接地端子8分别分布在半导体芯片2外部。
此外，第一栅电极焊盘12通过接合导线14耦接到位于半导体芯片2外部的第一栅极端子（高侧栅极端子）9。第二栅电极焊盘13也通过接合导线15耦接到位于半导体芯片2外部的第二栅极端子（低侧栅极端子）10。
并且，包括用作散热器11的固态板的框架耦接到半导体芯片2的主表面的另一侧上的另一主表面（半导体芯片2的背表面）。
例如通过挤压或蚀刻铜(Cu)板形成第一金属板导线3、第二金属板导线4、第三金属板导线5、输入端子6、输出端子7和接地端子8。
作为接合导线14和15，使用金导线，不过也可以使用铝导线或铜导线。
半导体芯片2在平面图中具有矩形，不过也可以具有正方形。即，只要该形状在平面图中具有四个边，任何形状都是可接受的。
图2A是半导体器件1中以图1B的虚线示出的部分从以实白箭头所示的方向观看的截面透视图。图2B是示出去除图2A所示的半导体器件1中的金属板导线的梳齿部分3a、3b、4a、4b、4c、5a和5b的状态（半导体芯片2）的截面透视图。这里，图1A和图1B所示的散热器11在图2A和图2B中省略。
如图2B所示，在半导体芯片2中分别以功率MISFET（金属绝缘体半导体场效应晶体管）形成高侧(控制)开关T1和低侧(同步)开关T2。构成高侧开关T1的功率MISFET具有在半导体芯片的顶面侧（同一面侧）的源电极20、漏电极22和栅电极24。构成低侧开关T2的功率MISFET具有在半导体芯片的顶面侧（同一面侧）的源电极21、漏电极23和栅电极25。这样的功率MISFET也称为水平功率MISFET。尽管图2A和图2B示出高侧开关T1和低侧开关T2均是n沟道型功率MISFET的情形，但是高侧开关T1为p沟道型功率MISFET，低侧开关T2为n沟道MISFET的情形也是可接受的。
MISFET也可以是MOS(金属氧化物半导体)型FET。作为MISFET或MOSFET的栅电极，可以使用任何材料，只要该材料是诸如多晶硅的导体，而该材料不一定是金属。
高侧(控制)开关也称为高侧MISFET或高侧MIS型FET，而低侧(同步)开关也称为低侧MISFET或低侧MIS型FET。
如从图2A和图2B清楚可见的，形成于半导体芯片2中的高侧开关T1和低侧开关T2覆盖以第一、第二和第三金属板导线3、4和5的相应梳齿部分3a、3b、4a、4b、4c、5a和5b。在这些图中未示出图1A和图1B所示的梳齿部分4d和5c。
梳齿部分3a、3b、4a、4b、4c、5a和5b通过源极焊盘26和27以及漏极焊盘28和29耦接到高侧开关T1和低侧开关T2。
具有梳齿部分3a、3b、4a、4b、4c、5a和5b的第一、第二和第三金属板导线3、4和5中的每一个优选地在图2A和2B的截面中具有例如0.3mm以上的宽度（截面中的横向）和50m以上的厚度（截面中的垂直方向）。
如从图2A和图2B清楚可见的，源极焊盘26和漏极焊盘28形成于源电极20、漏电极22和栅电极24上。源极焊盘27和漏极焊盘29形成于源电极21、漏电极23和栅电极25上。然后在源极焊盘26和漏极焊盘28上形成用于耦接到梳齿部分3a、3b、4a和4b的多个焊料凸块30。此外，在源极焊盘27和漏极焊盘29上形成用于耦接到梳齿部分4b、4c、5a和5b的多个焊料凸块31。
半导体芯片2中的源极焊盘26和27以及漏极焊盘28和29位于第一、第二和第三金属板导线3、4和5之下，从而在与第一、第二和第三金属板导线3、4和5相交的方向上延伸。源极焊盘26和27以及漏极焊盘28和29包括例如铝（Al），但是也可以包括铜（Cu）。
此外，焊料凸块30和31可以是金(Au)球或铜(Cu)球。
源极焊盘26和27以及漏极焊盘28和29中的每一个在图3的截面中具有例如0.1-0.4mm的宽度（截面中的深度方向）和例如1-10m的厚度（截面中的垂直方向）。
此外，分别地，高侧开关T1的源区S1和漏区D1形成于N-型阱区18a中，低侧开关T2的源区S2和漏区D2形成于N-型阱区18b中。
然后，分别地，在形成于N-型阱区18a中的P-型阱区19a中，形成高侧开关T1的源区S1；在形成于N-型阱区18b中的P-型阱区19b中，形成低侧开关T2的源区S2。
然后，分别地，在源区S1上形成源电极20，在源区S2上形成源电极21。此外，分别地，在漏区D1上形成漏电极22，在漏区D2上形成漏电极23。源电极20和21以及漏电极22和23中的每一个在图2A和图2B的截面透视图中具有例如1-2m的宽度（截面中的横向）和例如0.1-1m的厚度（截面中的垂直方向）。
此外，在半导体衬底上于源区S1与漏区D1之间通过栅极绝缘膜GIa形成栅电极24。类似地，在半导体衬底上于源区S2与漏区D2之间通过栅极绝缘膜GIb形成栅电极25。栅电极24和25中的每一个在图2A和图2B的截面中具有例如0.5-2m的宽度和例如0.1-0.5m的厚度。栅极绝缘膜GIa和GIb中的每一个具有例如0.5-2m的宽度和例如5-100nm的厚度。
如从图2A和图2B清楚可见的，金属板导线4的梳齿部分4b通过焊料凸块30和31耦接到源极焊盘26和漏极焊盘29。即，形成于半导体芯片2中的高侧开关T1的源电极S1和低侧开关T2的漏电极D2通过源极焊盘26、漏极焊盘29以及焊料凸块30和31由单个板的金属板导线4b彼此耦接。
分别将半导体芯片2的主表面的形成高侧开关T1的区域定义为第一区域R1，将半导体芯片2的主表面的形成低侧开关T2的区域定义为第二区域R2。
图3是在去除图1A和1B中的半导体器件1的金属板导线、输入端子、输出端子、接地端子、散热器和接合导线的状态下的半导体芯片2的透视图。
如图3所示，高侧开关T1形成于半导体芯片2的主表面的第一区域R1中，而低侧开关T2形成于半导体芯片2的主表面的第一区域R2中。然后，在第一区域R1上交替地分布源极焊盘26和漏极焊盘28，而在第一区域R2上交替地分布源极焊盘27和漏极焊盘29。
此外，分别地，在第一区域R1的右上角的附近形成第一栅电极焊盘12，而在第二区域R2的右下角的附近形成第二栅电极焊盘13。
半导体芯片2是二合一芯片，其中两个开关(MISFET)形成于一个半导体芯片中。
图4A是从上方看的图3所示的半导体芯片的表面的平面图，图4B是沿图4A中的线A-A’所取的截面图。
如从图4A和4B清楚可见的，分别地，高侧开关T1形成于在平面图中具有四边形的半导体芯片2的第一区域中，低侧开关T2形成于半导体芯片2的第二区域中。如图3所示，源极焊盘26和漏极焊盘28交替地分布于第一区域R1上，源极焊盘27和漏极焊盘29交替地分布于第二区域R2上。
此外，如图4A和4B所示，源极焊盘26和27以及漏极焊盘28和29在平面图中具有带形或矩形。
此外，源极焊盘26和27以及漏极焊盘28和29被分布为位于相同的线上。即，第一区域R1上的一个源极焊盘26与第二区域R2上的相关的一个漏极焊盘29被分布为在平面图中位于半导体芯片2的主表面上的同一条线上。然后，第一区域R1上的一个漏极焊盘28与第二区域R2上的相关的一个源极焊盘27被分布为在平面图中位于半导体芯片2的主表面上的同一条线上。
如图3所示，在半导体芯片2的主表面上，分别地，第一栅电极焊盘12形成于第一区域R1的右上角附近，第二栅电极焊盘13形成于第二区域R2的右下角附近。
进而，如图4B所示，在第二区域R2中，在交替分布的源极焊盘27和漏极焊盘29上形成多个焊料凸块31。类似地，在第一区域R1中，在交替分布的源极焊盘26和漏极焊盘28上形成多个焊料凸块30。
在图1A至4B所述的半导体器件1和半导体芯片2中，省略了形成于源极焊盘26和27以及漏极焊盘28和29下方的第一层间绝缘膜49和形成于源极焊盘26和27以及漏极焊盘28和29上方的第二层间绝缘膜50。
图5A和5B是示出在用树脂密封半导体器件1的情形下的外观的视图，其中图5A是从上方斜视的透视图，而图5B是从图5A中所示的实白箭头所示的方向看的侧视图。图6A和6B是示出半导体器件1a的外观的视图，其中图6A是顶视图，图6B是仰视图。图7是沿图6A中的线A-A’所取的半导体器件1a的截面图。在截面图中同样省略了第一和第二层间绝缘膜49和50。
如图5A-7所示，在用包装树脂46密封半导体器件1形成的半导体器件1a中，输入端子6、输出端子7、接地端子8、第一栅极端子9和第二栅极端子10的相应部分暴露于包装树脂46的侧面上。
此外，如图6B所示，散热器11、输入端子6、输出端子7、接地端子8、第一栅极端子9和第二栅极端子10的相应部分暴露于包装树脂46的底面上。
此外，如从图7的截面图清楚可见的，半导体芯片2通过具有良好散热性的粘合剂52耦接到散热器11，第二金属板导线4和第三金属板导线5位于半导体芯片2外部的部分通过具有良好散热性的粘合剂52分别耦接到输出端子7和接地端子8。第二金属板导线4和第三金属板导线5位于半导体芯片2上的部分通过焊料凸块31耦接到半导体芯片2。
尽管半导体器件1a中的包装树脂46的顶面、底面和侧面的外观是四边形，但是这些面中的每一个可以具有倒角（chamfered）外观。在这种情况下，因此，包装树脂46的右上角和左上角在图7的截面图中具有倒角形状。
进而，图8是在将半导体器件1a用于DC/DC转换器的情形下的等效电路示意图。
如从图8清楚可见的，半导体器件1的输入端子6耦接到输入电压端子VIN并且还耦接到电容器C1的一个电极。电容器C1的另一个电极耦接到接地端子GND。然后，扼流线圈L1和电容器C2的一个电极耦接到半导体器件1a的输出端子7并且还耦接到输出电压端子VOUT。电容器C2的另一个电极耦接到接地端子GND。
此外，半导体器件1a的接地端子8耦接到接地端子GND。此外，半导体器件1a的第一栅极端子9和第二栅极端子10分别耦接到驱动器IC32。驱动器IC32还耦接到接地端子GND。驱动器IC32具有：用于驱动高侧开关和低侧开关的驱动器；和用于控制该驱动器的控制电路。
如上所述，通过在半导体芯片2上形成非绝缘型DC/DC转换器的高侧开关和低侧开关来配置半导体器件1a。
图9是在理论上解释半导体器件1或1a中的高侧开关T1、低侧开关T2和各端子（诸如输入端子6、输出端子7、接地端子8）之间的连接关系的示意性截面图。
图中，由于是示意图截面图，示出作为高侧开关T1和低侧开关T2的结构的代表性结构。
如从图中清楚可见的，高侧开关T1的漏区D1电耦接到输入端子6。高侧开关T1的源区S1电耦接到低侧开关T2的漏区D2，并且它们耦接到输出端子7。此外，低侧开关T2的源区S2电耦接到接地端子8。分别地，高侧开关T1的栅电极24电耦接到第一栅极端子9，并且低侧开关T2的栅电极25电耦接到第二栅极端子10。
图10A和10B是示出在通过将半导体器件1a安装于布线衬底33上形成DC/DC转换器的情形下的安装状态的视图，该布线衬底33通过在树脂绝缘衬底上形成多层的布线层而获得，其中图10A是示意性平面图，图10B是沿其线A-A’所取的截面图。
如图中所示，半导体器件1a安装于由虚线所示的场所。此外，驱动器IC32、电容器C1和C2、扼流线圈L1和中央处理单元CPU安装于除虚线所示场所之外的布线衬底33上。
此外，布线35、36、37、38、39、40、41和42形成于布线衬底33中。
然后，半导体器件1a通过布线35、36、37、38、39、40、41和42耦接到电容器C1、驱动器IC32、扼流线圈L1及其它部件。
此外，如从图10B清楚可见的，DC/DC转换器被构造为通过布线34和热通路34将半导体器件1a中产生的热向布线衬底33的底面侧耗散。
此外，通过通孔43，布线衬底22的顶面侧上的布线（例如布线36）耦接到底面侧上的布线42r，或者上层布线42u耦接到下层布线42s。
在布线衬底33上的安装中，也可以在用树脂密封之前安装半导体器件1，在安装之后灌注（pot）树脂进行保护，因此用灌注的树脂保护半导体器件1。
在上述半导体器件1或1a中，输入端子6通过具有梳齿部分3a和3b的第一金属板导线3、多个焊料凸块30以及带形漏极焊盘28耦接到高侧开关T1的漏区D1。此外，输出端子7通过具有梳齿部分4a、4b、4c和4d的第二金属板导线4、多个焊料凸块30和31以及带形源极焊盘26和漏极焊盘29耦接到高侧开关T1的源区S1和低侧开关T2的漏区D2。接地端子8通过具有梳齿部分5a、5b和5c的第三金属板导线5、多个焊料凸块31以及带形源极焊盘27耦接到低侧开关T2的源区S2。
即，由于高侧开关T1和低侧开关T2的漏区D1和D2以及源区S1和S2通过宽的第一、第二和第三金属板导线3、3a、3b、4、4a、4b、4c、4d、5、5a、5b和5c、带形源极焊盘26和27以及漏极焊盘28和29耦接到输入端子6、输出端子7和接地端子8，因此可以改进热耗散并且减小寄生电阻。
特别地，由于金属板导线用于连接，所以可以实现比用导线连接的情形相比好得多的热耗散的改进和寄生电阻的减小。
此外，当包括用作散热器11的固态板的框架耦接到半导体芯片2的主表面的另一侧上的另一主表面（半导体芯片的底面）时，进一步改进了从半导体芯片2的底面的热耗散。
此外，在将半导体器件1a安装于形成于布线衬底33中的热通路34的状态下，热通路34形成于半导体器件1a的直接下方，因此进一步改进从布线衬底33的内层通过底面的热耗散。
此外，如从图2A-4B清楚可见的，高侧开关T1的源极焊盘26和低侧开关T2的漏极焊盘29在平面图中相邻地形成于半导体芯片2的主表面上的相同线上。焊料凸块30和焊料凸块31形成于源极焊盘26与漏极焊盘29彼此面对的侧上。通过将第二金属板导线4的梳齿部分4b耦接到焊料凸块30和31上，高侧开关T1的源极焊盘26通过一个（公共）金属板导线电耦接到低侧开关T2的漏极焊盘29。即，第二金属板导线4的梳齿部分4b以跨（straddle）在高侧开关T1的第一区域R1和低侧开关T2的第二区域R2上的方式耦接。由此，可以减小导线电感并获得多种效果，包括电力源效率的改进、浪涌电压的减小、噪声的抑制等。
以下基于图11-16说明半导体器件1的制造方法。
(a)工艺
如图11所示，N型阱区18a和18b形成于构成半导体晶片的半导体衬底17的主表面上的选择性第一区域R1和不同于第一区域R1的第二区域R2中，且P型阱区19a和19b分别形成于N型阱区18a和18b中。然后，通过栅极绝缘膜GIa和GIb在形成有N型阱区18a和18b的主表面上形成栅电极24和25。
此外，源区S1和S2形成于主表面上的P型阱区19a和19b中，并且漏区D1和D2形成于N型阱区18a和18b中远离源区S1和S2以及P型阱区19a和19b的区域中。
由此，N型阱区18a、P型阱区19a、源区S1、漏区D1和栅电极24形成于第一区域R1中。然后，N型阱区18b、P型阱区19b、源区S2、漏区D2和栅电极25形成于第二区域R2中。
(b)工艺
如图12所示，分别在源区S1和S2上形成源电极20和21，在漏区D1和D2上形成漏电极22和23。
(c)工艺
如图13所示，在栅电极24和25、源电极20和21以及漏电极22和23上形成第一层间绝缘膜49以覆盖它们。作为第一层间绝缘膜49，使用诸如CVD-SiO2膜的CVD膜。
作为形成CVD膜的方法，使用等离子体CVD法、热CVD法等。
然后，通过选择性去除源电极20和漏电极23上的第一层间绝缘膜49并将钨膜埋入所去除的部分中，形成钨塞（连接塞）47和48。进而，通过使用溅射技术等在第一层间绝缘膜49上形成铝（Al）膜并选择性去除该Al膜，形成源极焊盘26和漏极焊盘29。这里，源极焊盘27和漏极焊盘28未在图13中示出。例如，通过使用光致抗蚀剂的光刻技术进行选择性蚀刻来实现Al膜的选择性去除。
图13中未示出的源极焊盘27、漏极焊盘28以及与它们耦接的钨塞（连接塞）也通过如上所述的相同方法形成。
分别地，源极焊盘26通过钨塞47耦接到高侧开关T1的源区S1，漏极焊盘29通过钨塞48耦接到低侧开关T2的漏区D2。
图13中示出的源极焊盘27和漏极焊盘28也以如上所述的相同方式通过钨塞耦接到高侧开关T1和低侧开关T2。分别地，源极焊盘27耦接到低侧开关T2的源区S2，漏极焊盘28耦接到高侧开关T1的漏区D1。
源极焊盘26和27以及漏极焊盘28和29在平面图中具有带形或矩形，如图4A和4B所示。
(d)工艺
如图14所示，在源极焊盘26和漏极焊盘29上选择性形成多个焊料凸块30和31。在这种情况下，焊料凸块30和31形成于彼此靠近的相邻源极焊盘26和漏极焊盘29的若干场所处（定位如图2B所示）。
此外，焊料凸块30和31还以如上所述的相同方式形成于图14未示出的源极焊盘27和漏极焊盘28上。在这种情况下，焊料凸块30和31形成于相邻源极焊盘27和漏极焊盘28的更远离彼此相对的端的若干场所处（定位如图2B所示）。
焊料凸块30和31通过预先形成作为底层膜的Ni-Au镀膜并随后在Ni-Au镀膜上形成焊料凸块30和31来获得。
另外，也可以形成Au球或Cu球来替代焊料凸块。
(e)工艺
如图15所示，在源极焊盘26和漏极焊盘29上形成第二层间绝缘膜50以埋入焊料凸块30和31而暴露焊料凸块30和31的顶面。
第二层间绝缘膜50还以如上所述的相同方式形成于图15未示出的源极焊盘27和漏极焊盘28上。在这种情况下，以如上所述的相同方式在源极焊盘27和漏极焊盘28上形成第二层间绝缘膜50以暴露焊料凸块30和31的顶面。
作为第二层间绝缘膜50，使用聚酰亚胺膜、CVD-SiO2膜、CVD-SiN膜中的任一种，或它们的复合材料膜中的任一种，或它们的层合膜。
此时，完成所谓的在前工艺处理的半导体晶片。
(f)工艺
在完成（e）工艺之后的半导体晶片被划分成多个半导体芯片2，每个半导体芯片2均具有第一区域R1和第二区域R2。此时，制备了半导体芯片2。
(g)工艺
如图16所示，第一金属板导线3、3a和3b，第二金属板导线4a、4b、4c和4d，以及第三金属板导线5、5a、5b和5c被：安装于半导体芯片2的暴露的焊料凸块30和31以及第二层间绝缘膜50的顶面上；并耦接到焊料凸块30和31。这里，尽管图16中未示出金属板导线4d和5c，其存在从图1A和1B清楚可见，并且它们以如上所述的相同方式耦接到焊料凸块。
图17A和17B是补充图16的工艺的截面图。图17A和图17B中的截面是在与图7中的截面相同的场所处的截面，不过是在还未用树脂密封的状态下的。这里，仅示出由附图标记31表示的焊料凸块。示出了散热器11、输出端子7和接地端子8，但是由于特定场所的截面，在图7中省略了输入端子6、第一栅极端子9和第二栅极端子10。此外，也省略了图16中示出的第一层间绝缘膜49和第二层间绝缘膜50。
如图17A所示，第二金属板导线4和第三金属板导线5位于半导体芯片2上形成有焊料凸块30和31的位置。由于截面视图，仅示出了由附图标记31表示的焊料凸块。如图17B所示，第二金属板导线4和第三金属板导线5、焊料凸块30和31、以及输出端子7和接地端子8彼此耦接。此外，半导体芯片2耦接至散热器11。由于截面视图，仅示出了由附图标记31表示的焊料凸块。分别使用具有良好热耗散性能的粘合剂52进行半导体芯片2与散热器11之间的耦接，第二金属板导线4与输出端子7之间的耦接，以及第三金属板导线5与接地端子8之间的耦接。
进而，通过例如转移模制法（transfer mold method）用包装树脂46密封半导体器件1，因此形成半导体器件1a。
第二实施例
图18是示出根据第二实施例的半导体器件的透视图。
第二实施例是分别以第一、第二和第三金属板导线的部分形成作为第一实施例的图1中所示的半导体器件1中的输入端子6、输出端子7和接地端子8的情形。即，这是分别以第一金属板导线3A的一部分形成输入端子6、以第二金属板导线4A的一部分形成输出端子7、和以第三金属板导线5A的一部分形成接地端子8的情形。其它方面与第一实施例相同。
在第二实施例中，由于不必分别使用输入端子6、输出端子7和接地端子8，因此可以不仅获得类似于第一实施例的效果，而且可以减少半导体器件1A的制造工艺的数目和制造成本。
第三实施例
图19是示出根据第三实施例的半导体器件的透视图。
在第三实施例中，如图19所示，除了第一实施例示出的高侧开关T1和低侧开关T2之外，在半导体芯片2B的主表面上形成具有驱动器IC32的功能的驱动控制电路32B。
如图中所示，驱动控制电路32B、高侧开关T1和低侧开关T2在矩形半导体芯片2B的主表面上沿长度方向形成。
在驱动控制电路32B中，多个接合焊盘56通过多个接合导线（第三接合导线）51耦接到多个端子53。
图20A和20B是示出用树脂密封图19所示的半导体器件1B的状态的视图，其中图20A是其透视图，图20B是从箭头方向观看的侧视图。
此外，图21A是图20A和20B所示的半导体器件1Ba的顶视图，图21B是其仰视图。
通过采用例如转移模制技术用树脂密封半导体器件1B而获得半导体器件1Ba。
在用包装树脂46密封的半导体器件1Ba中，在包装树脂46的侧面上暴露输入端子6、输出端子7、接地端子8和驱动控制电路32B中的多个端子53的相应部分。
此外，如图21B所示，在包装树脂46的底面上暴露散热器11B、输入端子6、输出端子7、接地端子8和驱动控制电路32B中的多个端子53的相应部分。
尽管半导体器件1Ba的包装树脂46的顶面、底面和侧面中的每一个的外观具有四角形，但是它们中的每一个可以具有包括倒角的外观。
图22是在将半导体器件1Ba用于DC/DC转换器的情况下的等效电路示意图。
半导体器件1Ba中的输入端子6耦接到输入电压端子VIN并且耦接到电容器C1的一个电极，而电容器C1的另一个电极耦接到接地端子GND。然后，扼流线圈L1和电容器C2的一个电极耦接到半导体器件1Ba中的输出端子7并且耦接到输出电压端子VOUT。电容器C2的另一个电极耦接到接地端子GND。
此外，半导体器件1Ba中的接地端子8耦接到接地端子GND。
此外，半导体器件1Ba中的高侧开关T1的栅电极24和低侧开关T2的栅电极25分别耦接到半导体芯片2B中的驱动控制电路32B。即，高侧开关T1的栅电极24和低侧开关T2的栅电极25分别通过包括形成于半导体芯片2B中的扩散层的导线、包括多晶硅层的导线或包括其组合的导线耦接到驱动控制电路32B，这些导线形成于半导体芯片2B上。此外，驱动控制电路32B还耦接到接地电势GND。
在该第三实施例中，由于高侧开关T1、低侧开关T2和驱动控制电路32B形成于半导体芯片2B中，并且它们在半导体芯片2B中耦接，所以可以减少元件之间的布线电阻并进一步降低噪声。此外，可以进一步减小导线电感。此外，在第三实施例中，可以获得与第一实施例类似的效果。
第四实施例
图23是示出根据第四实施例的半导体器件的透视图。
在半导体器件1Ca中，如从图中清楚可见的，第一金属板导线3、第二金属板导线4和第三金属板导线5的相应部分从半导体器件1a的包装树脂46的表面暴露。除此之外的其它方面与第一实施例和第二实施例相同。
在第四实施例中，不仅可以获得类似于第一实施例的效果，而且可以改进从包装树脂46的表面侧的热耗散。此外，可以通过将辐射翅等耦接到暴露的部分进一步改进热耗散。
第五实施例
图24是示出根据第五实施例的半导体器件的透视图。
图25A和图25B是示出用包装树脂46密封图24所示的半导体器件1D的状态的视图，其中图25A是其透视图，而图25B是从实白箭头所示的方向观看的侧视图。
图26A是图25A和图25B所示的半导体器件1Da的顶视图，图26B是其仰视图。
第五实施例是基于根据第一实施例的半导体芯片2的，即，在具有源极焊盘26和27、焊料凸块30和31、第一栅电极焊盘12和第二栅电极焊盘13的状态下的半导体芯片2。
如图24所示，制备半导体芯片2，多个长且薄的第一金属板导线3D、多个第二金属板导线4D和多个第三金属板导线5D分别分布在半导体芯片2上，并且分别耦接到焊料凸块30和31。
如图24所示，在半导体芯片2的顶面上，多个第一金属板导线3D和多个第二金属板导线4D交替分布，并且多个第二金属板导线4D和多个第三金属板导线5D也交替分布。
此外，分别地，第四金属板导线54耦接到第一栅电极焊盘12，第五金属板导线55耦接到第二栅电极焊盘13。
然后，第一金属板导线3D在远离半导体芯片2上的场所具有输入端子6。
此外，第二金属板导线4D在远离半导体芯片2上的场所具有输出端子7。
此外，第三金属板导线5D在远离半导体芯片2上的场所具有接地端子8。
第一金属板导线3D、第二金属板导线4D、第三金属板导线5D、第四金属板导线54和第五金属板导线55中的每一个包括水平长板。
在第五实施例中，高侧开关T1的源极焊盘26和低侧开关T2的漏极焊盘29通过包括金属板的第二金属板导线4D耦接。即，第二金属板导线4D为该耦接所共用。
通过使用例如转移模制技术用树脂密封半导体器件1D而形成半导体器件1Da。在密封有包装树脂46的半导体器件1Da中，在包装树脂46的侧面上暴露输入端子6、输出端子7、接地端子8、第一栅极端子9和第二栅极端子10的相应部分。此外，在包装树脂46的底面上暴露散热器11、输入端子6、输出端子7、接地端子8、第一栅极端子9和第二栅极端子10的相应部分，如图26B所示。尽管半导体器件1Da的包装树脂46的顶面、底面和侧面中的每一个的外观具有四角形，但是它们中的每一个可以具有包括倒角的外观。
在该第五实施例中，以与第一实施例至第四实施例相同的方式，可以获得导线电感的减小、热耗散的改进、寄生电阻的降低等。
此外，由于第一、第二和第三金属板导线3D、4D和5D具有简单形状，所以便于制造和加工并且半导体器件的制造成本降低。
第六实施例
图27A和图27B是示出根据第六实施例的半导体器件的透视图。图27A表示未用包装树脂密封的状态，而图27B表示从图27A的状态去除第一金属板导线、第二金属板导线和第三金属板导线的状态。
在第六实施例中，不同于第一实施例至第五实施例，带形源极焊盘26和27以及漏极焊盘28和29并不分别分布于高侧开关T1和低侧开关T2上，而如图27B所示，平面型源极焊盘26E和27E以及平面型漏极焊盘28E和29E分布于其中存在高侧开关T1的第一区域R1上以及其中存在低侧开关T2的第二区域R2上。
即，分别地，源极焊盘26E和漏极焊盘28E分布于第一区域R1上，源极焊盘27E和漏极焊盘29E分布于第二区域R2上。
此外，分别地，第一栅电极焊盘12形成于第一区域R1的右上角附近，第二栅电极焊盘13形成于第二区域R2的右下角附近。
然后，分别地，第一金属板导线3E电耦接到漏极焊盘28E上，第三金属板导线5E电耦接到源极焊盘27E上。
第二金属板导线4E电耦接到源极焊盘26E和漏极焊盘29E上作为公共金属板。
此外，第一金属板导线3E从半导体芯片2E上向外延伸的部分电耦接到输入端子6。第二金属板导线4E从半导体芯片2E上向外延伸的部分也电耦接到输出端子7。第三金属板导线5E从半导体芯片2E上向外延伸的部分也电耦接到接地端子8。输入端子6、输出端子7和接地端子8位于半导体芯片2E外部。
此外，第一栅电极焊盘12通过接合导线14耦接到位于半导体芯片2E外部的第一栅极端子9。第二栅电极焊盘13也通过接合导线15耦接到位于半导体芯片2E外部的第二栅极端子10。
除了源极焊盘26E和27E以及漏极焊盘28E和29E的形状不同之外，半导体芯片2E与半导体器件2相同。
在第六实施例中，以与第一实施例相同的方式，可以获得各种效果，诸如热耗散的改进、寄生电阻的减小、导线电感的减小、电力源效率的改进、浪涌电压的降低、噪声的抑制等。
尽管以上已经基于实施例具体说明了由本发明人所创建的发明，但是不言而喻，本发明并不限于各个实施例，而可以在不脱离本发明的要旨的范围内进行各种修改。
例如，半导体器件可不用树脂密封，而用另一种绝缘材料（诸如陶瓷）密封。
当源极焊盘26和27以及漏极焊盘28和29包括铜(Cu)时，选择性在焊盘上形成的焊料凸块：可用通过在铜（Cu）上选择性形成的Ni-Au镀膜形成；或者可以不形成Ni-Au镀膜的非镀态形成于铜（Cu）焊盘上。
当使用铜导线或铝导线作为耦接到第一栅极端子9和第二栅极端子10耦接的接合导线14和15时，绝缘膜可以涂布或形成于导线表面上以防止导线被氧化。

Claims (23)

1.一种半导体器件，包括半导体芯片和多个金属板导线，所述半导体芯片具有主表面和形成于所述主表面上的多个MIS型FET，所述多个金属板导线中的每一个具有梳齿形，被形成为覆盖所述主表面，
其中所述多个金属板导线覆盖所述主表面使得梳齿部分可以在平面图中交替分布；并且所述多个金属板导线电耦接到位于所述半导体芯片外部的多个端子。
2.根据权利要求1所述的半导体器件，
其中所述多个金属板导线包括第一金属板导线、第二金属板导线和第三金属板导线；所述多个端子包括输入端子、输出端子和接地端子；分别地，所述第一金属板导线电耦接到所述输入端子，所述第二金属板导线电耦接到所述输出端子，且所述第三金属板导线电耦接到所述接地端子；并且所述输入端子、所述输出端子和所述接地端子分别位于所述半导体芯片的外部。
3.根据权利要求2所述的半导体器件，其中所述半导体器件具有在平面图中为条形的源极焊盘和漏极焊盘，所述源极焊盘和漏极焊盘位于所述半导体芯片的所述主表面上的梳齿形的所述第一、第二和第三金属板导线的下方，在与所述第一、第二和第三金属板导线相交的方向上延伸，并电耦接到所述第一、第二和第三金属板导线。
4.根据权利要求3所述的半导体器件，其中所述源极焊盘和所述漏极焊盘在平面图中交替分布于所述半导体芯片的所述主表面上。
5.根据权利要求4所述的半导体器件，其中所述多个MIS型FET包括第一MIS型FET和第二MIS型FET；所述第一MIS型FET形成于所述主表面的所述第一区域中，所述第二MIS型FET形成于所述主表面的所述第二区域中；并且所述源极焊盘和所述漏极焊盘分别分布于所述主表面的所述第一区域上和所述主表面的不同于所述第一区域的所述第二区域上。
6.根据权利要求5所述的半导体器件，其中所述第一和第二MIS型FET是水平MIS晶体管；位于所述第一区域上的所述源极焊盘和所述漏极焊盘分别电耦接到所述第一MIS型FET；并且位于所述第二区域上的所述源极焊盘和所述漏极焊盘分别电耦接到所述第二MIS型FET。
7.根据权利要求5所述的半导体器件，其中梳齿形的所述第二金属板导线的一部分公共耦接到位于所述第一区域上的所述源极焊盘和位于所述第二区域上的所述漏极焊盘。
8.根据权利要求5所述的半导体器件，其中所述第一金属板导线通过所述梳齿形选择性耦接到位于所述第一区域上的所述漏极焊盘。
9.根据权利要求5所述的半导体器件，其中所述第三金属板导线通过所述梳齿形选择性耦接到位于所述第二区域上的所述源极焊盘。
10.根据权利要求5所述的半导体器件，其中位于所述第一区域上的所述源极焊盘和所述漏极焊盘与位于所述第二区域上的所述源极焊盘和所述漏极焊盘分别在相同方向上延伸；并且所述第一区域上的所述源极焊盘和位于所述第二区域上的所述漏极焊盘被分布为位于相同的线上。
11.根据权利要求5所述的半导体器件，其中分别在所述第一区域中存在第一导电类型的第一阱区；在所述第二区域中存在所述第一导电类型的第二阱区；所述第一MIS型FET存在于所述第一阱区中；并且所述第二MIS型FET存在于所述第二阱区中。
12.根据权利要求3所述的半导体器件，其中所述半导体器件具有用于覆盖所述半导体芯片、所述源极焊盘和所述漏极焊盘、所述第一、第二和第三金属板导线、所述输入端子、所述输出端子以及所述接地端子的包装树脂；并且所述输入端子、所述输出端子和所述接地端子的相应部分从所述包装树脂暴露。
13.根据权利要求2所述的半导体器件，其中所述输入端子包括所述第一金属板导线的一部分；所述输出端子包括所述第二金属板导线的一部分；并且所述接地端子包括所述第三金属板导线的一部分。
14.根据权利要求1所述的半导体器件，其中所述半导体器件具有散热器，所述散热器在所述半导体芯片的所述主表面的另一侧上耦接到另一主表面。
15.根据权利要求1所述的半导体器件，其中所述半导体器件在所述半导体芯片的所述主表面上的不同于第一区域和第二区域的第三区域中具有驱动控制电路；并且用于所述驱动控制电路的焊盘通过接合导线耦接到所述半导体芯片外部的端子。
16.一种制造半导体器件的方法，包括如下工艺：
制备半导体芯片，其中形成第一和第二功率MISFET，第一和第二功率MISFET中的每一个在平面图中具有条形或矩形的源极焊盘和漏极焊盘；
在所述半导体芯片中的所述源极焊盘和所述漏极焊盘上安装第一金属板导线、第二金属板导线和第三金属板导线，并将所述第一金属板导线、所述第二金属板导线和所述第三金属板导线耦接到所述源极焊盘、所述漏极焊盘和多个端子。
17.根据权利要求16所述的制造半导体器件的方法，其中所述源极焊盘和所述漏极焊盘通过焊料凸块耦接到所述第一金属板导线、所述第二金属板导线和所述第三金属板导线。
18.根据权利要求16所述的制造半导体器件的方法，其中所述多个端子是输入端子、输出端子和接地端子。
19.一种半导体器件，包括半导体芯片、多个金属板导线和散热器，所述半导体芯片具有主表面和形成于所述主表面上的多个MIS型FET，所述多个金属板导线被形成为覆盖所述主表面，并且所述散热器在所述半导体芯片的所述主表面的另一侧上耦接到另一主表面，其中所述多个金属板导线电耦接到位于所述半导体芯片外部的多个端子。
20.根据权利要求19所述的半导体器件，其中所述半导体器件具有用于覆盖所述半导体芯片、所述多个端子、所述多个金属板导线和所述散热器的包装树脂；并且所述多个端子和所述散热器从所述包装树脂选择性暴露。
21.根据权利要求19所述的半导体器件，其中所述半导体器件具有位于所述多个金属板导线与所述半导体芯片之间的源极焊盘和漏极焊盘。
22.根据权利要求21所述的半导体器件，其中所述源极焊盘和所述漏极焊盘交替分布于所述半导体芯片的所述主表面上。
23.根据权利要求21所述的半导体器件，其中所述源极焊盘和所述漏极焊盘在与所述金属板导线相交的方向上延伸。
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