JP2013125806A - 電力用半導体装置 - Google Patents

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Abstract

【課題】スイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列動作させて用いる電力用半導体装置において、装置全体を小型化する。
【解決手段】ＩＧＢＴ１〜３およびＭＯＳＦＥＴ７〜９のうち、ゲート制御回路１８の近傍に配置されたトランジスタは、ゲート制御回路１８から与えられたゲート制御信号を、そのゲートを介してゲート制御回路１８から遠い位置に配置されたトランジスタのゲートに与え、ＩＧＢＴ４〜６およびＭＯＳＦＥＴ１０〜１２のうち、ゲート制御回路１９の近傍に配置されたトランジスタは、ゲート制御回路１９から与えられたゲート制御信号を、そのゲートを介してゲート制御回路１９から遠い位置に配置されたトランジスタに与える。
【選択図】図２

Description

本発明は電力用半導体装置に関し、特に、スイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列動作させて用いる電力用半導体装置に関する。
従来より、ＩＧＢＴ（insulated gate bipolar transisto）などのスイッチング装置では、スイッチング損失を低減させる目的でＩＧＢＴにＭＯＳＦＥＴ（MOS field effect transistor）を並列接続した構成が検討されている。
例えば特許文献１の図５には、並列に接続されたＩＧＢＴとＭＯＳＦＥＴのそれぞれのゲートが共通に接続され、共通のゲート駆動回路で両者を駆動する構成が開示されている。
このような構成を採ることで、ＩＧＢＴとＭＯＳＦＥＴのしきい値電圧の差を利用して、ターンオフ時の過渡特性ＭＯＳＦＥＴのターンオフ特性を反映させ、ターンオフ損失が大きいＩＧＢＴのターンオフ特性を吸収してスイッチング損失を低減することができる。
特開平４−３５４１５６号公報
上述の特許文献１の構成では、ＩＧＢＴのオン閾値電圧をＭＯＳＦＥＴのオン閾値電圧より高く設定しているためスイッチング時の過渡状態においては、必ずＭＯＳＦＥＴに全電流が流れるため、それに対処するにはＭＯＳＦＥＴの電流定格を大きくしなければならず、ＭＯＳＦＥＴのチップサイズを小さくすることが困難であり、装置全体の小型化が難しいという課題があった。
本発明は上記のような問題点を解消するためになされたもので、スイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列動作させて用いる電力用半導体装置において、装置全体を小型化することを目的とする。
本発明に係る電力用半導体装置の第１の態様は、第１の電圧を与える第１の電源ラインと第２の電圧を与える第２の電源ラインとの間に直列に介挿され、相補的に動作する第１および第２のスイッチング部によって構成されるインバータと、前記第１および第２のスイッチング部のそれぞれのスイッチング動作を制御する第１および第２の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第１のスイッチング部は、前記第１の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第１のＩＧＢＴおよび第１のＭＯＳＦＥＴを有し、前記第２のスイッチング部は、前記第２の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第２のＩＧＢＴおよび第２のＭＯＳＦＥＴを有し、前記電力用半導体装置の平面レイアウトにおいて、前記第１の制御回路は、前記第１のスイッチング部に対向する位置に配置され、前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴの一方は、前記第１の制御回路の近傍に配置され、他方はそれよりも前記第１の制御回路から遠い位置に配置され、前記第２の制御回路は、前記第２のスイッチング部に対向する位置に配置され、前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴの一方は、前記第２の制御回路の近傍に配置され、他方はそれよりも前記第２の制御回路から遠い位置に配置され、前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴのうち、前記第１の制御回路の近傍に配置されたトランジスタは、前記第１の制御回路から与えられたゲート制御信号を、そのゲートを介して前記第１の制御回路から遠い位置に配置されたトランジスタのゲートに与え、前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴのうち、前記第２の制御回路の近傍に配置されたトランジスタは、前記第２の制御回路から与えられたゲート制御信号を、そのゲートを介して前記第２の制御回路から遠い位置に配置されたトランジスタに与える。
本発明に係る電力用半導体装置の第２の態様は、第１の電圧を与える第１の電源ラインと第２の電圧を与える第２の電源ラインとの間に直列に介挿され、相補的に動作する第１および第２のスイッチング部によって構成されるインバータと、前記第１および第２のスイッチング部のそれぞれのスイッチング動作を制御する第１および第２の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第１のスイッチング部は、前記第１の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第１のＩＧＢＴおよび第１のＭＯＳＦＥＴを有し、前記第２のスイッチング部は、前記第２の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第２のＩＧＢＴおよび第２のＭＯＳＦＥＴを有し、前記第１のＩＧＢＴのゲートには、前記第１の制御回路からのゲート制御信号が第１の抵抗素子を介して与えられ、前記第１のＭＯＳＦＥＴには、前記第１の制御回路からの前記ゲート制御信号が第２の抵抗素子を介して与えられ、前記第２の抵抗素子の抵抗値は前記第１の抵抗素子よりも高く、前記第２の抵抗素子にはダイオードが逆並列に接続され、前記第２のＩＧＢＴのゲートには、前記第２の制御回路からのゲート制御信号が第１の抵抗素子を介して与えられ、前記第２のＭＯＳＦＥＴには、前記第２の制御回路からの前記ゲート制御信号が第２の抵抗素子を介して与えられ、前記第２の抵抗素子の抵抗値は前記第１の抵抗素子よりも高く、前記第２の抵抗素子にはダイオードが逆並列に接続される。
本発明に係る電力用半導体装置の第３の態様は、第１の電圧を与える第１の電源ラインと第２の電圧を与える第２の電源ラインとの間に直列に介挿され、相補的に動作する第１および第２のスイッチング部によって構成されるインバータと、前記第１および第２のスイッチング部のそれぞれのスイッチング動作を制御する第１および第２の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第１のスイッチング部は、前記第１の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第１のＩＧＢＴおよび第１のＭＯＳＦＥＴを有し、前記第２のスイッチング部は、前記第２の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第２のＩＧＢＴおよび第２のＭＯＳＦＥＴを有し、前記電力用半導体装置の平面レイアウトにおいて、前記第１の制御回路は、前記第１のスイッチング部に対向する位置に配置され、前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴの一方は、前記第１の制御回路の近傍に配置され、他方はそれよりも前記第１の制御回路から遠い位置に配置され、前記第２の制御回路は、前記第２のスイッチング部に対向する位置に配置され、前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴの一方は、前記第２の制御回路の近傍に配置され、他方はそれよりも前記第２の制御回路から遠い位置に配置され、前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、前記第１のスイッチング部内の、前記第１の制御回路の近傍に配置されたトランジスタは、そのゲートに接続されるゲートパッドが、前記他方の主電極側の平面内において前記第１の制御回路側に設けられ、中継パターンが、前記他方の主電極側の平面内において前記第１の制御回路とは反対側に設けられ、前記ゲートパッドに前記第１の制御回路からの第１のゲート制御信号が与えられるとともに、前記中継パターンに前記第１の制御回路からの第２のゲート制御信号が与えられ、前記中継パターンを介して前記第２のゲート制御信号が前記第１の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられ、前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、前記第２のスイッチング部内の、前記第２の制御回路の近傍に配置されたトランジスタは、そのゲートに接続されるゲートパッドが、前記他方の主電極側の平面内において前記第２の制御回路側に設けられ、中継パターンが、前記他方の主電極側の平面内において前記第２の制御回路とは反対側に設けられ、前記ゲートパッドに前記第２の制御回路からの第１のゲート制御信号が与えられるとともに、前記中継パターンに前記第２の制御回路からの第２のゲート制御信号が与えられ、前記中継パターンを介して前記第２のゲート制御信号が前記第２の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられる。
本発明に係る電力用半導体装置の第４の態様は、第１の電圧を与える第１の電源ラインと第２の電圧を与える第２の電源ラインとの間に直列に介挿され、相補的に動作する第１および第２のスイッチング部によって構成されるインバータと、前記第１および第２のスイッチング部のそれぞれのスイッチング動作を制御する第１および第２の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第１のスイッチング部は、前記第１の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第１のＩＧＢＴおよび第１のＭＯＳＦＥＴを有し、前記第２のスイッチング部は、前記第２の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第２のＩＧＢＴおよび第２のＭＯＳＦＥＴを有し、前記第１の制御回路は、ターンオン時には、前記第１のＩＧＢＴの方が先にターンオンし、ターンオフ時には、前記第１のＭＯＳＦＥＴの方が先にターンオフするように前記第１のＩＧＢＴおよび第１のＭＯＳＦＥＴのスイッチング動作を個別に制御し、前記第２の制御回路は、ターンオン時には、前記第２のＩＧＢＴの方が先にターンオンし、ターンオフ時には、前記第２のＭＯＳＦＥＴの方が先にターンオフするように前記第２のＩＧＢＴおよび第２のＭＯＳＦＥＴのスイッチング動作を個別に制御する。
本発明に係る電力用半導体装置の第１の態様によれば、ＩＧＢＴとＭＯＳＦＥＴとを制御回路に対して並列に配置する必要がなくなり、スイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列して用いる構成において、装置全体を小型化することができる。
本発明に係る電力用半導体装置の第２の態様によれば、第１および第２のＭＯＳＦＥＴのゲートに接続された第２の抵抗素子の抵抗値が第１の抵抗素子よりも高く、第２の抵抗素子にはダイオードが逆並列に接続されているので、ターンオン時には、第１および第２のＩＧＢＴがターンオンしてから第１および第２のＭＯＳＦＥＴがそれぞれターンオンすることとなり、また、ターンオフ時にはダイオードを介して第１および第２のＭＯＳＦＥＴの電位が素早く下がるので、第１および第２のＭＯＳＦＥＴがターンオフしてからそれぞれ第１および第２のＩＧＢＴがターンオフすることとなる。このため、スイッチング時に第１および第２のＭＯＳＦＥＴに流れる電流が抑制され、第１および第２のＭＯＳＦＥＴに最大電流通電に対応する定格を持たせる必要がなくなるので、第１および第２のＭＯＳＦＥＴを小型化でき装置全体を小型化することができる。
本発明に係る電力用半導体装置の第３の態様によれば、中継パターンを介して第１のゲート制御信号が第１の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられ、中継パターンを介して第２のゲート制御信号が第２の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられるので、第１および第２の制御回路から遠い位置にあるデバイスへの配線作業が容易となる。
本発明に係る電力用半導体装置の第４の態様によれば、第１の制御回路は、ターンオン時には、第１のＩＧＢＴの方が先にターンオンし、ターンオフ時には、第１のＭＯＳＦＥＴの方が先にターンオフするように第１のＩＧＢＴおよび第１のＭＯＳＦＥＴのスイッチング動作を個別に制御し、第２の制御回路は、ターンオン時には、第２のＩＧＢＴの方が先にターンオンし、ターンオフ時には、第２のＭＯＳＦＥＴの方が先にターンオフするように第２のＩＧＢＴおよび第２のＭＯＳＦＥＴのスイッチング動作を個別に制御する。これにより、スイッチング時の過渡状態においては第１および第２のＭＯＳＦＥＴに流れる電流が抑制され、第１および第２のＭＯＳＦＥＴに最大電流通電に対応する定格を持たせる必要がなくなるので、第１および第２のＭＯＳＦＥＴを小型化でき装置全体を小型化することができる。
本発明に係る実施の形態の３相インバータモジュールの回路構成を示す図である。 本発明に係る実施の形態の３相インバータモジュールの内部構成を示す図である。 本発明に係る実施の形態の３相インバータモジュールの内部構成の部分図である。 ゲート-エミッタ間電圧の低下の仕組みを説明する図である。 ゲート-エミッタ間電圧の低下の仕組みを説明する図である。 本発明に係る実施の形態の変形例２の３相インバータモジュールにおけるインバータ単体の動作を説明する図である。 ＩＧＢＴおよびＭＯＳＦＥＴのターンオン時の電流、電圧特性を示す図である。 ＩＧＢＴおよびＭＯＳＦＥＴのターンオフ時の電流、電圧特性を示す図である。 本発明に係る実施の形態の変形例４におけるＩＧＢＴおよびＭＯＳＦＥＴの構成を示す回路図である。 本発明に係る実施の形態の変形例４におけるＩＧＢＴおよびＭＯＳＦＥＴのレイアウト図である。 本発明に係る実施の形態の変形例５におけるＩＧＢＴおよびＭＯＳＦＥＴの構成を示す回路図である。 本発明に係る実施の形態の変形例５におけるＩＧＢＴおよびＭＯＳＦＥＴのレイアウト図である。 ＩＧＢＴおよびＭＯＳＦＥＴのターンオン時の電流、電圧特性を示す図である。 ＩＧＢＴおよびＭＯＳＦＥＴのターンオフ時の電流、電圧特性を示す図である。 本発明に係る実施の形態の変形例６の３相インバータモジュールの回路構成を示す図である。 本発明に係る実施の形態の変形例６の３相インバータモジュールの内部構成を示す図である。
＜実施の形態＞
図１には、本発明に係る電力用半導体装置の実施の形態として、３相インバータモジュール１００の回路構成を示している。
図１に示す３相インバータモジュール１００は、３つのインバータＩＶ１〜ＩＶ３で構成されている。
インバータＩＶ１は、電源電圧が与えられる端子Ｔ１に接続された電源線Ｐと、基準電圧が与えられる端子Ｔ５に接続された電源線Ｎとの間に、直列に接続されたＭＯＳＦＥＴ（MOS field effect transistor）７および１０と、ＭＯＳＦＥＴ７および１０にそれぞれ並列に接続されたＩＧＢＴ（insulated gate bipolar transistor）１および４とを備えている。そして、ＭＯＳＦＥＴ７および１０のそれぞれのソースおよびドレインは共通して端子Ｔ２に接続されている。ここで、ＩＧＢＴ１とＭＯＳＦＥＴ７は高電位側のスイッチングデバイスであり、両者によって高電位側のスイッチング部が構成され、ＩＧＢＴ４とＭＯＳＦＥＴ１０は低電位側のスイッチングデバイスであり、両者によって低電位側のスイッチング部が構成される。
ここで、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
インバータＩＶ２も同様の構成であり、電源線Ｐ−Ｎ間に直列に接続されたＭＯＳＦＥＴ８および１１と、ＭＯＳＦＥＴ８および１１にそれぞれ並列に接続されたＩＧＢＴ２および５とを備えている。そして、ＭＯＳＦＥＴ８および１１のそれぞれのソースおよびドレインは共通して端子Ｔ３に接続されている。ここで、ＩＧＢＴ２とＭＯＳＦＥＴ８は高電位側のスイッチングデバイスであり、両者によって高電位側のスイッチング部が構成され、ＩＧＢＴ５とＭＯＳＦＥＴ１１は低電位側のスイッチングデバイスであり、両者によって低電位側のスイッチング部が構成される。
インバータＩＶ３は、電源線Ｐ−Ｎ間に直列に接続されたＭＯＳＦＥＴ９および１２と、ＭＯＳＦＥＴ９および１２にそれぞれ並列に接続されたＩＧＢＴ３および６とを備えている。そして、ＭＯＳＦＥＴ９および１２のそれぞれのソースおよびドレインは共通して端子Ｔ４に接続されている。ここで、ＩＧＢＴ３とＭＯＳＦＥＴ９は高電位側のスイッチングデバイスであり、両者によって高電位側のスイッチング部が構成され、ＩＧＢＴ６とＭＯＳＦＥＴ１２は低電位側のスイッチングデバイスであり、両者によって低電位側のスイッチング部が構成される。
ＭＯＳＦＥＴ７およびＩＧＢＴ１のゲートは、共通してゲート制御回路１８に接続され、ＭＯＳＦＥＴ７のソースおよびＩＧＢＴ１のエミッタは、共通してゲート制御回路１８に接続されている。
ＭＯＳＦＥＴ８およびＩＧＢＴ２のゲートは、共通してゲート制御回路１８に接続され、ＭＯＳＦＥＴ８のソースおよびＩＧＢＴ２のエミッタは、共通してゲート制御回路１８に接続されている。
また、ＭＯＳＦＥＴ９およびＩＧＢＴ３のゲートは、共通してゲート制御回路１８に接続され、ＭＯＳＦＥＴ９のソースおよびＩＧＢＴ３のエミッタは、共通してゲート制御回路１８に接続されている。
ここで、ＩＧＢＴ１〜３のそれぞれのゲートとゲート制御回路１８とを接続する接続線をライン１３と呼称し、ＩＧＢＴ１〜３のそれぞれのゲートとＭＯＳＦＥＴ７〜９のゲートとを接続する接続線をライン１５呼称し、ＩＧＢＴ１〜３のそれぞれのエミッタとＭＯＳＦＥＴ７〜９のソースとを接続する接続線をライン１６と呼称し、ライン１６とゲート制御回路１８とを接続する接続線をライン１４と呼称する。また、ライン１６のそれぞれと端子Ｔ２〜Ｔ４とを接続する接続線をライン１７と呼称する。
また、ＭＯＳＦＥＴ１０およびＩＧＢＴ４のゲートは、共通してゲート制御回路１９に接続され、ＭＯＳＦＥＴ１１およびＩＧＢＴ５のゲートは、共通してゲート制御回路１９に接続され、ＭＯＳＦＥＴ１２およびＩＧＢＴ６のゲートは、共通してゲート制御回路１９に接続されている。
なお、ゲート制御回路１８および１９には端子Ｔ１０を介して基準電圧が与えられる構成となっている。
図２は、３相インバータモジュール１００の内部構成を示す図である。３相インバータモジュール１００は樹脂封止されてパッケージをなすが、図２においては封止樹脂は省略し、樹脂パッケージＲＰの形成領域を破線で示すものとする。
図２に示すように、３相インバータモジュール１００は、矩形の樹脂パッケージＲＰの一方の長辺側にゲート制御回路１８および１９が配置され、他方の長辺側にＩＧＢＴ１〜６、ＭＯＳＦＥＴ７〜１２が配置されている。
図２に示すように３相インバータモジュール１００は、スイッチングデバイスのゲート制御回路１８および１９を有しているので、ＩＰＭ（Intelligent Power Module）と呼称される。
ゲート制御回路１８および１９が配置される側にはリードフレームＬＦ１が配置され、ＩＧＢＴ１〜６、ＭＯＳＦＥＴ７〜１２が配置される側にはリードフレームＬＦ２が配置されている。
リードフレームＬＦ１は、複数のリードＬＴ１と、ゲート制御回路１８および１９をそれぞれ搭載するダイパッドＰ１１およびＰ１２を有している。
ダイパッドＰ１１およびＰ１２は、樹脂パッケージＲＰの長辺と平行となるように配列されており、共通して接続されるとともに、それぞれリードＬＴ１の何れかに接続されている。これらのリードＬＴ１を介してゲート制御回路１８および１９に基準電圧が与えられるので、これらのリードＬＴ１が、図１における端子Ｔ１０となる。
リードフレームＬＦ２は、５本のリードＬＴ２と、ダイパッドＰ１〜Ｐ４とワイヤボンド領域Ｐ５、Ｐ２１〜Ｐ２３とを有している。
ダイパッドＰ１〜Ｐ４は、樹脂パッケージＲＰの長辺と平行となるように配列されており、個々に独立している。また、ダイパッドＰ２〜Ｐ４には、それぞれワイヤボンド領域Ｐ２１〜Ｐ２３が一体をなすように接続され、ワイヤボンド領域Ｐ２１〜Ｐ２３には、それぞれリードＬＴ２が一体をなすように接続されている。また、ダイパッドＰ１およびワイヤボンド領域Ｐ５には、それぞれリードＬＴ２が一体をなすように接続されており、ワイヤボンド領域Ｐ２１〜Ｐ２３およびワイヤボンド領域Ｐ５、樹脂パッケージＲＰの長辺と平行となるように配列されている。
ここで、ダイパッドＰ１と一体をなすリードＬＴ２が、図１に示した端子Ｔ１に相当し、ワイヤボンド領域Ｐ２１〜Ｐ２３とそれぞれ一体をなすリードＬＴ２が、端子Ｔ２〜Ｔ４に相当し、ワイヤボンド領域Ｐ５と一体をなすリードＬＴ２が、端子Ｔ５に相当する。
図２において、ダイパッドＰ１のリードフレームＬＦ１側の端縁には、ＩＧＢＴ１〜３が、ゲート制御回路１８に対向するように配列され、ダイパッドＰ２〜Ｐ４のリードフレームＬＦ１側の端縁には、それぞれＩＧＢＴ４〜６がゲート制御回路１９に対向するように配置されている。
また、ダイパッドＰ１上には、ＩＧＢＴ１〜３のそれぞれに対向するようにＭＯＳＦＥＴ７〜９が配置され、ダイパッドＰ２〜Ｐ４上には、ＩＧＢＴ４〜６のそれぞれに対向するようにＭＯＳＦＥＴ１０〜１２が配置されている。
ここで、図２における領域“Ａ”の詳細図を図３に示す。領域“Ａ”は、ダイパッドＰ２と、その上に配置されたＩＧＢＴ４とＭＯＳＦＥＴ１０およびその周辺を含む領域であり、この図を用いてＩＧＢＴおよびＭＯＳＦＥＴの構成について説明する。
図３に示すように、ＩＧＢＴ４はダイパッドＰ２の主面と接する側がコレクタとなり、その反対側がエミッタＥとなって、主電流が半導体基板主面に対して垂直に流れる縦型構造のＩＧＢＴであり、エミッタＥ側の平面内に２つのゲートパッドＧ１およびＧ２を有している。
すなわち、矩形のエミッタＥ側の一方の短辺側の端縁部にゲートパッドＧ１が設けられ、他方の端縁部にゲートパッドＧ２が設けられている。ゲートパッドＧ１とＧ２とはＩＧＢＴ４内で繋がっており、ゲート制御回路１９からゲートパッドＧ１に与えられたゲート制御信号はゲートパッドＧ２から取り出すことができる。なお、ＩＧＢＴ４をダイパッドＰ２上に搭載する際は、ゲートパッドＧ１がゲート制御回路１９側を向くように配置する。
また、図３に示すように、ＭＯＳＦＥＴ１０はダイパッドＰ２の主面と接する側がドレインとなり、その反対側がソースＳとなって、主電流が半導体基板主面に対して垂直に流れる縦型構造のＭＯＳＦＥＴであり、ソースＳ側の平面内にゲートパッドＧ１１を有している。
すなわち、矩形のソースＳ側の一方の短辺側の端縁部にゲートパッドＧ１１が設けられている。なお、ＭＯＳＦＥＴ１０をダイパッドＰ２上に搭載する際は、ゲートパッドＧ１１が、ＩＧＢＴ４側を向くように配置する。また、ダイパッドＰ２上にＩＧＢＴ４とＭＯＳＦＥＴ１０とを搭載した場合、ＩＧＢＴ４のゲートパッドＧ２と、ＭＯＳＦＥＴ１０のゲートパッドＧ１１とが互いに向き合う位置となるようにゲートパッドＧ２およびＧ１１を設ける方が、ワイヤボンディングの際に都合が良い。なお、ＩＧＢＴ１〜３、５、６およびＭＯＳＦＥＴ７〜９、１１、１２の構成も同じである。
また、図２に示すように、ＩＧＢＴ１〜３のそれぞれのゲートパッドＧ１（図３）およびソースＳ（図３）は、ゲート制御回路１８にワイヤボンディングにより接続されるが、ゲート制御回路１８とゲートパッドＧ１との接続を行う配線がライン１３であり、ゲート制御回路１８とソースＳとの接続を行う配線がライン１４である。
また、ＩＧＢＴ１〜３のそれぞれのゲートパッドＧ２（図３）と、ＭＯＳＦＥＴ７〜９のそれぞれのゲートパッドＧ１１（図３）とはワイヤボンディングにより接続されるが、この接続を行う配線がライン１５である。
また、ＩＧＢＴ１〜３のそれぞれのエミッタＥ（図３）と、ＭＯＳＦＥＴ７〜９のそれぞれのソースＳ（図３）とはワイヤボンディングにより接続されるが、この接続を行う配線がライン１６である。
そして、ＭＯＳＦＥＴ７〜９のそれぞれのソースＳ（図３）と、ワイヤボンド領域Ｐ２１〜Ｐ２３とはワイヤボンディングにより接続されるが、この接続を行う配線がライン１７である。
また、図２に示すように、ＩＧＢＴ４〜６のそれぞれのゲートパッドＧ１（図３）およびソースＳ（図３）は、ゲート制御回路１９にワイヤボンディングにより接続され、ＩＧＢＴ４〜６のそれぞれのゲートパッドＧ２（図３）と、ＭＯＳＦＥＴ１０〜１２のそれぞれのゲートパッドＧ１１（図３）とはワイヤボンディングにより接続される。
また、ＩＧＢＴ４〜６のそれぞれのエミッタＥ（図３）と、ＭＯＳＦＥＴ１０〜１２のそれぞれのソースＳ（図３）とはワイヤボンディングにより接続され、ＭＯＳＦＥＴ７〜９のそれぞれのソースＳ（図３）と、ワイヤボンド領域Ｐ５とはワイヤボンディングにより接続される。
図２に示すように、ゲート制御回路１８および１９の近傍に配置するＩＧＢＴ１〜６には、ゲートパッドＧ１およびＧ２を設け、それぞれのゲートパッドＧ１とゲート制御回路１８および１９との間はワイヤボンディングにより接続し、ゲート制御回路１８および１９から遠い位置に配置するＭＯＳＦＥＴ７〜１２のそれぞれのゲートパッドＧ１１は、ＩＧＢＴ１〜６のそれぞれのゲートパッドＧ２にワイヤボンディングで接続することで、スイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列して用いる構成において、装置全体が大型化することを抑制できる。
すなわち、ＭＯＳＦＥＴ７〜１２をゲート制御回路１８および１９の近傍に配置する場合には、ＭＯＳＦＥＴ７〜１２にゲートパッドＧ１およびＧ２と同様のゲートパッドを２つずつ設けなければならない。このため、ＭＯＳＦＥＴ７〜１２の半導体チップとしての有効面積が小さくなる。
ＭＯＳＦＥＴのオン抵抗を低くするにはチップサイズが大きくなり、コストも高くなる。このようなＭＯＳＦＥＴにゲートパッドを２つ設けると有効面積が小さくなるので、有効面積を維持するにはチップサイズをさらに大きくしなければならず、ＭＯＳＦＥＴのチップサイズがさらに大きくなれば装置全体が大型化してしまう。
しかし、ＭＯＳＦＥＴ７〜１２をゲート制御回路１８および１９から遠い位置に配置することで、ゲートパッドは１つで済み、有効面積が小さくなることを抑制して、チップサイズを大きくする必要がなくなる。このため、装置全体が大型化することを抑制できる。
＜変形例１＞
なお、以上の説明においては、ゲート制御回路１８および１９の近傍にＩＧＢＴ１〜６を配置し、ゲート制御回路１８および１９から遠い位置にＭＯＳＦＥＴ７〜１２を配置する構成を示したが、このような構成を採る場合、主回路電流が流れる経路がゲート充電ループとオーバーラップし、ＩＧＢＴ１〜６のゲート-エミッタ間電圧が低下する可能性がある。
その仕組みについて、図４を用いて説明する。図４は、基準電位をモジュール内のゲート制御回路１９の基準電位から取る構成を示している。
図４においては、簡単化のためＭＯＳＦＥＴ１０とＩＧＢＴ４との組についてのみ示しており、ＩＧＢＴ４のゲート充電ループＩＧＬ、ＭＯＳＦＥＴ１０のゲート充電ループＭＧＬと、主回路電流（過負荷時には大半がＩＧＢＴに流れる）経路ＭＣとを模式的に示している。
図４に示すように、主回路電流経路ＭＣは、ＩＧＢＴ１のゲート充電ループＩＧＬおよびＭＯＳＦＥＴ１０のゲート充電ループＭＧＬとオーバーラップして流れる部分を含んでおり、過負荷時にはＩＧＢＴ４のゲート-エミッタ間電圧が低下する可能性がある。
一方、図５に示すようにＭＯＳＦＥＴ１０をゲート制御回路１９の近傍に配置すると、ＩＧＢＴ７のゲート充電ループＩＧＬと、主回路電流経路ＭＣとがオーバーラップする割合が減少し、ＩＧＢＴ４のゲート-エミッタ間電圧が低下する割合を小さくできる。
すなわち、ゲート制御回路１８および１９の近傍にＭＯＳＦＥＴ７〜１２を配置し、ゲート制御回路１８および１９から遠い位置にＩＧＢＴ１〜６を配置することで、ゲート電圧が低下する割合を小さくできる。ただし、この場合は、ＭＯＳＦＥＴ７〜１２にゲートパッドＧ１およびＧ２を設け、ＩＧＢＴ１〜６に設けたゲートパッドＧ１１とゲートパッドＧ２とをワイヤボンディングにより接続することとなる。
このように、ＭＯＳＦＥＴ７〜１２をゲート制御回路１８および１９の近傍に配置することで過負荷時の主回路電流によるＩＧＢＴのゲート-エミッタ間低下を抑制し、過負荷時の損失を小さくすることができる。
＜変形例２＞
以上説明した３相インバータモジュール１００においては、ＩＧＢＴの閾値電圧をＭＯＳＦＥＴの閾値電圧より低く設定し、スイッチング時の過渡状態においてはＩＧＢＴ側に全電流が流れる構成とする。
スイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列して用いる構成においては、一般的にＭＯＳＦＥＴの閾値電圧の方を低く設定し、常にＩＧＢＴを先にターンオフさせ、その後にＭＯＳＦＥＴがターンオフするシーケンスを採用している。
この場合の効果としてテール電流を抑制してターンオフ損失を低減することができるが、過渡状態において全電流（ＩＧＢＴ電流＋ＭＯＳＦＥＴ電流）が必ずＭＯＳＦＥＴに流れるため、ＭＯＳＦＥＴを小型化することが困難であった。
これに対し、ＩＧＢＴの閾値電圧をＭＯＳＦＥＴの閾値電圧より低く設定することで、スイッチング時にＭＯＳＦＥＴに流れる電流を抑制し、ＭＯＳＦＥＴを小型化することでモジュール全体を小型化することができる。
ここで、図６〜図８を用いて、ＩＧＢＴおよびＭＯＳＦＥＴのスイッチング時の動作について説明する。
図６は、図１に示したインバータＩＶ１単体による動作を説明する図であり、インバータＩＶ１がインダクタンス負荷に接続された場合の構成を示している。なお、図６において、図１に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
図６において、端子Ｔ１とＴ５との間には外付けのコンデンサＳＣが接続されているが、これは整流回路ＰＷによって整流されてＰＮ線間に供給される電圧を平滑化するためのものである。また、インバータＩＶ１の出力が与えられる端子Ｔ２にはインダクタンス負荷Ｌが接続されている。なお、以下の説明では低電位側のＩＧＢＴ４およびＭＯＳＦＥＴ１０のスイッチング動作を説明するので、図６では便宜的にゲート制御回路１９にのみ制御信号ＣＰを与える構成となっている。
図７は、定常状態で負荷電流のほとんどがＩＧＢＴに流れるような比較的中電流から高電流領域におけるＩＧＢＴ４およびＭＯＳＦＥＴ１０のターンオン時の電流、電圧特性を示す図であり、図８は、ＩＧＢＴ４およびＭＯＳＦＥＴ１０のターンオフ時の電流、電圧特性を示す図である。
図７において、制御信号ＣＰが低電位（「Ｌ」）から高電位（「Ｈ」）となってターンオンする場合、ＩＧＢＴ４およびＭＯＳＦＥＴ１０にゲート電圧ＶＧＥが与えられると、ＩＧＢＴ４の閾値電圧の方が低いので、ＩＧＢＴ４の方が先にターンオンし、ＩＧＢＴ電流Ｉｃが流れ始める。
やがて、ゲート電圧ＶＧＥがＭＯＳＦＥＴ１０の閾値電圧に達すると、ＭＯＳＦＥＴ１０がターンオンし、ＭＯＳＦＥＴ電流Ｉｄが流れ始める。ＭＯＳＦＥＴ１０がターンオンした時点では、ＩＧＢＴ４がターンオンして所定時間が経過しており、ＩＧＢＴ４が定常状態となっているので電流は殆どＩＧＢＴ４に流れており、ＭＯＳＦＥＴ１０には殆ど流れない。
ＩＧＢＴ４が完全にターンオンして、ＩＧＢＴ４のコレクタ-エミッタ間電圧ＶＣＥがほぼ０となり、さらにＭＯＳＦＥＴ１０がターンオンすると、全電流Ｉがほぼ一定となる。
このように、ＩＧＢＴの閾値電圧をＭＯＳＦＥＴの閾値電圧より低く設定することで、ターンオン時にＭＯＳＦＥＴに流れる電流を抑制することができる。
また、図８において、制御信号ＣＰが「Ｈ」から「Ｌ」となってターンオフする場合、ＩＧＢＴ４およびＭＯＳＦＥＴ１０に与えられていたゲート電圧ＶＧＥが下がり始めると、ＭＯＳＦＥＴ１０の閾値電圧の方が高いので、ＭＯＳＦＥＴ１０の方が先にターンオフし、ＭＯＳＦＥＴ電流Ｉｄが下がり始める。その後、ゲート電圧ＶＧＥが低下することでＩＧＢＴ電流Ｉｃが下がり始め、ＩＧＢＴ４の閾値電圧より低くなることでＩＧＢＴ４がターンオフして、ＩＧＢＴ電流Ｉｃが流れなくなる。
ＩＧＢＴ４が完全にターンオフして、ＩＧＢＴ４のコレクタ-エミッタ間電圧ＶＣＥが立ち上がると、全電流Ｉが０となる。
このように、ＩＧＢＴの閾値電圧をＭＯＳＦＥＴの閾値電圧より低く設定することで、ターンオフ時にはＭＯＳＦＥＴが先にターンオフするので、その時点でオン状態にあるＩＧＢＴに全電流が流れ、ＭＯＳＦＥＴには電流は流れない。
以上のように、ＩＧＢＴの閾値電圧をＭＯＳＦＥＴの閾値電圧より低く設定することで、スイッチング時にＭＯＳＦＥＴに流れる電流が抑制され、ＭＯＳＦＥＴに最大電流通電に対応する定格を持たせる必要がなくなるので、ＭＯＳＦＥＴを小型化できモジュール全体を小型化することができる。
なお、スイッチングの過渡状態において、ＩＧＢＴ側に必ず全電流が流れるようにＩＧＢＴおよびＭＯＳＦＥＴの閾値電圧を設定するが、閾値電圧は製造時のチャネル注入の不純物量により設定する。
＜変形例３＞
図１に示したようにスイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列して用いる構成においては、異なる特性のデバイスを並列接続するためゲート発振が発生する可能性がある。そこで、ゲート制御回路１８および１９から遠い位置にあるデバイス、例えばＭＯＳＦＥＴ７〜１２のゲートパッド下からゲートまでの間に抵抗素子を内蔵することでゲート発振の発生を抑制する。
ゲート制御回路１８および１９から遠い位置にあるデバイスは、ゲート充電ループが長く、寄生インダクタンスが大きくなるので、ゲート発振が発生する可能性がより高くなるが、抵抗素子を内蔵することでゲート発振の発生を効果的に抑制することができる。
なお、内蔵する抵抗素子の抵抗値は、変位電流によるゲート電位の浮き上がりが高くならない値に設定する。
また、ゲート制御回路１８および１９の近傍にあるデバイス、例えばＩＧＢＴ１〜６にも内蔵しても良い。
＜変形例４＞
変形例２においては、ＩＧＢＴの閾値電圧をＭＯＳＦＥＴの閾値電圧より低く設定することで、スイッチング時にＭＯＳＦＥＴに流れる電流を抑制する構成を説明したが、以下に図９および図１０を用いて説明する構成を採ることによってもスイッチング時にＭＯＳＦＥＴに流れる電流を抑制することができる。
図９は、ＩＧＢＴ４およびＭＯＳＦＥＴ１０に対して本変形例を適用した構成を示す回路図である。図９に示すように、ゲート制御回路１９からのゲート制御信号は、ＩＧＢＴ４に対しては抵抗素子Ｒ２を介して入力され、ＭＯＳＦＥＴ１０に対しては抵抗素子Ｒ１を介して入力される構成となっている。また、抵抗素子Ｒ１に逆並列にダイオードＤ１が接続されている。なお、ＭＯＳＦＥＴ１０には逆並列にダイオードＤ２が接続されているが、これは内部寄生ダイオードである。
このような構成を採り、抵抗素子Ｒ１の抵抗値を抵抗素子Ｒ２の抵抗値よりも大きく設定することで、ターンオン時には、ＩＧＢＴ４がターンオンしてからＭＯＳＦＥＴ１０がターンオンすることとなり、また、ターンオフ時にはダイオードＤ１を介してＭＯＳＦＥＴ１０の電位が素早く下がるので、ＭＯＳＦＥＴ１０がターンオフしてからＩＧＢＴ４がターンオフすることとなる。このため、スイッチング時にＭＯＳＦＥＴに流れる電流が抑制され、ＭＯＳＦＥＴに最大電流通電に対応する定格を持たせる必要がなくなるので、ＭＯＳＦＥＴを小型化できモジュール全体を小型化することができる。
なお、抵抗素子Ｒ１および抵抗素子Ｒ２の抵抗値は、ＭＯＳＦＥＴのゲート容量をＣ１、ＩＧＢＴのゲート容量をＣ２とした場合、Ｃ１Ｒ１＞Ｃ２Ｒ２とし、ターンオン時に、ＩＧＢＴ４がターンオンしてからＭＯＳＦＥＴ１０がターンオンする値に設定する。
図１０は、ダイパッドＰ２と、その上に配置されたＩＧＢＴ４とＭＯＳＦＥＴ１０およびその周辺の領域を示すレイアウト図である。
図１０に示すように、ゲート制御回路１９が搭載されるダイパッドＰ１２の近傍には、ダイパッドＰ３１、Ｐ３２およびＰ３３が設けられている。ダイパッドＰ３１〜Ｐ３３は、リードフレームＬＦ１（図２）に含まれ、これらの終端はリードＬＴ１となっているが、これらのリードＬＴ１はフローティング状態で使用される。
ダイパッドＰ３１〜Ｐ３３は、ゲート制御回路１９よりもダイパッドＰ２に近い位置に、間隔を開けて並列して配列され、ダイパッドＰ３２が中央に位置している。
ゲート制御回路１９とダイパッドＰ３２とはワイヤボンディングにより接続され、ダイパッドＰ３２とダイパッドＰ３１との間は抵抗素子Ｒ１およびダイオードＤ１により接続されている。また、ダイパッドＰ３２とダイパッドＰ３３との間は抵抗素子Ｒ２により接続されている。そして、ダイパッドＰ３１とＭＯＳＦＥＴ１１のゲートパッドＧ１１とはワイヤボンディングにより接続されている。また、ダイパッドＰ３３とＩＧＢＴ４のゲートパッドＧ１とはワイヤボンディングにより接続されている。
この場合、ＩＧＢＴ４にはゲートパッドは１つしか設けられず、ＭＯＳＦＥＴ１０のゲートパッドＧ１１は、ダイパッドＰ３１に接続されることとなるが、図９および図１０に示した構成を採ることで、ＭＯＳＦＥＴを小型化できモジュール全体を小型化することができる。
＜変形例５＞
以上説明した実施の形態およびその変形例１〜４においては、ゲート制御回路からＩＧＢＴおよびＭＯＳＦＥＴに対して共通のゲート制御信号を与える構成を示したが、以下に図１１および図１２を用いて説明する構成を採ることによって、ＩＧＢＴおよびＭＯＳＦＥＴに対してゲート制御回路からそれぞれ個別にゲート制御信号を与えることもできる。
図１１は、ＩＧＢＴ４およびＭＯＳＦＥＴ１０に対して本変形例を適用した構成を示す回路図である。図１１に示すように、ゲート制御回路１９からは、ＩＧＢＴ４およびＭＯＳＦＥＴ１０に対してそれぞれ別個にゲート制御信号が与えられる構成となっている。
すなわち、ゲート制御回路１９から配線Ｗ１を介してＩＧＢＴ４のゲートにゲート制御信号が与えられるとともに、配線Ｗ２、Ｗ３およびＷ４を介してＭＯＳＦＥＴ１０のゲートにゲート制御信号が与えられる構成となっている。
この場合、配線Ｗ３はＩＧＢＴ４に設けた中継パターンであり、配線Ｗ３とゲート制御回路１９との間は配線Ｗ２によって接続され、配線Ｗ３とＭＯＳＦＥＴ１０のゲートとの間は配線Ｗ４によって接続される。
図１２は、ダイパッドＰ２と、その上に配置されたＩＧＢＴ４とＭＯＳＦＥＴ１０およびその周辺の領域を示すレイアウト図である。
ゲート制御回路１９とＩＧＢＴ４のゲートパッドＧ１とはワイヤボンディングにより接続されており、このワイヤが配線Ｗ１に相当する。また、ＩＧＢＴ４のエミッタＥ側の表面上には中継パターンＷ３が設けられており、これが配線Ｗ３に相当する。
ゲート制御回路１９と中継パターンＷ３とはワイヤボンディングにより接続されており、このワイヤが配線Ｗ２に相当する。そして、中継パターンＷ３とＭＯＳＦＥＴ１１のゲートパッドＧ１１とはワイヤボンディングにより接続されており、このワイヤが配線Ｗ４に相当する。
中継パターンＷ３はＭＯＳＦＥＴ１１のエミッタＥとは電気的に絶縁されている。なお、エミッタＥと中継パターンＷ３との電位差は、エミッタＥとゲートパッドＧ１との電位差と同じ程度であり、絶縁のための構成も、エミッタＥ上に絶縁材を介して配置するなど簡単なもので良い。
この中継パターンＷ３を介して配線Ｗ２とＷ４とを接続することでゲート制御回路１９からのゲート制御信号が、ＭＯＳＦＥＴ１０のゲートに与えられることとなる。
なお、上記においてはゲート制御回路１８および１９の近傍にＩＧＢＴ１〜６を配置し、ＩＧＢＴ１〜６に中継パターンＷ３を設けた構成を示したが、ゲート制御回路１８および１９の近傍にＭＯＳＦＥＴ７〜１２を配置し、ＭＯＳＦＥＴ７〜１２に中継パターンＷ３を設けた構成としても良い。
このように、ゲート制御回路１８および１９の近傍にあるデバイスに中継パターンＷ３を設け、中継パターンＷ３を介してゲート制御回路１８および１９から遠い位置にあるデバイスにゲート制御回路１８および１９からゲート制御信号を与えるので、ゲート制御回路から遠い位置にあるデバイスへの配線作業が容易となる。
また、ＩＧＢＴおよびＭＯＳＦＥＴに対してゲート制御回路からそれぞれ個別にゲート制御信号を与え、ＩＧＢＴおよびＭＯＳＦＥＴのターンオン、ターンオフのタイミングを個別に調整することで、スイッチング時の過渡状態においてはＩＧＢＴ側に全電流が流れる構成とすることができる。
図１３は、ＩＧＢＴ４およびＭＯＳＦＥＴ１０のターンオン時の電流、電圧特性を示す図であり、図１４は、ＩＧＢＴ４およびＭＯＳＦＥＴ１０のターンオフ時の電流、電圧特性を示す図である。
図１３において、ターンオンに際しては、ＩＧＢＴ４の方が先にターンオンするようにゲート制御回路１９からゲート制御信号を与える。ＩＧＢＴ４にゲート電圧ＶＧＥが与えられ、閾値電圧に達するとＩＧＢＴ４がターンオンし、ＩＧＢＴ電流Ｉｃが流れ始める。
ＩＧＢＴ４より所定時間遅らせてＭＯＳＦＥＴ１０にゲート制御回路１９からゲート制御信号を与える。ＭＯＳＦＥＴ１０にゲート電圧ＶＧＳが与えられ、閾値電圧に達するとＭＯＳＦＥＴ１０がターンオンし、ＭＯＳＦＥＴ電流Ｉｄが流れ始める。ＭＯＳＦＥＴ１０がターンオンした時点では、ＩＧＢＴ４がターンオンして所定時間が経過しており、ＩＧＢＴ４が定常状態となっているので電流は殆どＩＧＢＴ４に流れており、ＭＯＳＦＥＴ１０には殆ど流れない。
ＩＧＢＴ４が完全にターンオンして、ＩＧＢＴ４のコレクタ-エミッタ間電圧ＶＣＥがほぼ０となり、さらにＭＯＳＦＥＴ１０がターンオンすると、全電流Ｉがほぼ一定となる。
このように、ターンオン時には、ＩＧＢＴの方が先にターンオンするようにゲート制御信号を与えることで、ターンオン時にＭＯＳＦＥＴに流れる電流を抑制することができる。
また、図１４において、ターンオフに際しては、ＭＯＳＦＥＴ１０の方が先にターンオフするようにゲート制御信号を制御する。ＭＯＳＦＥＴ１０に与えられているゲート電圧ＶＧＳが下がり、閾値電圧よりも低くなるとＭＯＳＦＥＴ１０がターンオフして、ＭＯＳＦＥＴ電流Ｉｄが下がり始める。
ＭＯＳＦＥＴ１０がターンオフするタイミングで、ＩＧＢＴ４に与えるゲート制御信号を下げ始め、閾値電圧よりも低くなるとＩＧＢＴ４がターンオフする。ＩＧＢＴ４がターンオフすることでＩＧＢＴ電流Ｉｃが流れなくなる。
ＩＧＢＴ４が完全にターンオフして、ＩＧＢＴ４のコレクタ-エミッタ間電圧ＶＣＥが立ち上がると、全電流Ｉが０となる。
このように、ターンオフ時には、ＭＯＳＦＥＴが先にターンオフするようにゲート制御信号を与えることで、その時点でオン状態にあるＩＧＢＴに全電流が流れ、ＭＯＳＦＥＴには電流は流れない。
以上のように、ＩＧＢＴおよびＭＯＳＦＥＴのターンオン、ターンオフのタイミングを個別に調整することで、スイッチング時の過渡状態においてはＭＯＳＦＥＴに流れる電流が抑制され、ＭＯＳＦＥＴに最大電流通電に対応する定格を持たせる必要がなくなるので、ＭＯＳＦＥＴを小型化できモジュール全体を小型化することができる。
なお、ＩＧＢＴおよびＭＯＳＦＥＴのターンオン、ターンオフのタイミングを個別に調整するには、ゲート制御回路１８および１９において、ＩＧＢＴに与えるゲート制御信号とＭＯＳＦＥＴに与えるゲート制御信号とで時間差が生じるように、例えば遅延回路を介してゲート制御信号を出力構成とする。
＜変形例６＞
以上説明した実施の形態およびその変形例１〜４においては、ゲート制御回路からＩＧＢＴおよびＭＯＳＦＥＴに対して共通のゲート制御信号を与える構成を示したが、以下に図１５および図１６を用いて説明する構成を採ることによって、ＩＧＢＴおよびＭＯＳＦＥＴに対してゲート制御回路からそれぞれ個別にゲート制御信号を与えることもできる。
図１５には、本変形例を適用した３相インバータモジュール１００Ａの回路構成を示している。なお、図１に示した３相インバータモジュール１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図１５に示すように、３相インバータモジュール１００Ａにおいては、ＭＯＳＦＥＴ７およびＩＧＢＴ１のゲートは、それぞれ別個にゲート制御回路１８に接続され、ＭＯＳＦＥＴ８およびＩＧＢＴ２のゲートは、それぞれ別個にゲート制御回路１８に接続され、ＭＯＳＦＥＴ９およびＩＧＢＴ３のゲートは、それぞれ別個にゲート制御回路１８に接続されている。
ここで、ＩＧＢＴ１〜３のそれぞれのゲートとゲート制御回路１８とを接続する接続線をライン１３と呼称し、ＭＯＳＦＥＴ７〜９のそれぞれのゲートとゲート制御回路１８とを接続する接続線をライン１３Ａと呼称する。
また、ＭＯＳＦＥＴ１０およびＩＧＢＴ４のゲートは、それぞれ別個にゲート制御回路１９に接続され、ＭＯＳＦＥＴ１１およびＩＧＢＴ５のゲートは、それぞれ別個にゲート制御回路１９に接続され、ＭＯＳＦＥＴ１２のゲートおよびＩＧＢＴ６のゲートは、それぞれ別個にゲート制御回路１９に接続されている。
図１６は、３相インバータモジュール１００Ａの内部構成を示す図である。なお、図２に示した３相インバータモジュール１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図１６に示すように、３相インバータモジュール１００Ａにおいては、ＩＧＢＴ１〜６にはゲートパッドはゲートパッドＧ１のみが設けられ、ＩＧＢＴ１〜３のそれぞれのゲートパッドＧ１はゲート制御回路１８にワイヤボンディングされ、ＩＧＢＴ４〜６のそれぞれのゲートパッドＧ１はゲート制御回路１９にワイヤボンディングされている。また、ＭＯＳＦＥＴ７〜９のそれぞれのゲートパッドＧ１１はゲート制御回路１８にワイヤボンディングされ、ＭＯＳＦＥＴ１０〜１２のそれぞれのゲートパッドＧ１１はゲート制御回路１９にワイヤボンディングされている。
図１６に示すように、ゲート制御回路１８および１９の近傍に配置するＩＧＢＴ１〜６のそれぞれのゲートパッドＧ１とゲート制御回路１８および１９との間はワイヤボンディングにより接続し、ゲート制御回路１８および１９から遠い位置に配置するＭＯＳＦＥＴ７〜１２のそれぞれのゲートパッドＧ１１とゲート制御回路１８および１９との間もワイヤボンディングで接続することで、ＩＧＢＴおよびＭＯＳＦＥＴに対してゲート制御回路からそれぞれ個別にゲート制御信号を与え、ＩＧＢＴおよびＭＯＳＦＥＴのターンオン、ターンオフのタイミングを個別に調整する。なお、ＩＧＢＴおよびＭＯＳＦＥＴのターンオン、ターンオフのタイミングについては、図１４および図１５を用いて説明したタイミングが適用可能である。
これにより、スイッチング時の過渡状態においてはＭＯＳＦＥＴに流れる電流が抑制され、ＭＯＳＦＥＴに最大電流通電に対応する定格を持たせる必要がなくなるので、ＭＯＳＦＥＴを小型化できモジュール全体を小型化することができる。
＜変形例７＞
以上の説明においては、ＭＯＳＦＥＴの種類については特に限定しなかったが、シリコン（Ｓｉ）基板上に形成されるシリコン半導体装置として構成しても良いし、炭化シリコン(ＳｉＣ）基板上に形成される炭化シリコン半導体装置や、窒化ガリウム（ＧａＮ）系材料で構成される基板上に形成される窒化ガリウム半導体装置としても良い。
ＳｉＣやＧａＮは、ワイドバンドギャップ半導体であり、ワイドバンドギャップ半導体によって構成される半導体装置は、耐電圧性が高く、許容電流密度も高いため、シリコン半導体装置に比べて小型化が可能であり、ＭＯＳＦＥＴ７〜１２をさらに小型化することで、３相インバータモジュール１００および１００Ａをさらに小型化できる。
また、ＩＧＢＴ１〜４をワイドバンドギャップ半導体装置としても良いことは言うまでもなく、ＩＧＢＴ１〜４およびＭＯＳＦＥＴ７〜１２の両方をワイドバンドギャップ半導体装置としても良い。
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
１〜６ ＩＧＢＴ、７〜１２ ＭＯＳＦＥＴ、１８，１９ ゲート制御回路、Ｇ１，Ｇ２，Ｇ１１ ゲートパッド。

Claims (11)

  1. 第１の電圧を与える第１の電源ラインと第２の電圧を与える第２の電源ラインとの間に直列に介挿され、相補的に動作する第１および第２のスイッチング部によって構成されるインバータと、
    前記第１および第２のスイッチング部のそれぞれのスイッチング動作を制御する第１および第２の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、
    前記第１のスイッチング部は、
    前記第１の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第１のＩＧＢＴおよび第１のＭＯＳＦＥＴを有し、
    前記第２のスイッチング部は、
    前記第２の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第２のＩＧＢＴおよび第２のＭＯＳＦＥＴを有し、
    前記電力用半導体装置の平面レイアウトにおいて、
    前記第１の制御回路は、前記第１のスイッチング部に対向する位置に配置され、前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴの一方は、前記第１の制御回路の近傍に配置され、他方はそれよりも前記第１の制御回路から遠い位置に配置され、
    前記第２の制御回路は、前記第２のスイッチング部に対向する位置に配置され、前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴの一方は、前記第２の制御回路の近傍に配置され、他方はそれよりも前記第２の制御回路から遠い位置に配置され、
    前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴのうち、前記第１の制御回路の近傍に配置されたトランジスタは、前記第１の制御回路から与えられたゲート制御信号を、そのゲートを介して前記第１の制御回路から遠い位置に配置されたトランジスタのゲートに与え、
    前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴのうち、前記第２の制御回路の近傍に配置されたトランジスタは、前記第２の制御回路から与えられたゲート制御信号を、そのゲートを介して前記第２の制御回路から遠い位置に配置されたトランジスタに与える、電力用半導体装置。
  2. 前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、
    前記第１のスイッチング部内の、前記第１の制御回路の近傍に配置されたトランジスタは、そのゲートに接続される第１のゲートパッドが、前記他方の主電極側の平面内において前記第１の制御回路側に設けられ、第２のゲートパッドが、前記他方の主電極側の平面内において前記第１の制御回路とは反対側に設けられ、
    前記第１のゲートパッドに前記第１の制御回路からの前記ゲート制御信号が与えられ、前記第２のゲートパッドから前記ゲート制御信号が出力されて前記第１の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられ、
    前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、
    前記第２のスイッチング部内の、前記第２の制御回路の近傍に配置されたトランジスタは、そのゲートに接続される第１のゲートパッドが、前記他方の主電極側の平面内において前記第２の制御回路側に設けられ、第２のゲートパッドが、前記他方の主電極側の平面内において前記第２の制御回路とは反対側に設けられ、
    前記第１のゲートパッドに前記第２の制御回路からの前記ゲート制御信号が与えられ、前記第２のゲートパッドから前記ゲート制御信号が出力されて前記第２の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられる、請求項１記載の電力用半導体装置。
  3. 前記第１のスイッチング部において、前記第１のＩＧＢＴが、前記第１の制御回路の近傍に配置され、
    前記第２のスイッチング部において、前記第２のＩＧＢＴが、前記第２の制御回路の近傍に配置される、請求項２記載の電力用半導体装置。
  4. 前記第１のスイッチング部において、前記第１のＭＯＳＦＥＴが、前記第１の制御回路の近傍に配置され、
    前記第２のスイッチング部において、前記第２のＭＯＳＦＥＴが、前記第２の制御回路の近傍に配置される、請求項２記載の電力用半導体装置。
  5. 前記第１のＩＧＢＴの閾値電圧は、前記第１のＭＯＳＦＥＴの閾値電圧よりも低く設定され、
    前記第２のＩＧＢＴの閾値電圧は、前記第２のＭＯＳＦＥＴの閾値電圧よりも低く設定される、請求項１記載の電力用半導体装置。
  6. 前記第１のスイッチング部内の前記第１の制御回路から遠い位置に配置されたトランジスタは、そのゲートパッドとゲートとの間に抵抗素子を有し、
    前記第２のスイッチング部内の前記第２の制御回路から遠い位置に配置されたトランジスタは、そのゲートパッドとゲートとの間に抵抗素子を有する、請求項１記載の電力用半導体装置。
  7. 第１の電圧を与える第１の電源ラインと第２の電圧を与える第２の電源ラインとの間に直列に介挿され、相補的に動作する第１および第２のスイッチング部によって構成されるインバータと、
    前記第１および第２のスイッチング部のそれぞれのスイッチング動作を制御する第１および第２の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、
    前記第１のスイッチング部は、
    前記第１の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第１のＩＧＢＴおよび第１のＭＯＳＦＥＴを有し、
    前記第２のスイッチング部は、
    前記第２の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第２のＩＧＢＴおよび第２のＭＯＳＦＥＴを有し、
    前記第１のＩＧＢＴのゲートには、前記第１の制御回路からのゲート制御信号が第１の抵抗素子を介して与えられ、
    前記第１のＭＯＳＦＥＴには、前記第１の制御回路からの前記ゲート制御信号が第２の抵抗素子を介して与えられ、
    前記第２の抵抗素子の抵抗値は前記第１の抵抗素子よりも高く、前記第２の抵抗素子にはダイオードが逆並列に接続され、
    前記第２のＩＧＢＴのゲートには、前記第２の制御回路からのゲート制御信号が第１の抵抗素子を介して与えられ、
    前記第２のＭＯＳＦＥＴには、前記第２の制御回路からの前記ゲート制御信号が第２の抵抗素子を介して与えられ、
    前記第２の抵抗素子の抵抗値は前記第１の抵抗素子よりも高く、前記第２の抵抗素子にはダイオードが逆並列に接続される、電力用半導体装置。
  8. 第１の電圧を与える第１の電源ラインと第２の電圧を与える第２の電源ラインとの間に直列に介挿され、相補的に動作する第１および第２のスイッチング部によって構成されるインバータと、
    前記第１および第２のスイッチング部のそれぞれのスイッチング動作を制御する第１および第２の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、
    前記第１のスイッチング部は、
    前記第１の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第１のＩＧＢＴおよび第１のＭＯＳＦＥＴを有し、
    前記第２のスイッチング部は、
    前記第２の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第２のＩＧＢＴおよび第２のＭＯＳＦＥＴを有し、
    前記電力用半導体装置の平面レイアウトにおいて、
    前記第１の制御回路は、前記第１のスイッチング部に対向する位置に配置され、前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴの一方は、前記第１の制御回路の近傍に配置され、他方はそれよりも前記第１の制御回路から遠い位置に配置され、
    前記第２の制御回路は、前記第２のスイッチング部に対向する位置に配置され、前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴの一方は、前記第２の制御回路の近傍に配置され、他方はそれよりも前記第２の制御回路から遠い位置に配置され、
    前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、
    前記第１のスイッチング部内の、前記第１の制御回路の近傍に配置されたトランジスタは、そのゲートに接続されるゲートパッドが、前記他方の主電極側の平面内において前記第１の制御回路側に設けられ、中継パターンが、前記他方の主電極側の平面内において前記第１の制御回路とは反対側に設けられ、
    前記ゲートパッドに前記第１の制御回路からの第１のゲート制御信号が与えられるとともに、前記中継パターンに前記第１の制御回路からの第２のゲート制御信号が与えられ、前記中継パターンを介して前記第２のゲート制御信号が前記第１の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられ、
    前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、
    前記第２のスイッチング部内の、前記第２の制御回路の近傍に配置されたトランジスタは、そのゲートに接続されるゲートパッドが、前記他方の主電極側の平面内において前記第２の制御回路側に設けられ、中継パターンが、前記他方の主電極側の平面内において前記第２の制御回路とは反対側に設けられ、
    前記ゲートパッドに前記第２の制御回路からの第１のゲート制御信号が与えられるとともに、前記中継パターンに前記第２の制御回路からの第２のゲート制御信号が与えられ、前記中継パターンを介して前記第２のゲート制御信号が前記第２の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられる、電力用半導体装置。
  9. 前記第１の制御回路は、
    ターンオン時には、前記第１のＩＧＢＴの方が先にターンオンし、ターンオフ時には、前記第１のＭＯＳＦＥＴの方が先にターンオフするように前記第１および第２のゲート制御信号を与え、
    前記第２の制御回路は、
    ターンオン時には、前記第２のＩＧＢＴの方が先にターンオンし、ターンオフ時には、前記第２のＭＯＳＦＥＴの方が先にターンオフするように前記第１および第２のゲート制御信号を与える、請求項８記載の電力用半導体装置。
  10. 第１の電圧を与える第１の電源ラインと第２の電圧を与える第２の電源ラインとの間に直列に介挿され、相補的に動作する第１および第２のスイッチング部によって構成されるインバータと、
    前記第１および第２のスイッチング部のそれぞれのスイッチング動作を制御する第１および第２の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、
    前記第１のスイッチング部は、
    前記第１の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第１のＩＧＢＴおよび第１のＭＯＳＦＥＴを有し、
    前記第２のスイッチング部は、
    前記第２の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第２のＩＧＢＴおよび第２のＭＯＳＦＥＴを有し、
    前記第１の制御回路は、
    ターンオン時には、前記第１のＩＧＢＴの方が先にターンオンし、ターンオフ時には、前記第１のＭＯＳＦＥＴの方が先にターンオフするように前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴのスイッチング動作を個別に制御し、
    前記第２の制御回路は、
    ターンオン時には、前記第２のＩＧＢＴの方が先にターンオンし、ターンオフ時には、前記第２のＭＯＳＦＥＴの方が先にターンオフするように前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴのスイッチング動作を個別に制御する、電力用半導体装置。
  11. 前記第１および第２のＭＯＳＦＥＴは、
    炭化シリコン基板上に形成される炭化シリコンＭＯＳＦＥＴおよび窒化ガリウム系材料で構成される基板上に形成される窒化ガリウムＭＯＳＦＥＴの何れかである、請求項１、７、８および１０の何れか１項に記載の電力用半導体装置。
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