JP2013065719A - 電力用半導体装置 - Google Patents

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Abstract

【課題】終端領域の耐圧が高い電力用半導体装置を提供する。
【解決手段】実施形態に係る電力用半導体装置は、第１電極と、前記第１電極上に設けられ、その上面におけるセル領域と終端領域との境界を含む領域に終端トレンチが形成された半導体基板と、前記終端トレンチの内面上に設けられた絶縁部材と、を備える。前記半導体基板は、前記第１電極に接続された第１導電形の第１部分と、第１導電形であり、実効的な不純物濃度が前記第１部分の実効的な不純物濃度よりも低い第２部分と、前記セル領域における前記第２部分上に設けられ、前記第２電極に接続された第２導電形の第３部分と、前記第３部分上に選択的に設けられ、前記第２電極に接続された第１導電形の第４部分と、を有する。そして、前記セル領域から前記終端領域に向かう方向において、前記絶縁部材は、前記第３部分と前記第２部分との間に配置されている。
【選択図】図１

Description

本発明の実施形態は、電力用半導体装置に関する。
近年、シリコン基板の下面にドレイン電極を接続し、上面にソース電極を接続し、シリコン基板に形成したトレンチゲート内にゲート電極を埋め込んだ縦型のパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が開発されている。このような縦型のパワーＭＯＳＦＥＴにおいて、ドレイン−ソース間の耐圧は、ドレイン−ソース間に電流が流れるセル領域において担保されるだけでなく、セル領域の周辺の終端領域においても担保される必要がある。このため、縦型のパワーＭＯＳＦＥＴを設計する際には、終端領域を所定の耐圧を実現するように設計する必要がある。一般に、終端領域の構造としては、ガードリング構造、リサーフ構造及びフィールドプレート構造等が知られている。しかしながら、これらの構造によっても、必要な終端耐圧を実現できない場合がある。
特開２００８−８５０８６号公報
本発明の実施形態は、終端領域の耐圧が高い電力用半導体装置を提供する。
実施形態に係る電力用半導体装置は、セル領域及び終端領域が設定された電力用半導体装置である。前記電力用半導体装置は、第１電極と、前記第１電極上に設けられ、その上面における前記セル領域にセルトレンチが形成され、前記上面における前記セル領域と前記終端領域との境界を含む領域に幅が前記セルトレンチの幅よりも広い終端トレンチが形成された半導体基板と、前記セル領域において前記半導体基板上に設けられた第２電極と、前記セルトレンチの内面上に設けられたゲート絶縁膜と、前記セルトレンチの内部に設けられたゲート電極と、前記終端トレンチの内面上に設けられた絶縁部材と、を備える。前記半導体基板は、前記セル領域及び前記終端領域の双方に設けられ、前記第１電極に接続された第１導電形の第１部分と、前記セル領域及び前記終端領域の双方における前記第１部分上に設けられ、前記ゲート絶縁膜及び前記絶縁部材に接し、第１導電形であり、実効的な不純物濃度が前記第１部分の実効的な不純物濃度よりも低い第２部分と、前記セル領域における前記第２部分上に設けられ、前記ゲート絶縁膜に接し、前記第２電極に接続された第２導電形の第３部分と、前記第３部分上に選択的に設けられ、前記ゲート絶縁膜に接し、前記第２電極に接続された第１導電形の第４部分と、を有する。そして、前記セル領域から前記終端領域に向かう方向において、前記絶縁部材は、前記第３部分と前記第２部分との間に配置されている。
第１の実施形態に係る電力用半導体装置を例示する断面図である。 比較例に係る電力用半導体装置を例示する断面図である。 （ａ）は、比較例に係る電力用半導体装置内の電位分布を例示する図であり、（ｂ）は第１の実施形態に係る電力用半導体装置内の電位分布を例示する図である。 第２の実施形態に係る電力用半導体装置を例示する断面図である。 第２の実施形態に係る電力用半導体装置内の電位分布を例示する図であり、（ａ）は終端電極にソース電位が印加された場合を示し、（ｂ）は終端電極にゲート電位が印加された場合を示し、（ｃ）は終端電極にドレイン電位が印加された場合を示す。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る電力用半導体装置を例示する断面図である。
図１に示すように、本実施形態に係る電力用半導体装置１においては、中央部にセル領域Ｒｃが設定され、外周部、すなわちセル領域Ｒｃの周囲に、終端領域Ｒｔが設定されている。セル領域Ｒｃはドレイン−ソース間に電流を流す領域であり、終端領域Ｒｔは積極的には電流を流さない領域である。後述するように、セル領域Ｒｃには、縦型のｎチャネル形ＭＯＳＦＥＴが形成されている。
電力用半導体装置１においては、例えば金属からなるドレイン電極１１が設けられている。ドレイン電極１１は、上方から見て、電力用半導体装置１の全領域、すなわち、セル領域Ｒｃ及び終端領域Ｒｔの双方に設けられている。ドレイン電極１１上の全領域には、シリコン基板１０が設けられている。シリコン基板１０は、例えば、不純物を含む単結晶のシリコンにより形成された半導体基板である。シリコン基板１０の下面はドレイン電極１１に接している。セル領域Ｒｃにおけるシリコン基板１０上には、例えば金属からなるソース電極１２が設けられている。また、終端領域Ｒｔにおけるシリコン基板１０上には、例えば金属からなる終端電極１３が設けられている。終端電極１３はソース電極１２から離隔している。終端電極１３は、例えば、シリコン基板１０を貫通するスルーコンタクト（図示せず）を介して、ドレイン電極１１に接続されている。これにより、電力用半導体装置１の駆動時において、終端電極１３にはドレイン電極１１と同じ電位が印加される。
シリコン基板１０の上面１０ａにおいては、セル領域Ｒｃに複数本のセルトレンチ１５が形成されている。また、上面１０ａにおけるセル領域Ｒｃと終端領域Ｒｔとの境界を含む領域には、１本の終端トレンチ１６が形成されている。上方から見て、終端トレンチ１６の形状は、シリコン基板１０の外縁に沿った枠状である。終端トレンチ１６の幅はセルトレンチ１５の幅よりも広く、終端トレンチ１６の深さはセルトレンチ１５の深さよりも深い。すなわち、終端トレンチ１６の下端はセルトレンチ１５の下端よりも下方に位置している。
シリコン基板１０においては、概ね、下層側、すなわち、ドレイン基板１１側から順に、ｎ＋形基板２１（第１部分）、ｎ−形エピタキシャル層２２（第２部分）、ｐ形ベース層２３（第３部分）及びｎ＋形ソース層２４（第４部分）が積層されている。このうち、ｎ＋形基板２１及びｎ−形エピタキシャル層２２はセル領域Ｒｃ及び終端領域Ｒｔの双方に形成されており、ｐ形ベース層２３及びｎ＋形ソース層２４はセル領域Ｒｃのみに形成されている。
ｎ＋形基板２１の導電形はｎ形である。ｎ−形エピタキシャル層２２はｎ＋形基板２１上に配置されている。ｎ−形エピタキシャル層２２の導電形もｎ形であるが、その実効的な不純物濃度は、ｎ＋形基板２１の実効的な不純物濃度よりも低い。ｎ＋形基板２１及びｎ−形エピタキシャル層２２により、ドレイン層が構成されている。ｐ形ベース層２３はセル領域Ｒｃにおけるｎ−形エピタキシャル層２２上に設けられており、その導電形はｐ形である。ｐ形ベース層２３は、終端トレンチ１６の外側、すなわち、終端領域Ｒｔには形成されていない。ｎ＋形ソース層２４はｐ形ベース層２３上に選択的に設けられており、その導電形はｎ形である。ｎ＋形ソース層２４の実効的な不純物濃度は、ｎ−形エピタキシャル層２２の実効的な不純物濃度よりも高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
シリコン基板１０の下面には、ｎ＋形基板２１が露出している。これにより、ｎ＋形基板２１はドレイン電極１１に接続されている。また、セル領域Ｒｃにおけるシリコン基板１０の上面１０ａには、ｐ形ベース層２３及びｎ＋形ソース層２４が露出している。これにより、ｐ形ベース層２３及びｎ＋形ソース層２４はソース電極１２に接続されている。更に、終端領域Ｒｔにおけるシリコン基板１０の上面には、ｎ−形エピタキシャル層２２が露出している。このため、ｎ−形エピタキシャル層２２は終端電極１３に接続されている。
セルトレンチ１５の内面上には、絶縁性材料、例えばシリコン酸化物からなるゲート絶縁膜３１が形成されている。また、セルトレンチ１５の内部には、導電性材料、例えば不純物が導入されたポリシリコンからなるゲート電極３２が設けられている。ゲート電極３２はゲート絶縁膜３１によってシリコン基板１０から離隔されている。セルトレンチ１５はｐ形ベース層２３を貫通し、ｎ−形エピタキシャル層２２の内部に到達している。従って、ｎ−形エピタキシャル層２２及びｐ形ベース層２３はゲート絶縁膜３１に接している。また、ｎ＋形ソース層２４もゲート絶縁膜３１に接している。シリコン基板１０とソース電極１２との間におけるゲート電極３２の直上域には、絶縁膜３３が設けられている。これにより、ゲート電極３２は、絶縁膜３３によってソース電極１２から絶縁されている。このような構成により、セル領域Ｒｃにおいては、ｎ＋形基板２１及びｎ−形エピタキシャル層２２（ドレイン層）、ｐ形ベース層２３、ｎ＋形ソース層２４、ゲート絶縁膜３１並びにゲート電極３２により、縦型のｎチャネル形ＭＯＳＦＥＴ４０が形成されている。
一方、終端トレンチ１６の内部の全体又はほぼ全体には、絶縁部材３６が埋め込まれている。絶縁部材３６は誘電率が低い絶縁性材料によって形成されており、例えば、シリコン酸化物によって形成されている。終端トレンチ１６は、ｎ−形エピタキシャル層２２を貫通し、ｎ＋形基板２１の上層部分に到達している。すなわち、終端トレンチ１６の下端はｎ＋形基板２１内に位置している。これにより、絶縁部材３６のセル領域Ｒｃ側の側面は、ｎ＋形基板２１、ｎ−形エピタキシャル層２２及びｐ形ベース層２３に接している。一方、絶縁部材３６の終端領域Ｒｔ側の側面は、ｎ＋形基板２１及びｎ−形エピタキシャル層２２に接している。従って、セル領域Ｒｃから終端領域Ｒｔに向かう方向において、絶縁部材３６は、ｐ形ベース層２３とｎ−形エピタキシャル層２２との間に配置されている。また、上方から見て、ソース電極１２は絶縁部材３６におけるセル領域Ｒｃ側の部分と重なっており、終端電極１３は絶縁部材３６における終端領域Ｒｔ側の部分と重なっている。
絶縁部材３６の直上域におけるソース電極１２と終端電極１３との距離Ｌは、ソース電極１２と終端電極１３との間の耐圧を得るために十分な距離となっている。ソース電極１２と終端電極１３との間の耐圧は、セル領域Ｒｃにおけるドレイン電極１１とソース電極１２との間の耐圧よりも高い。
絶縁部材３６を形成する材料の破壊電界をＶＢ（Ｖ／ｃｍ）とし、ドレイン電極１１とソース電極１２の間に印加する電圧をＶＤ（Ｖ）とし、安全係数をαとするとき、距離Ｌ（ｃｍ）は下記数式（１）によって算出することができる。
Ｌ（ｃｍ）＝α×ＶＤ（Ｖ）／ＶＢ（Ｖ／ｃｍ） （１）
例えば、絶縁材料３６をシリコン酸化物によって形成する場合、シリコン酸化物の破壊電界ＶＢは５〜８×１０６（Ｖ／ｃｍ）程度であるから、破壊電界ＶＢを７×１０６（Ｖ／ｃｍ）とし、電圧ＶＤを４０（Ｖ）とし、安全係数αを２とすると、上記数式（１）より、距離Ｌは約１１４ｎｍ（ナノメートル）となる。
次に、本実施形態に係る電力用半導体装置１の動作について説明する。
ドレイン電極１１とソース電極１２との間に、所定の電圧ＶＤを供給する。このとき、ドレイン電極１１にはソース電極１２よりも高い電位を印加する。すなわち、ソース電極１２には低電位、例えば０Ｖを印加し、ドレイン電極１１には高電位、例えば４０Ｖを印加する。これにより、終端電極１３にもドレイン電極１１と同じ高電位が印加される。このとき、ｎ＋形基板２１はドレイン電極１１に接続されているため高電位（ドレイン電位）となり、ｎ−形エピタキシャル層２２における終端領域Ｒｔに配置された部分も終端電極１３に接続されているため高電位（ドレイン電位）となる。一方、ｐ形ベース層２３及びｎ＋形ソース層２４はソース電極１２に接続されているため、低電位（ソース電位）となる。この状態において、ゲート電極３２にｎチャネル形ＭＯＳＦＥＴ４０の閾値よりも低い電位を印加すると、セル領域Ｒｃにおけるｎ−形エピタキシャル層２２とｐ形ベース層２３との界面から、主にｎ−形エピタキシャル層２２内に向かって空乏層が延び、ｎチャネル形ＭＯＳＦＥＴ４０がオフ状態となる。
ここで、本実施形態の比較例について説明する。
図２は、本比較例に係る電力用半導体装置を例示する断面図である。
図２に示すように、本比較例に係る電力用半導体装置１０１においては、終端構造がフィールドプレート構造となっている。すなわち、装置１０１においては、前述の第１の実施形態に係る装置１（図１参照）とは異なり、終端トレンチ１６及び絶縁部材３６が設けられていない。その代わりに、装置１０１においては、終端領域Ｒｔにおいて、シリコン基板１０上にフィールドプレート絶縁膜１１１が設けられており、ソース電極１１２の端部はフィールドプレート絶縁膜１１１の一部の上に乗り上げている。
図３（ａ）は、本比較例に係る電力用半導体装置内の電位分布を例示する図であり、（ｂ）は第１の実施形態に係る電力用半導体装置内の電位分布を例示する図である。
図３（ａ）に示すように、比較例に係る電力用半導体装置１０１においては、空乏層（図示せず）は最終端に位置するセルトレンチ１５から外側に向かって伸びる。これにより、等電位面Ａは、ｎ−形エピタキシャル層２２内において、ｎ−形エピタキシャル層２２と、ｐ形ベース層２３及びフィールドプレート絶縁膜１１１との界面に沿って形成される。このため、電界強度が最も高くなる点Ｂ、すなわち、等電位面Ａの間隔が最も短くなる点は、ｎ−形エピタキシャル層２２に位置する。
一方、図３（ｂ）に示すように、第１の実施形態に係る電力用半導体装置１においては、終端電極１３の存在により、終端領域Ｒｔにおいてｎ−形エピタキシャル層２２の電位がドレイン電極１１と同じ高電位（ドレイン電位）となる。また、終端領域Ｒｔにはｐ形ベース層２３が存在しないため、空乏層が終端トレンチ１６よりも外側に伸びることがない。この結果、等電位面Ａは、ドレイン電位となるｎ＋形基板２１全体及びｎ−形エピタキシャル層２２における終端領域Ｒｔ（図１参照）に配置された部分と、ソース電位となるｐ形ベース層２３との間において、ｎ−形エピタキシャル層２２及び絶縁部材３６の内部に形成される。そして、ｎ−形エピタキシャル層２２内においては、等電位面Ａはシリコン基板１０の下面に対してほぼ平行となり、絶縁部材３６内においては、等電位面Ａはシリコン基板１０の下面に対してほぼ平行な方向から、シリコン基板１０の下面に対してほぼ垂直な方向に湾曲する。これにより、電界強度が最も高くなる点Ｂは、絶縁部材３６内に位置する。
このように、比較例においては、点Ｂはｎ−形エピタキシャル層２２に位置し、第１の実施形態においては、点Ｂは絶縁部材３６内に位置する。そして、ｎ−形エピタキシャル層２２は半導体材料、例えばシリコンによって形成されており、そのアバランシェ耐量は２〜３×１０５Ｖ／ｃｍ程度である。一方、絶縁部材３６は絶縁性材料、例えばシリコン酸化物によって形成されており、その破壊電界は５〜８×１０６Ｖ／ｃｍ程度であり、シリコンのアバランシェ耐量の数十倍である。このため、第１の実施形態によれば、点Ｂを絶縁部材３６内に位置させることにより、高い終端耐圧を実現することができる。
また、上記数式（１）より、破壊電界ＶＢが高いほど、ソース−ドレイン間の距離Ｌは短くなる。本実施形態によれば、点Ｂを破壊強度が高い絶縁部材３６内に配置することにより、距離Ｌを短くすることができる。この結果、終端領域Ｒｔの幅を狭くし、その分、セル領域Ｒｃの面積を増やすことができる。従って、電力用半導体装置１のオン抵抗を低減することができる。
更に、第１の実施形態においては、終端トレンチ１６の下端をｎ＋形基板２１内に位置させ、絶縁部材３６をｎ＋形基板２１内の位置まで到達させている。これにより、ｎ＋形基板２１と絶縁部材３６との間からｎ−形エピタキシャル層２２を排除し、電界強度が最も高くなる点Ｂを確実に絶縁部材３６内に位置させることができる。なお、終端トレンチ１６の下端はｎ−形エピタキシャル層２２内に位置していてもよい。
次に、第２の実施形態について説明する。
図４は、本実施形態に係る電力用半導体装置を例示する断面図である。
図４に示すように、本実施形態に係る電力用半導体装置２は、前述の第１の実施形態に係る電力用半導体装置１（図１参照）と比較して、シリコン基板１０上に終端電極１３が設けられていない点、終端トレンチ１６内に終端電極４３が設けられている点、及び、セルトレンチ１５内におけるゲート電極３２の下方に埋込電極４４が設けられている点が異なっている。
以下、詳細に説明する。
電力用半導体装置２においては、絶縁部材３６は、終端トレンチ１６の内部全体を埋め込んではおらず、終端トレンチ１６の内面に沿って配置されている。但し、絶縁部材３６の厚さは、ゲート絶縁膜３１の膜厚よりも厚い。そして、終端トレンチ１６内の中央部には、終端電極４３が埋め込まれている。終端電極４３は、導電性材料、例えば、不純物が導入されたポリシリコンによって形成されている。また、終端電極４３は、絶縁部材３６によってシリコン基板１０から離隔されている。終端電極４３には、ドレイン電極１１と同じ電位（ドレイン電位）、ソース電極１２と同じ電位（ソース電位）及びゲート電極３２と同じ電位（ゲート電位）のうち、いずれの電位が印加されてもよく、これらの電位が切り替えて印加されてもよい。
また、セルトレンチ１５の下端はｎ＋形基板２１内に到達しており、セルトレンチ１５内におけるｐ形ベース層２３によって囲まれた部分にはゲート電極３２が配置されており、セルトレンチ１５内におけるｎ−形エピタキシャル層２２によって囲まれた部分には埋込電極４４が配置されている。埋込電極４４は導電性材料、例えば、不純物が導入されたポリシリコンによって形成されており、電力用半導体装置２が駆動する際には、ソース電極１２と同じ電位が印加される。
本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。すなわち、本実施形態においても、少なくとも終端トレンチ１６の下端は、ｎ＋形基板２１内に到達している。また、ｐ形ベース層２３は、終端トレンチ１６よりも外側、すなわち、終端領域Ｒｔには形成されていない。なお、セルトレンチ１５の下端はｎ＋形基板２１内に到達しておらず、ｎ−形エピタキシャル層２２内に位置していてもよい。また、埋込電極４４は設けられていなくてもよい。
次に、本実施形態に係る電力用半導体装置２の動作について説明する。
図５は、本実施形態に係る電力用半導体装置内の電位分布を例示する図であり、（ａ）は終端電極にソース電位が印加された場合を示し、（ｂ）は終端電極にゲート電位が印加された場合を示し、（ｃ）は終端電極にドレイン電位が印加された場合を示す。
図５（ａ）に示すように、終端電極４３にソース電位が印加された場合には、等電位面Ａは、ソース電位となるｐ形ベース層２３及び終端電極４３と、ドレイン電位となるｎ＋形基板２１全体及びｎ−形エピタキシャル層２２における終端領域Ｒｔに配置された部分との間に形成される。この結果、電界強度が最も高い点Ｂは、ｎ−形エピタキシャル層２２における終端領域Ｒｔに配置された部分と終端電極４３との間に位置し、従って、絶縁部材３６における終端領域Ｒｔ側の部分内に位置する。これにより、前述の第１の実施形態と同様な理由により、終端耐圧が向上する。
図５（ｂ）に示すように、終端電極４３にゲート電位が印加された場合にも、等電位面Ａは、図５（ａ）に示した場合と同様の位置に形成される。通常、セル領域Ｒｃのｎチャネル形ＭＯＳＦＥＴをオフ状態とする場合には、ゲート電極３２には、ソース電位とほぼ等しい電位、例えば０Ｖを印加するからである。この結果、点Ｂは絶縁部材３６における終端領域Ｒｔ側の部分内に位置する。これにより、終端耐圧が向上する。
図５（ｃ）に示すように、終端電極４３にドレイン電位が印加された場合には、等電位面Ａは、ソース電位となるｐ形ベース層２３と、ドレイン電位となるｎ＋形基板２１及び終端電極４３との間に形成される。この結果、電界強度が最も高い点Ｂは、終端電極４３とｐ形ベース層２３との間に位置し、従って、絶縁部材３６におけるセル領域Ｒｃ側の部分内に位置する。これにより、終端耐圧が向上する。
このように、本実施形態においても、前述の第１の実施形態と同様に、電界強度が最も高い点Ｂを絶縁部材３６内に位置させることにより、終端耐圧を向上させることができる。また、終端領域Ｒｔの幅を縮小し、その分、セル領域Ｒｃの面積を増加させることができ、オン抵抗を低減することができる。
以上説明した実施形態によれば、終端領域の耐圧が高い電力用半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２：電力用半導体装置、１０：シリコン基板、１０ａ：上面、１１：ドレイン電極、１２：ソース電極、１３：終端電極、１５：セルトレンチ、１６：終端トレンチ、２１：ｎ＋形基板、２２：ｎ−形エピタキシャル層、２３：ｐ形ベース層、２４：ｎ＋形ソース層、３１：ゲート絶縁膜、３２：ゲート電極、３３：絶縁膜、３６：絶縁部材、４０：ｎチャネル形ＭＯＳＦＥＴ、４３：終端電極、４４：埋込電極、１０１：電力用半導体装置、１１１：フィールドプレート絶縁膜、１１２：ソース電極、Ａ：等電位面、Ｂ：電界強度が最も高い点、Ｌ：距離、Ｒｃ：セル領域、Ｒｔ：終端領域

Claims (14)

  1. セル領域及び終端領域が設定された電力用半導体装置であって、
    第１電極と、
    前記第１電極上に設けられ、その上面における前記セル領域にセルトレンチが形成され、前記上面における前記セル領域と前記終端領域との境界を含む領域に幅が前記セルトレンチの幅よりも広い終端トレンチが形成された半導体基板と、
    前記セル領域において前記半導体基板上に設けられた第２電極と、
    前記セルトレンチの内面上に設けられたゲート絶縁膜と、
    前記セルトレンチの内部に設けられたゲート電極と、
    前記終端トレンチの内面上に設けられた絶縁部材と、
    を備え、
    前記半導体基板は、
    前記セル領域及び前記終端領域の双方に設けられ、前記第１電極に接続された第１導電形の第１部分と、
    前記セル領域及び前記終端領域の双方における前記第１部分上に設けられ、前記ゲート絶縁膜及び前記絶縁部材に接し、第１導電形であり、実効的な不純物濃度が前記第１部分の実効的な不純物濃度よりも低い第２部分と、
    前記セル領域における前記第２部分上に設けられ、前記ゲート絶縁膜に接し、前記第２電極に接続された第２導電形の第３部分と、
    前記第３部分上に選択的に設けられ、前記ゲート絶縁膜に接し、前記第２電極に接続された第１導電形の第４部分と、
    を有し、
    前記セル領域から前記終端領域に向かう方向において、前記絶縁部材は、前記第３部分と前記第２部分との間に配置されていることを特徴とする電力用半導体装置。
  2. 前記終端領域における前記半導体基板上に設けられ、前記第２電極から離隔し、前記第１電極と同じ電位が印加される第３電極をさらに備えたことを特徴とする請求項１記載の電力用半導体装置。
  3. 上方から見て、前記第２電極は前記絶縁部材における前記セル領域側の部分と重なっており、前記第３電極は前記絶縁部材における前記終端領域側の部分と重なっていることを特徴とする請求項２記載の電力用半導体装置。
  4. 前記終端トレンチの内部全体に前記絶縁部材が配置されていることを特徴とする請求項２または３に記載の電力用半導体装置。
  5. 前記終端トレンチ内に設けられ、前記絶縁部材によって前記半導体基板から離隔された第３電極をさらに備えたことを特徴とする請求項１記載の電力用半導体装置。
  6. 前記第３電極には、前記第１電極と同じ電位が印加されることを特徴とする請求項５記載の電力用半導体装置。
  7. 前記第３電極には、前記第２電極と同じ電位が印加されることを特徴とする請求項５記載の電力用半導体装置。
  8. 前記第３電極には、前記ゲート電極と同じ電位が印加されることを特徴とする請求項５記載の電力用半導体装置。
  9. 前記セルトレンチ内における前記ゲート電極の下方に設けられ、前記第２電極と同じ電位が印加される埋込電極をさらに備えたことを特徴とする請求項５〜８のいずれか１つに記載の電力用半導体装置。
  10. 前記終端トレンチの下端は、前記セルトレンチの下端よりも下方に位置していることを特徴とする請求項１〜９のいずれか１つに記載の電力用半導体装置。
  11. 前記終端トレンチの下端は前記第１部分内に位置することを特徴とする請求項１０記載の電力用半導体装置。
  12. 前記半導体基板は不純物を含むシリコンによって形成されており、前記絶縁部材はシリコン酸化物によって形成されていることを特徴とする請求項１〜１１のいずれか１つに記載の電力用半導体装置。
  13. 前記第１導電形はｎ形であり、
    前記第２導電形はｐ形であり、
    前記第１電極には前記第２電極よりも高い電位が印加されることを特徴とする請求項１〜１２のいずれか１つに記載の電力用半導体装置。
  14. 第１電極と、
    前記第１電極上に設けられた半導体基板と、
    前記半導体基板内におけるセル領域と終端領域との間に埋め込まれた絶縁部材と、
    前記半導体基板の前記セル領域上に設けられた第２電極と、
    を備え、
    前記第１電極と前記第２電極との間に電圧が供給されたときに、電界強度が最も高くなる点は、前記絶縁部材内に位置することを特徴とする電力用半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109501B2 (en) 2015-11-20 2018-10-23 Fuji Electric Co., Ltd. Manufacturing method of semiconductor device having a voltage resistant structure

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
TWM435722U (en) * 2012-03-22 2012-08-11 Excelliance Mos Corp Power MOSFET
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US20150108568A1 (en) * 2013-10-21 2015-04-23 Vishay-Siliconix Semiconductor structure with high energy dopant implantation
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
TWI567830B (zh) * 2015-07-31 2017-01-21 帥群微電子股份有限公司 溝槽式功率電晶體結構及其製造方法
TWI606519B (zh) * 2016-09-09 2017-11-21 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270686A (ja) * 1997-03-27 1998-10-09 Matsushita Electron Corp 絶縁ゲート型バイポーラトランジスタ
JP2002083963A (ja) * 2000-06-30 2002-03-22 Toshiba Corp 半導体素子
JP2005093972A (ja) * 2003-08-08 2005-04-07 Mitsubishi Electric Corp 縦型半導体装置及びその製造方法
JP2005136099A (ja) * 2003-10-29 2005-05-26 Fuji Electric Device Technology Co Ltd 半導体装置
JP2006041123A (ja) * 2004-07-26 2006-02-09 Toshiba Corp 半導体装置
JP2006120807A (ja) * 2004-10-21 2006-05-11 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2006319218A (ja) * 2005-05-13 2006-11-24 Sanken Electric Co Ltd 半導体装置
JP2007250912A (ja) * 2006-03-16 2007-09-27 Toyota Central Res & Dev Lab Inc 半導体装置
JP2008016726A (ja) * 2006-07-07 2008-01-24 Toshiba Corp 半導体装置
JP2009004547A (ja) * 2007-06-21 2009-01-08 Toshiba Corp 半導体装置
JP2011124325A (ja) * 2009-12-09 2011-06-23 Renesas Electronics Corp 半導体装置、及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
TW583748B (en) 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2008085086A (ja) 2006-09-27 2008-04-10 Toyota Industries Corp 半導体装置
US8394702B2 (en) * 2010-03-24 2013-03-12 Alpha And Omega Semiconductor Incorporated Method for making dual gate oxide trench MOSFET with channel stop using three or four masks process

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270686A (ja) * 1997-03-27 1998-10-09 Matsushita Electron Corp 絶縁ゲート型バイポーラトランジスタ
JP2002083963A (ja) * 2000-06-30 2002-03-22 Toshiba Corp 半導体素子
JP2005093972A (ja) * 2003-08-08 2005-04-07 Mitsubishi Electric Corp 縦型半導体装置及びその製造方法
JP2005136099A (ja) * 2003-10-29 2005-05-26 Fuji Electric Device Technology Co Ltd 半導体装置
JP2006041123A (ja) * 2004-07-26 2006-02-09 Toshiba Corp 半導体装置
JP2006120807A (ja) * 2004-10-21 2006-05-11 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2006319218A (ja) * 2005-05-13 2006-11-24 Sanken Electric Co Ltd 半導体装置
JP2007250912A (ja) * 2006-03-16 2007-09-27 Toyota Central Res & Dev Lab Inc 半導体装置
JP2008016726A (ja) * 2006-07-07 2008-01-24 Toshiba Corp 半導体装置
JP2009004547A (ja) * 2007-06-21 2009-01-08 Toshiba Corp 半導体装置
JP2011124325A (ja) * 2009-12-09 2011-06-23 Renesas Electronics Corp 半導体装置、及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109501B2 (en) 2015-11-20 2018-10-23 Fuji Electric Co., Ltd. Manufacturing method of semiconductor device having a voltage resistant structure

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