TWI567830B - 溝槽式功率電晶體結構及其製造方法 - Google Patents
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Description
本發明是關於一種功率金氧半場效電晶體結構，且特別是關於一種具有底部介電層的溝槽式功率金氧半場效電晶體結構。
功率金氧半場效電晶體(Power Metal Oxide Semiconductor Field Transistor,Power MOSFET)被廣泛地應用於電力裝置之切換元件，例如是電源供應器、整流器或低壓馬達控制器等等。現今之功率金氧半場效電晶體多採取垂直結構的設計，以提升元件密度。此種採垂直結構設計的功率金氧半場效電晶體也被稱為溝槽式功率型金氧半場效電晶體，其優點是可以在耗費低功率的狀況下，控制電壓進行元件的操作。
影響功率型金氧半場效電晶體的元件特性的參數包括源極/汲極導通電阻(Rdson)、崩潰電壓(breakdown voltage)以及切換速度(switching speed)等。然而，對於功率金氧半場效電晶體而言，源極/汲極導通電阻(Rdson)與崩潰電壓之間成正相關。也就是說，在為了降低源極/汲極導通電阻而提高漂移區的摻雜濃度或者是降低漂移區厚度的同時，也會導致崩潰電壓降低。因此，為了在相對較低的源極/汲極導通電阻下，使功率金氧半場效電晶體仍維持較高的崩潰電壓，目前已開發多種在漂移區中的電荷平衡方式。
其中一種是方式是在閘極溝槽內，於閘極下方填充較厚的底部氧化層。然而，為了增加元件密度以及增加崩潰電壓，溝槽的深寬比也隨之增加。請參照圖1A及圖1B，分別顯示習知具有底
部氧化層的功率金氧半場效電晶體在不同製程步驟中的剖面示意圖。
由圖1A可以看出，在磊晶層110中形成溝槽111之後，會在溝槽111底部及側壁填滿氧化物112。然而，由於氧化物112的階梯覆蓋率(step coverage)較差，容易在溝槽111開口端形成凸出部(overhang)，從而在溝槽111內部形成空隙(void)113。接著，請參照圖1B，在將位於溝槽111上半部及磊晶層110表面的部分氧化物112蝕刻去除後，在溝槽111的底部所形成的底部氧化層112’會具有一縫隙113’。並且，縫隙113’有可能由底部氧化層112’的上表面一直延伸到溝槽111的底部。
在後續於溝槽111中形成閘極結構時，閘極結構有可能填入縫隙113’中，並接觸到磊晶層110，這會導致功率金氧半場效電晶體的電性表現較差。
本發明提供一種溝槽式功率電晶體結構與其製造方法，其藉由形成具有不同材料的底部介電結構，來解決在溝槽中形成縫隙的問題。
本發明其中一實施例提供一種溝槽式功率電晶體結構，包括基材、磊晶層、溝槽閘極結構、基體區以及源極區。磊晶層位於基材上，並具有一溝槽。溝槽閘極結構位於磊晶層的溝槽中，其中溝槽閘極結構包括底部介電結構、閘極介電層以及閘極。底部介電結構位於溝槽下半部，其中底部介電結構包括一絕緣層以及一非導體結構，其中絕緣層形成於溝槽下半部的第一內壁面，並定義出一凹槽，且非導體結構填充於凹槽內。閘極介電層位成於該溝槽上半部的一第二內壁面，而閘極位成於溝槽內並連接閘極介電層。基體區位於磊晶層中，並環繞溝槽閘極結構。源極區位於基體區上方。
本發明另一實施例並提出一種溝槽式功率電晶體結構的製作
方法，包括提供一基材；形成一磊晶層於基材上方；形成一溝槽於該磊晶層中；形成一底部介電結構於溝槽的下半部，其中底部介電結構包括一絕緣層以及一非導體結構，其中絕緣層形成於溝槽下半部的第一內壁面，並定義出一凹槽，且非導體結構填充於凹槽內；形成一閘極介電層覆蓋溝槽上半部的第二內壁面及底部介電結構的上表面；形成閘極於溝槽內；對該磊晶層進行一基體摻雜製程，以形成一基體區；以及進行一源極摻雜製程以形成一源極區，其中源極區位於基體區上方。
綜上所述，本發明之溝槽式功率電晶體結構與其製造方法可避免在溝槽中形成底部介電結構的過程中，於溝槽中形成縫隙。另外，在溝槽中所形成的底部介電結構也可以維持漂移區內的電荷平衡(charge balance)，以使溝槽式功率電晶體在較高的崩潰電壓之下，仍具有較低的源極/汲極導通電阻。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
200‧‧‧基材
110、210‧‧‧磊晶層
112‧‧‧氧化物
112’‧‧‧底部氧化層
113‧‧‧空隙
113’‧‧‧縫隙
220‧‧‧漂移區
230‧‧‧基體區
240‧‧‧源極區
250‧‧‧溝槽閘極結構
254‧‧‧底部介電結構
255‧‧‧閘極介電層
111、210h‧‧‧溝槽
256‧‧‧閘極
252‧‧‧絕緣層
252’‧‧‧第一絕緣層
252h’‧‧‧第一凹槽
252h‧‧‧凹槽
255h‧‧‧第二凹槽
253‧‧‧非導體結構
253'‧‧‧非導體材料
252a‧‧‧頂面
W‧‧‧溝槽寬度
T‧‧‧表面厚度
t‧‧‧側厚度
S300~S307‧‧‧流程步驟
圖1A 繪示習知的溝槽式功率電晶體結構在製程中的局部剖面結構示意圖。
圖1B 繪示習知的溝槽式功率電晶體結構在製程中的局部剖面結構示意圖。
圖2 繪示本發明實施例的溝槽式功率電晶體的局部剖面結構示意圖。
圖3 繪示本發明一實施例的溝槽式功率電晶體結構製造方法的流程圖。
圖4A至圖4I 繪示本發明一實施例的溝槽式功率電晶體結構在各步驟的局部剖面示意圖。
圖2繪示本發明一實施例的溝槽式功率電晶體結構的局部剖面結構示意圖。
圖2中，基材200具有高濃度的第一型導電性雜質，而形成第一重摻雜區。第一重摻雜區是用來作為溝槽式功率金氧半場效電晶體的汲極(drain)，且可分布於基材200的局部區域或是分布於整個基材200中。在本實施例的第一重摻雜區是分布於整個基材200內，但僅用於舉例而非用以限制本發明。前述的第一型導電性雜質可以是N型或P型導電性雜質。假設基材200為矽基材，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。
若溝槽式功率金氧半場效電晶體為N型，基材200摻雜N型導電性雜質。另一方面，若為P型溝槽式功率金氧半場效電晶體，則基材200摻雜P型導電性雜質。本發明實施例中，是以N型溝槽式功率金氧半場效電晶體為例說明。
磊晶層(epitaxial layer)210形成於基材200上方，並具有低濃度的第一型導電性雜質。也就是說，以NMOS電晶體為例，基材200為高濃度的N型摻雜(N+)，而磊晶層210則為低濃度的N型摻雜(N-)。反之，以PMOS電晶體為例，基材200為高濃度的P型摻雜(P+ doping)，而磊晶層210則為低濃度的P型摻雜(P- doping)。磊晶層210具有至少一個溝槽210h形成於磊晶層210中，且至少一個溝槽閘極結構250形成於磊晶層210中的對應溝槽210h內。
須說明的是，雖然圖2中繪示兩個形成於溝槽210h中的溝槽閘極結構250為例來闡述本發明，但溝槽閘極結構250的數量也可以只有一個，或者是根據實際需求而有更多個，本發明中並未限制溝槽210h及溝槽閘極結構250的數量。
另外，磊晶層210包括漂移區220、基體區(body region)230、源極區(drain region)240，其中基體區230與源極區240是形成於
溝槽閘極結構250側邊的磊晶層210中。
進一步而言，基體區230是藉由在磊晶層210中摻雜第二型導電性雜質而形成，而源極區240則是藉由在基體區230摻雜高濃度的第一型導電性雜質而形成，且源極區240是形成於基體區230的上半部。舉例而言，對NMOS電晶體而言，基體區230為P型摻雜(如P型井，P-well)，而源極區240為N型摻雜。此外，基體區230的掺雜濃度小於源極區240的摻雜濃度。
也就是說，藉由在不同區域摻雜不同濃度及不同類型的導電性雜質，磊晶層210可被區分為漂移區220、基體區230及源極區240。基體區230與源極區240是緊鄰於溝槽閘極結構250的兩側，漂移區220則靠近基材200。換言之，基體區230與源極區240是形成於磊晶層210的上半部，漂移區220則形成於磊晶層210的下半部。
溝槽閘極結構250包括底部介電結構254、閘極介電層255及閘極256，其中底部介電結構254、閘極介電層255及閘極256皆形成於溝槽210h內。
要特別說明的是，本發明實施例的溝槽具有深溝槽(deep trench)結構。也就是說，溝槽210h由磊晶層210的表面向下延伸至基體區230以下，並延伸至漂移區220中，並且溝槽210h的底部較靠近基材210。
前述的深溝槽結構有助於增加溝槽式電晶體的崩潰電壓。在一實施例中，溝槽210h具有相對較高的深寬比，其大約為5至15。然而，深溝槽結構卻會增加源極/汲極導通電阻(Rdson)。為了降低源極/汲極導通電阻(Rdson)，可增加漂移區220的摻雜濃度。
然而，為了改善因增加漂移區220的摻雜濃度而造成崩潰電壓下降的問題，溝槽210h下半部中形成底部介電結構254。另外須說明的是，在本發明實施例中，是以基體區230的下緣為基準面，將溝槽210h大致區分為上半部及下半部。
底部介電結構254包括一絕緣層252及一非導體結構253，其中絕緣層252是形成於溝槽210h下半部的第一內壁面，並在溝槽210h內定義出一凹槽252h。絕緣層252具有一頂面252a，頂面252a所在的位置低於基體區230的最低邊緣。
另外，絕緣層252的厚度和溝槽的寬度W以及製程上的限制有關，在一實施例中，絕緣層252的側厚度t和溝槽210h寬度W的比值可介於0.2至0.5之間。具體而言，若溝槽210h的寬度W為0.3um時，絕緣層252的厚度介於600A至1300A之間。絕緣層252可以是單層或者是疊層結構。舉例而言，構成絕緣層252的材料可以是氧化物或氮化物，例如：氧化矽(SiOx)或氮化矽，或者是氧化物/氮化物/氧化物疊層結構。
非導體結構253形成於絕緣層252所定義出的凹槽252h內。在一實施例中，非導體結構253的頂部會凸出於絕緣層252的頂面252a。然而，在其他實施例中，非導體結構253的頂部也可以和絕緣層252的頂面252a切齊或者是略為低於絕緣層252的頂面252a。也就是說，非導體結構253只要填滿絕緣層252所定義出的凹槽252h，並不限制非導體結構253的形狀。在本實施例中，構成非導體結構253的材料可以是絕緣材料或是本質(intrinsic)半導體材料，其中半導體材料例如是IVA族或III-V族材料，如矽、鍺、砷化鎵等等。在一實施例中，非導體結構253為未摻雜的多晶矽結構或是未摻雜的非晶矽結構。
需先說明的是，位於每一個溝槽閘極結構250中的底部介電結構254，可以使位於兩相鄰溝槽210h之間的漂移區220達到電荷平衡(charge balance)，從而提高溝槽式電晶體單元201的崩潰電壓。在崩潰電壓增加的情況下，漂移區220的摻雜濃度上限值可被提高，以進一步降低源極/汲極導通電阻。
當構成底部介電結構254的材料為部分氧化物，部分本質半導體時，由於本質半導體材料也是絕緣材料，因此底部介電結構
254整體仍可維持兩相鄰溝槽210h間的漂移區220的電荷平衡，而達到相同的功效。此外，相較於氧化物層而言，本質半導體材料具有更好的填縫性，因此在具有高深寬比的溝槽210h內製作底部介電結構254時，不易在底部介電結構254中產生空隙。底部介電結構254的製程將於後文中進行詳細說明，在此並不贅述。
閘極介電層255形成於溝槽210h上半部的第二內壁面。在一實施例中，閘極介電層255的厚度小於絕緣層252的厚度。另外，閘極介電層255的一部分完全覆蓋於非導體結構253的頂部表面。在圖2所示的實施例中，閘極介電層255亦覆蓋絕緣層252的頂面252a。然而，在其他實施例中，閘極介電層255並不一定需要完全覆蓋絕緣層252的頂面。構成閘極介電層255的材料可以是氮化物或氧化物，例如：氮化矽、氧化矽、氧化鋁或者其他的過渡金屬氧化物，本發明並未限制閘極介電層255的材料。
閘極256形成於溝槽210h的上半部空間內，並位於非導體結構253上方。具體而言，閘極256是通過閘極介電層255與磊晶層210電性絕緣。此外，當構成閘極256與非導體結構253的材料分別為重摻雜的多晶矽與未摻雜的多晶矽時，閘極256通過覆蓋於非導體結構253表面的閘極介電層255與非導體結構253隔離，以避免閘極256中所摻雜的雜質擴散至非導體結構253中。在一實施例中，閘極256是重摻雜多晶矽結構。
然而，在其他實施例中，當構成非導體結構253的材料不是本質半導體，而是絕緣體時，閘極介電層255也可以不覆蓋非導體結構253的頂部，而使閘極256直接接觸非導體結構253。
另外，當閘極介電層255的厚度小於絕緣層252的厚度時，閘極256的寬度會大於非導體結構253的寬度。另外，閘極256的底部是低於基體區230的最低邊緣，以確保在基體區230內可形成載子通道。以NMOS電晶體為例，當對閘極256的施加正偏壓時，基體區230的負電荷會累積至溝槽210h側邊而形成源極與
汲極之間的載子通道，使溝槽式電晶體單元201處於導通狀態。
另外，本發明實施例提供溝槽式功率電晶體的製造方法。請參照圖3並配合參照圖4A至圖4I。圖3繪示本發明一實施例的溝槽式功率電晶體製造方法的流程圖。圖4A至圖4I是繪示本發明一實施例的溝槽式功率電晶體在各步驟的局部剖面示意圖。
在步驟S300中，提供一基材。接著於步驟S301中，形成一磊晶層(epitaxial layer)210於基材200上。請配合參照圖4A。圖4A中繪示基材200，並且於基材200上已形成一磊晶層(epitaxial layer)210，其中基材200例如為矽基板(silicon substrate)，其具有高摻雜濃度的第一重摻雜區以作為溝槽式功率金氧半場效電晶體的汲極(drain)，磊晶層210則為低摻雜濃度。
接著，進行步驟S302，形成一個溝槽於磊晶層中。請參照圖4B，磊晶層210中形成一個或多個溝槽210h。在一實施例中，是利用光罩(未圖示)先定義出預定形成閘極的位置，再以乾蝕刻或溼蝕刻的方式在磊晶層210內製作出一個或多個溝槽210h。在本實施例中，溝槽210h具有高深寬比，大約5至15。
接著，進行步驟S303，形成一底部介電結構於溝槽的下半部，其中底部介電結構包括一絕緣層以及一非導體結構，其中絕緣層形成於溝槽下半部的第一內壁面，並定義出一凹槽，且非導體結構填充於凹槽內。詳細的製程流程請參照圖4C至4F。
請先參照圖4C，先形成一第一絕緣層252’於磊晶層210上。第一絕緣層252’可為氧化物層或氮化物層。舉例而言，第一絕緣層252’為氧化矽(SiOx)，並利用熱氧化製程來形成。在其他實施例中，也可以利用物理氣相沉積或化學氣相沉積方式來形成第一絕緣層252’。第一絕緣層252’形成於磊晶層210的表面以及溝槽210h的內壁面(包含溝槽底面與兩側壁面)。
須說明的是，在沉積第一絕緣層252’時，第一絕緣層252’位於磊晶層210表面的厚度T會大於第一絕緣層252’位於溝槽210h
的內側壁面的側厚度t。因此，在本實施例中，在位於溝槽210h的開口邊緣的第一絕緣層252’尚未將溝槽210h的開口閉合之前，即停止沉積第一絕緣層252’。詳細而言，在本實施例中，第一絕緣層252’在溝槽210h內定義出一第一凹槽252h’。在一實施例中，第一絕緣層252’位於溝槽210h內側壁的側厚度t與溝槽210h的寬度W比值介於0.2至0.5之間。
接著，請參照圖4D，填入一非導體材料253’於第一凹槽252h’內。詳細而言，非導體材料253’全面地覆蓋位於磊晶層210表面的第一絕緣層252’，並將第一凹槽252h’填滿。
在一實施例中，非導體材料253’為填縫性較佳的絕緣材料。舉例而言，非導體材料253’為本質(intrinsic)半導體材料，其中半導體材料例如是IVA族或III-V族材料。在一較佳實施例中，非導體材料253’為未摻雜的多晶矽材料或是未摻雜的非晶矽材料。
另外，非導體材料253’可以通過化學氣相沉積製程來形成於第一凹槽252h’內以及磊晶層210上。經過實際試驗，在利用化學氣相沉積法來形成非導體材料時，相較於用來形成氧化物的前驅物氣體而言，用來形成多晶矽材料的前驅物氣體具有較佳的流動性與填縫性。據此，當非導體材料為未摻雜的多晶矽材料，且以化學氣相沉積法將未摻雜的多晶矽材料填入第一凹槽252h’時，不會在溝槽210h內形成空隙(void)。
因此，在本發明實施例中，當第一絕緣層252’為氧化物層時，不需要先將第一絕緣層252’回蝕之後，再重複進行沉積製程來形成另一氧化物層，來避免空隙產生。也就是說，藉由選擇將未摻雜的多晶矽材料填入第一凹槽252h’內，可省去多次重複沉積與蝕刻氧化物層的步驟，而可降低製程複雜度及成本。
接著，請參照圖4E。如圖4E所示，回蝕(etch back)去除第一絕緣層252’表面上所覆蓋的非導體材料253’，以及位於溝槽210h上半部的非導體材料253’，以形成位於溝槽210h下半部的非導體
結構253。
請參照圖4F，進行一蝕刻製程，以將覆蓋於磊晶層210表面的第一絕緣層252’以及覆蓋於溝槽210h上半部的第一絕緣層252’去除。在一實施例中，可以利用非導體結構253做為罩冪，來進行選擇性蝕刻製程，來移除部分第一絕緣層252’。
要特別說明的是，由於在圖4E所示的步驟中，形成非導體結構253於溝槽210h下半部，所以位於溝槽210h下半部的第一絕緣層252’的厚度並不受到影響。部分第一絕緣層252’被移除之後，於溝槽210h下半部形成絕緣層252。並且，在一實施例中，絕緣層252的頂面252a會低於非導體結構253的頂面。
接著，進行步驟S304，形成閘極介電層覆蓋溝槽上半部的第二內壁面。
如圖4G所示，形成閘極介電層255順形地覆蓋在溝槽210h上半部的第二內壁面，並形成於磊晶層210的表面。另外，閘極介電層255並在溝槽210h內定義出一第二凹槽255h。
在本實施例中，閘極介電層255覆蓋底部介電結構254的上表面，也就是非導體結構253的頂部表面以及絕緣層252的頂面252a。但在其他實施例中，當構成非導體結構253的材料為絕緣體時，閘極介電層255也可以只覆蓋溝槽210h上半部的第二內壁面。形成閘極介電層255的製程，和圖4C中用來形成第一絕緣層252’的製程可以是相同的製程，例如沉積閘極介電層255與沉積第一絕緣層252’可以皆利用熱氧化製程。但在其他實施例中，形成閘極介電層255的製程，和圖4C中用來形成第一絕緣層252’的製程也可以不同。另外，構成閘極介電層255的材料可以是氧化物層或是氮化物層。在本發明實施例中，閘極介電層255的厚度比絕緣層252的厚度薄。
接著，進行步驟S305，形成閘極於溝槽中，如圖4H所示。詳細而言，當閘極256為重摻雜的多晶矽結構時，形成閘極於溝槽
210h中的步驟可以是先毯覆式地形成一多晶矽結構覆蓋於閘極介電層255上，並填入閘極介電層255所定義的第二凹槽255h中。另外，多晶矽結構具有重摻雜區。舉例而言，多晶矽結構可摻雜P型導電性雜質，例如：硼、鋁或鎵，或N型導電性雜質，例如：磷、砷等而形成重摻雜區。形成多晶矽結構時，可以直接以在內摻雜化學氣相沉積製程(in situ doping CVD process)形成。
要說明的是，以在內摻雜化學氣相沉積製程來沉積摻雜導電性雜質的多晶矽結構可節省離子佈植(ion implant)和退火的時間與成本。然而，在其他實施例中，也可以先形成未摻雜的多晶矽結構，再以離子佈植製程對多晶矽結構進行摻雜，再進行退火製程。
之後，再回蝕去除位於磊晶層210上的多晶矽結構，留下位於溝槽210h內的多晶矽結構而形成閘極256。
接著，進行步驟S306及步驟S307。在步驟S306中，對磊晶層進行一基體摻雜製程，以形成一基體區。在步驟S307中，進行一源極摻雜製程以形成一源極區，其中源極區位於基體區上方。
請參照圖4I，對磊晶層210進行一基體摻雜製程後，在磊晶層210遠離基材200的一側形成第一摻雜區。在形成第一摻雜區之後，對第一摻雜區進行一源極摻雜製程以形成源極區240與基體區230。要說明的是，源極摻雜製程可包括在對第一摻雜區進行離子佈植之後，再進行一熱擴散製程，以形成源極區240。
另外，由圖4I可看出，本實施例中的基體區230的最低邊緣高於絕緣層252的頂面252a所在的水平位置。經由上述實施例的說明，本技術領域具有通常知識者應當可以輕易推知其他實施結構細節，在此不加贅述。
綜上所述，本發明實施例之溝槽式功率電晶體與其製造方法，適用於在具有高深寬比的溝槽下半部形成底部介電結構。本發明實施例所提供的製造方法可避免在溝槽中形成底部介電結構的過程中，於溝槽中形成縫隙。另外，在溝槽中所形成的底部介
電結構也可以維持兩相鄰溝槽閘極結構之間的漂移區內的電荷平衡(charge balance)，以提高溝槽式功率電晶體的崩潰電壓。據此，漂移區內的摻雜濃度上限值可提高，以使溝槽式功率電晶體具有較低的源極/汲極導通電阻。
雖然本發明之實施例已揭露如上，然本發明並不受限於上述實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明所揭露之範圍內，當可作些許之更動與調整，因此本發明之保護範圍應當以後附之申請專利範圍所界定者為準。
200‧‧‧基材
210‧‧‧磊晶層
220‧‧‧漂移區
230‧‧‧基體區
240‧‧‧源極區
250‧‧‧溝槽閘極結構
254‧‧‧底部介電結構
255‧‧‧閘極介電層
210h‧‧‧溝槽
256‧‧‧閘極
252‧‧‧絕緣層
252h‧‧‧凹槽
253‧‧‧非導體結構
252a‧‧‧頂面
W‧‧‧溝槽寬度
t‧‧‧側厚度
Claims (15)
- 一種溝槽式功率電晶體結構，包括：一基材；一磊晶層，位於該基材上，其中該磊晶層中具有一溝槽；一溝槽閘極結構，位於該溝槽中，其中該溝槽閘極結構包括：一底部介電結構，位於該溝槽下半部，其中該底部介電結構包括一絕緣層以及一非導體結構，其中該絕緣層形成於該溝槽下半部的一第一內壁面，並定義出一凹槽，且該非導體結構填充於該凹槽內，其中構成該非導體結構的材料為本質半導體；一閘極介電層，位於該溝槽上半部的一第二內壁面；及一閘極，位於該溝槽內與閘極介電層連接；一基體區，位於該磊晶層中，並環繞該溝槽閘極結構；以及一源極區，位於該基體區上方。
- 如請求項1所述的溝槽式功率電晶體結構，其中該非導體結構的頂部凸出於該絕緣層的頂面。
- 如請求項1所述的溝槽式功率電晶體結構，其中該閘極介電層完全覆蓋該絕緣層的頂面。
- 如請求項1所述的溝槽式功率電晶體結構，其中該絕緣層的頂面切齊或低於該基體區的最低邊緣。
- 如請求項1所述的溝槽式功率電晶體結構，其中該閘極為重摻雜多晶矽結構，該非導體結構為未摻雜的多晶矽結構。
- 如請求項5所述的溝槽式功率電晶體結構，其中該閘極介電層的一部分完全覆蓋該非導體結構的頂部表面，以隔絕該閘極與該非導體結構。
- 如請求項1所述的溝槽式功率電晶體結構，其中該絕緣層的側厚 度與該溝槽寬度的比值介於0.2至0.5之間。
- 一種溝槽式功率電晶體結構的製造方法，包括：提供一基材；形成一磊晶層於該基材上；形成一溝槽於該磊晶層中；形成一底部介電結構於該溝槽的下半部，其中該底部介電結構包括一絕緣層以及一非導體結構，其中該絕緣層形成於該溝槽下半部的一第一內壁面，並定義出一凹槽，且該非導體結構填充於該凹槽內，其中構成該非導體結構的材料為本質半導體；形成一閘極介電層覆蓋該溝槽上半部的一第二內壁面；形成一閘極於該溝槽內；對該磊晶層進行一基體摻雜製程，以形成一基體區；以及進行一源極摻雜製程以形成一源極區，其中該源極區位於該基體區上方。
- 如請求項8所述的溝槽式功率電晶體結構的製造方法，其中形成該底部介電結構於該溝槽的下半部的步驟包括：形成一第一絕緣層覆蓋該溝槽的一內壁面，其中該第一絕緣層在該溝槽內定義出一第一凹槽；填入一非導體材料於該第一凹槽內；去除位於該第一凹槽上半部的非導體材料，以在該溝槽下半部形成該非導體結構；以及部分地移除位於該溝槽上半部的該第一絕緣層，以形成位於該溝槽下半部的該絕緣層。
- 如請求項8所述的溝槽式功率電晶體結構的製造方法，其中該非導體結構的頂部凸出於該絕緣層的頂面。
- 如請求項8所述的溝槽式功率電晶體結構的製造方法，其中 該些溝槽由該磊晶層表面向下延伸至該基體區下方。
- 如請求項8所述的溝槽式功率電晶體結構的製造方法，其中該絕緣層的頂面切齊或低於該基體區的最低邊緣。
- 如請求項8所述的溝槽式功率電晶體結構的製造方法，其中該閘極為重摻雜多晶矽結構，該非導體結構為未摻雜的多晶矽結構。
- 如請求項13所述的溝槽式功率電晶體結構的製造方法，其中該閘極介電層的一部分完全覆蓋該非導體結構的頂部表面，以隔絕該閘極與該非導體結構。
- 如請求項8所述的溝槽式功率電晶體結構的製造方法，其中該絕緣層的側厚度與該溝槽寬度的比值介於0.2至0.5之間。
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