JP2011124325A - 半導体装置、及びその製造方法 - Google Patents

Abstract

【課題】小型化が可能であって、かつ、外周領域の耐圧向上を効果的に図ることが可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置５０は、縦方向に電流を流す半導体装置であって、半導体基板１と、半導体基板１上に形成された第１導電型の半導体層２、及び第１導電型の半導体層２とＰＮ接合面７を形成する第２導電型の半導体層３が少なくとも設けられた半導体層１０と、平面視上の外周終端部、若しくはその近傍において、半導体層１０の表面からＰＮ接合面７よりも深部に到達するように形成され、少なくとも壁面が絶縁層５によって被覆されているトレンチ９とを備える。トレンチ９の内側側壁６は、ＰＮ接合面７と当接しており、トレンチ９の内側側壁６と、ＰＮ接合面９との成す角度θは、鋭角とする。
【選択図】図２

Description

本発明は、半導体装置、及びその製造方法に関する。より詳細には、縦方向に電流を流す半導体装置、及びその製造方法に関する。

パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の高電圧を制御するパワーデバイスは、トランジスタオフ時のドレイン・ソース間のブレークダウン耐圧が２０〜１５００Ｖ必要である。この種のパワーデバイスは、図９に模式的に示すように、半導体基板１０１上に主にエピタキシャル成長等で形成されたドリフト領域（電界緩和領域）１０２がドレイン電位となり、半導体基板１０１と反対の導電型のボディ領域（ベース領域）１０３と呼ばれる拡散層がソース電位となる。

ドリフト領域１０２とボディ領域１０３の接合部には前述の２０〜１５００Ｖの電圧がかかり、主にドリフト領域１０２に空乏層１０４を伸ばすことにより必要なドレイン・ソース間耐圧を得ている。この種のパワーデバイスでは、チップの最外周（スクライブ線領域）がドレイン電極と同電位であり、ドレイン・ソース間に高電圧がかかった場合、ボディ領域１０３の拡散層の最外周のエッジ部分に電界集中が生じ、最外周以外のセルトランジスタ領域のＰＮ接合よりも著しく低い電圧でドレイン・ソース間がブレークダウンする（図９中の矢印参照）。

特許文献１においては、ボディ領域（ウェル領域）の拡散層のエッジのコーナー部分での電界集中を緩和し、より平面的なＰＮ接合の耐圧に近づけるために、フィールドリミッティドリング（ガードリングとも呼ばれる。以下、「ＦＬＲ」と云う）と呼ばれる拡散層を形成する方法が開示されている。図１０に、ＦＬＲを説明するための半導体装置の外周終端部近傍の模式的断面図を示す。ボディ領域２１４より外側に設けられた２つのＦＬＲ２１５は、ボディ領域２１４の拡散層のエッジからチップ外周方向に空乏層を伸びやすくするためのもので、特に１００Ｖ以上のドレイン・ソース間耐圧が必要なデバイスでは、ＦＬＲを形成することで著しいドレイン・ソース間耐圧の向上が得られている。

しかしながら、ＦＬＲを利用して、チップの外周に近いセルトランジスタのドレイン・ソース間耐圧を最外周以外のセルトランジスタ領域のＰＮ接合の耐圧に近づけるためには、チップ外周部にＦＬＲを形成するための大きな面積が必要となる。

そこで、本発明者は、先般、チップ面積の増大を抑制しつつ、半導体パワーデバイスのドレイン・ソース間耐圧の外周部分での劣化を防ぐことが可能な半導体装置を提案した（特許文献２）。図１１に、特許文献２において提案した半導体装置の外周終端部近傍の模式的断面図を示す。この半導体装置３００は、半導体基板３０１、ドリフト領域３０２、ボディ領域３０３、外周絶縁物３０４、ソース領域３０５、溝３０６、ゲート電極３０７、ゲート絶縁膜３０８、ソース電極３０９、層間絶縁膜３１０、外周溝３１３等を備えている。半導体装置３００の外周に外周溝３１３を形成し、半導体基板３０１に平行な平面状をなすＰＮ接合面を外周溝３１３により切断する構造とすることにより、チップ面積を拡大することなく、半導体パワーデバイスのドレイン・ソース間耐圧の外周部分での劣化を防ぐことができる。

特開平６−４５６１２号公報 第１３頁、第１２図 特開平１０−２７５８５５号公報

上記特許文献２によれば、チップ面積の増大を抑制することができる。しかしながら、より優れた特性を有する半導体装置を提供するためには、さらなる改善の余地があった。

本発明に係る半導体装置は、縦方向に電流を流す半導体装置であって、半導体基板と、前記半導体基板上に形成された第１導電型の半導体層、及び前記第１導電型の半導体層とＰＮ接合面を形成する第２導電型の半導体層が少なくとも設けられた半導体層と、平面視上の外周終端部、若しくはその近傍において、前記半導体層の表面から前記ＰＮ接合面よりも深部に到達するように形成され、少なくとも壁面が絶縁層によって被覆されているトレンチとを備える。前記トレンチの内側側壁は、前記ＰＮ接合面と当接しており、前記トレンチの内側側壁と、前記ＰＮ接合面との成す角度が鋭角である。

本発明に係る半導体装置によれば、外周終端部、若しくはその近傍に上記構成のトレンチを形成する構成としているので、ＦＬＲを形成する場合に比してチップ面積の拡大を防止することができる。また、トレンチの内側側壁とＰＮ接合面との成す角度を鋭角（０＜θ＜９０°）とすることにより、トレンチ近傍の第１導電型の半導体層の空乏層幅を延ばすことができる。換言すると、絶縁層の内側側壁との界面近傍で形成される第１導電型の半導体層に形成される空乏層の厚さを、ＰＮ接合面近傍で形成される第１導電型の半導体層に形成される空乏層の厚さより厚くすることができる（正べベル効果）。これにより、半導体装置の外周近傍の耐圧をより効果的に高めることができる。

本発明に係る半導体装置の製造方法は、縦方向に電流を流す半導体装置の製造方法であって、半導体基板上に第１導電型の半導体層、及び前記第１導電型の半導体層とＰＮ接合面を形成する第２導電型の半導体層を少なくとも設けるように半導体層を形成し、平面視上の外周終端部、若しくはその近傍において、前記半導体層の表面から前記ＰＮ接合面よりも深部に到達するよう、かつ、その内部側壁が前記ＰＮ接合面と当接するようにトレンチを形成し、前記トレンチの少なくとも壁面を絶縁層によって被覆する工程を備える。前記半導体層、又は／及び前記トレンチは、前記トレンチの内側側壁と前記ＰＮ接合面との成す角度が鋭角となるように形成する。

本発明に係る半導体装置によれば、小型化が可能であって、かつ、外周領域の耐圧向上を効果的に図ることが可能な半導体装置を提供することができるという優れた効果を有する。

実施形態１に係る半導体装置の模式的上面図。 実施形態１に係る半導体装置の外周終端部近傍の模式的断面図。 実施形態１に係る半導体装置の製造工程断面図。 実施形態１に係る半導体装置の製造工程断面図。 実施形態１に係る半導体装置の製造工程断面図。 実施形態１に係る半導体装置の製造工程断面図。 実施形態１に係る半導体装置の製造工程断面図。 実施形態２に係る半導体装置の外周終端部近傍の模式的断面図。 実施形態２に係る半導体装置の製造工程断面図。 実施形態２に係る半導体装置の製造工程断面図。 実施形態２に係る半導体装置の製造工程断面図。 実施形態２に係る半導体装置の製造工程断面図。 実施形態２に係る半導体装置の製造工程断面図。 実施形態３に係る半導体装置の外周終端部近傍の模式的断面図。 実施形態４に係る半導体装置の外周終端部近傍の模式的断面図。 実施形態５に係る半導体装置の外周終端部近傍の模式的断面図。 従来例に係る半導体装置の外周終端部近傍の模式的断面図。 特許文献１に係る半導体装置の模式的断面図。 特許文献２に係る半導体装置の模式的断面図。 比較例に係る半導体装置の外周終端部近傍の模式的断面図。 比較例に係る半導体装置の電位分布のシミュレーション結果を示す図。 比較例に係る半導体装置の電位分布のシミュレーション結果を示す図。

以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。

［実施形態１］
図１に、本実施形態１に係る縦型のパワーＭＯＳＦＥＴ構造を有する半導体装置（半導体デバイスチップ）５０の上面図を示す。半導体装置５０には、同図に示すように、スクライブ線２１、能動素子領域２２、及びこれらの間に配置されるスクライブ線領域２０がある。半導体装置５０は、半導体ウェハ（不図示）に形成されたスクライブ線２１に沿ってダイシングカットすることにより半導体ウェハから複数取り出される。

図２に、半導体装置５０の終端部近傍の模式的断面図を示す。図２は、例えば、図１中のＩＩ−ＩＩ切断部断面図に相当する。半導体装置５０は、同図に示すように、第１導電型の半導体基板として機能するＮ^＋半導体基板（高濃度半導体基板）１を備える。そして、Ｎ^＋半導体基板１上には、半導体層１０が形成されている。半導体層１０には、第１導電型の半導体層として機能するＮ⁻型ドリフト領域２、第２導電型の半導体層として機能するＰ型ボディ領域３、第１導電型の高濃度半導体層として機能するＮ^＋型ソース領域４が設けられている。Ｎ⁻型ドリフト領域２とＰ型ボディ領域３の界面がＰＮ接合面７として機能する。

半導体装置５０の平面視上の外周終端部近傍においては、環状構造（額縁構造）のトレンチ（溝）９が半導体層１０の表面からＮ^＋半導体基板１に達するように設けられている。トレンチ９は、スクライブ線２１と能動素子形成領域２２（図１参照）の間に区画されるスクライブ線領域２０内に形成することができる。また、トレンチ９は、このスクライブ線領域２０内から能動素子形成領域２２に亘る領域に設けてもよい。さらに、トレンチ９を能動素子領域２２内の最外周領域に設けてもよい。

トレンチ９の深さは、ＰＮ接合面７よりも深い位置まで到達していればよいが、本実施形態１のように半導体基板１まで到達することにより、より効果的に半導体装置５０の外周部終端部での耐圧低下を抑制することができる。なお、トレンチ９は、環状構造であることは必須ではなく、少なくとも半導体装置５０の外周終端部において、ＰＮ接合面７が配置されている位置に設けられていればよい。

本実施形態１に係る絶縁層５は、図２に示すようにトレンチ９内の全領域に埋設されている。この絶縁層５は、トレンチ９の少なくとも壁面に被覆されていればよく、トレンチ９内の全領域に埋設されていなくてもよい。但し、耐圧を向上させる観点からは、絶縁層５の厚みは厚い方がより好ましい。絶縁破壊を効果的に防止する観点から、絶縁層５の幅Ｗ（図２参照）は、ドレイン−ソース間にかかる電圧をＶｄｓとしたときに、Ｖｄｓ／Ｗが８ＭＶ／ｃｍ以下となるような厚みに設定することが好ましい。

半導体層１０は、半導体装置５０の外周終端部近傍においてトレンチ９により分断されている。トレンチ９の外側側壁は、Ｎ⁻型ドリフト領域２と当接する。一方、トレンチ９の内側側壁６は、Ｎ^＋半導体基板１上に形成されたＮ⁻型ドリフト領域２と、その上層に形成されたＰ型ボディ領域３と当接している。

トレンチ９の内側側壁６と、これらと当接するＮ⁻型ドリフト領域２とＰ型ボディ領域３のＰＮ接合面７との成す角度θは、鋭角とする。角度θを鋭角（０＜θ＜９０°）とするために、Ｐ型ボディ領域３は、深部において、面積が狭くなるようなテーパー形状（以降、「逆テーパー形状」とも云う）とする。換言すると、Ｐ型ボディ領域３は、深さ方向上部においてトレンチ９の内側側壁６と当接し、深さ方向深部側壁の逆テーパー形状部においてＮ⁻型ドリフト領域２と当接するように形成されている。内側側壁６と、Ｎ⁻型ドリフト領域２及びＰ型ボディ領域３のＰＮ接合面７との成す角度θを鋭角とする理由については、後述する。

半導体層１０上には、ゲート絶縁膜１１、ゲート電極１２、層間絶縁膜１３、ソース電極１４が配設されている。一方、Ｎ^＋半導体基板１の裏側主面にはドレイン電極１５が配設されている。

ゲート電極１２は、ゲート絶縁膜１１上に形成されている。層間絶縁膜１３は、ゲート電極１２を被覆するように形成されている。ソース電極１４は、層間絶縁膜１３及び半導体層１０上に配設されている。ゲート電極１２は、ソース電極１４の一部と層間絶縁膜１３を介して対向配置されている。

ソース電極１４は、その一部がＮ^＋型ソース領域４と当接するように配設されており、Ｎ^＋型ソース領域４とＰ型ボディ領域３と電気的に接続されている。このようなＭＯＳＦＥＴ構造のトランジスタが、図２中のＸ軸方向、Ｙ軸方向に複数配設されている。無論、半導体装置５０内に、トランジスタが１つのみ設けられているものであってもよい。

次に、本実施形態に係る半導体装置５０の製造工程の一例について、図３Ａ〜図３Ｅを参照しつつ説明する。なお、これらの製造工程は、ウェハをダイシングカットする前の工程で形成するものであり、スクライブ線２１が切断されていない段階のものであるが、説明の便宜上、１つの半導体装置５０の外周終端部近傍領域のみを図示している。また、以下の製造方法は一例であって、本発明の趣旨を逸脱しない範囲において種々の製造方法を適用することが可能である。

まず、Ｎ^＋半導体基板１に、Ｎ⁻型ドリフト領域２を形成する。具体的には、Ｎ^＋シリコン基板等のＮ^＋半導体基板１上に、リン（Ｐ）などをドープしたシリコン半導体層をエピタキシャル成長させる等によりＮ⁻型ドリフト領域２を得る（図３Ａ参照）。

次に、半導体装置５０の外周に相当する外周終端部近傍に環状のトレンチ９を形成する。トレンチ９は、Ｎ⁻型ドリフト領域２の表面からＮ^＋半導体基板１にまで到達するように設ける。トレンチ９の形成方法は特に限定されないが、フォトリソグラフィー工程と、ドライエッチング工程を経ることにより容易に形成することができる。

続いて、トレンチ９内の少なくとも溝の底面、及び側壁を被覆するように絶縁層５を形成する（図３Ｂ参照）。絶縁層５の形成方法は特に限定されないが、ＣＶＤ（Chemical Vapor Deposition）法などによりトレンチ９の底面、及び側壁に絶縁膜が被覆されるように形成することができる。本実施形態１においては、ＣＶＤ法によりトレンチ９内に埋め込むことにより絶縁層５を得た。

次に、ゲート絶縁膜１１を形成するために熱酸化を行う。次いで、ポリシリコンをＣＶＤ法などにより成膜し、フォトリソグラフィー工程とドライエッチング工程を経て、ゲート絶縁膜１１及びゲート電極１２を形成する（図３Ｃ参照）。

続いて、Ｐ型ボディ領域３を形成するために、ボロン（Ｂ）等の不純物をイオン注入し、その後、熱拡散を行う。Ｐ型ボディ領域３のイオン注入は、図３Ｄ中のＡ１領域とし、トレンチ９から少し離間した位置を注入端部とする（図３Ｄ参照）。これにより、イオン注入後に行う熱拡散処理工程において、Ｐ型ボディ領域３の深さ方向深部において、逆テーパー形状が形成される。これにより、トレンチ９に埋設されたトレンチ９の内側側壁６と、ＰＮ接合面との成す角度θが鋭角に形成される。なお、イオン注入領域と非注入領域は、フォトリソグラフィー工程によって非注入部をレジストでマスクすることにより作り分けることができる。

次に、Ｎ^＋型ソース領域４を形成したい領域にイオン注入を行い、熱処理を実施する。これにより、Ｎ^＋型ソース領域４を形成する（図３Ｅ参照）。

その後、ＣＶＤ法により層間絶縁膜１３を形成する。そして、フォトリソグラフィー工程とドライエッチング工程を経て所望のパターンを形成する。次いで、アルミ電極等を用いてソース電極１４を形成する。ウェハをスクライブ線に沿ってダイシングする工程、ドレイン電極１５形成工程等を経て、パワーＭＯＳＦＥＴ構造を有する半導体層位置５０が製造される。

上記特許文献１のようにＦＬＲを設ける場合、デバイス表面での空乏層を滑らかに延ばすためには外周の面積を大きくする必要があった。一方、本実施形態１によれば、トレンチ９に絶縁層５を配設する構造とすることにより、外周終端部の面積の縮小化を図ることができる。これにより、オン時の性能に寄与しない部分の面積増加を抑制することができる。すなわち、同一性能の場合には、半導体装置のサイズを小型化することができる。

ここで、比較例として、図１２のような外周終端部の構造を有する半導体装置４５０について、シミュレーションを行った結果を示す。この比較例に係る半導体装置４５０は、トレンチ４０９の内側側壁４０６とＰＮ接合界面４０７との成す角度θ'が９０°以上である以外は、実施形態１と同様の構成とした。図１３及び図１４に、トレンチ４０９の幅ｗ１が狭いケースにおいてシミュレーションした結果を示す。これらのシミュレーション結果より、トレンチ４０９の幅ｗ１が狭いケースにおいては、トレンチ４０９近傍の空乏層が湾曲し、Ｎ⁻ドリフト領域４０２とＰ型ボディ領域４０３のＰＮ接合面４０７は、トレンチ４０９に接する部分で最大の電界となることがわかる。トレンチ４０９の幅ｗ１を広くすることにより耐圧低下の改善を図ることができるが、トレンチ４０９の幅を広くして絶縁層４０５を埋め込むことは、製造上難しいという問題がある。また、トレンチ４０９を広くすると、半導体装置の小型化に不利となるという問題もある。

本発明者が、鋭意検討を重ねた結果、内側側壁６と、Ｎ⁻型ドリフト領域２及びＰ型ボディ領域３のＰＮ接合面７との成す角度θを鋭角とすることにより、外周終端部の耐圧低下を改善できることを見出し、本発明を完成するに至った。内側側壁６と、Ｎ⁻型ドリフト領域２及びＰ型ボディ領域３のＰＮ接合面７との成す角度θを鋭角とすることにより耐圧低下を改善できるのは、以下の理由による。すなわち、トレンチ９の内側側壁６とＰＮ接合面７との成す角度を鋭角とすることにより、正ベベル効果により、トレンチ９の内側側壁６との界面近傍で形成されるＮ⁻型ドリフト領域２に形成される空乏層の厚さを、ＰＮ接合面近傍で形成されるＮ⁻型ドリフト領域２に形成される空乏層の厚さより厚くすることができる。換言すると、トレンチ９近傍の第１導電型の半導体層の空乏層幅を延ばすことができる。これにより、半導体装置の外周近傍の耐圧を効果的に高めることができる。

本実施形態１によれば、トレンチ９と正ベベル効果とを組み合わせることにより、外周における耐圧低下をより効果的に抑制することができる。また、パワーＭＯＳＦＥＴの外周構造を狭い面積で形成することができるので、チップ面積に対する能動領域の面積の比率を大きくすることができる。従って、同一チップ面積とした場合、ＭＯＳＦＥＴの性能を向上させることができる。また、ＭＯＳＦＥＴの性能を同一とした場合には、チップ面積の縮小を図ることができる。

［実施形態２］
次に、上記実施形態とは異なる構造の半導体装置一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材には同一の符号を付し、適宜その説明を省略する。

図４に、本実施形態２に係る半導体装置５０ａの終端部近傍の模式的断面図を示す。本実施形態２に係る半導体装置５０ａは、トレンチ及びその近傍の構造以外は、上記実施形態１と同様である。半導体装置５０ａのＮ^＋半導体基板１ａ上には、半導体層１０ａが形成されている。半導体層１０ａには、Ｎ⁻型ドリフト領域２ａ、Ｐ型ボディ領域３ａ、Ｎ^＋型ソース領域４が設けられている。

半導体装置５０ａの平面視上の外周終端部においては、環状構造（額縁構造）のトレンチ９ａが半導体層１０ａの表面からＮ^＋半導体基板１ａに達するように設けられている。このトレンチ９ａ内には、断面視上の形状がイタリックのＬ字形状の絶縁層５ａが埋設されている。絶縁層５ａの側壁の一部は、半導体装置５０ａの側壁の一部を構成している。絶縁層５ａの側壁のうち露出しない内側側壁６ａは、半導体層１０ａと当接している。具体的には、Ｎ^＋半導体基板１ａ上に形成されたＮ⁻型ドリフト領域２ａと、その上層に形成されたＰ型ボディ領域３ａと当接している。なお、本実施形態２に係るトレンチ９ａは、ウェハの切断工程において、トレンチの幅方向の略中央部が切断されたものである。従って、半導体装置５０ａにおいては、本来のトレンチ構造となっていないが、本明細書においては、このようなトレンチ構造を切断したものも「トレンチ」と称するものとする。

図５Ａ〜図５Ｅに、本実施形態２に係る半導体装置５０ａの外周終端部近傍の製造工程断面図を示す。同図においては、説明の便宜上、スクライブ線２１を図の中心に描き、その両側に形成されている半導体装置の外周終端部近傍を図示する。

まず、Ｎ^＋半導体基板１ａに、Ｎ⁻型ドリフト領域２ａを形成する。このＮ⁻型ドリフト領域２ａによりＮ⁻型ドリフト領域２ａが形成される。具体的には、Ｎ^＋シリコン基板などのＮ^＋半導体基板１ａ上に、リン（Ｐ）などをドープしたシリコン半導体層をエピタキシャル成長させることによりＮ⁻型ドリフト領域２ａを得る。

次に、半導体装置５０の外周に相当する終端部にトレンチ９ａを形成する（図５Ａ参照）。トレンチ９ａの形状は、深部に行くにつれて面積が広くなるようなテーパー形状となっている。トレンチ９ａは、Ｎ⁻型ドリフト領域２ａの表面からＮ^＋半導体基板１ａにまで到達するように設けられる。トレンチ９ａの形成方法は特に限定されないが、フォトリソグラフィー工程と、ドライエッチング工程を経ることにより容易に形成することができる。ドライエッチング工程において、エッチング条件を調整することで、トレンチの形状を図４に示すようなテーパー形状とすることができる、一般的に、リアクティブイオンエッチング（ＲＩＥ）方式のエッチング設備では、チャンバー内圧力を上げると上記テーパー状の形状を得ることができる。

続いて、トレンチ９ａ内の少なくとも溝の底面、及び側壁を被覆するように絶縁層５ａを形成する（図５Ｂ参照）。絶縁層５の形成方法は特に限定されないが、減圧ＣＶＤ法により、トレンチ９ａの底面、及び側壁に絶縁膜が被覆されるように形成することができる。減圧ＣＶＤ法により形成することにより、トレンチ９ａのオーバーハング部でも絶縁膜を被覆することが可能となる。また、熱酸化法等により膜状の絶縁層を形成してもよい。また、トレンチ９ａ内全てに絶縁層が埋設されるようにしてもよい。

その後、形成した絶縁層５ａをデバイスのアクティブ領域から除去する。すなわち、半導体装置５０ａの外周終端部にのみ残るようにする。

次に、ゲート絶縁膜１１を形成するために熱酸化を行う。次いで、ポリシリコンをＣＶＤ法などにより成膜し、フォトリソグラフィー工程とドライエッチング工程を経て、ゲート絶縁膜１１及びゲート電極１２を形成する（図５Ｃ参照）。

続いて、Ｐ型ボディ領域３ａを形成するために、ボロン（Ｂ）等の不純物をイオン注入する。Ｐ型ボディ領域３ａは、上記実施形態１と異なり、その深部において逆テーパー形状部が形成されていない。すなわち、Ｎ⁻型ドリフト領域２ａとＰ型ボディ領域３ａとのＰＮ界面７ａは、Ｎ^＋半導体基板１ａの主面と実質的に平行な方向にある。

本実施形態２においては、トレンチ９ａを深部に行くにつれて面積が広くなるようなテーパー形状とすることにより、トレンチ９ａに埋設されたトレンチ９ａの内側側壁６と、ＰＮ接合面７ａとの成す角度θが鋭角に形成される（図５Ｃ参照）。

次に、Ｎ^＋型ソース領域４を形成したい領域にイオン注入を行い、熱処理を実施する。これにより、Ｎ^＋型ソース領域４を形成する（図５Ｄ参照）。その後、上記実施形態１と同様の工程等を経て、図５Ｅに示すような構造を得、最終的には図４に示すような半導体装置５０ａを得る。

本実施形態２に係る半導体装置５０ａによれば、外周終端部に絶縁層５ａで被覆されたトレンチ９ａを設け、かつ、内側側壁６ａと、Ｎ⁻型ドリフト領域２ａ及びＰ型ボディ領域３ａのＰＮ接合面７ａとの成す角度θを鋭角とすることにより、パワーＭＯＳＦＥＴの外周構造を狭い面積で実現しつつ、外周における耐圧低下を防ぐことができる。

［実施形態３］
図６に、本実施形態３に係る半導体装置５０ｂの終端部近傍の模式的断面図を示す。本実施形態３に係る半導体装置５０ｂは、トレンチの構造以外は、上記実施形態１と同様である。すなわち、上記実施形態１に係る半導体装置５０のトレンチ９は、Ｎ^＋半導体基板１まで到達するように設けられていたのに対し、本実施形態３に係る半導体装置５０ｂのトレンチ９ｂは、Ｎ⁻型ドリフト領域２ｂ内に、Ｐ型ボディ領域３の底面よりも深い位置まで到達するように形成されている点において相違する。

本実施形態３に係る半導体装置５０ｂによれば、外周終端部に絶縁層５ｂで被覆されたトレンチ９ｂを設け、かつ、内側側壁６と、Ｎ⁻型ドリフト領域２ｂ及びＰ型ボディ領域３のＰＮ接合面７との成す角度θを鋭角とすることにより、パワーＭＯＳＦＥＴの外周構造を狭い面積で実現しつつ、外周における耐圧低下を防ぐことができる。

［実施形態４］
図７に、本実施形態４に係る半導体装置５０ｃの終端部近傍の模式的断面図を示す。本実施形態４に係る半導体装置５０ｃは、トレンチの形成位置以外は、上記実施形態１と同様である。すなわち、上記実施形態１に係る半導体装置５０のトレンチ９は、半導体装置５０の外周終端部の近傍に設けられていたのに対し、本実施形態４に係る半導体装置５０ｃのトレンチ９ｃは、半導体装置５０ｃの外周終端部に設けられ、絶縁層５ｃが半導体装置５０ｃの側壁の一部を構成している点において相違する。

本実施形態４に係る半導体装置５０ｃによれば、外周終端部に絶縁層５ｃで被覆されたトレンチ９ｃを設け、かつ、内側側壁６と、Ｎ⁻型ドリフト領域２及びＰ型ボディ領域３のＰＮ接合面７との成す角度θを鋭角とすることにより、パワーＭＯＳＦＥＴの外周構造を狭い面積で実現しつつ、外周における耐圧低下を防ぐことができる。

［実施形態５］
図８に、本実施形態５に係る半導体装置５０ｄの終端部近傍の模式的断面図を示す。本実施形態５に係る半導体装置５０ｄは、トレンチ内の絶縁層の形状以外は、上記実施形態２と同様である。すなわち、上記実施形態２に係る半導体装置５０ａのトレンチ９ａ内の絶縁層５ａは、トレンチ９ａの壁面及び底面を被覆するように形成されていたのに対し、本実施形態５に係る半導体装置５０ｄのトレンチ９ａ内の絶縁層５ｄは、トレンチ９ａ内に充填されている点において相違する。

本実施形態５に係る半導体装置５０ｄによれば、外周終端部に絶縁層５ｄに埋設されたトレンチ９ｄを設け、かつ、内側側壁６ａと、Ｎ⁻型ドリフト領域２ａ及びＰ型ボディ領域３ａのＰＮ接合面７ａとの成す角度θを鋭角とすることにより、パワーＭＯＳＦＥＴの外周構造を狭い面積で実現しつつ、外周における耐圧低下を防ぐことができる。

上記実施形態１〜５は、一例であり、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。また、これらの実施形態は、任意に組み合わせて適用することができる。また、上記実施形態においては、第１導電型としてＮ型、第２導電型としてＰ型の例について説明したが、第１導電型がＰ型、第２導電型がＮ型であっても本発明を適用することができる。半導体基板の導電型は、デバイスに応じて適宜設計することができる。上記においては、ドリフト領域と半導体基板が同一導電型である例を説明したが、ＩＧＢＴ型の場合には、通常、ドリフト領域と半導体基板は、互いに反転した導電型となる。また、半導体層として、ドリフト領域、ボディ領域、ソース領域を備える層からなる例を説明したが、これは一例であって、本発明の趣旨を逸脱しない範囲において半導体層の構成は、種々の構成を採用することが可能である。

半導体装置としてパワーＭＯＳＦＥＴの例を挙げたが、本発明は、ＩＧＢＴ等をはじめとする高電圧を制御するパワーデバイスに好適に適用することができる。換言すると、ＰＮ接合面を形成する第１導電型の半導体層と、第２導電型の半導体層が半導体基板に積層された構造の半導体装置であって、縦方向に電流を流す半導体装置に広く本発明を適用することができる。

１ Ｎ^＋半導体基板
２ Ｎ⁻型ドリフト領域
３ Ｐ^＋ボディ領域
４ Ｎ^＋ソース領域
５ 絶縁層
６ 内側側壁
７ ＰＮ接合面
９ トレンチ
１０ 半導体層
１１ ゲート絶縁膜
１２ ゲート電極
１３ 層間絶縁膜
１４ ソース電極
１５ ドレイン電極
２０ スクライブ線領域
２１ スクライブ線
２２ 能動素子領域
５０ 半導体装置

Claims (8)

1. 縦方向に電流を流す半導体装置であって、
   半導体基板と、
   前記半導体基板上に形成された第１導電型の半導体層、及び前記第１導電型の半導体層とＰＮ接合面を形成する第２導電型の半導体層が少なくとも設けられた半導体層と、
   平面視上の外周終端部、若しくはその近傍において、前記半導体層の表面から前記ＰＮ接合面よりも深部に到達するように形成され、少なくとも壁面が絶縁層によって被覆されているトレンチと、
   を備え、
   前記トレンチの内側側壁は、前記ＰＮ接合面と当接しており、前記トレンチの内側側壁と、前記ＰＮ接合面との成す角度が鋭角である半導体装置。
2. 前記トレンチは、前記半導体基板まで達することを特徴とする請求項１に記載の半導体装置。
3. 前記トレンチ内に設けられた絶縁層は、外周終端部の側壁の一部を構成していることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記トレンチの内側側壁と、前記ＰＮ接合面との成す角度を鋭角とするために、前記第２導電型の半導体層の深部において、面積が狭くなるようなテーパー形状を設けることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記トレンチの内側側壁と、前記ＰＮ接合面との成す角度を鋭角とするために、前記トレンチを、深部にいくにつれて面積が広くなるようなテーパー形状とすることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 縦方向に電流を流す半導体装置の製造方法であって、
   半導体基板上に第１導電型の半導体層、及び前記第１導電型の半導体層とＰＮ接合面を形成する第２導電型の半導体層を少なくとも設けるように半導体層を形成し、
   平面視上の外周終端部、若しくはその近傍において、前記半導体層の表面から前記ＰＮ接合面よりも深部に到達するよう、かつ、その内部側壁が前記ＰＮ接合面と当接するようにトレンチを形成し、
   前記トレンチの少なくとも壁面を絶縁層によって被覆する工程を備え、
   前記半導体層、又は／及び前記トレンチは、前記トレンチの内側側壁と前記ＰＮ接合面との成す角度が鋭角となるように形成する半導体装置の製造方法。
7. 前記トレンチの内側側壁と、前記ＰＮ接合面との成す角度を鋭角とするために、前記第２導電型の半導体層の深部において、面積が狭くなるようなテーパー形状を設けることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記トレンチの内側側壁と、前記ＰＮ接合面との成す角度を鋭角とするために、前記トレンチを、深部にいくにつれて面積が広くなるようなテーパー形状とすることを特徴とする請求項６又は７に記載の半導体装置の製造方法。