JP2013065749A - 半導体装置 - Google Patents

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Abstract

【課題】耐圧を向上させ、オン抵抗を下げることが可能な半導体装置を提供する。
【解決手段】一の実施の形態に係る半導体装置は、第１領域と、第２領域とを備える。第１領域は、ＭＯＳＦＥＴのドレイン電極と、第１の不純物濃度を有する半導体基板と、第１の不純物濃度よりも小さい第２の不純物濃度を有する第１半導体層と、第１半導体層の表面に形成され第１の不純物濃度よりも小さく且つ第２の不純物濃度よりも大きい第３の不純物濃度を有する第２半導体層と、複数の第１トレンチと、第１トレンチに隣接する第３半導体層と、第１トレンチに隣接する第４半導体層と、ＭＯＳＦＥＴのゲート電極として機能するゲート電極層と、第４半導体層に接するＭＯＳＦＥＴのソース電極とを備える。第２領域は、半導体基板と、第２の不純物濃度を有する第１半導体層と、第１半導体層の上面に形成された第１絶縁層と、第１絶縁層の上面に形成されたソース電極とを備える。
【選択図】図５

Description

本明細書に記載の実施の形態は、半導体装置に関する。
近年、大電流、高耐圧のスイッチング電源の市場に加え、ノート型パソコンをはじめとする移動体通信機器等の省エネルギー用スイッチング電源の市場において、パワーＭＯＳＦＥＴの需要が高まっている。パワーＭＯＳＦＥＴは、電源などのＡＣ−ＤＣコンバータにおいて、同期整流用途に使用される。この場合、８０〜２５０Ｖ程度の耐圧が要求されるとともに、低オン抵抗化、及びスイッチング損失低減が求められる。
ここで、パワーＭＯＳＦＥＴのオン抵抗を低減させる技術として、トレンチＭＯＳ構造のＭＯＳＦＥＴが知られている。このトレンチＭＯＳ構造のＭＯＳＦＥＴは、チャネル領域となる半導体層に所定の間隔で複数のトレンチを有する。このトレンチの内壁には、ゲート絶縁膜となる絶縁膜が形成され、この絶縁膜を介して、ゲート電極となる導電膜がトレンチ内に埋め込まれる。このトレンチの幅やトレンチ間の半導体層の幅を微細化することにより、素子内部でのチャネル密度を向上させることができる。
ＭＯＳＦＥＴのオン抵抗を小さくする場合、上記のようなトレンチＭＯＳ構造が設けられた素子領域と共に、それに隣接する終端領域の耐圧を確保しなければならない。
特開２００６−３０３５４３号公報
以下に記載の実施の形態は、耐圧を向上させ、オン抵抗を下げることが可能な半導体装置を提供するものである。
本発明の一の実施の形態に係る半導体装置は、ＭＯＳＦＥＴとして機能する第１領域と、第１領域に隣接する第２領域とを備える。第１領域は、ＭＯＳＦＥＴのドレイン電極と、ドレイン電極と電気的に接続されると共に第１の不純物濃度を有する第１導電型の半導体基板と、半導体基板上に形成され第１の不純物濃度よりも小さい第２の不純物濃度を有する第１導電型の第１半導体層と、第１半導体層の表面に形成され第１の不純物濃度よりも小さく且つ第２の不純物濃度よりも大きい第３の不純物濃度を有する第１導電型の第２半導体層と、第２半導体層の上面側から形成された複数の第１トレンチと、第２半導体層の表面に形成され第１トレンチに隣接する第２導電型の第３半導体層と、第３半導体層の表面に形成され第１トレンチに隣接する第１導電型の第４半導体層と、第１トレンチの内壁に沿って形成された第１絶縁層と、第１絶縁層中に設けられて第１絶縁層を介して第３半導体層に対向し、ＭＯＳＦＥＴのゲート電極として機能するゲート電極層と、第１絶縁層を介して第１トレンチを埋めるように形成されたトレンチソース電極層と、第４半導体層に接し且つトレンチソース電極層に電気的に接続されたＭＯＳＦＥＴのソース電極とを備える。第２領域は、半導体基板と、第１半導体層と、第１半導体層の上面に延長するように形成された第１絶縁層と、第１絶縁層の上面に延長するように形成されたソース電極とを備える。第２領域の第１半導体層は、第２の不純物濃度を有する。
第１の比較例に係る半導体装置の断面図である。 第１の比較例に係る半導体装置の不純物濃度を表すグラフである。 第２の比較例に係る半導体装置の断面図である。 第２の比較例に係る半導体装置の不純物濃度を表すグラフである。 第１の実施の形態に係る半導体装置の断面図である。 第１の実施の形態に係る半導体装置の不純物濃度を表すグラフである。 第２の実施の形態に係る半導体装置の断面図である。 第２の実施の形態に係る半導体装置の不純物濃度を表すグラフである。
以下、図面を参照して、実施の形態に係る半導体装置について説明する。まず、第１の比較例及び第２の比較例に係る半導体装置の概略構成を説明した後、実施の形態に係る半導体装置について説明する。
［第１の比較例］
図１を参照して、第１の比較例に係る半導体装置を説明する。図１（ａ）及び図１（ｂ）に示すように、第１の比較例に係る半導体装置は、ＭＯＳＦＥＴとして機能するセル部、及びセル部の外周部に設けられる終端部を有する。
まず、セル部について説明する。図１（ｂ）に示すように、セル部は、ドレイン電極１１、ｎ＋型半導体基板１２、ｎ−型エピタキシャル層１３、及びＸ方向に所定の間隔で設けられた複数のトレンチ１４を有する。
ｎ＋型半導体基板１２は、ドレイン電極１１上に設けられ、ドレイン電極１１と電気的に接続される。ｎ＋型半導体基板１２は、例えば、１×１０２０［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度を有する。ｎ−型エピタキシャル層１３は、ｎ＋型半導体基板１２上に形成される。ｎ−型エピタキシャル層１３は、ｎ＋型半導体基板１２よりも小さい、例えば、１×１０１５［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度を有する。トレンチ１４は、各々ｎ−型エピタキシャル層１３の上面側から底面側へ、Ｙ方向に延びる。
また、図１（ｂ）に示すように、セル部は、ｐ型ベース層１５、ｎ＋型ソース層１６、及びｐ＋型コンタクト層１７を有する。ｐ型ベース層１５は、トレンチ１４に隣接し、ｎ−型エピタキシャル層１３上に形成される。ｐ型ベース層１５は、例えば、１×１０１６〜１×１０１７［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度を有する。ｐ型ベース層１５は、ＭＯＳＦＥＴのチャネルとして機能する。ｎ＋型ソース層１６は、トレンチ１４に隣接し、ｐ型ベース層１５上に形成される。ｎ＋型ソース層１６は、例えば、１×１０２０［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度を有する。ｐ＋型コンタクト層１７は、ｐ型ベース層１５上に形成される。ｐ＋型コンタクト層１７は、トレンチ１４間においてｎ＋型ソース層１６に隣接する。ｐ＋型コンタクト層１７は、ｐ型ベース層１５よりも大きい、例えば、１×１０２０［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度を有する。
また、図１（ｂ）に示すように、セル部は、絶縁層１８、ゲート電極層１９、トレンチソース電極層２０、及びソース電極２１を有する。絶縁層１８は、例えば、酸化シリコン（ＳｉＯ２）を材料として、各トレンチ１４の内壁に沿って形成される。ゲート電極層１９は、絶縁層１８中に設けられ、絶縁層１８を介してｐ型ベース層１５の側面に接する。ゲート電極層１９は、ＭＯＳＦＥＴのゲートとして機能する。ゲート電極層１９は、例えばポリシリコンにて構成されている。トレンチソース電極層２０は、絶縁層１８を介して各トレンチ１４を埋めるように形成される。トレンチソース電極層２０の上面は、絶縁層１８により覆われている。トレンチソース電極層２０は、例えばポリシリコンにて構成されている。ソース電極２１は、ｎ＋型ソース層１６の上面及びｐ＋型コンタクト層１７の上面に接する。ソース電極２１は、トレンチソース電極層２０に電気的に接続される（図示略）。すなわち、トレンチソース電極層２０は、ソース電極２１と同電位とされる。これにより、電界集中が緩和されてセル部の耐圧が向上する。
次に、終端部について説明する。図１（ａ）に示すように、終端部は、セル部から延びるドレイン電極１１、ｎ＋型半導体基板１２、及びｎ−型エピタキシャル層１３を有する。なお、終端部において、最も外側にあるｐ型ベース層１５Ｆ上には、ｎ＋型ソース層１６は形成されない。また、終端部において最も外側にあるトレンチ１４Ｆの外側に、ゲート電極層１９は設けられない。
トレンチ１４内の絶縁層１８は、終端部のｎ−型エピタキシャル層１３上に延長するように形成される。また、この絶縁層１８上にソース電極２１が延長するように形成される。
図２は、図１に示す第１の比較例の終端部及びセル部におけるＡ−Ａ’線及びＢ−Ｂ’線に沿ったｎ型不純物濃度を示すグラフである。図２の縦軸が不純物濃度を表し、横軸が図１に示すＹ方向の位置を表す。図２に示すように、終端部及びセル部のｎ＋型半導体基板１２は、例えば、１×１０２０［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有し、ｎ−型エピタキシャル層１３は、例えば、１×１０１５［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有する。また、終端部及びセル部のｎ型不純物濃度を示す不純物濃度曲線は、略同一の形状となる。
この半導体装置をスイッチング素子として用いる際に要求される性能の一つとして、アバランシェ耐量がある。このアバランシェ耐量は、終端部の耐圧がセル部の耐圧より大きくなるように構造設計することにより改善する。第１の比較例において終端部の耐圧を高くするためには、ｎ−型エピタキシャル層１３の濃度を薄くすることが必要だが、その場合オン抵抗が上昇するため半導体装置の性能が低下してしまう。
［第２の比較例］
次に、図３を参照して、第２の比較例に係る半導体装置を説明する。図３（ａ）及び図３（ｂ）に示すように、第２の比較例に係る半導体装置も、ＭＯＳＦＥＴとして機能するセル部、及びセル部の外周部に設けられる終端部を有する。なお、図３に示す第２の比較例において、第１の比較例と同一の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
第２の比較例の半導体装置は、セル部及び終端部のｎ−型エピタキシャル層１３が、高濃度ｎ−型エピタキシャル層１３Ａと低濃度ｎ−型エピタキシャル層１３Ｂの２層構造として設けられている点において第１の比較例と異なる。低濃度ｎ−型エピタキシャル層１３Ｂは、第１の比較例のｎ−型エピタキシャル層１３と同様に、例えば、１×１０１５［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度を有する。また、高濃度ｎ−型エピタキシャル層１３Ａは、低濃度ｎ−型エピタキシャル層１３Ｂよりも大きい、例えば、１×１０１６［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度を有する。高濃度ｎ−型エピタキシャル層１３Ａは、トレンチ１４の底面よりも下まで達するように設けられる。
この、不純物濃度の異なる高濃度ｎ−型エピタキシャル層１３Ａと低濃度ｎ−型エピタキシャル層１３Ｂとは、ｎ＋型半導体基板１２上に異なる条件でエピタキシャル成長を繰り返すか、またはｎ型不純物のインプラントの条件を変更すること等により形成することが可能である。この高濃度ｎ−型エピタキシャル層１３Ａと低濃度ｎ−型エピタキシャル層１３Ｂとによりオン抵抗を低減することができる。
図４は、図３に示す第２の比較例の終端部及びセル部におけるＡ−Ａ’線及びＢ−Ｂ’線に沿ったｎ型不純物濃度を示すグラフである。図４の縦軸が不純物濃度を表し、横軸が図３に示すＹ方向の位置を表す。図４に示すように、終端部及びセル部のｎ＋型半導体基板１２は、例えば、１×１０２０［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有する。低濃度ｎ−型エピタキシャル層１３Ｂは、例えば、１×１０１５［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有し、高濃度ｎ−型エピタキシャル層１３Ａは、例えば、１×１０１６［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有する。また、終端部及びセル部のｎ型不純物濃度を示す不純物濃度曲線は、略同一の形状となる。
第２の比較例の半導体装置は、ｎ−型エピタキシャル層１３が高濃度ｎ−型エピタキシャル層１３Ａと低濃度ｎ−型エピタキシャル層１３Ｂとの２層に分かれている。そのため、トレンチ１４直下まで高濃度ｎ−型エピタキシャル層１３Ａが形成され、オン抵抗は低減される。しかし、この構造では終端部の耐圧は、セル部に比べてフィールドプレート効果が小さいためセル部の耐圧より小さくなり、アバランシェ耐量が低下するという問題がある。
このような比較例の半導体装置の問題に鑑み、第１の実施の形態に係る半導体装置は、以下に示すような構成を採用する。
［第１の実施の形態］
図５を参照して、第１の実施の形態に係る半導体装置を説明する。図５（ａ）及び図５（ｂ）に示すように、第１の実施の形態に係る半導体装置も、ＭＯＳＦＥＴとして機能するセル部、及びセル部の外周部に設けられる終端部を有する。なお、図５に示す第１の実施の形態において、第１及び第２の比較例と同一の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
第１の実施の形態の半導体装置は、セル部のｎ−型エピタキシャル層１３が、高濃度ｎ−型エピタキシャル層１３Ａと低濃度ｎ−型エピタキシャル層１３Ｂの２層構造として設けられている。ここで、第１の実施の形態の半導体装置は、終端部には、高濃度ｎ−型エピタキシャル層１３Ａと低濃度ｎ−型エピタキシャル層１３Ｂの２層構造は設けられず、１層のｎ−型エピタキシャル層１３のみが設けられている点において第２の比較例と異なる。
低濃度ｎ−型エピタキシャル層１３Ｂは、第２の比較例のｎ−型エピタキシャル層１３Ｂと同様に、例えば、１×１０１５［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度を有する。また、高濃度ｎ−型エピタキシャル層１３Ａは、低濃度ｎ−型エピタキシャル層１３Ｂよりも大きい、例えば、１×１０１６［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度を有する。
図６は、図５に示す第１の実施の形態の終端部及びセル部におけるＡ−Ａ’線及びＢ−Ｂ’線に沿ったｎ型不純物濃度を示すグラフである。図６の縦軸が不純物濃度を表し、横軸が図５に示すＹ方向の位置を表す。図６に示すように、終端部及びセル部のｎ＋型半導体基板１２は、例えば、１×１０２０［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有する。セル部の低濃度ｎ−型エピタキシャル層１３Ｂは、例えば、１×１０１５［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有し、高濃度ｎ−型エピタキシャル層１３Ａは、例えば、１×１０１６［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有する。また、終端部のｎ−型エピタキシャル層１３は、例えば、１×１０１５［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有する。
［効果］
第１の実施の形態の半導体装置は、セル部のｎ−型エピタキシャル層１３が高濃度ｎ−型エピタキシャル層１３Ａと低濃度ｎ−型エピタキシャル層１３Ｂとの２層に分かれている。そのため、セル部のトレンチ１４直下まで高濃度ｎ−型エピタキシャル層１３Ａが形成され、オン抵抗が低減される。一方、終端部には高濃度ｎ−型エピタキシャル層１３Ａが形成されていない。そのため、終端部の耐圧がセル部の耐圧より小さくなることがなく、アバランシェ耐量の低下を防ぐことができる。
なお、セル部の高濃度ｎ−型エピタキシャル層１３Ａの不純物濃度は、オン抵抗を低減することができればよく、例えば１×１０１５〜１×１０１７［ａｔｏｍｓ／ｃｍ３］の範囲で任意に設定することができる。また、セル部の低濃度ｎ−型エピタキシャル層１３Ｂや終端部のｎ−型エピタキシャル層１３の不純物濃度は、アバランシェ耐量を改善することができればよく、例えば１×１０１４〜１×１０１６［ａｔｏｍｓ／ｃｍ３］の範囲で任意に設定することができる。
［第２の実施の形態］
次に、図７を参照して、第２の実施の形態について説明する。図７（ａ）及び図７（ｂ）に示すように、第２の実施の形態に係る半導体装置も、ＭＯＳＦＥＴとして機能するセル部、及びセル部の外周部に設けられる終端部を有する。なお、図７に示す第２の実施の形態において、第１及び第２の比較例と同一の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
図７に示すように、第２の実施の形態は、終端部の構成のみが第１の実施の形態と異なる。第２の実施の形態において、終端部の最も外側にあるトレンチ１４Ｆの外側には、ｐ−型拡散層２２が設けられる。ｐ−型拡散層２２は、ｎ−型エピタキシャル層１３上に形成され、例えば、１×１０１５〜１×１０１６［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度を有する。ｐ−型拡散層２２は、イオン注入及びアニール等の工程を追加することにより形成できる。
図８は、図７に示す第２の実施の形態の終端部及びセル部におけるＡ−Ａ’線及びＢ−Ｂ’線に沿ったｎ型不純物濃度を示すグラフである。図８の縦軸が不純物濃度を表し、横軸が図７に示すＹ方向の位置を表す。図８に示すように、終端部及びセル部のｎ＋型半導体基板１２は、例えば、１×１０２０［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有する。セル部の低濃度ｎ−型エピタキシャル層１３Ｂは、例えば、１×１０１５［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有し、高濃度ｎ−型エピタキシャル層１３Ａは、例えば、１×１０１６［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有する。
本実施の形態の半導体装置は、終端部のｎ−型エピタキシャル層１３の上には、ｐ−型拡散層２２が設けられている。ここで、終端部のｎ型不純物濃度の曲線及びｐ型不純物濃度の曲線を破線で表し、実効的な不純物濃度曲線を実線で表す。終端部のｎ−型エピタキシャル層１３は、例えば、１×１０１５［ａｔｏｍｓ／ｃｍ３］程度のｎ型不純物濃度を有し、ｐ−型拡散層２２は、例えば、１×１０１５〜１×１０１６［ａｔｏｍｓ／ｃｍ３］程度のｐ型不純物濃度を有する。この場合、ｐ−型拡散層２２は、電荷が相殺して低濃度のｐ−型層となるか、又はｐ−型拡散層２２の一部が空乏化してＩ層となる。ｐ−型拡散層２２のｐ型不純物濃度は、ｐ−型拡散層２２内の実効的なｎ型不純物濃度が１×１０１３〜１×１０１５［ａｔｏｍｓ／ｃｍ３］の範囲内となるように設定される。
［効果］
第２の実施の形態の半導体装置も、セル部のｎ−型エピタキシャル層１３が高濃度ｎ−型エピタキシャル層１３Ａと低濃度ｎ−型エピタキシャル層１３Ｂとの２層に分かれている。そのため、セル部のトレンチ１４直下まで高濃度ｎ−型エピタキシャル層１３Ａが形成され、オン抵抗が低減される。一方、終端部にはｎ−型エピタキシャル層１３の上にｐ−型拡散層２２が形成されている。そのため、終端部の耐圧が第１の実施の形態よりも更に向上し、アバランシェ耐量を改善することができる。
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１・・・ドレイン電極、 １２・・・ｎ＋型半導体基板、 １３・・・ｎ−型エピタキシャル層、 １４・・・トレンチ、 １５・・・ｐ型ベース層、 １６・・・ｎ＋型ソース層、 １７・・・ｐ＋型コンタクト層、 １８・・・絶縁層、 １９・・・ゲート電極層、 ２０・・・トレンチソース電極層、 ２１・・・ソース電極、 ２２・・・ｐ−型拡散層。

Claims (5)

  1. ＭＯＳＦＥＴとして機能する第１領域と、前記第１領域に隣接する第２領域とを備え、
    前記第１領域は、
    前記ＭＯＳＦＥＴのドレイン電極と、
    前記ドレイン電極と電気的に接続されると共に第１の不純物濃度を有する第１導電型の半導体基板と、
    前記半導体基板上に形成され前記第１の不純物濃度よりも小さい第２の不純物濃度を有する第１導電型の第１半導体層と、
    前記第１半導体層の表面に形成され前記第１の不純物濃度よりも小さく且つ前記第２の不純物濃度よりも大きい第３の不純物濃度を有する第１導電型の第２半導体層と、
    前記第２半導体層の上面側から形成された複数の第１トレンチと、
    前記第２半導体層の表面に形成され前記第１トレンチに隣接する第２導電型の第３半導体層と、
    前記第３半導体層の表面に形成され前記第１トレンチに隣接する第１導電型の第４半導体層と、
    前記第１トレンチの内壁に沿って形成された第１絶縁層と、
    前記第１絶縁層中に設けられて前記第１絶縁層を介して前記第３半導体層に対向し、前記ＭＯＳＦＥＴのゲート電極として機能するゲート電極層と、
    前記第１絶縁層を介して前記第１トレンチを埋めるように形成されたトレンチソース電極層と、
    前記第４半導体層に接し且つ前記トレンチソース電極層に電気的に接続された前記ＭＯＳＦＥＴのソース電極とを備え、
    前記第２領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第１半導体層の上面に延長するように形成された前記第１絶縁層と、
    前記第１絶縁層の上面に延長するように形成された前記ソース電極とを備え、
    前記第２領域の前記第１半導体層は、前記第２の不純物濃度を有する
    ことを特徴とする半導体装置。
  2. 前記第２領域に位置する前記第１半導体層の表面に形成された第２導電型の拡散層を更に備える
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記拡散層の第２導電型の不純物濃度は、前記拡散層内の実効的な第１導電型の不純物濃度が１×１０１３〜１×１０１５［ａｔｏｍｓ／ｃｍ３］の範囲内となるように設定される
    ことを特徴とする請求項２記載の半導体装置。
  4. 前記第２の不純物濃度は、１×１０１４〜１×１０１６［ａｔｏｍｓ／ｃｍ３］の範囲内に設定され、
    前記第３の不純物濃度は、１×１０１５〜１×１０１７［ａｔｏｍｓ／ｃｍ３］の範囲内に設定される
    ことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
  5. 前記第２半導体層は、前記第１トレンチの底面よりも下まで達するように設けられ、
    前記トレンチは、前記第２半導体層内に延びるように形成された
    ことを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
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