JP2012507105A - 高分解能可変初期プログラミングパルスを用いた不揮発性メモリのプログラミング - Google Patents
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Abstract
【選択図】図31
Description
本出願は、Gerrit Jan Heminkによって2008年10月24日に出願され、参照によって本明細書に組み入れられる米国仮出願第61/108,124号明細書「Programming Non−volatile Memory With Variable Initial Programming Pulse」の便益を主張するものである。
他のタイプのメモリ素子も使用できる。MONOS又はTANOS型の構成あるいはナノ結晶に基づく不揮発性記憶装置も利用できる。他のタイプのメモリ素子も使用できる。
図29は、プログラミングの別の実施形態を提供する。図29は、処理の後半でVpgm_vstartの以後の値をより正確に決定するステップ922および924を含む、図16の処理の代替実施形態を示す。図29のステップ900〜912は、図16のステップ660〜672と同じである。図29のステップ926、928、930、938、932、および934は、図16のステップ682、684、686、694、688、および690と同じである。図29のステップ910において、N個以上のメモリセルがVvstartよりも大きい閾値電圧を有すると判定される場合は、図29の処理は、ステップ910からステップ914に進み、プログラムカウンタPCをゼロにリセットする。ステップ914の後、処理はステップ920に進む。図29のステップ920は、図16のステップ692と同じである。ステップ920においてメモリセルを検証した後、ステップ922は、少なくともM個のメモリセルがそれらの目標閾値電圧レベルに達しており、かつ、新たなプログラミングから除外されているかどうかを判定することを含む。一例では、Mが15のメモリセルに等しいこともありうる。他の実施形態では、15以上又は以下が採用されうる。少なくともM個のメモリセルが、それらの目標閾値電圧レベルに達しておらず、かつ、新たなプログラミングから除外されている場合は、処理はステップ926に進む。しかしながら、M個のメモリセルが除外されている場合は、印加されたパルスの最新の大きさが記録され、処理はステップ926に進む。なお、システムは、M個のメモリセルがそれらの目標閾値電圧レベルに達しており、かつ、新たなプログラミングから除外されていると判定される最初の時点で大きさ(または他のデータ)を記録するだけである。
Claims (16)
- 不揮発性記憶素子をプログラムする方法であって、
複数個の不揮発性記憶素子に対してマルチステージプログラミング処理の一段階を実施する工程であって、
前記マルチステージプログラミング処理は、前記複数個の不揮発席記憶素子を、1個以上の最終目標状態にプログラムし、
前記一段階は、第1の組のプログラムパルスを用いて、前記不揮発性記憶素子を1個以上の第1の暫定的な目標状態にプログラムすることを含み、
前記一段階を実施する工程は、
特定の結果を実現することに関連するプログラムパルスを識別する工程と、前記不揮発性記憶素子の1個以上の代替結果に対して1個以上の検出処理を実施する工程と、
所定数を超える前記不揮発性記憶素子が前記第1の代替結果を実現したと前記検出処理によって判定される場合に、前記識別されたプログラムパルスと前記1個以上の代替結果のうちの第1の代替結果とに基づく示度(indication)を記憶する工程と、十分な数の不揮発性記憶素子が前記1個以上の代替結果を実現したと前記検出処理によって判定されない場合に、前記識別されたプログラムパルスに基づく示度を記憶する工程と、を含む、複数の不揮発性記憶素子に対してマルチステージプログラミング処理の一段階を実施する工程と、
前記記憶された示度に基づいて設定された大きさの初期パルスを有する第2の組のプログラムパルスを印加することを含む、前記マルチステージプログラミング処理の新たな段階を実施する工程と、
を備える、不揮発性記憶素子をプログラムする方法。 - 前記一段階は、特定の結果を実現することに応答して、前記第1の組のプログラムパルスのパルス間の増分を低減することをさらに含む、請求項1に記載の方法。
- 前記特定の結果を実現することに関連する前記プログラムパルスを識別する工程は、
所定数の不揮発性記憶素子が前記特定の結果を実現したかどうかを判定するために検出処理を実施する工程と、
前記所定数の不揮発性記憶素子に前記特定の結果を実現させた前記特定プログラムパルスを識別する工程とを含み、
前記特定プログラムパルスは、前記特定の結果を実現することに関連する前記プログラムパルスであり、
前記第1の代替結果は、前記1組のプログラムパルスのパルス間の増分の何分の一かだけ前記特定の結果とは異なる、請求項2または3に記載の方法。 - 前記特定の結果は、第1の閾値電圧値であり、
前記第1の代替結果は、前記第1の組のプログラムパルスのパルス間の前記増分の何分の一かだけ、前記特定の結果とは異なる第2の閾値電圧値であり、
前記方法は、
前記記憶された示度が前記識別されたプログラムパルスに基づく場合に、前記第2の組のプログラムパルスの初期パルスの大きさを第1のレベルに設定する工程と、
前記記憶された示度が前記第1の代替結果と前記識別されたプログラムパルスとに基づく場合に、前記第2の組のプログラムパルスの初期パルスの大きさを第2のレベルに設定する工程と、をさらに含み、
前記第2のレベルは、前記第1のレベルよりも低い、請求項1,2または3に記載の方法。 - 前記複数の不揮発性記憶素子は共通ワードラインに接続される、前記請求項のいずれか一項に記載の方法。
- 前記一段階を実施する工程の後であって、前記新たな段階を実施する工程の前に、前記マルチステージプログラミング処理の一部でない別のプログラミング処理において、他の不揮発性記憶素子に対してプログラミングを実施する工程をさらに備え、
前記他の不揮発性記憶素子は、前記複数の不揮発性記憶素子と異なる、前記請求項のいずれか一項に記載の方法。 - 前記特定の結果は、1個以上の第1の暫定的な目標状態に十分な数の不揮発性記憶素子が達していることである、前記請求項のいずれか一項に記載の方法。
- 前記特定の結果は前記第1の暫定的な目標状態までの中間状態に十分な数の不揮発性記憶素子が達していることである、請求項1から請求項6のいずれか一項に記載の方法。
- 前記不揮発性記憶素子の1個以上の代替結果に対して、1個以上の検出処理を実施する工程は、前記第1の代替結果を試験する工程と、第2の代替結果を試験する工程とを含み、
前記方法は、
十分な不揮発性素子が前記第2の代替結果を実現したと前記検出処理が判定した場合に、前記第2の代替結果と前記識別されたプログラムパルスとに基づいて前記示度を記憶する工程をさらに含み、
前記特定の結果は、第1の閾値電圧値であり、
前記第1の代替結果は、前記第1の組のプログラムパルスのパルス間の増分の何分の一かだけ前記特定の結果とは異なる第2の閾値電圧値であり、
前記第2の代替結果は、前記第1の組のプログラムパルスのパルス間の増分の何分の一かの整数倍だけ前記特定の結果とは異なる第3の閾値電圧値であり、
前記方法は、
前記記憶された示度が前記識別されたプログラムパルスに基づく場合に、前記第2の組のプログラムパルスの初期パルスの大きさを第1のレベルに設定する工程と、
前記記憶された示度が前記第1の代替結果と前記識別されたプログラムパルスとに基づく場合に、前記第2の組のプログラムパルスの初期パルスの大きさを第2のレベルに設定する工程と、
前記記憶された示度が前記第2の代替結果と前記識別されたプログラムパルスとに基づく場合に、前記第2の組のプログラムパルスの初期パルスの大きさを第3のレベルに設定する工程と、をさらに含み、
前記第2のレベルは前記第1のレベルよりも低く、かつ、前記第3のレベルは前記第2のレベルよりも低い、
請求項1に記載の方法。 - 不揮発性記憶装置であって、
複数個の不揮発性記憶素子と、
前記複数個の不揮発性記憶素子と通信する1個以上の管理回路であって、前記1個以上の管理回路は、複数個の不揮発性記憶素子に対して複数のプログラミング処理を実施し、前記プログラミング処理の各々はプログラムパルスを用いて前記不揮発性記憶素子の少なくとも部分集合をそれぞれの組の目標状態にプログラムするように動作し、前記プログラミング処理の少なくとも部分集合に対して前記1個以上の管理回路は、それぞれのプログラミング処理に関する特定の結果を実現することに関連するプログラムパルスを識別し、前記不揮発性記憶素子に関する1個以上の代替結果において、1個以上の検出処理を実施し、前記1個以上の管理回路は、所定数を超える不揮発性記憶素子が前記第1の代替結果を実現したことが、前記1個以上の検出処理によって判定された場合に、前記不揮発性記憶素子の後続のプログラミング処理に対するプログラミングを調整するために、前記1個以上の代替結果のうち第1の代替結果と前記プログラムパルスの識別情報とを使用し、前記1個以上の管理回路は、所要数未満の不揮発性記憶素子が前記代替結果のいずれかを実現したことが、前記1個以上の検出処理によって判定された場合に、前記不揮発性記憶素子の後続のプログラミング処理に対するプログラミングを調整するために、前記プログラムパルスの識別情報を使用する、前記複数の不揮発性記憶素子と通信する1つまたは複数の管理回路と、
を備える不揮発性記憶措置。 - 第1のワードラインをさらに備え、
前記複数個の不揮発性記憶素子は、前記第1のワードラインに接続され、
前記1個以上の管理回路は、前記プログラムパルスを前記第1のワードラインに印加し、
前記複数個の不揮発性記憶素子は、マルチステートフラッシュメモリデバイスである、請求項10に記載の不揮発性記憶装置。 - 前記特定の結果は、前記それぞれのプログラミング処理に関して十分な数の不揮発性記憶素子が中間状態に達していることを含み、
プログラミング処理の前記部分集合の各々において、前記1個以上の管理回路は、前記特定の結果を実現することに応答してプログラムパルス間の増分を低減する、請求項10及び11に記載の不揮発性記憶装置。 - 前記1個以上の管理回路は、所定数の不揮発性記憶素子が前記特定の結果を実現したかどうかを判定するために検出処理を実施し、かつ、前記直前のプログラムパルスを識別することによって、前記特定の結果を実現することに関連する前記プログラムパルスを識別し、
前記第1の代替結果はプログラムパルス間のプログラム増分の何分の一かだけ前記特定の結果とは異なる、請求項10,11または12に記載の不揮発性記憶装置。 - 前記特定の結果は、第1の閾値電圧値であり、
前記第1の代替結果は、プログラムパルス間の前記プログラム増分の何分の一かだけ前記特定の結果とは異なる第2の閾値電圧値であり、
前記1個以上の管理回路は、所定数を超える不揮発性記憶素子が前記第2の閾値電圧値よりも高い閾値電圧を有すると、前記検出処理によって判定されなかった場合に、前記後続のプログラミング処理の初期パルスの大きさを第1のレベルに設定することによって、前記不揮発性記憶素子の後続のプログラミング処理に対するプログラミングを調整するために、前記プログラムパルスの識別情報を使用し、
前記1個以上の管理回路は、前記所定数を超える不揮発性記憶素子が前記第2の閾値電圧値よりも高い閾値電圧を有すると、前記検出処理によって判定された場合に、前記後続のプログラミング処理の前記初期パルスの大きさを第2のレベルに設定することによって、前記不揮発性記憶素子の前記後続のプログラミング処理に対するプログラミングを調整するために、前記第1の代替結果と前記プログラムパルスの識別情報とを使用し、
前記第2のレベルは前記第1のレベルとは異なる、請求項10から13のいずれか一項に記載の不揮発性記憶装置。 - 前記1個以上の管理回路は、所定数を超える不揮発性記憶素子が前記第2の代替結果を実現したと、前記1個以上の検出処理によって判定された場合に、前記不揮発性記憶素子の前記後続のプログラミング処理に対するプログラミングを調整するために、前記1個以上の代替結果の第2の代替結果と前記プログラムパルスの前記識別情報とを使用する、請求項10から14のいずれか一項に記載の不揮発性記憶装置。
- 前記1個以上の管理回路は、
前記第1の代替結果と前記プログラムパルスの前記識別情報とに基づいて前記後続のプログラミング処理に対する初期プログラムパルスの大きさを設定することによって前記不揮発性記憶素子の前記後続のプログラミング処理に対するプログラミングを調整するために前記第1の代替結果と前記プログラムパルスの識別情報とを使用し、
前記1個以上の管理回路は、前記プログラムパルスの前記識別情報に基づいて前記後続のプログラミング処理に対する前記初期プログラムパルスの大きさを設定することによって前記不揮発性記憶素子の前記後続のプログラミング処理に対するプログラミングを調整するために前記プログラムパルスの識別情報を使用し、
前記1個以上の管理回路は、前記特定の結果を実現することに関連する前記プログラムパルスの電圧レベルに基づいて前記後続のプログラミング処理に対する前記初期プログラムパルスの大きさを設定することによって、前記プログラムパルスの前記識別情報に基づいて前記後続プログラミング処理に対する前記初期プログラムパルスの大きさを設定し、
前記1個以上の管理回路は、前記特定の結果と前記第1の代替結果に基づく補正率とを実現することに関連する前記プログラムパルスの電圧レベルに基づいて前記後続のプログラミング処理に対する前記初期プログラムパルスの大きさを設定することによって、前記代替結果と前記プログラムパルスの前記識別情報とに基づいて前記後続プログラミング処理に対する前記初期プログラムパルスの大きさを設定する、請求項10に記載の不揮発性記憶装置。
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