KR20150051056A - 반도체 장치 및 그 동작 방법 - Google Patents

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KR20150051056A
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조완익
김명수
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Abstract

본 발명은 반도체 장치 및 그 동작 방법에 관한 것으로, 특히 반도체 장치의 프로그램 동작을 제어하기 위한 기술이다. 이러한 본 발명은 워드라인들과 비트라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이, 프로그램 전압에 따라 선택된 워드라인에 인가될 구동전압을 발생하는 전압 발생기, 및 메모리 셀 어레이로부터 인가되는 프로그램 전압의 펄스 수를 검출하여 레지스터에 저장하고, 레지스터에 저장된 정보에 대응하여 상기 프로그램 전압을 제어하는 제어 로직을 포함한다.

Description

반도체 장치 및 그 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 동작 방법에 관한 것으로, 특히 반도체 장치의 프로그램 동작을 제어하기 위한 기술이다.
일반적으로 반도체 메모리 시스템은 호스트로부터 라이트 명령 또는 리드 명령이 입력된다. 그러면, 메모리 컨트롤러는 메모리 셀 영역의 해당 셀에 해당 데이터를 프로그램하거나 리드하도록 제어한다.
반도체 메모리 장치는 전원이 공급되지 않는 상태에서 데이터를 보존할 수 있는지에 따라 휘발성 메모리 장치와 비휘발성 메모리 장치로 분류될 수 있다. 최근 전자 기기가 저전력화 및 소형화됨에 따라 비휘발성 메모리 장치 중에서 플래시 메모리 장치가 널리 사용되고 있다.
플래시 메모리 장치의 메모리 셀 영역은 다수 개의 스트링(string)들을 포함한다. 각각의 스트링은 직렬 연결된 메모리 셀 들의 양단에 형성된 셀렉트 트랜지스터(select transistor)들을 포함한다. 서로 다른 스트링에 형성된 메모리 셀 들은 워드라인(word line)을 통하여 전기적으로 각각 연결된다.
또한, 스트링들 각각은 비트라인(bit line)을 통하여 데이터를 센싱(sensing)하는 페이지 버퍼(page buffer)와 전기적으로 연결된다. 이러한 메모리 셀에 데이터를 기록하기 위해서 페이지 버퍼에 임시 저장된 데이터가 선택된 메모리 셀에 프로그램될 때까지 프로그램 동작 및 검증 동작을 미리 설정된 횟수 내에서 반복한다.
메모리 셀의 컨트롤 게이트(Control Gate)에 프로그래밍 전압이 인가되면 플로팅 게이트(Floating Gate)에 터널링(tunneling) 현상이 발생하여 프로그래밍 동작이 수행된다. 또한, 메모리 셀의 벌크(bulk)에 소거 전압이 인가되면 플로팅 게이트(Floating Gate)에 터널링(tunneling) 현상이 발생하여 소거(eraser) 동작이 수행된다. 참고적으로 프로그래밍 전압은 워드라인을 통해서 메모리 셀에 전달된다.
이러한 구성을 갖는 비휘발성 메모리 장치의 경우 프로그램 시간을 줄이는 것은 매우 중요하다. 이에 따라, 비휘발성 메모리 장치에서 프로그램 시간을 줄이기 위한 많은 방법들이 제안되고 있다.
본 발명은 반도체 장치의 프로그램 동작시 시작 바이어스 전압을 결정하는 프로그램 펄스의 수를 효율적으로 저장하여 프로그램 시간을 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 워드라인들과 비트라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 프로그램 전압에 따라 선택된 워드라인에 인가될 구동전압을 발생하는 전압 발생기; 및 메모리 셀 어레이로부터 인가되는 프로그램 전압의 펄스 수를 검출하여 레지스터에 저장하고, 레지스터에 저장된 정보에 대응하여 프로그램 전압을 제어하는 제어 로직을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치의 동작 방법은, 첫 번째 프로그램 동작시 1 비트 데이터의 패스 시점에서 프로그램 펄스의 수를 검출하여 FIFO 버퍼에 저장하고 라이트 포인터를 증가시키는 단계; 두 번째 프로그램 동작시 FIFO 버퍼에 저장된 정보를 리드하여 FIFO 버퍼에 재저장하고 라이트 포인터와 리드 포인터를 증가시키는 단계; 및 세 번째 프로그램 동작시 FIFO 버퍼에 저장된 정보를 리드하고 리드 포인터를 증가시키는 단계를 포함하는 것을 특징으로 한다.
본 발명은 프로그램 전압을 제어하는 제어 로직의 사이즈를 줄이고 신뢰성을 향상시킬 수 있으며 프로그램 시간을 감소시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 제어 로직에 관한 상세 구성도.
도 3 내지 도 5는 도 2의 FIFO 버퍼의 구조를 도식화한 도면.
도 6은 도 2의 마이크로 프로세서에 관한 동작을 설명하기 위한 도면.
도 7은 본 발명의 실시예에 따른 반도체 장치의 동작 방법에 관한 흐름도.
도 8 내지 도 12는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면.
도 13은 본 발명의 실시예에 따른 반도체 시스템의 개략적인 구성도.
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함한 반도체 시스템을 개략적으로 보여주는 블록도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 메모리 셀 어레이(100), 로오 디코더(200), 페이지 버퍼(300), 컬럼 디코더(400), 제어 로직(500) 및 전압 발생기(600)를 포함한다.
여기서, 메모리 셀 어레이(100)는 프로그렘 데이터를 저장하는 다수의 메모리 셀 들을 포함한다. 다수의 메모리 셀 들은 워드라인과 비트라인으로 연결된다. 메모리 셀 어레이(100)는 낸드 스트링 구조를 가질 수 있다.
로오 디코더(200)는 메모리 셀 어레이(100) 중 하나를 선택하고 선택된 메모리 셀 어레이의 행들(또는 페이지들) 중 하나를 선택한다. 즉, 로오 디코더(200)는 로오 어드레스에 응답하여 메모리 셀 어레이(100)의 워드라인을 선택한다.
그리고, 로오 디코더(200)는 전압 발생기(600)의 구동 전압에 따라 선택된 워드라인으로 프로그램 및 검증 전압들을 제공한다. 즉, 로오 디코더(200)는 프로그램 동작시 선택된 워드라인에 프로그램 전압을 공급하고, 비선택된 워드라인에 패스 전압을 전달한다.
또한, 로오 디코더(200)는 리드 동작시 읽기 전압들을 선택된 워드라인에 제공한다. 선택된 행(페이지)은 전압 발생기(600)로부터 제공되는 구동전압에 따라 로오 디코더(200)에 의해 구동된다.
페이지 버퍼(300)는 메모리 셀 어레이(100)의 다수의 비트라인과 연결된다. 페이지 버퍼(300)는 메모리 셀 어레이(100)의 리드 동작시 다수의 비트라인 전위를 센싱하고, 센싱 전위에 대응하는 리드 데이터를 컬럼 디코더(400)에 출력한다. 즉, 페이지 버퍼(300)는 선택된 메모리 셀 어레이(100)에 프로그램할 데이터를 임시 저장하거나, 선택된 메모리 셀 어레이(100)에 프로그램된 데이터를 독출하여 저장한다.
페이지 버퍼(300)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 예를 들면, 페이지 버퍼(300)는 읽기 동작 모드에서 감지 증폭기로서 동작하고 프로그램 동작 모드에서 기입 드라이버로서 동작한다.
여기서, 페이지 버퍼(300)는 1 비트 데이터를 읽거나 프로그램하는데 적합하게 구성될 수 있다. 또는, 페이지 버퍼(300)는 2 비트 데이터를 읽거나 프로그램하는데 적합하게 구성될 수 있다.
하지만, 페이지 버퍼(300)가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 페이지 버퍼(300)는 3 비트 이상의 데이터를 읽거나 프로그램하기에 적합하게 구성될 수 있다. 그리고, 메모리 셀들 각각이 멀티-비트 데이터를 저장하는 경우, 페이지 버퍼(300)는 2개 또는 그보다 많은 래치들을 갖도록 구성될 것이다.
컬럼 디코더(400)는 페이지 버퍼(300)들을 미리 결정된 단위로 선택하도록 한다. 즉, 컬럼 디코더(400)는 컬럼 어드레스에 응답하여 선택되는 열들을 일정 단위로 선택한다. 그리고, 컬럼 디코더(400)는 페이지 버퍼(300)를 통해 메모리 셀 어레이(100)로부터 인가되는 프로그램 펄스 PPGM를 제어 로직(500)으로 전달한다.
제어 로직(500)은 반도체 장치의 동작을 전반적으로 제어하도록 구성된다. 즉, 제어 로직(500)은 명령신호 CMD의 인가시 페이지 버퍼(300), 컬럼 디코더(400)를 통해 메모리 셀 어레이(100)로부터 인가되는 프로그램 펄스 PPGM의 수를 검출하여 저장한다. 이러한 제어 로직(500)은 각 워드라인에 속한 페이지들 중 어느 페이지가 프로그램되는 지의 여부에 따라 프로그램 펄스 PPGM에서 시작 프로그램 전압의 펄스 수를 검출할 수 있다.
그리고, 제어 로직(500)은 메모리 셀 들의 프로그램 펄스 수에 대응하여 프로그램 전압 VPGM을 전압 발생기(600)에 출력한다. 즉, 제어 로직(500)은 메모리 셀 들의 프로그램 펄스 수를 검출하여 프로그램 전압의 초기 레벨(또는, 시작 레벨)을 저장하고, 이후의 프로그램 동작시 초기 프로그램 전압을 고려하여 추후의 프로그램 전압 레벨을 제어한다.
또한, 제어 로직(500)은 각 워드라인의 첫 번째 페이지(예를 들면, LSB 페이지)를 프로그램할 때 각 워드라인에 속한 메모리 셀의 프로그램 특성(프로그램 펄스의 수)를 파악하고, 파악된 프로그램 특성에 따라 다음 페이지(예를 들면, MSB 페이지 또는 중간 페이지)의 프로그램 전압의 시작 레벨을 결정하도록 할 수 있다. 이는 각 워드라인의 프로그램 전압의 시작 레벨이 각 워드라인의 첫 번째 페이지의 프로그램 결과에 의거하여 개별적으로/독립적으로 제어될 수 있음을 의미한다.
전압 발생기(600)는 제어 로직(500)의 제어에 따라 프로그램, 소거, 읽기 동작 들에 필요한 다양한 구동전압들을 발생하도록 구성된다. 여기서, 구동전압은 프로그램 전압, 패스 전압, 소거 전압, 읽기 전압, 프로그램/소거 검증 전압, 리프레쉬 검증 전압 등을 포함할 수 있다. 전압 발생기(600)는 제어 로직(500)으로부터 인가되는 프로그램 전압 VPGM에 따라 상이한 레벨을 갖는 전압을 발생할 수 있다.
도 2는 도 1의 제어 로직(500)에 관한 상세 구성도이다.
제어 로직(500)은 마이크로 프로세서(510), 커맨드 인터페이스부(520), FIFO(First Input First Out) 버퍼(530) 및 제어기(540)를 포함한다.
마이크로 프로세서(510)는 페이지 버퍼(300), 컬럼 디코더(400)를 통해 메모리 셀 어레이(100)로부터 인가되는 프로그램 펄스 PPGM의 수를 검출한다. 그리고, 마이크로 프로세서(510)는 커맨드 인터페이스부(520)로부터 인가되는 명령신호에 따라 검출된 프로그램 펄스 수에 대응하는 데이터 D를 FIFO 버퍼(530)에 저장한다.
그리고, 마이크로 프로세서(510)는 클록 CLK에 동기하여 FIFO 버퍼(530)에 데이터 D를 전달하며, FIFO 버퍼(530)에 저장된 데이터 D를 리드한다. 또한, 마이크로 프로세서(510)는 FIFO 버퍼(530)에 명령신호 CMD를 출력한다.
즉, 마이크로 프로세서(510)는 데이터를 라이트 하기 라이트 신호 WT와 데이터를 리드 하기 위한 리드 신호 RD를 출력한다. 또한, 마이크로 프로세서(510)는 클록 CLK, 라이트 신호 WT와 리드 신호 RD를 제어기(540)에도 출력한다.
또한, 마이크로 프로세서(510)는 FIFO 버퍼(530)에 저장된 프로그램 펄스 정보에 대응하여 프로그램 전압 VPGM을 생성하여 전압 발생기(600)에 출력한다. 예를 들어, 마이크로 프로세서(510)는 프로그램 루프의 반복시 프로그램 전압 VPGM을 증가형 스탭 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식으로 제어할 수 있다. 전압 발생기(600)는 마이크로 프로세서(510)로부터 인가되는 프로그램 전압 VPGM에 대응하여 메모리 셀 어레이(100)의 워드라인에 구동 전압을 공급한다.
커맨드 인터페이스부(520)는 외부의 메모리 컨트롤러, 호스트 시스템 또는 컴퓨팅 시스템과 인터페이스하여 명령신호 CMD를 입력받는다. 본 발명의 실시예는 커맨드 인터페이스부(520)를 통해 인가되는 명령신호 CMD에 의해 프로그래밍 동작이 수행될 수 있다.
커맨드 인터페이스부(520)는 명령신호 CMD의 인가시 프로그래밍 동작을 수행하기 위한 프로그램 신호 PGM를 FIFO 버퍼(530)와 마이크로 프로세서(510)에 출력한다. 예를 들어, 커맨드 인터페이스부(520)는 첫 번째 프로그램 명령, 두 번째 프로그램 명령 또는 세 번째 프로그램 명령 신호를 FIFO 버퍼(530)와 마이크로 프로세서(510)에 출력한다.
그리고, FIFO 버퍼(530)는 마이크로 프로세서(510)의 제어에 따라 각 워드라인의 페이지들에 인가된 프로그램 전압의 펄스 정보를 저장한다. 여기서, FIFO 버퍼(530)는 플립플롭 레지스터로 이루어질 수 있다.
FIFO 버퍼(530)는 입력된 데이터를 순차적으로 저장하며, 먼저 입력된 데이터를 먼저 출력한다. 프로그램 전압을 제어하기 위해서는 이전 프로그램 동작시 사용된 시작 프로그램 펄스 수에 대한 정보를 어딘가에 저장해야 한다. 본 발명의 실시예에서는 이러한 시작 프로그램 펄스 수에 대한 정보를 FIFO 버퍼(530)에 저장한다. 이러한 FIFO 버퍼(530)는 플레인(Plane) 별로 각각 하나씩 존재한다.
본 발명의 실시예는 트리플 레벨 셀(triple level cell; TLC) 제품에 적용될 수 있다. 예를 들어, F16nm 65G 트리플 레벨 셀에서는 플래그 셀을 구비하지 않으므로, 본 발명의 실시예에서는 FIFO 버퍼(530)를 이용하여 시작 프로그램 펄스 수를 저장할 수 있다.
트리플 레벨 셀 제품은 싱글 레벨 셀(Single Level Cell) 버퍼에서 트리플 레벨 셀 영역 쪽으로 블록 카피 개념을 적용할 수 있다. 즉, 트리플 레벨 셀의 하나의 블록이 싱글 레벨 셀로 모두 카피 되기 전에 블록 어드레스가 변경되는 일은 없다. 이에 따라, 적은 수의 FIFO 버퍼(530)를 통해 바이어스 정보를 저장하는 것이 가능하다.
트리플 레벨 셀 제품에서는 프로그램 동작시 정해진 순서에 따라 첫 번째 프로그램, 두 번째 프로그램 및 세 번째 프로그램 동작을 수행한다. 첫 번째 프로그램 동작시 1 비트 패스 펄스의 수를 FIFO 버퍼(530)에 저장한다. 그리고, 두 번째 프로그램, 세 번째 프로그램 동작시 프로그래밍 동작을 수행한다.
이러한 본 발명의 실시예는 3 그룹의 레지스터를 이용하여 프로그램 시간을 줄이기 위한 시작 프로그램 전압을 제어할 수 있게 된다. 즉, 본 발명의 실시예는 FIFO 버퍼(530)의 레지스터 그룹을 이용하여 모든 블록의 워드라인 별 시작 바이어스 정보(Skip 가능한 초기 프로그램 펄스 수)를 저장할 수 있다.
그리고, 시작 바이어스를 제어하기 위한 프로그램 펄스뿐만 아니라 이전 프로그램(첫 번째 프로그램 또는 LSB 프로그램)에서 얻은 정보를 후속 프로그램(두 번째 프로그램, 세 번째 프로그램 또는 MSB 프로그램)에 이용해야 하는 경우가 있다. 이러한 경우 FIFO 버퍼(530)를 이용하여 워드라인의 정보를 라이트 또는 리드하면 데이터를 효율적으로 관리할 수도 있다.
그리고, 제어기(540)는 마이크로 프로세서(510)에 의해 그 동작이 제어된다. 이러한 제어기(540)는 라이트 동작 또는 리드 동작을 수행하는 경우 라이트 포인터(Write Pointer) WP와 리드 포인터(Read Pointer) RP를 통해 FIFO 버퍼(530)의 어드레스를 하나씩 증가시킨다. 여기서, 라이트 포인터(Write Pointer) WP와 리드 포인터(Read Pointer) RP는 FIFO 버퍼(530)의 라이트 또는 리드되는 어드레스 영역을 변경하기 위한 제어신호이다.
즉, 라이트 포인터 WP는 FIFO 버퍼(530)에서 라이트 될 데이터의 어드레스 영역을 지정하기 위한 신호이다. 그리고, 리드 포인터 RP는 FIFO 버퍼(530)에서 리드 될 데이터의 어드레스 영역을 지정하기 위한 신호이다.
또한, 본 발명의 실시예는 트리플 레벨 셀에 한정되는 것이 아니라 멀티 레벨 셀(Multi Level Cell; MLC)에 적용될 수도 있다. 예를 들어, 최하위 비트(LSB) 페이지 프로그램에서 검출된 1 비트 패스 프로그램 펄스 수를 FIFO 버퍼(530)에 저장하고 라이트 포인터를 하나 증가시킨다. 그리고, 최상위 비트(MSB) 페이지 프로그램시 기 저장된 정보를 리드하여 프로그램하고, 리드 포인터를 하나 증가시킨다.
도 3 내지 도 5는 도 2의 FIFO 버퍼(530)의 구조를 도식화한 도면이다.
반도체 장치 중 낸드 플래시 메모리 장치의 경우 프로그램 시간을 줄이기 위한 여러 가지 방법들이 있다. 이 중에서 각 워드라인 별로 이전 프로그램시 얻은 1 비트 패스 펄스 수를 저장하여 다음 프로그램시 이용하는 방법이 있다.
즉, 첫 번째 프로그램 또는 최하위비트(LSB, Least Significant Bit) 프로그램시 얻은 1 비트 패스 펄스 수를 두 번째, 세 번째 또는 최상위비트(MSB, Most Significant Bit) 프로그램시 이용하는 것이다. 저장된 펄스 수를 이용하여 현재 프로그램 할 워드라인의 시작 바이어스 레벨을 기준(Default) 값보다 상향하여 프로그램 동작을 시작할 경우 시작 프로그램 펄스 수를 줄일 수 있다. 이렇게 시작 프로그램 펄스 수를 줄이는 경우 프로그램 시간을 줄일 수 있는 효과가 있다.
본 발명의 실시예에서는 이러한 시작 프로그램 펄스 수를 FIFO(First Input First Out) 버퍼(530)에 저장한다. FIFO 버퍼(530)는 입력된 데이터를 순서대로 저장하고 먼저 입력된 데이터를 먼저 출력하는 버퍼 기능을 수행한다.
예를 들면, 도 3에서와 같이, 트리플 레벨 셀 제품에서 FIFO 버퍼(530)는 3개의 레지스터 그룹 R1~R3을 포함한다. 즉, FIFO 버퍼(530)는 어드레스 "00"을 나태는 제 1레지스터 그룹 R1과, 어드레스 "01"을 나타내는 제 2레지스터 그룹 R2 및 어드레스 "10"을 나타내는 제 3레지스터 그룹 R3을 포함할 수 있다. 여기서, "00", "01", "10"은 각각 FIFO 버퍼(530)의 어드레스를 나타낸다.
그리고, 도 4에서와 같이, 각각의 레지스터 그룹 R1~R3의 어드레스는 3 비트 데이터 정보를 저장할 수 있다. 이와 같이, FIFO 버퍼(530)는 각 어드레스별로 다수의 비트를 저장할 수 있는 레지스터가 있다.
그리고, 도 5에서와 같이, FIFO 버퍼(530)는 "0", "1", "2"의 영역에 순차적으로 데이터를 저장하고, "0", "1", "2" 영역의 데이터를 순차적으로 출력한다. FIFO 버퍼(530)의 각 레지스터 영역에 저장되는 데이터는 라이트 포인터 WP와 리드 포인터 RP에 의해 입출력된다.
그리고, 라이트 포인터(Write Pointer) WP와 리드 포인터(Read Pointer) RP는 제어기(540)에서 제어된다. 제어기(540)는 라이트 동작 또는 리드 동작을 수행하는 경우 라이트 포인터 WP와 리드 포인터 RP를 통해 FIFO 버퍼(530)의 어드레스를 하나씩 증가시킨다.
예를 들어, A 데이터를 저장하고, 라이트 포인터 WP를 하나 증가시켜 B 데이터를 라이트 한다. 그리고, 라이트 포인터 WP에 의해 A 데이터를 다시 저장한다.
이후에, A 데이터를 리드 한 후 리드 포인터 RP를 하나 증가시켜 B 데이터를 리드한다. 이어서, 리드 포인터 RP를 또 하나 증가시켜 C 데이터를 리드한다.
이어서, 라이트 포인터 WP를 증가시킨 후 D 데이터를 라이트 한다. 다음에, 리드 포인터 RP를 증가시켜 데이터 D를 리드 하게 된다.
도 6은 도 2의 마이크로 프로세서(510)에 관한 동작을 설명하기 위한 도면이다.
도 6에서 X 축은 증가형 스탭 펄스 프로그램 동작에 따른 시간의 경과를 나타낸다. 그리고, Y 축은 메모리 셀들에 연결된 워드라인에 인가되는 프로그램 전압을 나타낸다.
본 발명의 실시예에 따른 마이크로 프로세서(510)는 첫 번째 프로그램 동작시 1 비트 패스 펄스의 수를 FIFO 버퍼(530)에 저장한다. 그리고, 두 번째 프로그램, 세 번째 프로그램 동작시 FIFO 버퍼(530)에 저장된 정보를 이용하여 프로그래밍 동작을 수행한다.
예를 들어, 플래시 메모리 장치의 경우 터널링 현상을 이용하여 메모리 셀 들을 프로그램하는데, 프로그램 상태의 문턱 전압 산포를 조밀하게 하기 위하여 증가형 스탭 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식이 적용된다.
플래시 메모리 장치의 경우 프로그램 루프마다 프로그램 전압을 인가하여 메모리 셀 들을 프로그램하고, 메모리 셀 들의 문턱 전압을 검증 전압과 비교하여 프로그램 상태를 검증한다. 그리고, 증가형 스탭 펄스 프로그램 방식은 문턱전압이 검증 전압까지 상승되지 않은 메모리 셀 들에 대해 일정한 스탭(Step) 만큼 증가된 프로그램 전압을 인가한다.
이때, 문턱 전압이 검증 전압까지 상승한 메모리 셀들에 대해서는 프로그램을 종료한다. 본 발명의 실시예에 따른 마이크로 프로세서(510)는 1비트 패스 펄스의 수를 검출하는 구간에서 증가형 스탭 펄스 프로그램 전압을 독립적으로 설정할 수 있다.
첫 번째 프로그램 동작시 증가형 스탭 펄스를 인가하는 경우 초기의 프로그램 전압이 낮아 1비트 데이터가 패스되지 않는 구간이 존재하게 된다. 이에 따라, 마이크로 프로세서(510)는 첫 번째 프로그램 동작시 1비트 데이터가 패스되기 이전까지 토글링되는 프로그램 펄스의 수를 검출한다. 그리고, 1비트 데이터가 패스 된 이후에 첫 번째 프로그램 동작이 수행된다.
이후의 두 번째 프로그램 동작 또는 세 번째 프로그램 동작에서는 첫 번째 프로그램 동작시 검출한 1 비트 패스 펄스의 수를 이용한다. 즉, 첫 번째 프로그램 동작시 검출된 시작 바이어스 전압이 인가되는 구간을 스킵(Skip) 하고 두 번째 프로그램 동작 또는 세 번째 프로그램 동작을 수행하게 된다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 동작 방법에 관한 흐름도이다.
프로그램 명령의 인가시 FIFO 버퍼(530)에 데이터를 저장하는 방식을 자세히 설명하면 다음과 같다.
먼저, 마이크로 프로세서(510)는 이전 프로그램 동작시와 대비하여 메모리 셀 어레이(100)의 블록이 변경되었는지에 대한 여부를 판단한다.(단계 S1) 만약, 메모리 셀 어레이(100)의 블록이 변경된 경우 FIFO 버퍼(530)를 리셋시키고 저장 동작을 다시 시작한다.(단계 S2)
즉, 블록 어드레스가 중간에 변경되는 경우 이전에 FIFO 버퍼(530)에 저장된 정보를 모두 리셋한다. 그리고, 새로운 블록에 대한 정보를 FIFO 버퍼(530)에 저장하고 첫 번째 프로그램에서 지정된 워드라인부터 다시 제어한다.
이후에, 마이크로 프로세서(510)는 커맨드 인터페이스부(520)로부터 인가된 프로그램 명령이 첫 번째 프로그램 명령인지, 두 번째 프로그램 명령인지 또는 세 번째 프로그램 명령인지의 여부를 판단한다.(단계 S3)
첫 번째 프로그램 단계에서는 1 비트 데이터가 패스되는 시점에서 프로그램 펄스의 수를 검출한다.(단계 S4) 그리고, 마이크로 프로세서(510)는 검출된 프로그램 펄스 수에 대한 정보를 FIFO 버퍼(530)에 라이트한다.(단계 S5)
즉, 마이크로 프로세서(510)는 페이지 버퍼(300), 컬럼 디코더(400)를 통해 메모리 셀 어레이(100)로부터 인가되는 프로그램 펄스 PPGM에서 시작 프로그램 펄스 수를 검출하여 FIFO 버퍼(530)에 저장한다. 제어기(540)는 FIFO 버퍼(530)에 시작 프로그램 펄스 수가 저장되면 FIFO 버퍼(530)에서 레지스터 그룹 R1~R3의 라이트 포인터를 하나 증가시킨다.(단계 S6)
이후에, 두 번째 프로그램 단계에서는 첫 번째 프로그램 단계에서 검출된 정보를 리드하여 두 번째 프로그램 단계에서 이용하고 그 정보를 다시 FIFO 버퍼(530)에 저장한다.
즉, 마이크로 프로세서(510)는 FIFO 버퍼(530)에 저장된 정보를 리드한다.(단계 S7) 그리고, 마이크로 프로세서(510)는 검출된 프로그램 펄스 수에 대한 정보를 FIFO 버퍼(530)에 재저장한다.(단계 S8) 그러면, 제어기(540)는 FIFO 버퍼(530)에서 레지스터 그룹 R1~R3의 라이트 포인터와 리드 포인터를 하나씩 증가시킨다.(단계 S9)
세 번째 프로그램 단계에서는 두 번째 프로그램 단계에서 FIFO 버퍼(530)에 재저장된 정보를 리드하여 세 번째 프로그램에 이용한다.(단계 S10) 그러면, 제어기(540)는 FIFO 버퍼(530)에서 레지스터 그룹 R1~R3의 리드 포인터를 하나 증가시킨다.(단계 S11)
도 8은 본 발명의 실시예에 따른 반도체 장치의 동작 방법에 설명하기 위한 도면이다.
마이크로 프로세서(510)는 FIFO 버퍼(530)에 데이터를 저장하는 경우 워드라인 별로 바이어스를 저장한다. 예를 들어, 메모리 셀 어레이(100)의 워드라인이 8개인 경우를 가정하면 워드라인이 WL0~WL7로 이루어질 수 있다. 이러한 경우 마이크로 프로세서(510)는 첫 번째 프로그램, 두 번째 프로그램 및 세 번째 프로그램 동작을 통해 FIFO 버퍼(530)의 레지스터에 데이터를 저장한다.
아래의 [표 1]은 마이크로 프로세서(510)에서 FIFO 버퍼(530)에 데이터를 저장하기 위한 순서를 나타낸다.
첫 번째 프로그램 두 번째 프로그램 세 번째 프로그램
WL0 0
WL1 1 3 6
WL2 2 5 9
WL3 4 8 12
WL4 7 11 15
WL5 10 14 18
WL6 13 17 21
WL7 16 20 24
위의 [표 1]에서와 같이 싱글 레벨 셀(SLC)만 쓰는 워드라인(예를 들면, WL0)의 프로그램 펄스의 바이어스는 저장하지 않는다. 그리고, 첫 번째 프로그램 동작에서는 시작 바이어스 정보를 FIFO 버퍼(530)에 저장한다. 두 번째 프로그램 동작시 FIFO 버퍼(530)에 저장된 데이터를 리드하고 리드된 데이터를 다시 FIFO 버퍼(530)에 라이트 한다. 그리고, 세 번째 프로그램 동작시 FIFO 버퍼(530)의 데이터를 리드한다.
예들 들어, 초기 상태에서는 라이트 포인터 WP와 리드 포인터 RP가 모두 어드레스 "00"에 인가된다. 이후에, 첫 번째 프로그램 동작시 워드라인 WL1, WL2의 바이어스 정보를 저장한다. 이때, 리드 포인터 RP가 워드라인 WL1에 인가되고 라이트 포인터 WP는 어드레스 "10"에 인가된다.
그리고, 두 번째 프로그램 동작시 라이트 포인터 WP가 워드라인 WL1에 인가되고 리드 포인터가 워드라인 WL2에 인가되어 워드라인 WL2의 데이터를 리드한다. 이후에, 워드라인 WL2에 라이트 포인터 WP와 리드 포인터 RP가 인가되어 워드라인 WL2의 데이터를 다시 저장한다. 이어서, 세 번째 프로그램 동작시 워드라인 WL3의 데이터를 리드한다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 동작 방법에서 메모리 블록이 변경된 경우를 나타낸 도면이다. 도 9의 실시예에서는 두 번째 프로그램 동작시 메모리 블록이 변경된 것을 나타낸다.
마이크로 프로세서(510)는 메모리 블록의 변경된 경우 FIFO 버퍼(530)를 리셋시킨다. 그리고, 두 번째 프로그램 동작시 라이트 포인터 WP와 리드 포인터 RP를 변경하고, 첫 번째 프로그램 동작으로 돌아가 워드라인 WL5의 데이터를 저장한다.
도 10은 본 발명의 실시예에 따른 반도체 장치의 동작 방법에서 메모리 블록이 변경된 경우를 나타낸 도면이다. 도 10의 실시예에서는 세 번째 프로그램 동작시 메모리 블록이 변경된 것을 나타낸다.
마이크로 프로세서(510)는 메모리 블록의 변경된 경우 FIFO 버퍼(530)를 리셋시킨다. 그리고, 세 번째 프로그램 동작시 라이트 포인터 WP와 리드 포인터 RP를 변경하고, 첫 번째 프로그램 동작으로 돌아가 워드라인 WL6의 데이터를 저장한다.
도 11은 본 발명의 실시예에 따른 반도체 장치의 동작 방법에서 마지막 페이지의 프로그램 동작을 나타낸 도면이다. 도 11의 실시예에서는 세 번째 프로그램 동작시 워드라인 WL85의 데이터를 리드하게 된다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 동작 방법에서 프로그램 동작을 나타낸 도면이다. 도 12의 실시예는 도 11의 실시예와 다르게 워드라인의 바이어스 정보를 저장하는 것을 나타낸다.
도 13은 본 발명의 실시예에 따른 반도체 장치를 포함한 반도체 시스템을 개략적으로 보여주는 블록도이다.
도 13을 참조하면, 반도체 시스템(예를 들면, 스마트 카드)는 반도체 장치(1000)와 제어기(2000)를 포함한다. 반도체 장치(1000)는 도 1에 도시된 것과 실질적으로 동일하다. 제어기(2000)는 반도체 장치(1000)를 제어하며, CPU(2100), ROM(2200), RAM(2300), 그리고 입출력 인터페이스(2400)를 포함한다.
CPU(2100)는 ROM(2200)에 저장되는 다양한 프로그램들에 의거하여 반도체 시스템의 동작을 전반적으로 제어하며, 입출력 인터페이스(2400)는 외부와의 인터페이스를 제공한다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 또한, 플래시 메모리 장치는, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수도 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있다. 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함한 반도체 시스템을 개략적으로 보여주는 블록도이다.
반도체 시스템은 예를 들어, MMC 카드, SD 카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
반도체 시스템은 외부 호스트(4000)와의 인터페이스를 수행하는 인터페이스부(3000), 반도체 장치(1000)의 동작을 제어하는 컨트롤러(2000) 및 하나 또는 그 보다 많은 반도체 장치(1000)를 포함할 수 있다.
인터페이스부(3000)는 서로 다른 프로토콜을 사용하는 외부의 호스트(4000)와 각종 정보를 교환한다. 컨트롤러(2000)는 인터페이스부(3000)를 통해 호스트(4000)로부터 인가되는 제어신호와 명령신호에 응답하여 반도체 장치(1000)의 라이트 동작, 리드 동작 및 모든 상태를 제어할 수 있다.
구체적으로, 컨트롤러(2000)는 데이터 DATA, 어드레스 ADD 및 명령신호 CMD를 반도체 장치(1000)에 제공한다. 도 14에 도시된 반도체 장치(1000)는 도 1에서 설명된 반도체 장치(1000)에 대응할 것이다. 그리고, 컨트롤러(2000)는 도 1 내지 도 12를 참조하여 설명된 방식에 따라 반도체 장치(1000)를 제어하도록 명령신호 CMD를 생성한다.

Claims (20)

  1. 워드라인들과 비트라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이;
    프로그램 전압에 따라 선택된 워드라인에 인가될 구동전압을 발생하는 전압 발생기; 및
    상기 메모리 셀 어레이로부터 인가되는 프로그램 전압의 펄스 수를 검출하여 레지스터에 저장하고, 상기 레지스터에 저장된 정보에 대응하여 상기 프로그램 전압을 제어하는 제어 로직을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 레지스터는 FIFO(First Input First Out) 버퍼를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 제어 로직은 1 비트 데이터가 패스되는 프로그램 펄스의 수를 검출하여 시작 프로그램 전압을 상기 레지스터에 저장하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 메모리 셀 어레이는 TLC(Triple Level Cell)을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 제어 로직은
    프로그램 전압의 정보를 저장하는 FIFO 버퍼;
    첫 번째 프로그램 동작시 1 비트 데이터가 패스되는 프로그램 펄스의 수를 상기 FIFO 버퍼에 저장하고, 두 번째 이상의 프로그램 동작시 상기 FIFO 버퍼에 저장된 정보에 대응하여 상기 프로그램 전압을 제어하는 마이크로 프로세서; 및
    상기 FIFO 버퍼의 데이터 입출력 동작을 제어하는 제어기를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서, 상기 제어 로직은
    상기 FIFO 버퍼와 상기 마이크로 프로세서에 프로그램 명령을 인가하는 커맨드 인터페이스부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 5항에 있어서, 상기 제어기는
    라이트 동작 또는 리드 동작을 수행하는 경우 라이트 포인터와 리드 포인터를 통해 상기 FIFO 버퍼의 어드레스 영역을 변경시키는 것을 특징으로 하는 반도체 장치.
  8. 제 5항에 있어서, 상기 제어기는 첫 번째 프로그램 동작시 시작 프로그램 펄스 수가 상기 FIFO 버퍼에 저장되면 상기 라이트 포인터를 하나 증가시키는 것을 특징으로 하는 반도체 장치.
  9. 제 5항에 있어서, 상기 마이크로 프로세서는 두 번째 프로그램 동작시 상기 FIFO 버퍼에 저장된 정보를 리드하여 프로그램 동작을 수행하고 두 번째 프로그램 동작 정보를 상기 FIFO 버퍼에 저장하는 것을 특징으로 하는 반도체 장치.
  10. 제 5항에 있어서, 상기 제어기는 두 번째 프로그램 동작시 라이트 포인터와 리드 포인터를 하나씩 증가시키는 것을 특징으로 하는 반도체 장치.
  11. 제 5항에 있어서, 상기 마이크로 프로세서는 세 번째 프로그램 동작시 상기 FIFO 버퍼에 저장된 두 번째 프로그램 정보를 리드하여 프로그램 동작을 수행하는 것을 특징으로 하는 반도체 장치.
  12. 제 5항에 있어서, 상기 제어기는 세 번째 프로그램 동작시 리드 포인터를 하나 증가시키는 것을 특징으로 하는 반도체 장치.
  13. 제 5항에 있어서, 상기 FIFO 버퍼는 상기 메모리 셀 어레이의 플레인 별로 하나씩 구비되는 것을 특징으로 하는 반도체 장치.
  14. 제 5항에 있어서, 상기 FIFO 버퍼는 서로 다른 어드레스 영역으로 구분된 복수의 레지스터 그룹을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 5항에 있어서, 상기 FIFO 버퍼는 상기 메모리 셀 어레이의 블록 변경시 리셋 되는 것을 특징으로 하는 반도체 장치.
  16. 제 1항에 있어서, 상기 제어 로직은
    최하위 비트(LSB) 페이지 프로그램시 1 비트 데이터가 패스되는 프로그램 펄스의 수를 검출하여 상기 레지스터에 저장하고, 최상위 비트(MSB) 페이지 프로그램 상기 레지스터에 저장된 정보를 이용하는 것을 특징으로 하는 반도체 장치.
  17. 첫 번째 프로그램 동작시 1 비트 데이터의 패스 시점에서 프로그램 펄스의 수를 검출하여 FIFO 버퍼에 저장하고 라이트 포인터를 증가시키는 단계;
    두 번째 프로그램 동작시 상기 FIFO 버퍼에 저장된 정보를 리드하여 상기 FIFO 버퍼에 재저장하고 라이트 포인터와 리드 포인터를 증가시키는 단계; 및
    세 번째 프로그램 동작시 상기 FIFO 버퍼에 저장된 정보를 리드하고 리드 포인터를 증가시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  18. 제 17항에 있어서, 메모리 셀 어레이의 블록이 변경된 경우 상기 FIFO 버퍼를 리셋시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  19. 제 17항에 있어서, 상기 FIFO 버퍼에 저장된 정보에 대응하여 메모리 셀 어레이에 구동 전압을 공급하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  20. 제 17항에 있어서, 상기 FIFO 버퍼에 저장된 정보에 대응하여 메모리 셀 어레이에 증가형 스탭 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식으로 프로그램 전압이 공급되는 것을 특징으로 하는 반도체 장치의 동작 방법.
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