KR20130071686A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 특히 데이터 저장을 위한 반도체 장치 및 이의 동작 방법에 관한 것이다. 본 발명의 일실시예에 따른 반도체 장치는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이와, 및 상기 복수의 메모리 셀들을 복수의 목표 프로그램 상태들로 프로그램하는 주변 회로부를 포함하되, 상기 주변 회로부는 제1 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 복수의 임시 프로그램 상태들로 프로그램한 후, 제2 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 상기 복수의 목표 프로그램 상태들로 프로그램하도록 구성된다. 본 발명의 실시예에 따르면 반도체 장치의 동작 특성을 향상 시킬 수 있다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF OPERATING THE SAME}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 특히 데이터 저장을 위한 반도체 장치 및 이의 동작 방법에 관한 것이다.
전원이 공급되지 않아도 메모리 셀에 기록된 데이터가 소멸되지 않고 남아 있는 반도체 메모리 장치, 특히 플래시 메모리 장치는 현재 데이터 저장 매체로서 사용이 계속 증가하고 있다. 그러나 플래시 메모리 장치는 프로그램 과정에서 여러 가지 요인에 의하여 프로그램이 완료된 셀의 문턱 전압 분포가 변하는 경향이 있어 오동작이 유발되기 쉽다.
도 1 및 도 2는 종래의 플래시 메모리 장치에서 하나의 메모리 셀에 2비트 데이터가 저장되는 경우의 프로그램 방식을 나타낸다. 구체적으로, 도 1은 LSB 페이지 프로그램 후 MSB 페이지 프로그램을 하는 방식 및 그에 따라 형성되는 프로그램 상태를 나타내고, 도 2는 복수의 페이지를 포함하는 블록을 프로그램 하는 방식을 나타낸다.
도 1을 참조하면, 최하위 비트(LSB) 데이터가 프로그램되면 문턱 전압 분포에 따라 2개의 상태 즉, 소거 상태(E) 및 하위 프로그램 상태(LP)를 갖는다. 소거 상태(E)에 대응되는 문턱 전압을 갖는 메모리 셀들은 소거 상태(E)를 그대로 유지하거나, 하위 프로그램 상태(LP)를 가질 수 있다. 하위 프로그램 상태(LP)는 2비트 데이터 중 최하위 비트(LSB) 데이터가 프로그램된 상태이다. 최하위 비트(LSB) 데이터가 프로그램된 후, 최상위 비트(MSB) 데이터가 프로그램된다. 최하위 비트(LSB)의 소거 상태(E)에 대응되는 문턱 전압을 갖는 메모리 셀들은 소거 상태(E)를 유지하거나, 제1 프로그램 상태(P1)로 프로그램될 수 있다. 하위 프로그램 상태(LP)에 대응되는 문턱 전압을 갖는 메모리 셀들은 최상위 비트(MSB)의 프로그램 시에, 제2 프로그램 상태(P2) 또는 제3 프로그램 상태(P3)로 프로그램될 수 있다.
도 2(a)를 참조하면, 복수의 페이지를 포함하는 블록은 하나의 페이지에 대해 최하위 비트(LSB)와 최상위 비트(MSB)가 모두 프로그램 완료된 후에야 다음 페이지에 대하여 프로그램이 수행된다. 반면, 도 2(b)를 참조하면, 어느 한 페이지의 최하위 비트(LSB)의 프로그램 직후에는 이전 페이지의 최상위 비트(MSB)의 프로그램이 수행된다. 도 2(a)에 도시된 방식보다는 도 2(b)에 도시된 방식이 워드 라인 방향으로의 간섭이 덜하다는 것이 알려져 있다. 그러나, 도 1 및 도 2에 도시된 종래의 프로그램 방법은 프로그램 시간이 오래 걸리고, 프로그램 결과 형성되는 문턱 전압의 폭도 비교적 넓다. 또한, 프로그램 중 간섭으로 인해 프로그램 완료된 메모리 셀의 문턱 전압이 이동하게 된다. 이러한 문제는 반도체 메모리 장치의 오동작을 유발하게 된다.
본 발명의 실시예는 동작 특성을 향상 시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 일실시예에 따른 반도체 장치는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이와, 및 상기 복수의 메모리 셀들을 복수의 목표 프로그램 상태들로 프로그램하는 주변 회로부를 포함하되, 상기 주변 회로부는 제1 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 복수의 임시 프로그램 상태들로 프로그램한 후, 제2 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 상기 복수의 목표 프로그램 상태들로 프로그램하도록 구성된다.
본 발명의 다른 실시예에 따른 반도체 장치의 동작 방법은 제1 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 복수의 메모리 셀들을 복수의 임시 프로그램 상태들로 프로그램하는 제1 프로그램 단계와, 및 제2 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 상기 복수의 메모리 셀들을 복수의 목표 프로그램 상태들로 프로그램하는 제2 프로그램 단계를 포함한다.
본 발명의 실시예에 따르면 반도체 장치의 동작 특성을 향상 시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 플래시 메모리 장치에서 하나의 메모리 셀에 2비트 데이터가 저장되는 경우의 프로그램 방식을 나타낸다.
도 2는 종래의 플래시 메모리 장치에서 하나의 메모리 셀에 2비트 데이터가 저장되는 경우의 프로그램 방식에 관한 것으로, 복수의 페이지를 포함하는 블록을 프로그램하는 방식을 나타낸다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타낸다.
도 4는 도 3에 도시된 메모리 셀 어레이의 일실시예를 나타낸다.
도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치에서 하나의 메모리 셀에 2비트 데이터가 저장되는 경우의 프로그램 방식을 나타낸다.
도 6은 본 발명의 일실시예에 따른 반도체 메모리 장치에서 하나의 메모리 셀에 2비트 데이터가 저장되는 경우의, 복수의 페이지를 포함하는 블록을 프로그램하는 방식을 나타낸다.
도 7은 본 발명의 일실시예에 따른 반도체 메모리 장치에서 선택된 워드 라인에 인가되는 프로그램 전압의 일실예를 나타낸다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타낸다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명함으로써, 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타낸다.
도 3을 참조하면, 반도체 메모리 장치(300)은 메모리 셀 어레이(310)와 주변 회로(320)를 포함한다. 반도체 메모리 장치(300)이 낸드 플래시 메모리 장치에 해당하는 경우, 주변 회로(320)은 페이지 버퍼부(322), 입출력 회로(324), 행 디코더(326) 및 전압 생성부(328)을 포함한다. 메모리 셀 어레이(310)은 반도체 메모리 장치(300)의 데이터 저장 영역으로서, 비트 라인(BL) 및 워드 라인(WL)에 연결되는 메모리 셀들(미도시)을 포함한다. 메모리 셀 어레이(310)의 각 메모리 셀(미도시)은 소거 상태나 프로그램된 상태를 가진다. 각 메모리 셀(미도시)은 프로그램된 상태와 관련하여 싱글 비트 데이터 또는, 멀티 비트 데이터를 저장할 수 있다. 싱글 비트 데이터를 저장하는 메모리 셀은 싱글 레벨 셀(Single Level Cell: SLC)이라 하고, 두 비트 이상의 멀티 비트 데이터를 저장하는 메모리 셀은 멀티 레벨 셀(Multi Level Cell: MLC)이라 한다. 싱글 레벨 셀(SLC)은 문턱 전압에 따라 소거 상태와 하나의 프로그램 상태를 갖는다. 멀티 레벨 셀(MLC)은 문턱 전압에 따라 소거 상태와 복수의 프로그램 상태들을 갖는다. 멀티 레벨 셀(MLC)은 하나의 셀에 복수 비트들을 저장하기 위해 다수의 문턱 전압 분포들 중 어느 하나로 프로그램된다. 페이지 버퍼부(322)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 예를 들면, 페이지 버퍼부(322)는 독출 동작 모드에서 감지 증폭기로서 그리고 프로그램 동작 모드에서 기입 드라이버로서 동작한다. 페이지 버퍼부(322)는 프로그램 동작 시 프로그램될 데이터를 입출력 회로(324)로부터 제공받아 내부의 래치(미도시)에 저장한다. 페이지 버퍼부(322)는 프로그램 동작 시, 프로그램되는 메모리 셀들의 비트 라인(BL)으로 접지 전압을 제공할 수 있다. 그리고, 페이지 버퍼부(322)는 프로그램 금지되는 메모리 셀들의 비트 라인(BL)으로 프로그램 금지 전압을 제공할 수 있다. 입출력 회로(324)는 입출력 단자를 통해 입력되는 어드레스 또는 프로그램 데이터 등을 전달할 수 있다. 입출력 회로(324)는 저장된 어드레스를 어드레스 버퍼(미도시)로, 프로그램 데이터는 페이지 버퍼부(322)로, 그리고 명령어는 명령어 레지스터(미도시)로 전달할 수 있다. 독출 동작 시, 페이지 버퍼부(322)로부터 제공되는 독출 데이터가 입출력 회로(324)를 통해서 외부로 출력될 수 있다. 행 디코더(326)은 일반적으로 행 어드레스에 응답하여 워드 라인(WL)을 선택한다. 행 디코더(326)은 전압 생성부(328)로부터 제공되는 각종 워드 라인 전압을 워드 라인들(WL)로 전달한다. 프로그램 동작 시, 선택 워드 라인으로는 프로그램 전압을, 비선택 워드 라인으로는 패스 전압을 전달한다. 독출 동작 시, 행 디코더(326)은 전압 생성부(328)로부터 제공되는 독출 전압을 선택된 워드 라인으로, 패스 전압을 비선택 워드 라인으로 제공한다. 전압 생성부(328)은 반도체 메모리 장치(300)의 프로그램을 위한 제반 전압을 제공할 수 있다.
도 4는 도 3에 도시된 메모리 셀 어레이(310)의 구체적 구성을 나타낸다.
도 4를 참조하면, 메모리 셀 어레이(310)는 대응하는 비트 라인들(BL)에 연결되는 복수 개의 셀 스트링들(ST)을 포함한다. 셀 스트링(ST)은 비트 라인(BL)에 연결되는 드레인 선택 트랜지스터(DST)와, 공통 소스 라인(CSL)에 연결되는 소스 선택 트랜지스터(SST), 및 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 배치되는 복수 개의 메모리 셀들(MC) 또는 셀 트랜지스터들(MC)을 포함한다. 드레인 선택 트랜지스터들(DST)의 게이트는 드레인 선택 라인(DSL)과 연결되고, 소스 선택 트랜지스터들(SST)의 게이트는 소스 선택 라인(SSL)과 연결되고, 각 메모리 셀(MC)의 콘트롤 게이트는 대응하는 워드 라인(WL)과 연결된다. 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 통상의 MOS 트랜지스터이고, 복수의 메모리 셀들(MC)은 플로팅(Floating) 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 트랜지스터일 수 있다.
도 5는 도 3에 도시된 반도체 메모리 장치(300)에서 하나의 메모리 셀에 2비트 데이터가 저장되는 경우의 프로그램 방식 및 그에 따라 형성되는 프로그램 상태를 나타낸다.
도 5를 참조하면, 반도체 메모리 장치(300)에서 하나의 메모리 셀에 2비트 데이터가 저장되는 경우, 프로그램 과정에서 메모리 셀들은 한 개의 소거 상태(E)와 세 개의 임시 프로그램 상태(TP1, TP2, TP3), 및 세 개의 목표 프로그램 상태(P1, P2, P3)를 가질 수 있다. 세 개의 임시 프로그램 상태(TP1, TP2, TP3)는 프로그램 중간에 일시적으로 가질 수 있는 상태이고, 프로그램이 완료된 경우 궁극적으로는 한 개의 소거 상태(E)와 세 개의 목표 프로그램 상태(P1, P2, P3)를 가질 수 있다.
반도체 메모리 장치(300)는 최상위 비트(MSB)와 최하위 비트(LSB)를 나누어서 순차적으로 프로그램하는 종래의 프로그램 방식과는 다른 방식으로 동작한다. 구체적으로 반도체 메모리 장치(300)에서 메모리 셀들은 1차적으로 소거 상태(E)에서 대응하는 임시 프로그램 상태(TP1, TP2, TP3)로 프로그램 된다. 이후, 2차적으로 메모리 셀들은 각 임시 프로그램 상태(TP1, TP2, TP3)에서 대응하는 목표 프로그램 상태(P1, P2, P3)로 프로그램된다. 즉, 1차 프로그램과 2차 프로그램을 통해 메모리 셀들의 프로그램 동작이 완료된다. 반도체 메모리 장치(300)에서 메모리 셀들은 소거 상태(E)에서 제1 목표 프로그램 상태(P1)로 프로그램되는 과정에서 제1 임시 프로그램 상태(TP1)를 경유하고, 소거 상태(E)에서 제2 목표 프로그램 상태(P2)로 프로그램되는 과정에서 제2 임시 프로그램 상태(TP2)를 경유하고, 소거 상태(E)에서 제3 목표 프로그램 상태(P3)로 프로그램되는 과정에서, 제3 임시 프로그램 상태(TP3)를 경유한다. 이 때, 제1 임시 프로그램 상태(TP1)로의 프로그램을 검증하기 위한 제1 검증 전압(PV1’)과 제1 목표 프로그램 상태(P1)로의 프로그램을 검증하기 위한 제2 검증 전압(PV1)과의 간격(△V)은 임의로 결정될 수 있다. 상기 복수의 임시 프로그램 상태들에 대응하는 복수의 제1 검증 전압들(PV1’ PV2’ PV3’)과 상기 복수의 목표 프로그램 상태들에 대응하는 복수의 제2 검증 전압들(PV1, PV2, PV3)간의 간격(△V)은 2차 프로그램 중 인가되는 프로그램 전압들의 개수를 고려하여 정해질 수 있다. 예를 들어, 제1 검증 전압 들(PV1’ PV2’ PV3’)은 2차 프로그램 중 2~3개의 프로그램 전압으로 프로그램이 종료될 수 있는 크기로 정해질 수 있다. 상기 복수의 임시 프로그램 상태들에 대응하는 복수의 제1 검증 전압들(PV1’ PV2’ PV3’)과 상기 복수의 목표 프로그램 상태들에 대응하는 복수의 제2 검증 전압들(PV1, PV2, PV3)간의 간격(△V)은 프로그램 속도에 기초하여 가변되도록 설정될 수 있다.
도 6은 도 3에 도시된 반도체 메모리 장치(300)에서 하나의 메모리 셀에 2비트 데이터가 저장되는 경우의, 복수의 페이지를 포함하는 하나의 블록을 프로그램하는 방식을 나타낸다.
도 5 및 도 6을 참조하면, 1차적으로 복수의 워드 라인들(WL)에 연결된 메모리 셀들 즉, n개의 페이지들을 순차적으로 대응하는 임시 프로그램 상태(TP1, TP2, TP3)로 프로그램한다. 이를 1차 프로그램 혹은 제1 프로그램이라 한다. 1차 프로그램이 종료되면, 다시 n개의 페이지들을 순차적으로 대응하는 목표 프로그램 상태(P1, P2, P3)로 프로그램한다. 이를 2차 프로그램 혹은 제2 프로그램이라 한다. 즉, 1차 프로그램에서 복수의 페이지들을 순차적으로 임시 프로그램 상태로 프로그램하고, 2차 프로그램에서 상기 복수의 페이지들을 순차적으로 목표 프로그램 상태로 프로그램한다.
도 7은 본 발명의 일실시예에 따른 반도체 메모리 장치에서 선택된 워드 라인에 인가되는 프로그램 전압의 일실예를 나타낸다. 구체적으로 도 7(a)는 복수의 임시 프로그램 상태들로 프로그램 하는 경우 즉, 1차 프로그램에 인가되는 프로그램 전압들(Vpgm)이고, 도 7(b)는 복수의 목표 프로그램 상태들로 프로그램하는 경우 즉, 2차 프로그램에 인가되는 프로그램 전압들(Vpgm)이다. 본 발명의 일실시예에 따른 반도체 메모리 장치(300)는 메모리 셀의 문턱 전압 분포를 협소하게 만들기 위해서 증가형 스텝 전압 프로그램(Incremental Step Pulse Program: ISPP) 방식을 사용한다. 프로그램 동작 시, 메모리 셀은 주어진 바이어스 조건(예를 들면, 워드 라인에 인가되는 프로그램 전압 및 비트 라인에 인가되는 비트 라인 전압)에 따라 프로그램된다. 소정의 증가분만큼 증가되는 프로그램 전압들이 프로그램 동작이 완료될 때까지 선택된 워드 라인에 인가되기 때문에, 프로그램 동작은 복수의 프로그램 루프(Loop)들로 이루어진다. 프로그램 루프들 각각은 프로그램 동작과 프로그램 검증 동작을 포함할 수 있다. 프로그램 동작 시 선택 워드 라인으로 프로그램 전압(Vpgm)가 제공되고, 프로그램 검증 동작 시 프로그램 검증 전압(PV)이 제공된다. 프로그램 검증 동작 시, 메모리 셀이 목표 프로그램 상태까지 프로그램되었는지의 여부가 검증 된다.
먼저 도 5 및 도 7(a)를 참조하면, 선택된 워드 라인에 인가되는 프로그램 전압들(Vpgm1~Vpgm4)은 제1 증가분(△V1)을 가지고 단계적으로 증가한다. 각 프로그램 전압(Vpgm1~Vpgm4) 인가 후에 메모리 셀이 대응하는 임시 프로그램 상태(TP1)에 도달하였는지를 검증할 수 있다. 메모리 셀이 임시 프로그램 상태(TP1)에 도달하였는지 여부는 제1 검증 전압(PV1’)이 기준이 된다.
다음 도 5 및 도 7(b)를 참조하면, 선택된 워드 라인에 인가되는 프로그램 전압들(Vpgm1~Vpgm4)은 제2 증가분(△V2)을 가지고 단계적으로 증가한다. 각 프로그램 전압(Vpgm1~Vpgm4) 인가 후 메모리 셀이 대응하는 목표 프로그램 상태(P1)에 도달하였는지를 검증할 수 있다. 메모리 셀이 목표 프로그램 상태(P1)에 도달하였는지 여부는 제2 검증 전압(PV1)이 기준이 된다. 도 7(a)의 제1 증가분(△V1)이 도 7(b)의 제2 증가분(△V2)에 비하여 크게 설정된다. 따라서, 1차 프로그램은 비교적 빨리 완료되는 반면, 임시 프로그램 상태의 문턱 전압 분포의 폭은 비교적 넓게 형성된다. 2차 프로그램은 비교적 늦게 완료되는 반면, 목표 프로그램 상태의 문턱 전압 분포의 폭은 비교적 좁게 형성된다.
도 7(a) 및 도 7(b)에는 설명의 편의상 각 프로그램 루프(Loop1~Loop3)의 검증 구간에서 하나의 검증 전압(PV1)만이 인가되는 것으로 도시되어 있으나, 각 검증 구간에서 복수의 검증 전압들이 인가될 수도 있다. 또한, 도 7(a) 및 도 7(b)에는 각 프로그램 루프(Loop1~Loop3)의 검증 구간에서 검증 전압이 인가되는 것으로 도시되어 있으나, 제1 프로그램 루프(Loop1)에서는 검증 전압이 인가되지 않고, 제2 프로그램 루프(Loop2)에서부터 검증 전압이 인가될 수도 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타낸다.
도 8을 참조하면, 제1 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 복수의 메모리 셀들을 복수의 임시 프로그램 상태들로 프로그램하는 제1 프로그램 단계(S810)와, 및 제2 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 상기 복수의 메모리 셀들을 복수의 목표 프로그램 상태들로 프로그램하는 제2 프로그램 단계(S820)를 포함한다. 상기 제2 증가분은 상기 제1 증가분보다 작을 수 있다. 이로 인해 상기 제1 프로그램 단계(S810)는 문턱 전압 분포의 폭이 넓어지는 대신에 프로그램 시간이 축소되는 효과가 있고, 상기 제2 프로그램 단계(S820)는 제1 프로그램 단계(S810)에서 감축한 프로그램 시간을 이용하여 보다 좁은 문턱 전압 분포를 형성하게 된다. 상기 임시 프로그램 상태들의 개수와 상기 목표 프로그램 상태들의 개수는 동일할 수 있다. 상기 임시 프로그램 상태들과 상기 목표 프로그램 상태들은 서로 일대일로 대응될 수 있다. 상기 복수의 임시 프로그램 상태들에 대응하는 복수의 제1 검증 전압들과 상기 복수의 목표 프로그램 상태들에 대응하는 복수의 제2 검증 전압들간의 간격은 상기 제2 프로그램 단계에서 인가되는 단계적으로 증가하는 프로그램 전압들의 개수를 고려하여 정해질 수 있다. 예를 들어, 복수의 제1 검증 전압들과 상기 복수의 목표 프로그램 상태들에 대응하는 복수의 제2 검증 전압들간의 간격은 상기 제2 프로그램 단계에서 2개 내지 3개의 프로그램 전압이 인가되는 것으로 프로그램이 종료되도록 설정된다. 상기 복수의 임시 프로그램 상태들에 대응하는 복수의 제1 검증 전압들과 상기 복수의 목표 프로그램 상태들에 대응하는 복수의 제2 검증 전압들간의 간격은 프로그램 속도에 기초하여 가변적일 수 있다. 이를 위해 프로그램 속도를 체크하는 수단을 더 구비할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
310: 메모리 셀 어레이 320: 주변 회로
322: 페이지 버퍼부 324: 입출력 회로
326: 행 디코더 328: 전압 생성부

Claims (13)

  1. 복수의 블록을 포함하고, 상기 각 블록은 복수의 페이지들을 포함하고, 상기 각 페이지는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들을 복수의 목표 프로그램 상태들로 프로그램하는 주변 회로부를 포함하되,
    상기 주변 회로부는 제1 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 복수의 임시 프로그램 상태들로 프로그램한 후, 제2 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 상기 복수의 목표 프로그램 상태들로 프로그램하도록 구성된 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제2 증가분은
    상기 제1 증가분보다 작은 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 각 블록의 상기 복수의 페이지들은 1차적으로 상기 복수의 임시 프로그램 상태들로 프로그램된 후, 2차적으로 상기 복수의 목표 프로그램 상태들로 프로그램되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 임시 프로그램 상태들의 개수와 상기 목표 프로그램 상태들의 개수는 동일한 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 임시 프로그램 상태들과 상기 목표 프로그램 상태들은 서로 일대일 대응되는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 복수의 임시 프로그램 상태들에 대응하는 복수의 제1 검증 전압들과 상기 복수의 목표 프로그램 상태들에 대응하는 복수의 제2 검증 전압들간의 간격은 상기 제2 프로그램 단계에서 인가되는 단계적으로 증가하는 프로그램 전압들의 개수를 고려하여 정해지는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 복수의 임시 프로그램 상태들에 대응하는 복수의 제1 검증 전압들과 상기 복수의 목표 프로그램 상태들에 대응하는 복수의 제2 검증 전압들간의 간격은 프로그램 속도에 기초하여 가변되는 것을 특징으로 하는 반도체 장치.
  8. 제1 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 복수의 메모리 셀들을 복수의 임시 프로그램 상태들로 프로그램하는 제1 프로그램 단계; 및
    제2 증가분만큼 단계적으로 증가하는 프로그램 전압들을 인가하여 상기 복수의 메모리 셀들을 복수의 목표 프로그램 상태들로 프로그램하는 제2 프로그램 단계를 포함하는 것을 특징으로 하는 반도체 장치 동작 방법.
  9. 제 8 항에 있어서, 상기 제2 증가분은
    상기 제1 증가분보다 작은 것을 특징으로 하는 반도체 장치 동작 방법.
  10. 제 8 항에 있어서,
    상기 임시 프로그램 상태들의 개수와 상기 목표 프로그램 상태들의 개수는 동일한 것을 특징으로 하는 반도체 장치 동작 방법.
  11. 제 10 항에 있어서,
    상기 임시 프로그램 상태들과 상기 목표 프로그램 상태들은 서로 일대일로 대응되는 것을 특징으로 하는 반도체 장치 동작 방법.
  12. 제 11 항에 있어서,
    상기 복수의 임시 프로그램 상태들에 대응하는 복수의 제1 검증 전압들과 상기 복수의 목표 프로그램 상태들에 대응하는 복수의 제2 검증 전압들간의 간격은 상기 제2 프로그램 단계에서 인가되는 단계적으로 증가하는 프로그램 전압들의 개수를 고려하여 정해지는 것을 특징으로 하는 반도체 장치 동작 방법.
  13. 제 11 항에 있어서,
    상기 복수의 임시 프로그램 상태들에 대응하는 복수의 제1 검증 전압들과 상기 복수의 목표 프로그램 상태들에 대응하는 복수의 제2 검증 전압들간의 간격은 프로그램 속도에 기초하여 가변되는 것을 특징으로 하는 반도체 장치 동작 방법.
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