JP2012257066A - パラレル−シリアル変換回路 - Google Patents

Abstract

【課題】電源ノイズに強く、低周波数で高速なパラレル−シリアル変換が可能なパラレル−シリアル変換回路を提供する。
【解決手段】パルス信号に基づいてバッファ回路１０５を順次選択してシリアルデータＳＤＰを出力するセレクタ回路１０３、パルス信号に基づいてバッファ回路１０５を順次選択してシリアルデータＳＤＲを出力するセレクタ回路１０４、シリアルデータＳＤＰのエッジに合わせて出力のレベルが切り替わるパルス信号ＳＤＳを出力するエッジ検出回路１０６、シリアルデータＳＤＲのエッジに合わせて出力のレベルが切り替わるパルス信号ＳＤＲを出力するエッジ検出回路１０７、パルス信号ＳＤＳ、パルス信号ＳＤＲによって出力レベルが切り替わるシリアルデータＳＤＡＴＡＰ、ＳＤＡＴＡＮを出力するＳＲラッチ回路１１０によってパラレル−シリアル変換回路を構成する。
【選択図】 図１

Description

本発明は、パラレル−シリアル変換回路に関する。

パラレル信号をシリアル信号に変換する、パラレル−シリアル変換回路には、低周波数で高速なパラレル−シリアル変換の需要がある。低周波数、高速なパラレル−シリアル変換回路の従来技術としては、例えば、特許文献１に記載のパラレル−シリアル変換回路がある。
図７は、特許文献１に記載のパラレル−シリアル変換回路を説明するための図である。図７に示したパラレル−シリアル変換回路は、パラレルデータを取り込むフリップフロップ回路１と、フリップフロップ回路１から出力された信号を入力し、シリアルデータを出力するセレクタ回路２と、セレクタ回路２を制御してセレクタ回路２から出力されるシリアルデータの選択を制御するセレクタ制御回路４と、クロック信号を入力し、このクロック信号と同じ周波数の多位相クロックを生成するＰＬＬ回路３と、を備えている。

セレクタ回路２は、通常、３ステートのバッファ５ａ、５ｂを必要な変換ビットの数だけ並列に接続して構成されている。このようなセレクタ回路２では、ＰＬＬ回路３から出力される多位相のクロック信号を用いて生成された制御信号が、バッファ５ａ、５ｂを順に選択することによってパラレルデータをシリアデータに変換している。

特許第４４１２７８８号

上記した特許文献１に記載の従来技術では、バッファ５ａ、５ｂから出力される信号の立ち上がり、立下りの時間が遅いと、その特性への電源ノイズ等の外的ノイズの影響が大きくなる、あるいは製造ばらつきの影響が大きくなるといった問題がある。さらに、シリアル変換後のシリアルデータのＥｙｅ（Eye Diagram）の幅が狭くなる。このため、従来技術では、バッファ５ａ、５ｂのサイズを大きくすることによって前記した信号の立ち上がり、立下りを急峻にしている。

しかしながら、バッファのサイズを大きくする場合、並列に接続されている全てのバッファ５ａ、５ｂのサイズを大きくすることになり、セレクタ回路２の負荷が大きくなる。このため、数百ＭＨｚ以上の高速のパラレル−シリアルに適用されるパラレル−シリアル変換回路では、バッファサイズを大きくすることによって信号の立ち上がり、立下りのエッジの傾きを改善することはできない。
本発明は、以上の点に鑑みてなされたものであって、電源ノイズに強く、低周波数で高速なパラレル−シリアル変換が可能なパラレル−シリアル変換回路を提供することを目的とする。

上記した課題を解決するため、本発明のパラレル−シリアル変換回路（例えば図１に示したパラレル−シリアル変換回路）は、クロック信号と、当該クロック信号と同じ周波数を有する多位相のパルス信号とを用いて、パラレルデータをシリアルデータに変換するパラレル−シリアル変換回路であって、互いに並列に接続され、前記パラレルデータをそれぞれ入力する前記パラレルデータのビット数に応じた数の第１バッファ回路（例えば図１に示したバッファ回路１０５）を含み、前記パルス信号に基づいて前記バッファ回路を順次選択して第１の内部シリアルデータを出力する第１セレクタ回路（例えば図１に示したセレクタ回路１０３）と、互いに並列に接続され、前記パラレルデータを反転した反転パラレルデータをそれぞれ入力する前記反転パラレルデータのビット数に応じた数の第２バッファ回路を含み、前記パルス信号に基づいて前記第２バッファ回路（例えば図１に示したバッファ回路１０５）を含み、前記パルス信号に基づいて前記第２バッファ回路を順次選択して第２の内部シリアルデータを出力する第２セレクタ回路（例えば図１に示したセレクタ回路１０４）と、前記第１の内部シリアルデータの立ち上がりエッジ及び立下りエッジの一方を検出し、検出された前記立ち上がりエッジ及び前記立下りエッジの一方に同期して出力のレベルが切り替わる第１パルス信号を出力する第１エッジ検出回路（例えば図１に示したエッジ検出回路１０６）と、前記第１エッジ検出回路によって前記第１の内部シリアルデータの立ち上がりエッジが検出された場合には前記第２の内部シリアルデータの立ち上がりエッジを検出し、前記第１エッジ検出回路によって前記第１の内部シリアルデータの立ち下がりエッジが検出された場合には前記第２の内部シリアルデータの立ち下がりエッジを検出し、検出された前記立ち上がりエッジ及び前記立下りエッジの一方に同期して出力のレベルが切り替わる第２パルス信号を出力する第２エッジ検出回路（例えば図１に示したエッジ検出回路１０７）と、前記第１パルス信号の立ち上がり及び立下りの一方と、前記第２パルス信号の立ち上がり及び立下りの一方とに同期して出力レベルが切り替わる前記シリアルデータを出力するラッチ回路（例えば図１に示したＳＲラッチ回路１１０）と、を含むことを特徴とする。

また、本発明のパラレル−シリアル変換回路は、上記した発明において、前記クロック信号に基づいて、前記パラレルデータの同期をとって前記第１セレクタ回路に出力する第１同期化回路（例えば図１に示したフリップフロップ回路１０１）と、前記クロック信号に基づいて、前記パラレルデータの同期をとって前記第２セレクタ回路に出力する第２同期化回路（例えば図１に示したフリップフロップ回路１０２）と、をさらに含むことが望ましい。

また、本発明のパラレル−シリアル変換回路は、上記した発明において、前記クロック信号と同じ周波数を有し、前記第１セレクタ回路、前記第２セレクタ回路の各々に対応する複数の多位相パルス信号を生成するＰＬＬ回路（例えば図１に示したＰＬＬ回路１０８）をさらに含み、前記第１セレクタ回路は、対応する前記多位相パルス信号に基づいて前記第１の内部シリアルデータを順次選択し、前記第２セレクタ回路は、対応する前記多位相パルス信号に基づいて前記第２の内部シリアルデータを順次選択することが望ましい。

また、本発明のパラレル−シリアル変換回路は、上記した発明において、前記ラッチ回路が、前記第１パルス信号が入力される第１論理和回路（例えば図５に示した論理和回路５０１）と、前記第１論理和回路によって出力された信号が入力され、前記第１論理和回路に信号を出力する第２論理和回路（例えば図５に示した論理和回路５０２）と、前記第１論理和回路の出力ノードに接続され、前記第１論理和回路が出力した信号をバッファリングする第１バッファ回路（例えば図５に示したインバータ素子５０３、５０４）と、前記第２論理和回路の出力ノードに接続され、前記第２論理和回路が出力した信号をバッファリングする第２バッファ回路（例えば図５に示したインバータ素子５０５、５０６）と、を含むことが望ましい。

また、本発明のパラレル−シリアル変換回路は、上記した発明において、前記ラッチ回路が、前記第１バッファ回路が複数の第１インバータ素子を直列に接続して構成され、前記第２バッファ回路が複数の第２インバータ素子を直列に接続して構成され、複数の前記第１インバータ素子間の第１ノードに接続される入力端子と、複数の前記第２インバータ素子間の第２ノードに接続される出力端子とを有する第３インバータ素子（例えば図６に示したインバータ素子６０２）と、前記第１ノードに接続される出力端子と、前記第２ノードに接続される入力端子とを有する第４インバータ素子（例えば図６に示したインバータ素子６０１）と、をさらに含むことが望ましい。

また、本発明のパラレル−シリアル変換回路は、上記した発明において、前記ラッチ回路が、前記シリアルデータと、該シリアルデータを反転した反転シリアルデータを差動出力すること望ましい。
また、本発明のパラレル−シリアル変換回路は、上記した発明において、前記第１の内部シリアルデータの立ち上がりエッジが、前記第１の内部シリアルデータの立下りエッジよりも急峻または緩やかであり、前記第１エッジ検出回路は、前記第１の内部シリアルデータの立ち上がりエッジと立下りエッジのうち、より急峻な側を検出し、前記第２の内部シリアルデータの立ち上がりエッジが、前記第２の内部シリアルデータの立下りエッジよりも急峻または緩やかであり、前記第２エッジ検出回路は、前記第２の内部シリアルデータの立ち上がりエッジと立下りエッジのうち、より急峻な側を検出することが望ましい。

本発明は、同様のセレクタ回路を２つ用いて、一方には正極性のパラレルデータ、他方には負極性のパラレルデータを入力する。それぞれのセレクタ回路の出力データに対し、立ち上がりエッジ、立下りエッジのいずれか一方を検出してパルスを生成するエッジ検出回路を通して、片側のエッジを検出したパルスを、２つのセレクタ回路それぞれについて生成する。それぞれのエッジ検出回路の出力を、ＳＲラッチ回路のセット入力とリセット入力のそれぞれに入力することで、パラレル−シリアル変換信号を得ることができる。
このような本発明によれば、電源ノイズに強く、低周波数で高速なパラレル−シリアル変換が可能なパラレル−シリアル変換回路を提供することができる。

本発明の一実施形態のパラレル−シリアル変換回路を説明するための図である。 図１に示した入力クロック信号ＣＫＩ、クロック信号ＰＨ［６：０］、制御信号ＳＥＬ［６：０］を示した図である。 図１に示したパラレル−シリアル変換回路のパラレル−シリアル変換のタイミングを説明するためのタイミングチャートである。 図１示したエッジ検出回路の構成を説明するための図である。 図１に示したＳＲラッチ回路を説明するための図である。 本発明の一実施形態の他のＳＲラッチ回路を説明するための図である。 従来技術のパラレル−シリアル変換回路を説明するための図である。

以下、本発明の一実施形態のパラレル−シリアル変換回路を説明する。
・回路構成
図１は、本実施形態のパラレル−シリアル変換回路を説明するための図である。本実施形態では、説明を簡単にするため、７ビットのパラレル信号を、１ビットのシリアル信号にパラレル−シリアル変換するパラレル−シリアル変換回路を例に挙げて説明をする。ただし、本実施形態のパラレル−シリアル変換回路は、７ビットのパラレル信号をシリアル信号に変換する構成に限定されるものでなく、パラレル信号のビット数によらず適用することができる。

図１に示したパラレル−シリアル変換回路１０は、入力クロック信号ＣＫＩと、正極性のパラレルデータのＤｉｎ[６：０]とを入力するフリップフロップ回路１０１と、入力クロック信号ＣＫＩと、不極性のパラレルデータＤｉｎ＿ｎ[６：０]とを入力するフリップフロップ回路１０２と、を含んでいる。パラレルデータＤｉｎ＿ｎ[６：０]は、インバータ素子１１１によってパラレルデータのＤｉｎ[６：０]を反転して生成された信号である。フリップフロップ回路１０１、１０２は、データＤｉｎｘ［６：０］（ｎ）と、データＤｉｎｘ＿ｎ［６：０］（ｎ）を各々出力する。

また、パラレル−シリアル変換回路１０は、フリップフロップ回路１０１が出力したデータＤｉｎｘ［６：０］（ｎ）を入力し、シリアル変換してシリアルデータＳＤＰを出力するセレクタ回路１０３、フリップフロップ回路１０２が出力したデータＤｉｎｘ＿ｎ［６：０］（ｎ）を入力し、シリアル変換してシリアルデータＳＤＮを出力するセレクタ回路１０４を含んでいる。
セレクタ回路１０３、１０４は、パラレルデータのビット数７に合わせてそれぞれ７つのバッファ１０５（図中には０番目のバッファ１０５と６番目のバッファ１０５のみを図示）を含んでいる。バッファ１０５は、いずれも３ステートバッファである。

また、パラレル−シリアル変換回路１０は、セレクタ回路１０３から出力されたシリアルデータＳＤＰを入力し、シリアルデータＳＤＰの立ち上がりエッジを検出してパルス信号ＳＤＳを出力するエッジ検出回路１０６と、セレクタ回路１０４から出力されたシリアルデータＳＤＮを入力し、シリアルデータＳＤＮの立ち上がりエッジを検出してパルス信号ＳＤＲを出力するエッジ検出回路１０７と、を含んでいる。また、パラレル−シリアル変換回路１０は、パルス信号ＳＤＳを入力するセット入力端子Ｓ、パルス信号ＳＤＲを入力するリセット入力端子Ｒを有するＳＲラッチ回路１１０を含んでいる。

ＳＲラッチ回路１１０は、パルス信号ＳＤＳ、ＳＤＲを入力し、パルス信号ＳＤＳ、ＳＤＲの立ち上がり、または立下りのタイミングでラッチされた信号をシリアルデータＳＤＡＴＡＰ、ＳＤＡＴＡＮとして出力する。
さらに、パラレル−シリアル変換回路１０は、入力クロック信号ＣＫＩを入力し、入力クロック信号ＣＫＩと周波数が同じで位相が全て異なる７つのクロック信号（７位相のクロック信号）ＰＨ［６：０］を生成するＰＬＬ回路１０８と、７位相のクロック信号ＰＨ［６：０］を使ってセレクタ回路１０３、１０４を選択し、また、データＤｉｎｘ［６：０］を順次選択するための制御信号ＳＥＬ［６：０］を出力する制御回路１０９と、を含んでいる。

パラレルデータＤｉｎ[６：０]、パラレルデータＤｉｎ＿ｎ[６：０]は、フリップフロップ回路１０１、１０２によって入力クロック信号ＣＫＩと同期化され、出力される。ＰＬＬ回路１０８は、入力クロック信号ＣＫＩと同期化された信号の位相に同期する７位相のクロック信号ＰＨ［６：０］を出力し、制御回路１０９は、７位相のクロック信号ＰＨ［６：０］に基づいてセレクタ回路１０３、１０４を制御するための制御信号ＳＥＬ［６：０］を出力する。制御信号ＳＥＬ［６：０］は、７つのパルス信号である。

・動作
図２は、図１に示した入力クロック信号ＣＫＩ、クロック信号ＰＨ［６：０］、制御信号ＳＥＬ［６：０］を示した図である。図２の縦軸は信号の立ち上がり、立下りを、横軸は時間を示している。図２によれば、７位相のクロック信号ＰＨ［６：０］は全てデューティ比が５０％と一定で、位相が１周期の１／７ずつ異なった信号であることが分かる。クロック信号ＰＨ［６］は入力クロック信号ＣＫＩと立ち上がりエッジの位相が同じ信号である。また、制御信号ＳＥＬ［６：０］はＨｉｇｈパルス幅が１周期の１／７で、位相が１周期の１／７位相ずつ異なった信号である。

図３は、図１に示したパラレル−シリアル変換回路１０のパラレル−シリアル変換のタイミングを説明するためのタイミングチャートである。図３の縦軸は、シリアルデータＳＤＰ、ＳＤＮ、パルス信号ＳＤＳ、ＳＤＲ、出力信号ＳＤＡＴＡＰ、ＳＤＡＴＡＮの立ち上がり、立下りを示し、横軸は時間を示している。図示したＤｉｎｘ［６：０］（ｎ）、データＤｉｎｘ［６：０］（ｎ＋１）は、連続する位相を示している。

制御回路１０９から出力される制御信号ＳＥＬ［６：０］は、セレクタ回路１０３、１０４を交互に選択し、さらに、選択されたセレクタ回路から出力される７つの信号を順次選択する。選択された信号が、シリアルデータＳＤＰ、ＳＤＮとなってパラレル−シリアル変換が実施される。
つまり、セレクタ回路１０３からは、正極性のパラレルデータＤｉｎ[６：０]をシリアル変換したシリアルデータＳＤＰが出力され、セレクタ回路４からは、負極性のパラレルデータＤｉｎ＿ｎ[６：０]をシリアル変換したシリアルデータＳＤＮが出力される。セレクタ回路１０３、１０４内のバッファ１０５は、この際のシリアルデータＳＤＰ、ＳＤＮの立ち上がりが急峻となるようにバッファのタイミングが最適化されている。

なお、本実施形態では、シリアルデータＳＤＰ、ＳＤＮの立ち上がりを検出しているため、シリアルデータＳＤＰ、ＳＤＮの立ち下がりは、バッファの選択期間内に遷移が終了するように決定すればよい。ただし、本実施形態は、シリアルデータＳＤＰ、ＳＤＮの立ち上がりを検出する構成に限定されるものでなく、立下りを検出するようにしてもよい。
セレクタ回路１０３、１０４から出力されたシリアルデータＳＤＰ、ＳＤＮは、それぞれエッジ検出回路１０６、１０７に入力される。エッジ検出回路１０６、１０７は、シリアルデータＳＤＰ、ＳＤＮの立ち上がりのエッジを検出し、エッジが検出されたタイミングで立ち上がるパルス信号ＳＤＳ、ＳＤＲを出力する。

図４は、エッジ検出回路１０６、１０７の構成を説明するための図である。エッジ検出回路１０６、１０７は、入力されたシリアルデータＳＤＰ、ＳＤＮを反転させるインバータ回路４０２と、反転されて出力された出力信号を遅延させる複数の遅延用バッファ回路４０１と、入力信号と反転、遅延された信号を入力し、パルス信号ＳＤＳ、ＳＤＲを出力する２入力論理積回路４０３とから構成されている。なお、２入力論理積回路４０３は、Ａ、Ｂの２つの入力端子を有していて、以降、入力端子Ａから入力されるシリアルデータＳＤＰ、ＳＤＮをＡ入力、入力端子Ｂから入力されるシリアルデータＳＤＰ、ＳＤＮをＢ入力と記す。

２入力論理積回路４０３は、図３に示したシリアルデータＳＤＰ、ＳＤＮがＬｏｗレベルの信号である場合は、Ｌｏｗレベルの信号ＳＤＳ、ＳＤＲを出力する。また、シリアルデータＳＤＰ、ＳＤＮがＬｏｗレベルからＨｉｇｈレベルに遷移すると、Ａ入力もＬｏｗレベルからＨｉｇｈレベルに遷移する。このとき、Ｂ入力はそれから一定時間の遅延をもってＨｉｇｈレベルからＬｏｗレベルに遷移するため、一定期間Ａ入力、Ｂ入力が共にＨｉｇｈレベルの信号として２入力論理積回路４０３入力される期間が存在する。２入力論理積回路４０３は、その期間だけＨｉｇｈレベルのＳＤＳ、ＳＤＲを出力する。

また、２入力論理積回路４０３へのＡ入力がＨｉｇｈレベルである場合、Ｂ入力にはＬｏｗレベルの信号が入力される。このとき、２入力論理積回路４０３は、常にＬｏｗレベルの信号を出力する。Ａ入力がＨｉｇｈレベルからＬｏｗレベルに遷移すると、Ｂ入力は一定時間の遅延をもってＬｏｗレベルからＨｉｇｈレベルに遷移する。このため、Ａ入力、Ｂ入力のどちらかが必ずＬｏｗレベルとなるため、２入力論理積回路４０３はＬｏｗレベルの信号を出力する。

以上のようにして、エッジ検出回路１０６、１０７は、入力されたシリアルデータＳＤＰ、ＳＤＮの立ち上がりエッジを検出し、複数の遅延用バッファ回路４０１の遅延に応じたパルス幅をもつパルス信号ＳＤＳ、ＳＤＲを出力する。
エッジ検出回路１０６、１０７から出力されたパルス信号ＳＤＳ、ＳＤＲは、それぞれＳＲラッチ回路１１０のセット入力端子Ｓ、リセット入力端子Ｒに入力される。ＳＲラッチ回路１１０は、セット入力端子ＳにＨｉｇｈレベルの信号が入力されるとＨｉｇｈレベルの信号を出力し、リセット入力端子ＲにＨｉｇｈレベルの信号が入力されるとＬｏｗレベルの信号を出力し、セット入力端子Ｓ、リセット入力端子Ｒに入力された信号が共にＬｏｗレベルのときは、出力されているパルス信号のＨｉｇｈ、Ｌｏｗの状態が保持される。

図５は、ＳＲラッチ回路１１０を説明するための図である。ＳＲラッチ回路１１０は、２つの論理和回路５０１、５０２と、２段のインバータ素子５０３、５０４で構成されるバッファ回路５０７、２段のインバータ素子５０５、５０６で構成されるバッファ回路５０８を含んでいる。論理和回路５０１、５０２は、いずれも２つの入力端子Ａ、入力端子Ｂを有していて、論理和回路５０１の入力端子Ａにはセット信号が入力される。また、論理和回路５０２の入力端子Ａにはリセット信号が入力される。また、論理和回路５０１、５０２の入力端子Ｂには、他方が出力した信号が入力されている。

論理和回路５０１、５０２によって出力された信号は、バッファ回路５０７、５０８によってバッファリングされる。なお、ＳＲラッチ回路１１０の出力がシングルで良い場合、バッファ回路５０８から出力される出力信号ＶＯ＋のみを出力するようにすればよい。ただし、一般的に、ＬＶＤＳ（Low voltage differential signaling）等の用途に使用されるパラレル−シリアル変換回路では、差動出力信号を出力することが望まれる場合が多い。このようなパラレル−シリアル変換回路では、ＳＲラッチ回路１１０の出力信号ＶＯ＋、出力信号ＶＯ−を用いるようにすればよい。

また、図５に示したＳＲラッチ回路１１０では、セット信号がＬｏｗレベルからＨｉｇｈレベルに遷移したとき、出力信号ＶＯ＋のＬｏｗレベルからＨｉｇｈレベルへの遷移が、出力信号ＶＯ−のＨｉｇｈレベルからＬｏｗレベルへの遷移に比較して、論理和１つ分の遅延を生じる。また、リセット信号ＬｏｗレベルからがＨｉｇｈレベルに遷移したとき、出力信号ＶＯ−のＬｏｗレベルからＨｉｇｈレベルへの遷移が、ＶＯ＋端子のＨｉｇｈレベルからＬｏｗレベルへの遷移に比較して、論理和１つ分の遅延を生じる。

図６は、上記した遅延を解消することができるＳＲラッチ回路を説明するための図である。図６中に示した構成のうち、図５に示した構成と同様の構成には同じ符号を付し、その説明を一部略すものとする。図６に示したＳＲラッチ回路では、一段目のインバータ素子５０３の出力ノードとインバータ素子５０５の出力ノードとの間にインバータ素子６０１が挿入され、二段目のインバータ素子５０４の入力ノードとインバータ素子５０６の入力ノードとの間にインバータ素子６０２が挿入されている。

なお、図示したように、インバータ素子６０１の入力端子６０１ａはインバータ素子５０３とインバータ素子５０４との間のノードに接続されていて、インバータ素子６０１の出力端子６０１ｂはインバータ素子５０５とインバータ素子５０６との間のノードに接続されている。また、インバータ素子６０２の入力端子６０２ａはインバータ素子５０５とインバータ素子５０６との間のノードに接続されていて、インバータ素子６０２の出力端子６０２ｂはインバータ素子５０３とインバータ素子５０４との間のノードに接続されている。

このような構成により、インバータ素子６０１、６０２は、お互いの入力と出力とをクロスさせ、他方の出力信号をラッチすることができる。このため、図６に示したＳＲラッチ回路によれば、差動出力される出力信号ＶＯ＋、ＶＯ−の０クロスポイント（振幅が０になるタイミング）を揃えることができる。
以上説明したように、本実施形態によれば、入力されたパラレル信号を０クロスポイントの揃った差動シリアル信号に変換することができる。さらに、セレクタ回路１０３、１０４では、出力信号の片側エッジのみ急峻にすればよいため、従来技術に比べ、電源ノイズなどの外的ノイズに強く、また製造ばらつきへの耐性を高め、さらにＥＹＥ幅を広く取ることが可能である。

本発明のパラレル−シリアル変換回路は、電源ノイズに強く、低周波数で高速な特性が要求される一般的なパラレル−シリアル変換に適用することができる。

１０ パラレル−シリアル変換回路
１０１、１０２ フリップフロップ回路
１０３、１０４ セレクタ回路
１０５ バッファ
１０６、１０７ エッジ検出回路
１０８ ＰＬＬ回路
１０９ 制御回路
１１０ ＳＲラッチ回路
１１１、５０３、５０４、５０５、５０６、６０１、６０２ インバータ素子
４０１ 遅延用バッファ回路
４０２ インバータ回路
４０３ 入力論理積回路
５０１、５０２ 論理和回路
５０７、５０８ バッファ回路

Claims (7)

1. クロック信号と、当該クロック信号と同じ周波数を有する多位相のパルス信号とを用いて、パラレルデータをシリアルデータに変換するパラレル−シリアル変換回路であって、
   互いに並列に接続され、前記パラレルデータをそれぞれ入力する前記パラレルデータのビット数に応じた数の第１バッファ回路を含み、前記パルス信号に基づいて前記バッファ回路を順次選択して第１の内部シリアルデータを出力する第１セレクタ回路と、
   互いに並列に接続され、前記パラレルデータを反転した反転パラレルデータをそれぞれ入力する前記反転パラレルデータのビット数に応じた数の第２バッファ回路を含み、前記パルス信号に基づいて前記第２バッファ回路を順次選択して第２の内部シリアルデータを出力する第２セレクタ回路と、
   前記第１の内部シリアルデータの立ち上がりエッジ及び立下りエッジの一方を検出し、検出された前記立ち上がりエッジ及び前記立下りエッジの一方に同期して出力のレベルが切り替わる第１パルス信号を出力する第１エッジ検出回路と、
   前記第１エッジ検出回路によって前記第１の内部シリアルデータの立ち上がりエッジが検出された場合には前記第２の内部シリアルデータの立ち上がりエッジを検出し、前記第１エッジ検出回路によって前記第１の内部シリアルデータの立ち下がりエッジが検出された場合には前記第２の内部シリアルデータの立ち下がりエッジを検出し、検出された前記立ち上がりエッジ及び前記立下りエッジの一方に同期して出力のレベルが切り替わる第２パルス信号を出力する第２エッジ検出回路と、
   前記第１パルス信号の立ち上がり及び立下りの一方と、前記第２パルス信号の立ち上がり及び立下りの一方とに同期して出力レベルが切り替わる前記シリアルデータを出力するラッチ回路と、
   を含むことを特徴とするパラレル−シリアル変換回路。
2. 前記クロック信号に基づいて、前記パラレルデータの同期をとって前記第１セレクタ回路に出力する第１同期化回路と、
   前記クロック信号に基づいて、前記パラレルデータの同期をとって前記第２セレクタ回路に出力する第２同期化回路と、
   をさらに含むことを特徴とするパラレル−シリアル変換回路。
3. 前記クロック信号と同じ周波数を有し、前記第１セレクタ回路、前記第２セレクタ回路の各々に対応する複数の多位相パルス信号を生成するＰＬＬ回路をさらに含み、
   前記第１セレクタ回路は、対応する前記多位相パルス信号に基づいて前記第１の内部シリアルデータを順次選択し、前記第２セレクタ回路は、対応する前記多位相パルス信号に基づいて前記第２の内部シリアルデータを順次選択することを特徴とする請求項１または２に記載のパラレル−シリアル変換回路。
4. 前記ラッチ回路は、
   前記第１パルス信号が入力される第１論理和回路と、
   前記第１論理和回路によって出力された信号が入力され、前記第１論理和回路に信号を出力する第２論理和回路と、
   前記第１論理和回路の出力ノードに接続され、前記第１論理和回路が出力した信号をバッファリングする第１バッファ回路と、
   前記第２論理和回路の出力ノードに接続され、前記第２論理和回路が出力した信号をバッファリングする第２バッファ回路と、
   を含むことを特徴とする請求項１から３のいずれか１項に記載のパラレル−シリアル変換回路。
5. 前記ラッチ回路は、
   前記第１バッファ回路が複数の第１インバータ素子を直列に接続して構成され、前記第２バッファ回路が複数の第２インバータ素子を直列に接続して構成され、
   複数の前記第１インバータ素子間の第１ノードに接続される入力端子と、複数の前記第２インバータ素子間の第２ノードに接続される出力端子とを有する第３インバータ素子と、前記第１ノードに接続される出力端子と、前記第２ノードに接続される入力端子とを有する第４インバータ素子と、
   をさらに含むことを特徴とする請求項４に記載のパラレル−シリアル変換回路。
6. 前記ラッチ回路は、
   前記シリアルデータと、該シリアルデータを反転した反転シリアルデータを差動出力することを特徴とする請求項１から５のいずれか１項に記載のパラレル−シリアル変換回路。
7. 前記第１の内部シリアルデータの立ち上がりエッジが、前記第１の内部シリアルデータの立下りエッジよりも急峻または緩やかであり、前記第１エッジ検出回路は、前記第１の内部シリアルデータの立ち上がりエッジと立下りエッジのうち、より急峻な側を検出し、前記第２の内部シリアルデータの立ち上がりエッジが、前記第２の内部シリアルデータの立下りエッジよりも急峻または緩やかであり、前記第２エッジ検出回路は、前記第２の内部シリアルデータの立ち上がりエッジと立下りエッジのうち、より急峻な側を検出することを特徴とする請求項１から６のいずれか１項に記載のパラレル−シリアル変換回路。

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