JP2009005029A - 電子回路装置 - Google Patents

Abstract

【課題】パルス幅を意図的に変化させるＮＲＺ等の信号の伝送において、パルス幅のバラツキの低減を図り、さらにジッタの低減も図る。
【解決手段】２個のエッジ検出回路１１，１２と、２個の可変遅延回路１３，１４と、ＳＲラッチ回路１５とを備え、可変遅延回路１３，１４のそれぞれの入力にエッジ検出回路１１，１２の出力を接続し、ＳＲラッチ回路のＳ入力およびＲ入力それぞれに可変遅延回路１３，１４の出力を接続する。前記ＳＲラッチ回路１５が、可変遅延回路１３，１４の出力のパルス終端側エッジを検出してセット／リセット動作を行う。
【選択図】図１

Description

本発明は、高速信号の生成もしくは信号波形整形等を行う電子回路装置に関するものである。

パルス信号を用いた電子回路において、異なる複数の伝送系において同一のパルス信号を伝送するとき、その信号間に発生する位相または時間の期待値からのずれであるスキューを合せるために、可変遅延回路を介して伝送する必要が発生する場合がある。この可変遅延回路は、多段のインバータやゲート素子により構成することができるが、そのような構成の場合、その多段回路を通過した信号のパルス幅が各素子のバラツキにより広がったり狭まったりして一定しない場合が有る。

この問題を解決する方法として、入力信号のパルス幅に依存しない任意のパルス幅の生成を行うパルス整形回路が提案されている（例えば、特許文献１参照）。図２０は、そのパルス整形回路の一例の構成を簡略化して示したものである。このパルス整形回路５０は、立下りエッジを検出するエッジ検出回路５１、可変遅延回路５２、ＯＲ回路５３、およびＳＲ（セット・リセット型、以下同じ）ラッチ回路５４から構成される。

このパルス整形回路５０では、入力信号の立下りに対応してエッジ検出回路５１の出力がＨレベルに立ち上がるときにＳＲラッチ回路５４がセットされ、そのエッジ検出回路５１の出力を可変遅延回路５２で遅延した信号がＨレベルに立ち上がるときにＳＲラッチ回路５４がリセットされることにより、入力信号が所定のパルス幅の信号に整形されて、ＳＲラッチ回路５４から出力される。
特許第３６５３１１５号公報

しかし、図２０に示したパルス整形回路５０は、固定のパルス幅を有する信号（例えば、クロック信号と呼ばれる繰り返し型の単純な信号やＲＺ信号等）を出力する場合には使用できるが、パルス幅を意図的に変化させる信号（例えばＮＲＺ信号）をこのパルス整形回路５０に入力すると、意図している信号と異なる出力となってしまうという問題があった。

本発明の目的は、パルス幅を意図的に変化させる信号（例えばＮＲＺ信号）の伝送においてもパルス幅のバラツキの低減を図り、さらにこれによりジッタ（位相ノイズ）の低減も図り、さらに高速信号の出力タイミング調整や出力パルス幅の調整を可能にした電子回路装置を提供することである。

請求項１にかかる発明の電子回路装置は、ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１および第２のエッジ検出回路を備え、前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＳ入力に前記第１の可変遅延回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第２の可変遅延回路の出力を接続し、前記ＳＲラッチ回路が、前記第１および第２の可変遅延回路の出力のパルス終端側エッジを検出してセット／リセット動作を行うようにしたことを特徴とする。
請求項２にかかる発明の電子回路装置は、ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１、第２、第３および第４のエッジ検出回路を備え、前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の可変遅延回路の出力に前記第３のエッジ検出回路の入力を接続し、前記第２の可変遅延回路の出力に前記第４のエッジ検出回路の入力を接続し、前記ＳＲラッチ回路のＳ入力に前記第３のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第４のエッジ検出回路の出力を接続し、前記第３エッジ検出回路が前記第１の可変遅延回路の出力のパルス終端側エッジを検出してパルスを出力し、前記第４エッジ検出回路が前記第２の可変遅延回路の出力のパルス終端側エッジを検出してパルスを出力するようにしたことを特徴とする。
請求項３にかかる発明の電子回路装置は、ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１および第２のエッジ検出回路と、第１および第２の極性切替回路とを備え、前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の可変遅延回路の出力に前記第１の極性切替回路を接続し、前記第２の可変遅延回路の出力に前記第２の極性切替回路を接続し、前記ＳＲラッチ回路のＳ入力に前記第１の極性切替回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第２の極性切替回路の出力を接続したことを特徴とする。
請求項４にかかる発明の電子回路装置は、ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１および第２のエッジ検出回路と、第１および第２の極性切替回路とを備え、前記第１の極性切替回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の極性切替回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の極性切替回路の出力に前記第１の可変遅延回路の入力を接続し、前記第２の極性切替回路の出力に前記第２の可変遅延回路の入力を接続し、前記第１の可変遅延回路の出力に前記ＳＲラッチ回路のＳ入力を接続し、前記第２の可変遅延回路の出力に前記ＳＲラッチ回路のＲ入力を接続したことを特徴とする。
請求項５にかかる発明の電子回路装置は、ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１、第２、第３および第４のエッジ検出回路と、第１および第２の極性切替回路を備え、前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の可変遅延回路の出力に前記第１の極性切替回路の入力を接続し、前記第２の可変遅延回路の出力に前記第２の極性切替回路の入力を接続し、前記第１の極性切替回路の出力に前記第３のエッジ検出回路の入力を接続し、前記第２の極性切替回路の出力を前記第４のエッジ検出回路の入力を接続し、前記ＳＲラッチ回路のＳ入力に前記第３のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第４のエッジ検出回路の出力を接続したことを特徴とする。
請求項６にかかる発明の電子回路装置は、ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１、第２、第３および第４のエッジ検出回路を備え、前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の可変遅延回路の出力に前記第３のエッジ検出回路の入力を接続し、前記第２の可変遅延回路の出力に前記第４のエッジ検出回路の入力を接続し、前記ＳＲラッチ回路のＳ入力に前記第３のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第４のエッジ検出回路の出力を接続し、前記第３エッジ検出回路が前記第１の可変遅延回路の出力のパルス終端側エッジ又はパルス始端側側エッジを検出してパルスを出力するよう切替可能であり、前記第４エッジ検出回路が前記第２の可変遅延回路の出力のパルス終端側エッジ又はパルス始端側側エッジを検出してパルスを出力するよう切替可能であることを特徴とする。
請求項７にかかる発明の電子回路装置は、ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１、第２、第３および第４のエッジ検出回路と、第１および第２の極性切替回路を備え、前記第１の極性切替回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の極性切替回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の極性切替回路の出力に前記第１の可変遅延回路の入力を接続し、前記第２の極性切替回路の出力に前記第２の可変遅延回路の入力を接続し、前記第１の可変遅延回路の出力に前記第３のエッジ検出回路の入力を接続し、前記第２の可変遅延回路の出力に前記第４のエッジ検出回路の入力を接続し、前記ＳＲラッチ回路のＳ入力に前記第３のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第４のエッジ検出回路の出力を接続したことを特徴とする。
請求項８にかかる発明は、請求項１乃至７のいずれか１つに記載の電子回路装置において、前記第１および第２の可変遅延回路の一方を削除し、該削除部分を短絡したことを特徴とする。
請求項９にかかる発明は、請求項１乃至８のいずれか１つに記載の電子回路装置において、前記第１のエッジ検出回路に入力する信号を論理反転した信号を前記第２のエッジ検出回路の入力に入力することを特徴とする。
請求項１０にかかる発明は、請求項２、３、５又は６に記載の電子回路装置において、前記第１のエッジ検出回路と前記第１の可変遅延回路または前記第２のエッジ検出回路と前記第２の可変遅延回路を削除し、該削除部分を短絡したことを特徴とする。
請求項１１にかかる発明は、請求項１、３又は４に記載の電子回路装置において、前記第１および第２のエッジ検出回路が、前記第１および第２のエッジ検出回路に入力される信号の最小パルス幅よりも小さなパルス幅の信号を出力することを特徴とする。
請求項１２にかかる発明は、請求項２、５、６又は７に記載の電子回路装置において、前記第３および第４のエッジ検出回路が、前記第３および第４のエッジ検出回路に入力される信号の最小パルス幅よりも小さなパルス幅の信号を出力することを特徴とする。

本発明によれば、パルス幅を意図的に変化させる信号（例えばＮＲＺ信号）の伝送においても、パルス幅のバラツキを低減でき、また、ジッタ（位相ノイズ）も低減でき、さらに、高速信号の出力タイミング調整や出力パルス幅の調整も可能になる。

以下、図面をもとに本発明の実施形態を説明する。なお、すべての図面において共通する部分には同一の番号を割り当て、重複説明を避ける。

＜実施例１＞
図１は本発明による実施例１の電子回路装置１０Ａの構成を示す図である。この電子回路装置１０Ａは、第１のエッジ検出回路１１と、第２のエッジ検出回路１２と、第１の可変遅延回路１３と、第２の可変遅延回路１４と、ＳＲラッチ回路１５を備える。そして、第１の可変遅延回路１３の入力に第１のエッジ検出回路１１の出力１１ａを接続し、第２の可変遅延回路１４の入力に第２のエッジ検出回路１２の出力１２ａを接続し、ＳＲラッチ回路１５のＳ（セット、以下同じ）入力に第１の可変遅延回路１３の出力１３ａを接続し、ＳＲラッチ回路１５のＲ（リセット、以下同じ）入力に第２の可変入力回路１４の出力１４ａを接続している。

第１のエッジ検出回路１１は、信号入力Ａ１のエッジ（立ち上がりもしくは立下り）を検出し、そのエッジのタイミングの情報を予め定められたパルス幅のパルス信号の出力タイミングとして、出力１１ａから出力する。第２のエッジ検出回路１２は、信号入力Ａ２のエッジ（立ち上がりもしくは立下り）を検出し、そのエッジのタイミングの情報を予め定められたパルス幅のパルス信号の出力タイミングとして、出力１２ａから出力する。

第１の可変遅延回路１３は、第１のエッジ検出回路１１から入力された信号を、遅延量設定入力Ｂ１により設定される遅延量だけ遅延させて、出力１３ａからする。第２の可変遅延回路１４は、第２のエッジ検出回路１２から入力された信号を、遅延量設定入力Ｂ２により設定される遅延量だけ遅延させて、出力１４ａから出力する。

ＳＲラッチ回路１５は、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａのパルス終端側エッジを検出してセット／リセット動作を行う。ここで、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの終端側エッジとは、各出力１３ａ，１４ａがＨレベルからＬレベルに変化するエッジ（立下りエッジ）のことである。ＳＲラッチ回路１５はＳ入力がＨレベルからＬレベルに変化した時にＨレベルを、Ｒ入力がＨレベルからＬレベルに変化した時にＬレベルを、それぞれ出力Ｑから出力する。

図２に、この電子回路装置１０ＡをＮＲＺ信号用のパルス整形回路として使用する場合のタイミングチャートを示す。ただし、第１および第２のエッジ検出回路１１，１２は、ここでは入力Ａ１，Ａ２の立上りエッジを検出するものとする。また、ＮＲＺ信号用のパルス整形回路として使用する場合、信号入力Ａ２には信号入力Ａ１の信号を論理反転した信号を入力する。

図２に示すように、第１および第２の可変遅延回路１３，１４の遅延量の設定により、ＳＲラッチ回路１５の出力Ｑの立ち上がりタイミングと立下りタイミングを自由に設定することができる。ここでは、第１の可変遅延回路１３で遅延時間ｔ２を、第２の可変遅延回路１４で遅延時間ｔ３を、それぞれ設定している。ｔ１は入力Ａ１，Ａ２の信号の時間差である。

なお、以上の機能は、第１のエッジ検出回路１１と第１の可変遅延回路１３の配置を入れ替え、さらに、第２のエッジ検出回路１２と第２の可変遅延回路１４の配置を入れ替えた構成でも実現可能であるが、そのような構成では以下のような問題が有る。

図３に、第１および第２のエッジ検出回路１１，１２を第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａに接続し、第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａをＳＲラッチ回路１５のＳ入力、Ｒ入力に接続した電子回路装置１０Ｂを示す。また、図４Ａおよび図４Ｂに、これをＮＲＺ信号用のパルス整形回路として使用する場合のタイミングチャートを示す。

信号入力Ａ１およびその論理反転信号である信号入力Ａ２の最小パルス幅が十分に大きい時には、図４Ａに示すように、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの信号の論理振幅（通常の電子回路装置では、電圧振幅）の部分的な減少等の信号劣化がほとんど発生しないため、ＳＲラッチ回路１５へ入力される信号は、図２の場合と同様な信号となる。

しかし、信号入力Ａ１およびその論理反転信号である信号入力Ａ２の最小パルス幅がある程度まで小さくなると、図４Ｂ（図４Ａとは時間軸のスケールを拡大させている。）に示すように、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの信号の論理振幅の部分的な減少が発生し、その結果、ＳＲラッチ回路１５へ入力される第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａの信号の立下りのタイミングが、図２の場合と異なってくる。なお、図４Ｂの破線は正規な場合の波形を示す。

その結果、ＳＲラッチ回路１５の出力Ｑの立ち上がりタイミングと立下りタイミングも図２の場合と異なるものとなる。このタイミングのずれの大きさは、図４Ｂに示しているように、一定の大きさにはならない。従って、ＳＲラッチ回路１５の出力Ｑのパルス幅が設定通りにならない。なお、このＳＲラッチ回路１５の出力Ｑのようなタイミングずれを一般的にジッタ（位相ノイズ）と呼んでいる。

一方、図１の電子回路装置１０ＡをＮＲＺ信号用のパルス整形回路として使用し、図４Ｂと同様な信号入力を入力した場合のタイミングチャートを図５（図２とは時間軸のスケールを拡大している。）に示す。第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａのパルス幅は入力信号（Ａ１およびＡ２）のパルス幅に依存しない。

図５に示すように、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの信号の論理振幅が減少する場合はあるが、すべてのパルスで同様に論理振幅が減少し、その結果、ＳＲラッチ回路１５の出力Ｑのパルス幅は設定した値とほぼ同じ値となる。つまりＳＲラッチ回路１５の出力Ｑのジッタは図４Ｂの場合より小さくなる。

以上から、実施例１の電子回路装置１０ＡによればＮＲＺ信号用のパルス整形回路を実現することが可能であり、パルス整形回路の出力ジッタを低減することも可能である。また、図２および図５のタイミングチャートに示すように、第１の可変遅延回路１３の遅延量の設定値ｔ２と第２の可変遅延回路１４の遅延量の設定値ｔ３の差を保ったまま、両方の設定値ｔ２，ｔ３を変化させることにより、図１の電子回路装置１０Ａを可変遅延回路として使用することが可能である。

＜実施例２＞
図６は、本発明による実施例２の電子回路装置１０Ｃの構成を示す図である。この電子回路装置１０Ｃは、第１のエッジ検出回路１１と、第２のエッジ検出回路１２と、第１の可変遅延回路１３と、第２の可変遅延回路１４と、第３のエッジ検出回路１６と、第２のエッジ検出回路１７と、ＳＲラッチ回路１５’を備える。そして、第１の可変遅延回路１３の入力に記第１のエッジ検出回路１１の出力１１ａを接続し、第２の可変遅延回路１４の入力に第２のエッジ検出回路１２の出力１２ａを接続し、第１の可変遅延回路１３の出力１３ａに第３のエッジ検出回路１６の入力を接続し、第２の可変遅延回路１４の出力１４ａに第４のエッジ検出回路１７の入力を接続し、ＳＲラッチ回路１５’のＳ入力に第３のエッジ検出回路１６の出力１６ａを接続し、ＳＲラッチ回路１５’のＲ入力に第４のエッジ検出回路１７の出力１７ａを接続している。

ＳＲラッチ回路１５’は実施例１の電子回路装置１０Ａにおけるものと異なり、第１および第２のエッジ検出回路１６，１７の出力１６ａ，１７ａのパルス始端側側エッジを検出してセット／リセット動作を行う。ここで、出力１６ａ，１７ａの始端側側エッジとは、各出力１６ａ，１７ａがＬレベルからＨレベルに変化するエッジ（立上りエッジ）のことである。ＳＲラッチ回路１５’はＳ入力がＬレベルからＨレベルに変化した時にＨレベルを、Ｒ入力がＬレベルからＨレベルに変化した時にＬレベルを、それぞれ出力Ｑから出力する。

第３のエッジ検出回路１６は、第１の可変遅延回路１３の出力１３ａの終端側エッジを検出し、そのエッジのタイミングの情報を予め定められたパルス幅のパルス信号の出力タイミングとして、出力１６ａから出力する。第４のエッジ検出回路１７は、第２の可変遅延回路１４の出力１４ａの終端側エッジを検出し、そのエッジのタイミングの情報を予め定められたパルス幅のパルス信号の出力タイミングとして、出力１７ａから出力する。

図７に、この電子回路装置１０ＣをＮＲＺ信号用のパルス整形回路として使用する場合のタイミングチャートを示す。ＮＲＺ信号用のパルス整形回路として使用する場合、信号入力Ａ２には信号入力Ａ１の信号を論理反転した信号を入力する。

図７に示すように、第１および第２の可変遅延回路１３，１４の遅延量の設定により、ＳＲラッチ回路１５’の出力Ｑの立ち上がりタイミングと立下りタイミングを自由に設定することができる。また、第１および第２の可変遅延回路１３，１４の入力に第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａを接続する構成としていることにより、図１の電子回路装置１０Ａと同様に、ＳＲラッチ回路１５’の出力Ｑのジッタを低減することが可能である。

なお、この図６の電子回路装置１０Ｃを図１の電子回路装置１０Ａと比較した場合、図６の電子回路装置１０Ｃは、第３および第４のエッジ検出回路１６，１７が搭載されていることにより、以下の利点がある。通常、ＳＲラッチ回路は、Ｓ入力とＲ入力に同時にＨレベルの信号が入力されると正常な動作ができないという問題が有る。従って、ＳＲラッチ回路に入力されるパルスの幅はできるだけ小さい方が良い。このため、図１の電子回路装置１０Ａにおいては、第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａのパルス幅を入力パルスの最小パルス幅よりも小さくすることが好ましい。

しかし、図１の電子回路装置１０Ａにおいては、第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａのパルス幅を極端に小さくすると、第１および第２の可変遅延回路１３，１４を介することにより、ＳＲラッチ回路１５に入力されるパルスの論理振幅が極端に小さくなり、そのために、ＳＲラッチ回路１５が正常動作できなくなる場合が有る。

一方、図６の電子回路装置１０Ｃにおいては、第３および第４のエッジ検出回路１６，１７とＳＲラッチ回路１５’の間には可変遅延回路が挿入されていないため、第３のおよび第４のエッジ検出回路１６，１７の出力１６ａ，１７ａのパルス幅を図１の電子回路装置１０Ａにおける第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａのパルス幅より小さくすることができる。つまり、ＳＲラッチ回路１５’に入力されるパルスの幅をより小さく（入力最小パルス幅より小さく）することが可能である。なお、ＳＲラッチ回路１５’に入力されるパルスの幅をより小さくできるということは、ＳＲラッチ回路１５’に入力されるＳ入力とＲ入力のタイミングの差の最小値、すなわち、ＳＲラッチ回路１５’の出力Ｑの出力パルスのパルス幅の最小値をより小さくできるということである。

以上から、実施例２の電子回路装置１０Ｃによれば、ＮＲＺ信号用のパルス整形回路を実現することが可能であり、パルス整形回路の出力ジッタを低減することも可能である。また、パルス整形回路の出力パルスのパルス幅の最小値の制限を緩和することが可能である。さらに、図７のタイミングチャートに示すように、第１の可変遅延回路１３の遅延量の設定値ｔ２と第２の可変遅延回路１４の遅延量の設定値ｔ３の差を保ったまま、両方の設定値を変化させることにより、この電子回路装置１０Ｃを可変遅延回路として使用することが可能である。

図８は、本発明の実施例１，２の電子回路装置１０Ａ，１０Ｃに適用可能なエッジ検出回路１１，１２，１６，１７の構成例を示すブロック図である。図８(a)は立上りエッジ検出用のエッジ検出回路３０Ａであり、インバータ３１、遅延回路３２およびＡＮＤ回路３３で構成されている。また、図８(b)は立下りエッジ検出用のエッジ検出回路３０Ｂであり、インバータ３４、遅延回路３５およびＡＮＤ回路３６で構成されている。これらのエッジ検出回路３０Ａ，３０Ｂの出力パルスのパルス幅は、遅延回路３２，３５の遅延量により決定される。これらのエッジ検出回路３０Ａ，３０Ｂを使用する場合、入力される信号の最小パルス幅をＴ秒とすると、遅延回路３２，３５の遅延量をＴ秒より小さくする必要がある。なお、高速信号の場合、入力される信号の最小パルス幅は１００ｐｓ以下となる場合がある。

図９は、本発明の実施例１，２の電子回路装置１０Ａ，１０Ｃに適用可能な可変遅延回路１３，１４の構成例を示す図である。図９(a)は異なった遅延時間が設定できるようにした可変遅延回路４０Ａであり、異なる遅延時間が設定された遅延回路４１，４２および信号選択回路３３で構成されている。また、図９(b)は所定量遅延させるか遅延させないかを選択できるようにした可変遅延回路４０Ｂであり、遅延回路４４および信号選択回路４５で構成されている。なお、これらの遅延回路を複数個縦列接続して、任意の遅延回路出力を選択可能にしたものを可変遅延回路として使用することも可能である。

＜実施例３＞
ところで、ここまでの説明では、第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａのジッタが考慮されていない。すなわち、第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａの終端側エッジのジッタが無視できるくらい小さい場合は、以上に説明したような効果が得られる。

しかし、第１および第２のエッジ検出回路１１，１２を、例えば図８のようなエッジ検出回路３０Ａで構成した場合、エッジ検出回路３０Ａの出力の終端側エッジのジッタは始端側エッジのジッタよりも大きくなる。その理由は、遅延回路３２を通ってＡＮＤ回路３３に入力される信号のジッタが、遅延回路３２を通らずにＡＮＤ回路３３に入力される信号のジッタより大きくなるためである。

従って、第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａのジッタ特性によっては、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの終端側エッジでＳＲラッチ回路１５（もしくは第３および第４のエッジ検出回路１６，１７）を動作させずに、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの始端側エッジでＳＲラッチ回路１５（もしくは第３および第４のエッジ検出回路１６，１７）を動作させた方が、ＳＲラッチ回路１５の出力Ｑのジッタが小さくなる場合もある。

この点を考慮すると、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの終端側エッジか始端側エッジかどちらかを選択して、ＳＲラッチ回路１５（もしくは第３および第４のエッジ検出回路１６，１７）を動作させる回路を追加することにより、電子回路装置の製造後に、よりジッタの小さい条件を選択して使用することが可能となる。

この選択を行う回路を追加した電子回路装置１０Ｄの構成は、例えば、図１０のような構成となる。図１０において、１８，１９はインバータ、２０，２１は信号選択回路である。インバータ１８と信号選択回路２０は第１の極性切替回路を構成し、インバータ１９と信号選択回路２１は第２の極性切替回路を構成する。

図１１に、インバータ１８，１９の出力をＳＲラッチ回路１５に入力するように選択設定入力Ｃ１およびＣ２を入力した場合の具体的な動作例を示す（電子回路装置１０Ｄが実施例１の電子回路装置１０Ａと同様に動作する場合の例である）。第１の可変遅延回路１３の出力１３ａがＬレベルからＨレベルに変化した時に、ＳＲラッチ回路１５のＳ入力がＨレベルからＬレベルに変化するので、その時点でＳＲラッチ回路１５の出力ＱはＨレベルを出力する。一方、第２の可変遅延回路１４の出力１４ａがＬレベルからＨレベルに変化した時に、ＳＲラッチ回路１５のＲ入力がＨレベルからＬレベルに変化するので、その時点でＳＲラッチ回路１５の出力ＱはＬレベルを出力する。

＜実施例４＞
図１２は図１０の電子回路装置１０Ｄと同等な電子回路装置１０Ｅを異なる構成で構成したもうひとつの例である。ここでは、第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａと、第１および第２の可変遅延回路１３，１４の入力との間に、インバータ１８，１９、信号選択回路２０，２１からなる回路を挿入している。インバータ１８と信号選択回路２０は第１の極性切替回路を構成し、インバータ１９と信号選択回路２１は第２の極性切替回路を構成する。

図１３に、インバータ１８，１９の出力を可変遅延回路１３，１４に入力するように選択設定入力Ｃ１およびＣ２を入力した場合の具体的な動作例を示す。エッジ検出回路１１の出力１１ａがＬレベルからＨレベルに変化した時に、信号選択回路２０の出力２０ａがＨレベルからＬレベルに変化し、遅延時間の経過後に可変遅延回路１３の出力１３ａがＨレベルからＬレベルに変化すると、その時点でＳＲラッチ回路１５の出力ＱはＨレベルを出力する。一方、エッジ検出回路１１の出力１２ａがＬレベルからＨレベルに変化した時に、信号選択回路２１の出力２１ａがＨレベルからＬレベルに変化し、遅延時間の経過後に可変遅延回路１４の出力１４ａがＨレベルからＬレベルに変化すると、その時点でＳＲラッチ回路１５の出力ＱはＬレベルを出力する。

＜実施例５＞
図１４は第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの終端側エッジか始端側エッジかどちらかを選択して、第３および第４のエッジ検出回路１６，１７を動作させる回路を追加した場合の電子回路装置１０Ｆの構成例である。ここでは、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａと、第３および第４のエッジ検出回路１６，１７の入力との間に、インバータ１８，１９、信号選択回路２０，２１からなる回路を挿入している。インバータ１８と信号選択回路２０は第１の極性切替回路を構成し、インバータ１９と信号選択回路２１は第２の極性切替回路を構成する。

図１５に、電子回路装置１０Ｆのインバータ１８，１９の出力を第３および第４のエッジ検出回路１６，１７に入力するように選択設定入力Ｃ１およびＣ２を入力した場合の具体的な動作例を示す（電子回路装置１０Ｅが実施例２の電子回路装置１０Ｃと同様に動作する場合の例である）。第１の可変遅延回路１３の出力１３ａがＬレベルからＨレベルの変化した時に、第３のエッジ検出回路１６の入力がＨレベルからＬレベルに変化するので、そのタイミングで第３のエッジ検出回路１６がパルスを出力する。同様に第２の可変遅延回路１４の出力１４ａがＬレベルからＨレベルの変化した時に、第４のエッジ検出回路１７の入力がＨレベルからＬレベルに変化するので、そのタイミングで第４のエッジ検出回路１７がパルスを出力する。

図１６はエッジ検出回路３０Ｃを示す図であり、図８に示した立上り用のエッジ検出回路３０Ａの出力と立下り用のエッジ検出回路３０Ｂの出力を信号選択回路３７で選択可能としたものである。このエッジ検出回路３０Ｃを、図６の電子回路装置１０Ｃ内の第３および第４のエッジ検出回路１６，１７とそれぞれ置き換えて構成すると、図１４の電子回路装置１０Ｆと同等な回路を構成され、同等に動作する。

＜実施例６＞
図１７は図１４の電子回路装置１０Ｅと同等な電子回路装置１０Ｇを異なる構成で構成したもうひとつの例である。ここでは、第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａと、第１および第２の可変遅延回路１３，１４の入力との間に、インバータ１８，１９、信号選択回路２０，２１からなる回路を挿入している。インバータ１８と信号選択回路２０は第１の極性切替回路を構成し、インバータ１９と信号選択回路２１は第２の極性切替回路を構成する。

図１８に、図１７の電子回路装置１０Ｇにおいて、インバータ１７，１８の出力を第１および第２の可変遅延回路１３，１４に入力するように選択設定入力Ｃ１およびＣ２を入力した場合の具体的な動作例を示す（電子回路装置１０Ｆが実施例２の電子回路装置１０Ｃと同様に動作する場合の例である）。第１のエッジ検出回路１１の出力１１ａがＬレベルからＨレベルの変化した時に、第１の可変遅延回路１３の出力１３ａがＨレベルからＬレベルに変化する。同様に第２のエッジ検出回路１２の出力１４ａがＬレベルからＨレベルの変化した時に、第２の可変遅延回路１４の出力１４ａがＨレベルからＬレベルに変化する。

以上に説明したように、実施例５，６の電子回路装置１０Ｆ，１０Ｇでは、第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａのジッタを考慮すると、パルスの終端側エッジか始端側エッジかどちらかを選択してＳＲラッチ回路１５（もしくは第３および第４のエッジ検出回路１６，１７）を動作させる回路を追加することにより、電子回路装置の製造後に、よりジッタの小さい条件を選択して使用することが可能となる。

ただし、パルスの終端側エッジのジッタが始端側エッジより小さくなるようなことが起こらないのであれば、このような選択を行うための回路は不要となるので、パルスの終端側エッジのジッタが始端側エッジより小さくなる例の説明を追加する。

実施例１の電子回路装置１０Ａが、図５のタイミシグチャートのような動作となる場合の第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａにおけるジッタを検討する。図５のタイミングチャートでは、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの波形を直線で近似しているが、実際の波形は図１９のような波形となる。すなわち、立ち上がり／立下りともに、先頭部の傾き（の絶対値）が最も大きく、後方にゆくに従って徐々に傾き（の絶対値）が小さくなる。また、可変遅延回路１３，１４の特性によっては、理想的なＬレベルまで戻るためにはかなり長い時間を要する場合がある。この理想的なＬレベルまで戻るまでの時間をＴｆとする（図１９(a)）と、パルスの間隔がＴｆより小さい場合、理想的なＬレベルまで戻る前に次のパルスが立ち上がることになる。

このように、パルス間隔が短い場合の波形と間隔が長い場合の波形を比較すると、パルスが立ち上がり始める時点での出力電圧（電位）が異なり、その電位差の分だけ波形がずれることになる。この波形のずれによるジッタは論理判定閾値における波形の傾き（の絶対値）にほぼ反比例する。

また、論理判定閾値における波形の傾きを、パルスの立ち上がりと立下りで比較した場合、立ち上がり先頭部の傾きと立下り先頭部の傾きの絶対値が同じだとすると、立下りの方が短時間で論理判定閾値に達するので、論理判定閾値における立下りの傾き（の絶対値）は立ちあがりの傾き（の絶対値）より大きくなる（図１９(b)参照）。

従って、電子回路装置の特性が、以上の説明の前提条件をほぼ満たしている場合、論理判定閾値におけるパルスの立下りの傾き（の絶対値）が、立ち上がりの傾き（の絶対値）より大きくなり、その傾き（の絶対値）にほぼ反比例するジッタは、パルスの立下りの方が立ち上がりより小さくなるのである。

＜他の実施例＞
なお、以上に説明した電子回路装置１０Ａ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇにおいて、第１の可変遅延回路１３もしくは第２の可変遅延回路１４を削除して、該削除部分を短絡した構成でも同様な効果が得られる。また、電子回路装置１０Ｃ，１０Ｄ，１０Ｆにおいて、第１のエッジ検出回路１１と第１の可変遅延回路１３もしくは第２のエッジ検出回路１２と第２の可変遅延回路１４を削除して、該削除部分を短絡した構成でも同様な効果が得られる。さらに、ＲＺ信号等を入力する場合には、信号入力Ａ２に信号入力Ａ１と同じ信号を入力して使用することが可能である。

本発明の実施例１の電子回路装置１０Ａの構成を示すブロック図である。 本発明の実施例１の電子回路装置１０Ａの動作を示すタイミングチャートである。 本発明の実施例１の電子回路装置１０Ａのエッジ検出回路と可変遅延回路を入れ替えた電子回路装置１０Ｂの構成を示すブロック図である。 図３の電子回路装置１０Ｂの動作を示すタイミングチャートである（入力信号の最小パルス幅が十分大きい場合）。 図３の電子回路装置１０Ｂの動作を示すタイミングチャートである（入力信号の最小パルス幅が小さい場合）。 本発明の実施例１の電子回路装置１０Ａの動作を示すタイミングチャートである（入力信号の最小パルス幅が小さい場合）。 本発明の実施例２の電子回路装置１０Ｃの構成を示すブロック図である。 本発明の実施例２の電子回路装置１０Ｃの動作を示すタイミングチャートである。 本発明の各実施例に適用可能なエッジ検出回路の構成例を示すブロック図である。 本発明の各実施例に適用可能な可変遅延回路の構成例を示すブロック図である。 本発明の実施例３の電子回路装置１０Ｄの構成を示すブロック図である。 本発明の実施例３の電子回路装置１０Ｄの動作を示すタイミングチャートである。 本発明の実施例４の電子回路装置１０Ｅの構成を示すブロック図である。 本発明の実施例４の電子回路装置１０Ｅの動作を示すタイミングチャートである。 本発明の実施例５の電子回路装置１０Ｆの構成を示すブロック図である。 本発明の実施例５の電子回路装置１０Ｆの動作を示すタイミングチャートである。 本発明の実施例５の電子回路装置１０Ｆに適用可能なエッジ検出回路の構成例を示すブロック図である。 本発明の実施例６の電子回路装置１０Ｇの構成を示すブロック図である。 本発明の実施例６の電子回路装置１０Ｇの動作を示すタイミングチャートである。 本発明の電子回路装置内の可変遅延回路の出力の波形図である。 従来のパルス整形回路の構成を示すブロック図である。

符号の説明

１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ、１０Ｇ：電子回路装置、１１，１２：エッジ検出回路、１３，１４：可変遅延回路、１５：ＳＲラッチ回路、１６，１７：エッジ検出回路、１８，１９：インバータ、２０，２１：信号選択回路
３０Ａ，３０Ｂ、３０Ｃ：エッジ検出回路、３１：インバータ、３２：遅延回路、３３：ＡＮＤ回路、３４：インバータ、３５：遅延回路、３６：ＡＮＤ回路、３７：信号選択回路
４０Ａ，４０Ｂ：可変遅延回路、４１，４２：遅延回路、４３：信号選択回路、４４：遅延回路、４５：信号選択回路
５０：電子回路装置、５１：エッジ検出回路、５２：可変遅延回路、５３：ＯＲ回路、５４：ＳＲラッチ回路

Claims (12)

1. ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１および第２のエッジ検出回路を備え、
   前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＳ入力に前記第１の可変遅延回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第２の可変遅延回路の出力を接続し、
   前記ＳＲラッチ回路が、前記第１および第２の可変遅延回路の出力のパルス終端側エッジを検出してセット／リセット動作を行うようにしたことを特徴とする電子回路装置。
2. ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１、第２、第３および第４のエッジ検出回路を備え、
   前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の可変遅延回路の出力に前記第３のエッジ検出回路の入力を接続し、前記第２の可変遅延回路の出力に前記第４のエッジ検出回路の入力を接続し、前記ＳＲラッチ回路のＳ入力に前記第３のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第４のエッジ検出回路の出力を接続し、
   前記第３エッジ検出回路が前記第１の可変遅延回路の出力のパルス終端側エッジを検出してパルスを出力し、前記第４エッジ検出回路が前記第２の可変遅延回路の出力のパルス終端側エッジを検出してパルスを出力するようにしたことを特徴とする電子回路装置。
3. ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１および第２のエッジ検出回路と、第１および第２の極性切替回路とを備え、
   前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の可変遅延回路の出力に前記第１の極性切替回路を接続し、前記第２の可変遅延回路の出力に前記第２の極性切替回路を接続し、前記ＳＲラッチ回路のＳ入力に前記第１の極性切替回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第２の極性切替回路の出力を接続したことを特徴とする電子回路装置。
4. ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１および第２のエッジ検出回路と、第１および第２の極性切替回路とを備え、
   前記第１の極性切替回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の極性切替回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の極性切替回路の出力に前記第１の可変遅延回路の入力を接続し、前記第２の極性切替回路の出力に前記第２の可変遅延回路の入力を接続し、前記第１の可変遅延回路の出力に前記ＳＲラッチ回路のＳ入力を接続し、前記第２の可変遅延回路の出力に前記ＳＲラッチ回路のＲ入力を接続したことを特徴とする電子回路装置。
5. ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１、第２、第３および第４のエッジ検出回路と、第１および第２の極性切替回路を備え、
   前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の可変遅延回路の出力に前記第１の極性切替回路の入力を接続し、前記第２の可変遅延回路の出力に前記第２の極性切替回路の入力を接続し、前記第１の極性切替回路の出力に前記第３のエッジ検出回路の入力を接続し、前記第２の極性切替回路の出力を前記第４のエッジ検出回路の入力を接続し、前記ＳＲラッチ回路のＳ入力に前記第３のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第４のエッジ検出回路の出力を接続したことを特徴とする電子回路装置。
6. ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１、第２、第３および第４のエッジ検出回路を備え、
   前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の可変遅延回路の出力に前記第３のエッジ検出回路の入力を接続し、前記第２の可変遅延回路の出力に前記第４のエッジ検出回路の入力を接続し、前記ＳＲラッチ回路のＳ入力に前記第３のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第４のエッジ検出回路の出力を接続し、
   前記第３エッジ検出回路が前記第１の可変遅延回路の出力のパルス終端側エッジ又はパルス始端側側エッジを検出してパルスを出力するよう切替可能であり、前記第４エッジ検出回路が前記第２の可変遅延回路の出力のパルス終端側エッジ又はパルス始端側側エッジを検出してパルスを出力するよう切替可能であることを特徴とする電子回路装置。
7. ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１、第２、第３および第４のエッジ検出回路と、第１および第２の極性切替回路を備え、
   前記第１の極性切替回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の極性切替回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の極性切替回路の出力に前記第１の可変遅延回路の入力を接続し、前記第２の極性切替回路の出力に前記第２の可変遅延回路の入力を接続し、前記第１の可変遅延回路の出力に前記第３のエッジ検出回路の入力を接続し、前記第２の可変遅延回路の出力に前記第４のエッジ検出回路の入力を接続し、前記ＳＲラッチ回路のＳ入力に前記第３のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第４のエッジ検出回路の出力を接続したことを特徴とする電子回路装置。
8. 請求項１乃至７のいずれか１つに記載の電子回路装置において、
   前記第１および第２の可変遅延回路の一方を削除し、該削除部分を短絡したことを特徴とする電子回路装置。
9. 請求項１乃至８のいずれか１つに記載の電子回路装置において、
   前記第１のエッジ検出回路に入力する信号を論理反転した信号を前記第２のエッジ検出回路の入力に入力することを特徴とする電子回路装置。
10. 請求項２、３、５又は６に記載の電子回路装置において、
    前記第１のエッジ検出回路と前記第１の可変遅延回路または前記第２のエッジ検出回路と前記第２の可変遅延回路を削除し、該削除部分を短絡したことを特徴とする電子回路装置。
11. 請求項１、３又は４に記載の電子回路装置において、
    前記第１および第２のエッジ検出回路が、前記第１および第２のエッジ検出回路に入力される信号の最小パルス幅よりも小さなパルス幅の信号を出力することを特徴とする電子回路装置。
12. 請求項２、５、６又は７に記載の電子回路装置において、
    前記第３および第４のエッジ検出回路が、前記第３および第４のエッジ検出回路に入力される信号の最小パルス幅よりも小さなパルス幅の信号を出力することを特徴とする電子回路装置。

Images