JP5609287B2

JP5609287B2 - 遅延回路

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Description

本発明は、遅延回路に関する。

図１は、遅延回路の構成例を示す図である。遅延回路は、粗調整遅延回路１０１及び微調整遅延回路１０２を有する。粗調整遅延回路１０１は、入力端子ＩＮの信号の遅延時間を粗調整して微調整遅延回路１０２に出力する。微調整遅延回路１０２は、粗調整遅延回路１０１から入力した信号の遅延時間を微調整して出力端子ＯＵＴに出力する。

粗調整遅延回路１０１は、遅延素子１１１〜１１８及びスイッチ１２１〜１２８を有する。遅延素子１１１〜１１８は、例えばバッファである。粗調整遅延回路１０１は、スイッチ１２１〜１２８を制御することにより、入力端子ＩＮの信号の遅延時間を変えることができる。例えば、スイッチ１２１及び１２５をオンし、他のスイッチ１２２〜１２４，１２６〜１２８をオフすると、入力端子ＩＮの信号は２個の遅延素子１１１及び１１２を通過して微調整遅延回路１０２に出力される。この時の遅延時間は、２個の遅延素子１１１及び１１２分の遅延時間である。また、スイッチ１２１，１２２及び１２６をオンし、他のスイッチ１２３〜１２５，１２７及び１２８をオフすると、入力端子ＩＮの信号は４個の遅延素子１１１〜１１４を通過して微調整遅延回路１０２に出力される。この時の遅延時間は、４個の遅延素子１１１〜１１４分の遅延時間である。また、スイッチ１２１，１２２，１２３及び１２７をオンし、他のスイッチ１２４〜１２６及び１２８をオフすると、入力端子ＩＮの信号は６個の遅延素子１１１〜１１６を通過して微調整遅延回路１０２に出力される。この時の遅延時間は、６個の遅延素子１１１〜１１６分の遅延時間である。また、スイッチ１２１〜１２４及び１２８をオンし、他のスイッチ１２５〜１２７をオフすると、入力端子ＩＮの信号は８個の遅延素子１１１〜１１８を通過して微調整遅延回路１０２に出力される。この時の遅延時間は、８個の遅延素子１１１〜１１８分の遅延時間である。

微調整遅延回路１０２は、遅延素子１３１，１３２及び位相補間回路１５１を有する。遅延素子１３１及び１３２は、例えばバッファである。ノードＩＮａは、粗調整遅延回路１０１の出力信号を入力する。遅延素子１３１及び１３２は、ノードＩＮａ及びＩＮｂ間に接続され、ノードＩＮａの信号を遅延してノードＩＮｂに出力する。位相補間回路１５１は、ノードＩＮａ及びＩＮｂの信号をそれぞれ重み付けして加算することにより、ノードＩＮａの信号の位相とノードＩＮｂの信号の位相の間の位相の信号を出力端子ＯＵＴに出力する。

図２は、図１の位相補間回路１５１の構成例を示す回路図である。位相補間回路１５１は、第１の重み付け回路２０１、第２の重み付け回路２０２及び容量２２１を有する。容量２２１は、出力端子ＯＵＴ及びグランド電位ノード間に接続される。

第１の重み付け回路２０１は、ｎ＋１個のスリーステートインバータ２１１を有する。ｎ＋１個のスリーステートインバータ２１１は、相互に並列接続され、入力端子がノードＩＮａに接続され、出力端子が出力端子ＯＵＴに接続される。ｎ＋１個のスリーステートインバータ２１１は、それぞれｎ＋１個の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］がハイレベルの時には、ノードＩＮａの信号の論理反転信号を出力端子ＯＵＴに出力し、それぞれｎ＋１個の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］がローレベルの時には、出力端子をハイインピーダンス状態にする。

第２の重み付け回路２０２は、ｎ＋１個のスリーステートインバータ２１２を有する。ｎ＋１個のスリーステートインバータ２１２は、相互に並列接続され、入力端子がノードＩＮｂに接続され、出力端子が出力端子ＯＵＴに接続される。ｎ＋１個のスリーステートインバータ２１２は、それぞれｎ＋１個の制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］がハイレベルの時には、ノードＩＮｂの信号の論理反転信号を出力端子ＯＵＴに出力し、それぞれｎ＋１個の制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］がローレベルの時には、出力端子をハイインピーダンス状態にする。

ノードＩＮａの信号は位相が早い信号であり、ノードＩＮｂの信号は位相が遅い信号である。ｎ＋１個の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］をハイレベルにし、ｎ＋１個の制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］をローレベルにすると、ノードＩＮａ及びＩＮｂの信号は重み付け回路２０１及び２０２により１：０で重み付けされ、容量２２１で加算される。その結果、出力端子ＯＵＴは最も早い位相の信号を出力する。逆に、ｎ＋１個の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］をローレベルにし、ｎ＋１個の制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］をハイレベルにすると、ノードＩＮａ及びＩＮｂの信号は重み付け回路２０１及び２０２により０：１で重み付けされ、容量２２１で加算される。その結果、出力端子ＯＵＴは最も遅い位相の信号を出力する。また、ｎ＋１個の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］のうちの半分の信号をハイレベルにし、ｎ＋１個の制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］のうちの半分の信号をハイレベルにすると、ノードＩＮａ及びＩＮｂの信号は重み付け回路２０１及び２０２により１：１で重み付けされ、容量２２１で加算される。その結果、出力端子ＯＵＴは、ノードＩＮａ及びＩＮｂの信号の位相の中間の位相の信号を出力する。制御信号ＥＮａ［０］〜ＥＮａ［ｎ］のハイレベルの数と制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］のハイレベルの数の比率を制御することにより、出力端子ＯＵＴの信号の位相を制御することができる。

以上のように、位相補間回路１５１は、ノードＩＮａ及びＩＮｂの信号をそれぞれ重み付けして加算することにより、ノードＩＮａの信号の位相とノードＩＮｂの信号の位相の間の位相の信号を出力端子ＯＵＴに出力することができる。

また、第１の遅延時間を有する少なくとも１つの第１のゲートと、第１の遅延時間より長い第２の遅延時間を有する少なくとも１つの第２のゲートを直列接続した構成を有し、第２の遅延時間と第１の遅延時間の差が、第１の遅延時間より短い可変遅延回路が知られている（例えば、特許文献１参照）。

また、直列に接続した複数の論理ゲートを用いて情報信号の伝搬遅延時間を変更する伝搬遅延方法において、論理ゲートの出力端子を１又は複数の論理ゲートの情報入力端子に順次接続することで、情報信号を伝送する信号線の分岐を持ったゲート組合せ回路を構成しておき、複数の論理ゲートの制御入力端子に供給する制御信号のパターンを変更することにより、開放した論理ゲートに沿って情報信号の伝送経路を設定し、伝搬遅延時間を変更する伝搬遅延方法が知られている。

特開平１０−２７６０７４号公報特開２０００−１５１３７２号公報

図３は、図１の粗調整遅延回路１０１のジッタ及び微調整遅延回路１０２のジッタを示す図である。ジッタ３０１は、粗調整遅延回路１０１の遅延時間を１段切り替えることにより生じるジッタである。ジッタ３０２は、微調整遅延回路１０２の遅延時間を１段切り替えることにより生じるジッタである。粗調整遅延回路１０１の遅延時間の制御ステップは微調整遅延回路１０２の遅延時間の制御ステップより大きいため、粗調整遅延回路１０１のジッタ３０１は微調整遅延回路１０２のジッタ３０２より大きい。粗調整遅延回路１０１は、遅延時間の粗調整が可能であり、ジッタ３０１が大きい。微調整遅延回路１０２は、遅延時間の微調整が可能であり、ジッタ３０２が小さい。

微調整遅延回路１０２は、遅延時間を微調整することができ、ジッタ３０２を小さくすることができる。しかし、微調整遅延回路１０２の遅延時間が最大になり、さらに遅延時間を大きくしたいときには、粗調整遅延回路１０１により遅延時間を１段大きくする必要がある。この際に、粗調整遅延回路１０１の大きなジッタ３０１が生じる。理論的には、粗調整遅延回路１０１の遅延調整と微調整遅延回路１０２の遅延調整を同時に行えば、ジッタを小さくすることができる。しかし、現実には、粗調整遅延回路１０１の遅延調整と微調整遅延回路１０２の遅延調整とを完全に同タイミングで行うことは困難であるため、ジッタが発生してしまう。

本発明の目的は、遅延時間を変える際のジッタを低減することができる遅延回路を提供することである。

遅延回路は、信号を入力する第１のノードと、第２のノードと、第３のノードと、第４のノードと、第５のノードと、第６のノードと、前記第１のノード及び前記第２のノード間に接続され、前記第１のノードの信号を遅延して前記第２のノードに出力する第１の遅延素子と、前記第２のノード及び前記第３のノード間に接続され、前記第２のノードの信号を遅延して前記第３のノードに出力する第２の遅延素子と、前記第３のノード及び前記第４のノード間に接続され、前記第３のノードの信号を遅延して前記第４のノードに出力する第３の遅延素子と、前記第４のノード及び前記第５のノード間に接続され、前記第４のノードの信号を遅延して前記第５のノードに出力する第４の遅延素子と、前記第５のノード及び前記第６のノード間に接続され、前記第５のノードの信号を遅延して前記第６のノードに出力する第５の遅延素子と、少なくとも前記第１のノードの信号及び前記第４のノードの信号のうちのいずれかの信号を選択する第１のセレクタと、少なくとも前記第２のノードの信号及び前記第５のノードの信号のうちのいずれかの信号を選択する第２のセレクタと、少なくとも前記第３のノードの信号及び前記第６のノードの信号のうちのいずれかの信号を選択する第３のセレクタと、制御信号に応じて、前記第１のセレクタにより選択された信号及び前記第２のセレクタにより選択された信号をそれぞれ重み付けして加算することにより前記第１のセレクタにより選択された信号の位相と前記第２のセレクタにより選択された信号の位相の間の位相の信号を出力し、又は前記第２のセレクタにより選択された信号及び前記第３のセレクタにより選択された信号をそれぞれ重み付けして加算することにより前記第２のセレクタにより選択された信号の位相と前記第３のセレクタにより選択された信号の位相の間の位相の信号を出力する位相補間回路とを有する。

遅延時間を微調整することができる範囲を広くすることができるので、ジッタを低減することができる。

遅延回路の構成例を示す図である。図１の位相補間回路の構成例を示す回路図である。図１の粗調整遅延回路のジッタ及び微調整遅延回路のジッタを示す図である。実施形態による半導体回路の構成例を示すブロック図である。図４の遅延ロックループ回路の構成例を示す図である。図５の遅延ユニットの構成例を示す回路図である。図４の遅延回路の構成例を示す図である。図８（Ａ）及び（Ｂ）は３個の重み付け回路を用いた遅延回路を説明するための図である。３個の重み付け回路を用いた遅延回路の構成例を示す図である。図１０（Ａ）〜（Ｃ）は図９の位相補間回路を説明するための図である。図１１（Ａ）及び（Ｂ）は図９の第１のセレクタの構成例を示す回路図である。他の実施形態による遅延回路の構成例を示す図である。

図４は、実施形態による半導体回路の構成例を示すブロック図である。半導体回路は、処理装置４０１、記憶装置４０２、遅延ロックループ（ＤＬＬ）回路４２１、遅延回路４２２，４２３及びスキュー要素４１１〜４１３を有する。処理回路４０１は、例えば中央処理装置（ＣＰＵ）である。記憶装置４０２は、例えばＲＡＭである。スキュー要素４１１〜４１３は、例えば配線であり、それぞれ配線長によって遅延時間が異なる。処理装置４０１は、クロック信号ＣＬＫ、データＤＡＴＡ０及びデータＤＡＴＡ１を出力する。記憶装置４０２は、クロック信号ＣＬＫ、データＤＡＴＡ０及びデータＤＡＴＡ１を入力し、例えばクロック信号ＣＬＫに同期してデータＤＡＴＡ０及びＤＡＴＡ１等を記憶する。スキュー要素４１１は、処理装置４０１のクロック信号ＣＬＫの端子及び記憶装置４０２のクロック信号ＣＬＫの端子間に接続される。スキュー要素４１２は、処理装置４０１のデータＤＡＴＡ０の端子及び記憶装置４０２のデータＤＡＴＡ０の端子間に接続される。スキュー要素４１３は、処理装置４０１のデータＤＡＴＡ１の端子及び記憶装置４０２のデータＤＡＴＡ１の端子間に接続される。

遅延回路４２２は、処理装置４０１が出力するデータＤＡＴＡ０を遅延し、スキュー要素４１２を介して記憶装置４０２のデータＤＡＴＡ０の端子に出力する。遅延回路４２３は、処理装置４０１が出力するデータＤＡＴＡ１を遅延し、スキュー要素４１３を介して記憶装置４０２のデータＤＡＴＡ１の端子に出力する。

処理装置４０１は、例えばクロック信号ＣＬＫ及びデータＤＡＴＡ０，ＤＡＴＡ１を同タイミングで出力する。具体的には、クロック信号ＣＬＫの立ち上がりタイミングとデータＤＡＴＡ０，ＤＡＴＡ１の変化タイミングが同じである。これに対し、記憶装置４０２は、例えばクロック信号ＣＬＫの立ち上がりエッジに同期してデータＤＡＴＡ０，ＤＡＴＡ１をサンプリングする。そのため、記憶装置４０２では、クロック信号ＣＬＫの立ち上がりタイミングとデータＤＡＴＡ０，ＤＡＴＡ１の変化タイミングが同じであると、データＤＡＴＡ０，ＤＡＴＡ１は不確定の値がサンプリングされてしまう問題が生じる。そこで、遅延回路４２２及び４２３は、データＤＡＴＡ０及びＤＡＴＡ１をクロック信号ＣＬＫに対して９０度遅延する。これにより、クロック信号ＣＬＫの立ち上がりタイミングは、データＤＡＴＡ０，ＤＡＴＡ１の変化タイミングの中間位置に一致するため、記憶装置４０２は、クロック信号ＣＬＫの立ち上がりエッジに同期して安定したデータＤＡＴＡ０，ＤＡＴＡ１をサンプリングすることができる。

遅延ロックループ回路４２１は、処理装置４０１が出力するクロック信号ＣＬＫの１周期の時間を検出し、クロック信号ＣＬＫの周期に応じて、制御信号ＣＴＬにより遅延回路４２２及び４２３の遅延時間を制御する。具体的には、上記のように、遅延回路４２２及び４２３は、データＤＡＴＡ０及びＤＡＴＡ１を、クロック信号ＣＬＫの３６０度の周期に対して９０度遅延する。

上記のように、スキュー要素４１１〜４１３は、例えば配線であり、それぞれ配線長によって遅延時間が異なる。遅延回路４２２は、スキュー要素４１１及び４１２の遅延時間の差分に応じて、処理装置４０１が出力したデータＤＡＴＡ０の遅延時間を調整する。同様に、遅延回路４２３は、スキュー要素４１１及び４１３の遅延時間の差分に応じて、処理装置４０１が出力したデータＤＡＴＡ１の遅延時間を調整する。これにより、スキュー要素４１１〜４１３の遅延時間のずれに起因する、データＤＡＴＡ０及びＤＡＴＡ１の遅延時間のずれを補正することができる。

以上のように、遅延回路４２２及び４２３は、データＤＡＴＡ０及びＤＡＴＡ１を９０度遅延する目的と、スキュー要素４１１〜４１３に起因する遅延時間のずれを補正する目的とを有する。

図５は、図４の遅延ロックループ回路４２１の構成例を示す図である。遅延ロックループ回路４２１は、Ｎ＋１個の遅延ユニット５０１、位相比較器５０２及び制御回路５０３を有する。１個の遅延ユニット５０１は、端子Ａ、Ｂ、Ｃ、Ｄを有する。Ｎ＋１個の遅延ユニット５０１は、直列に接続される。制御回路５０３は、Ｎ＋１個の制御信号ＥＮ［０］〜ＥＮ［Ｎ］によりＮ＋１個の遅延ユニット５０１の遅延時間を制御することができる。遅延ユニット５０１は、制御信号ＥＮ［０］〜ＥＮ［Ｎ］に応じた遅延時間で、クロック信号ＣＬＫを遅延し、位相比較器５０２に出力する。遅延ユニット５０１は、高速に動作し、かつ動作周波数レンジを広くとることができる。位相比較器５０２は、クロック信号ＣＬＫと遅延ユニット５０１により遅延された信号を比較し、その比較結果信号を制御回路５０３に出力する。制御回路５０３は、上記の比較した２個の信号の位相が一致するように制御信号ＥＮ［０］〜ＥＮ［Ｎ］を出力する。このようなループ処理により、位相比較器５０２が比較する２個の信号の位相が一致する状態に収束する。この際、遅延ユニット５０１による遅延時間は、クロック信号ＣＬＫの１周期の時間と同じなる。制御回路５０３は、このようにしてクロック信号ＣＬＫの１周期の時間を検出することができる。制御回路５０３は、図４の遅延回路４２２及び４２３に対して９０度の位相の遅延を行わせるように、制御信号ＣＴＬを遅延回路４２２及び４２３に出力する。クロック信号ＣＬＫの１周期は３６０度の位相であるので、制御回路５０３は、遅延ユニット５０１の遅延時間の１／４（＝９０度／３６０度）の遅延時間の遅延を遅延回路４２２及び４２３に指示する。これにより、遅延回路４２２及び４２３は、データＤＡＴＡ０及びＤＡＴＡ１を９０度遅延させることができる。

クロック信号ＣＬＫの１周期は、温度及び電源電圧の動的なばらつきによって変動する。位相ロックループ回路４２１は、クロック信号ＣＬＫの周期を逐次検出するので、クロック信号ＣＬＫの周期が変動しても、遅延回路４２２及び４２３の遅延時間を動的に制御することができる。

図６は、図５の遅延ユニット５０１の構成例を示す回路図である。この遅延ユニット５０１は、制御信号ＥＮ［０］の遅延ユニット５０１を示すが、他の制御信号ＥＮ［１］〜ＥＮ［Ｎ］の遅延ユニット５０１も同様の構成を有する。遅延ユニット５０１は、端子Ａ〜Ｄ、インバータ６０１及び否定論理積（ＮＡＮＤ）回路６０２〜６０４を有する。否定論理積回路６０２〜６０４は、遅延素子である。インバータ６０１は、制御信号ＥＮ［０］の論理反転信号を出力する。否定論理積回路６０２は、インバータ６０１の出力信号及び端子Ａの信号の否定論理積信号を端子Ｃに出力する。否定論理積回路６０３は、制御信号ＥＮ［０］及び端子Ａの信号の否定論理積信号を出力する。否定論理積回路６０４は、否定論理積回路６０３の出力信号及び端子Ｄの信号の否定論理積信号を端子Ｂに出力する。

制御信号ＥＮ［０］がハイレベルであるときには、端子Ｃがハイレベルになり、端子Ａの入力信号は２個の否定論理積回路６０３及び６０４を介して端子Ｂに出力される。これに対し、制御信号ＥＮ［０］がローレベルであるときには、否定論理積回路６０３はハイレベルを出力し、端子Ａの入力信号は否定論理積回路６０２、端子Ｃ、後段の遅延ユニット５０１、端子Ｄ及び否定論理積回路６０４を介して端子Ｂに出力される。

１個の遅延ユニット５０１において、制御信号ＥＮ［０］がハイレベルであるときには、端子Ａの入力信号は２個の否定論理積回路６０３及び６０４を介して端子Ｂに出力され、制御信号ＥＮ［０］がローレベルであるときには、端子Ａの入力信号は２個の否定論理積回路６０２及び６０４を介して端子Ｂに出力される。

図５において、制御信号ＥＮ［０］〜［Ｎ］がハイレベルであるときには、クロック信号ＣＬＫは第１段目の遅延ユニット５０１内の２個の否定論理積回路６０３及び６０４を介して位相比較器５０２に出力される。この時の遅延時間は、２個の否定論理積回路（遅延素子）分の遅延時間になる。

また、制御信号ＥＮ［０］がローレベル、制御信号ＥＮ［１］〜［Ｎ］がハイレベルであるときには、クロック信号ＣＬＫは第１段目の遅延ユニット５０１内の２個の否定論理積回路６０２，６０４及び第２段目の遅延ユニット５０１内の２個の否定論理積回路６０３，６０４を介して位相比較器５０２に出力される。この時の遅延時間は、４個の否定論理積回路（遅延素子）分の遅延時間になる。

また、制御信号ＥＮ［０］及びＥＮ［１］がローレベル、制御信号ＥＮ［２］〜［Ｎ］がハイレベルであるときには、クロック信号ＣＬＫは第１段目の遅延ユニット５０１内の２個の否定論理積回路６０２，６０４、第２段目の遅延ユニット５０１内の２個の否定論理積回路６０２，６０４及び第３段目の遅延ユニット５０１内の２個の否定論理積回路６０３，６０４を介して位相比較器５０２に出力される。この時の遅延時間は、６個の否定論理積回路（遅延素子）分の遅延時間になる。

以上のようにして、制御信号ＥＮ［０］〜［Ｎ］を制御することにより、クロック信号ＣＬＫの遅延時間を変えることができる。

図７は、図４の遅延回路４２２の構成例を示す図である。以下、遅延回路４２２の構成例を説明するが、遅延回路４２３も遅延回路４２２と同様の構成を有する。図７の遅延回路４２２は、図１の遅延回路に対して、粗調整遅延回路１０１が同じであり、微調整遅延回路１０２が異なる。入力信号ＩＮは、図４のデータＤＡＴＡ０に対応する。

遅延回路４２２は、粗調整遅延回路１０１及び微調整遅延回路１０２を有する。粗調整遅延回路１０１は、入力端子ＩＮの信号の遅延時間を粗調整して微調整遅延回路１０２に出力する。微調整遅延回路１０２は、粗調整遅延回路１０１から入力した信号の遅延時間を微調整して出力端子ＯＵＴに出力する。

粗調整遅延回路１０１は、遅延素子１１１〜１１８及びスイッチ１２１〜１２８を有する。遅延素子１１１〜１１８は、例えばバッファである。粗調整遅延回路１０１は、スイッチ１２１〜１２８を制御することにより、入力端子ＩＮの信号の遅延時間を変えることができる。例えば、スイッチ１２１及び１２５をオンし、他のスイッチ１２２〜１２４，１２６〜１２８をオフすると、入力端子ＩＮの信号は２個の遅延素子１１１及び１１２を通過して微調整遅延回路１０２に出力される。この時の遅延時間は、２個の遅延素子１１１及び１１２分の遅延時間である。また、スイッチ１２１，１２２及び１２６をオンし、他のスイッチ１２３〜１２５，１２７及び１２８をオフすると、入力端子ＩＮの信号は４個の遅延素子１１１〜１１４を通過して微調整遅延回路１０２に出力される。この時の遅延時間は、４個の遅延素子１１１〜１１４分の遅延時間である。また、スイッチ１２１，１２２，１２３及び１２７をオンし、他のスイッチ１２４〜１２６及び１２８をオフすると、入力端子ＩＮの信号は６個の遅延素子１１１〜１１６を通過して微調整遅延回路１０２に出力される。この時の遅延時間は、６個の遅延素子１１１〜１１６分の遅延時間である。また、スイッチ１２１〜１２４及び１２８をオンし、他のスイッチ１２５〜１２７をオフすると、入力端子ＩＮの信号は８個の遅延素子１１１〜１１８を通過して微調整遅延回路１０２に出力される。この時の遅延時間は、８個の遅延素子１１１〜１１８分の遅延時間である。粗調整遅延回路１０１は、スイッチ１２１〜１２８の制御信号に応じて入力信号ＩＮが通過する遅延素子の数を変えることにより入力信号ＩＮの遅延時間を制御し、入力信号ＩＮを遅延した信号を微調整遅延回路１０２の第１のノードＩＮａに出力する。

微調整遅延回路１０２は、遅延素子１３１〜１３８及び位相補間回路１５１を有する。遅延素子１３１〜１３８は、例えばバッファである。第１のノードＩＮａは、粗調整遅延回路１０１の出力信号を入力する。第１の遅延素子１３１，１３２は、第１のノードＩＮａ及び第２のノードＩＮｂ間に接続され、第１のノードＩＮａの信号を遅延して第２のノードＩＮｂに出力する。第２の遅延素子１３３，１３４は、第２のノードＩＮｂ及び第３のノードＩＮｃ間に接続され、第２のノードＩＮｂの信号を遅延して第３のノードＩＮｃに出力する。第３の遅延素子１３５，１３６は、第３のノードＩＮｃ及び第４のノードＩＮｄ間に接続され、第３のノードＩＮｃの信号を遅延して第４のノードＩＮｄに出力する。第４の遅延素子１３７，１３８は、第４のノードＩＮｄ及び第５のノードＩＮｅ間に接続され、第４のノードＩＮｄの信号を遅延して第５のノードＩＮｅに出力する。

位相補間回路１５１は、第１の重み付け回路２０１、第２の重み付け回路２０２、第３の重み付け回路２０３、第４の重み付け回路２０４、第５の重み付け回路２０５及び容量２２１を有する。容量２２１は、出力端子ＯＵＴ及び基準電位（グランド電位）ノード間に接続される。第１の重み付け回路２０１及び第２の重み付け回路２０２は、図２の第１の重み付け回路２０１及び第２の重み付け回路２０２と同じ構成を有する。第３〜第５の重み付け回路２０３〜２０５も、第１及び第２の重み付け回路２０１及び２０２と同様の構成を有する。

図２に示すように、第１の重み付け回路２０１は、ｎ＋１個のスリーステートインバータ２１１を有する。ｎ＋１個のスリーステートインバータ２１１は、相互に並列接続され、入力端子がノードＩＮａに接続され、出力端子が出力端子ＯＵＴに接続される。ｎ＋１個のスリーステートインバータ２１１は、それぞれｎ＋１個の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］がハイレベルの時には、ノードＩＮａの信号の論理反転信号を出力端子ＯＵＴに出力し、それぞれｎ＋１個の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］がローレベルの時には、出力端子をハイインピーダンス状態にする。

同様に、第３の重み付け回路２０３は、並列接続されたｎ＋１個のスリーステートインバータを有し、入力端子がノードＩＮｃに接続され、出力端子が出力端子ＯＵＴに接続される。各スリーステートインバータは、制御信号がハイレベルの時には、ノードＩＮｃの信号の論理反転信号を出力端子ＯＵＴに出力し、制御信号がローレベルの時には、出力端子をハイインピーダンス状態にする。

同様に、第４の重み付け回路２０４は、並列接続されたｎ＋１個のスリーステートインバータを有し、入力端子がノードＩＮｄに接続され、出力端子が出力端子ＯＵＴに接続される。各スリーステートインバータは、制御信号がハイレベルの時には、ノードＩＮｄの信号の論理反転信号を出力端子ＯＵＴに出力し、制御信号がローレベルの時には、出力端子をハイインピーダンス状態にする。

同様に、第５の重み付け回路２０５は、並列接続されたｎ＋１個のスリーステートインバータを有し、入力端子がノードＩＮｅに接続され、出力端子が出力端子ＯＵＴに接続される。各スリーステートインバータは、制御信号がハイレベルの時には、ノードＩＮｅの信号の論理反転信号を出力端子ＯＵＴに出力し、制御信号がローレベルの時には、出力端子をハイインピーダンス状態にする。

第１の重み付け回路２０１の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］をハイレベルにし、第２〜第５の重み付け回路２０２〜２０５の制御信号をローレベルにすると、ノードＩＮａ、ＩＮｂ、ＩＮｃ、ＩＮｄ、ＩＮｅの信号は重み付け回路２０１〜２０５により１：０：０：０：０で重み付けされ、容量２２１で加算される。その結果、出力端子ＯＵＴは最も早い第１のノードＩＮａの位相の信号を出力する。また、第２の重み付け回路２０２の制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］をハイレベルにし、第１、第３〜第５の重み付け回路２０１、２０３〜２０５の制御信号をローレベルにすると、ノードＩＮａ〜ＩＮｅの信号は重み付け回路２０１〜２０５により０：１：０：０：０で重み付けされ、容量２２１で加算される。その結果、出力端子ＯＵＴは第２のノードＩＮｂの位相の信号を出力する。また、第１の重み付け回路２０１の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］のうちの半分の信号をハイレベルにし、第２の重み付け回路２０２の制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］のうちの半分の信号をハイレベルにすると、ノードＩＮａ〜ＩＮｅの信号は重み付け回路２０１〜２０５により１：１：０：０：０で重み付けされ、容量２２１で加算される。その結果、出力端子ＯＵＴは、第１のノードＩＮａの信号の位相と第２のノードＩＮｂの信号の位相の中間の位相の信号を出力する。制御信号ＥＮａ［０］〜ＥＮａ［ｎ］のハイレベルの数と制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］のハイレベルの数の比率を制御することにより、第１のノードＩＮａの信号の位相と第２のノードＩＮｂの信号の位相の間の位相の信号を出力端子ＯＵＴから出力することができる。

さらに、遅延時間を大きくしたいときには、上記と同様に、第２の重み付け回路２０２の制御信号のハイレベルの数と第３の重み付け回路２０３の制御信号のハイレベルの数の比率を制御することにより、第２のノードＩＮｂの信号の位相と第３のノードＩＮｃの信号の位相の間の位相の信号を出力端子ＯＵＴから出力することができる。この際、第１、第４及び第５の重み付け回路２０１、２０４及び２０５の制御信号はすべてローレベルである。

また、さらに、遅延時間を大きくしたいときには、上記と同様に、第３の重み付け回路２０３の制御信号のハイレベルの数と第４の重み付け回路２０４の制御信号のハイレベルの数の比率を制御することにより、第３のノードＩＮｃの信号の位相と第４のノードＩＮｄの信号の位相の間の位相の信号を出力端子ＯＵＴから出力することができる。この際、第１、第２及び第５の重み付け回路２０１、２０２及び２０５の制御信号はすべてローレベルである。

また、さらに、遅延時間を大きくしたいときには、上記と同様に、第４の重み付け回路２０４の制御信号のハイレベルの数と第５の重み付け回路２０５の制御信号のハイレベルの数の比率を制御することにより、第４のノードＩＮｄの信号の位相と第５のノードＩＮｅの信号の位相の間の位相の信号を出力端子ＯＵＴから出力することができる。この際、第１〜第３の重み付け回路２０１〜２０３の制御信号はすべてローレベルである。

以上のように、位相補間回路１５１は、ノードＩＮａ〜ＩＮｅの信号をそれぞれ重み付けして加算することにより、第１のノードＩＮａの信号の位相と第５のノードＩＮｂの信号の位相の間の位相の信号を出力端子ＯＵＴに出力することができる。

図５の遅延ロックループ回路４２１において、クロック信号ＣＬＫの１周期に対応する遅延時間が９９個の遅延ユニット５０１の通過時間である場合を説明する。この場合、９９個の遅延ユニット５０１の遅延時間がクロック信号ＣＬＫの３６０度の位相になる。上記のように、遅延回路４２２は、９０度の位相の遅延を行う必要がある。図７の２個の遅延素子１１１及び１１２が図５の１個の遅延ユニット５０１と同じである場合を説明する。すなわち、図７の各遅延素子１１１〜１１８は、図６の各否定論理積回路６０２〜６０４に対応する。その場合、遅延回路４２２は、９９個の遅延ユニット５０１の遅延時間の１／４（＝９０度／３６０度）の遅延時間で遅延を行う。すなわち、遅延回路４２２で通過する遅延ユニットの数は、９９／４＝２４．７５になり、粗調整遅延回路１０１だけでは実現できない。そこで、粗調整遅延回路１０１の他に、微調整遅延回路１０２を設けることにより、２４．７５個の遅延ユニット分の遅延を可能にする。

また、図１の微調整遅延回路１０２は、第１のノードＩＮａの信号の位相と第２のノードＩＮｂの信号の位相の間の狭い範囲の位相の信号しか出力することができない。これに対し、図７の微調整遅延回路１０２は、第１のノードＩＮａの信号の位相と第５のノードＩＮｅの信号の位相の間の広い範囲の位相の信号を出力することができるので、ジッタを低減することができる。

ここで、図７の微調整遅延回路１０２は、図１の微調整遅延回路１０２に対して、重み付け回路２０１〜２０５の数が増えるので、面積が増大する課題がある。そこで、面積の増大を抑制することができる遅延回路を、以下、説明する。

図８（Ａ）及び（Ｂ）は、３個の重み付け回路２０１〜２０３を用いた遅延回路４２２を説明するための図である。図８（Ａ）の遅延回路４２２は、図７の遅延回路４２２に対して、３個の重み付け回路２０１〜２０３を用いている点が異なる。図８（Ａ）は小さな遅延時間で遅延を行う際の遅延回路４２２であり、図８（Ｂ）は大きな遅延時間で遅延を行う際の遅延回路４２２である。小さな遅延時間を指示する制御信号が入力されると、図８（Ａ）に示すように、位相補間回路１５１は、第１のノードＩＮａ、第２のノードＩＮｂ及び第３のノードＩＮｃに接続される。これに対し、大きな遅延時間を指示する制御信号が入力されると、図８（Ｂ）に示すように、位相補間回路１５１は、第２のノードＩＮｂ、第３のノードＩＮｃ及び第４のノードＩＮｄに接続される。遅延回路４２２は、制御信号に応じて、図８（Ａ）の遅延回路又は図８（Ｂ）の遅延回路のいずれかの接続に切り替えられる。

位相補間回路１５１は、第１の重み付け回路２０１、第２の重み付け回路２０２、第３の重み付け回路２０３及び容量２２１を有する。容量２２１は、出力端子ＯＵＴ及び基準電位ノード間に接続される。

図８（Ａ）では、第１の重み付け回路２０１は、入力端子が第１のノードＩＮａに接続され、出力端子が出力端子ＯＵＴに接続される。第２の重み付け回路２０２は、入力端子が第２のノードＩＮｂに接続され、出力端子が出力端子ＯＵＴに接続される。第３の重み付け回路２０３は、入力端子が第３のノードＩＮｃに接続され、出力端子が出力端子ＯＵＴに接続される。微調整遅延回路１０２は、制御信号に応じて、第１のノードＩＮａの信号の位相と第３のノードＩＮｃの信号の位相の間の位相の信号を出力することができる。

図８（Ｂ）では、第１の重み付け回路２０１は、入力端子が第２のノードＩＮｂに接続され、出力端子が出力端子ＯＵＴに接続される。第２の重み付け回路２０２は、入力端子が第３のノードＩＮｃに接続され、出力端子が出力端子ＯＵＴに接続される。第３の重み付け回路２０３は、入力端子が第４のノードＩＮｄに接続され、出力端子が出力端子ＯＵＴに接続される。微調整遅延回路１０２は、制御信号に応じて、第２のノードＩＮｂの信号の位相と第４のノードＩＮｄの信号の位相の間の位相の信号を出力することができる。

以上のように、図８（Ａ）の遅延回路と図８（Ｂ）の遅延回路との間で接続を切り替えることにより、微調整遅延回路１０２は、制御信号に応じて、第１のノードＩＮａの信号の位相と第４のノードＩＮｄの信号の位相の間の位相の信号を出力することができる。位相補間回路１５１は、３個の重み付け回路２０１〜２０３を有するので、図７の５個の重み付け回路２０１〜２０５を有する位相補間回路１５１より面積を小さくすることができる。以下、図８（Ａ）の遅延回路と図８（Ｂ）の遅延回路との間で接続を切り替える手段を説明する。

図９は、３個の重み付け回路２０１〜２０３を用いた遅延回路４２２の構成例を示す図である。遅延回路４２３も、遅延回路４２２と同様の構成を有する。図９の遅延回路は、図８（Ａ）及び（Ｂ）の遅延回路に対して、遅延素子１３７〜１４８及びセレクタ９０１〜９０３を追加したものである。粗調整遅延回路１０１は、図７、図８（Ａ）及び（Ｂ）の粗調整遅延回路１０１と同じである。

微調整遅延回路１０２は、遅延素子１３１〜１４８、セレクタ９０１〜９０３及び位相補間回路１５１を有する。遅延素子１３１〜１４８は、例えばバッファ又は否定論理積回路等である。遅延素子１３１〜１４８は、粗調整遅延回路１０１の出力端子の後段に直列に接続される。第１のノードＡ１は、粗調整遅延回路１０１の出力信号を入力する。第１の遅延素子１３１，１３２は、第１のノードＡ１及び第２のノードＡ２間に接続され、第１のノードＡ１の信号を遅延して第２のノードＡ２に出力する。第２の遅延素子１３３，１３４は、第２のノードＡ２及び第３のノードＡ３間に接続され、第２のノードＡ２の信号を遅延して第３のノードＡ３に出力する。第３の遅延素子１３５，１３６は、第３のノードＡ３及び第４のノードＡ４間に接続され、第３のノードＡ３の信号を遅延して第４のノードＡ４に出力する。第４の遅延素子１３７，１３８は、第４のノードＡ４及び第５のノードＡ５間に接続され、第４のノードＡ４の信号を遅延して第５のノードＡ５に出力する。第５の遅延素子１３９，１４０は、第５のノードＡ５及び第６のノードＡ６間に接続され、第５のノードＡ５の信号を遅延して第６のノードＡ６に出力する。第６の遅延素子１４１，１４２は、第６のノードＡ６及び第７のノードＡ７間に接続され、第６のノードＡ６の信号を遅延して第７のノードＡ７に出力する。第７の遅延素子１４３，１４４は、第７のノードＡ７及び第８のノードＡ８間に接続され、第７のノードＡ７の信号を遅延して第８のノードＡ８に出力する。第８の遅延素子１４５，１４６は、第８のノードＡ８及び第９のノードＡ９間に接続され、第８のノードＡ８の信号を遅延して第９のノードＡ９に出力する。

第１のセレクタ９０１は、第１のノードＡ１の信号、第４のノードＡ４の信号及び第７のノードＡ７の信号のうちのいずれかの信号を選択して出力する。第２のセレクタ９０２は、第２のノードＡ２の信号、第５のノードＡ５の信号及び第８のノードＡ８の信号のうちのいずれかの信号を選択して出力する。第３のセレクタ９０３は、第３のノードＡ３の信号、第６のノードＡ６及び第９のノードＡ９の信号のうちのいずれかの信号を選択して出力する。

位相補間回路１５１は、第１の重み付け回路２０１、第２の重み付け回路２０２、第３の重み付け回路２０３及び容量２２１を有する。第１の重み付け回路２０１は、第１の制御信号に応じて、第１のセレクタ９０１の出力ノードＩＮａの信号を重み付けして出力端子に出力又は出力端子をハイインピーダンス状態にする。第２の重み付け回路２０２は、第２の制御信号に応じて、第２のセレクタ９０２の出力ノードＩＮｂの信号を重み付けして出力端子に出力又は出力端子をハイインピーダンス状態にする。第３の重み付け回路２０３は、第３の制御信号に応じて、第３のセレクタ９０３の出力ノードＩＮｃの信号を重み付けして出力端子に出力又は出力端子をハイインピーダンス状態にする。出力端子ＯＵＴは、第１の重み付け回路２０１の出力端子、第２の重み付け回路２０２の出力端子及び第３の重み付け回路の出力端子に接続される。容量２２１は、出力端子ＯＵＴ及び基準電位ノード間に接続される。

遅延回路４２２が小さい遅延時間の制御信号ＣＴＬを入力すると、第１のセレクタ９０１は第１のノードＡ１の信号を選択し、第２のセレクタ９０２は第２のノードＡ２の信号を選択し、第３のセレクタ９０３は第３のノードＡ３の信号を選択する。位相補間回路１５１は、第１のノードＡ１の信号の位相と第３のノードＡ３の信号の位相の間の位相の信号を出力することができる。

次に、遅延回路４２２がより大きい遅延時間の制御信号ＣＴＬを入力すると、第１のセレクタ９０１は第４のノードＡ４の信号を選択し、第２のセレクタ９０２は第５のノードＡ５の信号を選択し、第３のセレクタ９０３は第６のノードＡ６の信号を選択する。位相補間回路１５１は、第４のノードＡ４の信号の位相と第６のノードＡ６の信号の位相の間の位相の信号を出力することができる。

次に、遅延回路４２２がより大きい遅延時間の制御信号ＣＴＬを入力すると、第１のセレクタ９０１は第７のノードＡ７の信号を選択し、第２のセレクタ９０２は第８のノードＡ８の信号を選択し、第３のセレクタ９０３は第９のノードＡ９の信号を選択する。位相補間回路１５１は、第７のノードＡ７の信号の位相と第９のノードＡ９の信号の位相の間の位相の信号を出力することができる。

第１〜第３の重み付け回路２０１〜２０３は、上記のように、隣接する２個の重み付け回路がハイレベルの制御信号を入力して動作状態であり、残りの１個の重み付け回路がローレベルの制御信号を入力して休止状態（出力端子がハイインピーダンス状態）になる。休止状態にある重み付け回路は、信号を出力しないため、セレクタにより入力信号を切り替えることができる。位相補間回路１５１は、制御信号に応じて、動作状態にある２個の重み付け回路に入力されている信号の重み付け比を制御することにより、遅延時間の微調整を行う。位相補間回路１５１の重み付け選択が最大又は最小になったとき、休止状態の重み付け回路はセレクタにより入力信号を切り替え、より早い又は遅い位相の信号を得る状態に遷移する。重み付け選択が最大又は最小になっている時点で、重み付け選択が０になっている側の重み付け回路は休止状態と同様の状態に遷移している。次に、位相補間回路１５１が制御信号を入力する際は、休止状態になっていた重み付け回路と、動作状態になっていた重み付け回路の間で位相補間を行う。休止状態になっている重み付け回路に入力する信号をセレクタにより選択することで、微調整遅延回路１０２のみの動作で遅延調整を行うことができる。

位相補間回路１５１は、制御信号に応じて、第１のセレクタ９０１の出力ノードＩＮａの信号及び第２のセレクタ９０２の出力ノードＩＮｂの信号をそれぞれ重み付けして加算することにより第１のセレクタ９０１の出力ノードＩＮａの信号の位相と第２のセレクタ９０２の出力ノードＩＮｂの信号の位相の間の位相の信号を出力し、又は第２のセレクタ９０２の出力ノードＩＮｂの信号及び第３のセレクタ９０３の出力ノードＩＮｃの信号をそれぞれ重み付けして加算することにより第２のセレクタ９０２の出力ノードＩＮｂの信号の位相と第３のセレクタ９０３の出力ノードＩＮｃの信号の位相の間の位相の信号を出力する。

以上のように、微調整遅延回路１０２は、制御信号に応じて、第１のノードＡ１の信号の位相と第９のノードＡ９の信号の位相の間の広い位相の範囲の信号を出力することができるので、ジッタを低減することができる。位相補間回路１５１は、３個の重み付け回路２０１〜２０３を有するので、図７の５個の重み付け回路２０１〜２０５を有する位相補間回路１５１より面積を小さくすることができる。

なお、第１のセレクタ９０１は少なくとも第１のノードＡ１の信号及び第４のノードＡ４の信号のうちのいずれかの信号を選択し、第２のセレクタ９０２は少なくとも第２のノードＡ２の信号及び第５のノードＡ５の信号のうちのいずれかの信号を選択し、第３のセレクタ９０３は少なくとも第３のノードＡ３の信号及び第６のノードＡ６の信号のうちのいずれかの信号を選択するものであればよい。

図１０（Ａ）は、図９の位相補間回路１５１の構成例を示す回路図である。位相補間回路１５１は、第１の重み付け回路２０１、第２の重み付け回路２０２、第３の重み付け回路２０３及び容量２２１を有する。容量２２１は、出力端子ＯＵＴ及び基準電位ノード間に接続される。

第３の重み付け回路２０３は、ｎ＋１個のスリーステートインバータ２１３を有する。ｎ＋１個のスリーステートインバータ２１３は、相互に並列接続され、入力端子がノードＩＮｃに接続され、出力端子が出力端子ＯＵＴに接続される。ｎ＋１個のスリーステートインバータ２１３は、それぞれｎ＋１個の制御信号ＥＮｃ［０］〜ＥＮｃ［ｎ］がハイレベルの時には、ノードＩＮｃの信号の論理反転信号を出力端子ＯＵＴに出力し、それぞれｎ＋１個の制御信号ＥＮｃ［０］〜ＥＮｃ［ｎ］がローレベルの時には、出力端子をハイインピーダンス状態にする。

第１の重み付け回路２０１の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］をハイレベルにし、第２及び第３の重み付け回路２０２及び２０３の制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］及びＥＮｃ［０］〜ＥＮｃ［ｎ］をローレベルにすると、ノードＩＮａ、ＩＮｂ、ＩＮｃの信号は重み付け回路２０１〜２０３により１：０：０で重み付けされ、容量２２１で加算される。その結果、図１０（Ｃ）に示すように、出力端子ＯＵＴはノードＩＮａの早い位相の信号１０１１を出力する。また、第２の重み付け回路２０２の制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］をハイレベルにし、第１及び第３の重み付け回路２０１及び２０３の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］及びＥＮｃ［０］〜ＥＮｃ［ｎ］をローレベルにすると、ノードＩＮａ〜ＩＮｃの信号は重み付け回路２０１〜２０３により０：１：０で重み付けされ、容量２２１で加算される。その結果、図１０（Ｃ）に示すように、出力端子ＯＵＴはノードＩＮｂの遅い位相の信号１０１３を出力する。制御信号ＥＮａ［０］〜ＥＮａ［ｎ］のハイレベルの数と制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］のハイレベルの数の比率を制御することにより、図１０（Ｃ）に示すように、ノードＩＮａの信号１０１１の位相とノードＩＮｂの信号１０１３の位相の間の位相の信号１０１２を出力端子ＯＵＴから出力することができる。この際、位相変化の線形性を維持するため、第１〜第３の重み付け回路２０１〜２０３の制御信号のハイレベルの数の合計はｎ＋１個の一定値にする必要がある。

さらに、遅延時間を大きくしたいときには、上記と同様に、第２の重み付け回路２０２の制御信号ＥＮｂ［０］〜ＥＮｂ［ｎ］のハイレベルの数と第３の重み付け回路２０３の制御信号ＥＮｃ［０］〜ＥＮｃ［ｎ］のハイレベルの数の比率を制御することにより、ノードＩＮｂの信号の位相とノードＩＮｃの信号の位相の間の位相の信号を出力端子ＯＵＴから出力することができる。この際、第１の重み付け回路２０１の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］はすべてローレベルである。

以上のように、位相補間回路１５１は、ノードＩＮａ〜ＩＮｃの信号をそれぞれ重み付けして加算することにより、ノードＩＮａの信号の位相とノードＩＮｃの信号の位相の間の位相の信号を出力端子ＯＵＴに出力することができる。

図１０（Ｂ）は、図１０（Ａ）のスリーステートインバータ２１１の構成例を示す回路図である。図１０（Ａ）のスリーステートインバータ２１２及び２１３も、スリーステートインバータ２１１と同様の構成を有する。インバータ１００５は、制御信号ＥＮａ［０］の論理反転信号を出力する。ｐチャネル電界効果トランジスタ１００１は、ソースが電源電位ノードに接続され、ゲートがノードＩＮａに接続される。ｐチャネル電界効果トランジスタ１００２は、ソースがｐチャネル電界効果トランジスタ１００１のドレインに接続され、ゲートがインバータ１００５の出力端子に接続され、ドレインが出力端子ＯＵＴに接続される。ｎチャネル電界効果トランジスタ１００３は、ドレインが出力端子ＯＵＴに接続され、ゲートに制御信号ＥＮａ［０］が入力される。ｎチャネル電界効果トランジスタ１００４は、ドレインがｎチャネル電界効果トランジスタ１００３のソースに接続され、ゲートがノードＩＮａに接続され、ソースが基準電位ノードに接続される。

制御信号ＥＮａ［０］がハイレベルになると、トランジスタ１００２及び１００３がオンし、ノードＩＮａの信号の論理反転信号が出力端子ＯＵＴから出力される。これに対し、制御信号ＥＮａ［０］がローレベルになると、トランジスタ１００２及び１００３がオフし、出力端子ＯＵＴはハイインピーダンス状態になる。

図１１（Ａ）は、図９の第１のセレクタ９０１の構成例を示す回路図である。図９の第２及び第３のセレクタ９０２及び９０３も、第１のセレクタ９０１と同様の構成を有する。第１のセレクタ９０１は、トランジスタ１１０１〜１１０６及びバッファ１１０７を有する。バッファ１１０７は、入力信号を増幅してノードＩＮａに出力する。

ｎチャネル電界効果トランジスタ１１０１は、ドレインが第１のノードＡ１に接続され、ゲートに制御信号Ｂ１が入力され、ソースがバッファ１１０７の入力端子に接続される。ｐチャネル電界効果トランジスタ１１０２は、ソースが第１のノードＡ１に接続され、ゲートに制御信号／Ｂ１が入力され、ドレインがバッファ１１０７の入力端子に接続される。制御信号／Ｂ１は、制御信号Ｂ１の論理反転信号である。トランジスタ１１０１及び１１０２は、トランスミッションゲートを構成する。

ｎチャネル電界効果トランジスタ１１０３は、ドレインが第４のノードＡ４に接続され、ゲートに制御信号Ｂ２が入力され、ソースがバッファ１１０７の入力端子に接続される。ｐチャネル電界効果トランジスタ１１０４は、ソースが第４のノードＡ４に接続され、ゲートに制御信号／Ｂ２が入力され、ドレインがバッファ１１０７の入力端子に接続される。制御信号／Ｂ２は、制御信号Ｂ２の論理反転信号である。トランジスタ１１０３及び１１０４は、トランスミッションゲートを構成する。

ｎチャネル電界効果トランジスタ１１０５は、ドレインが第７のノードＡ７に接続され、ゲートに制御信号Ｂ３が入力され、ソースがバッファ１１０７の入力端子に接続される。ｐチャネル電界効果トランジスタ１１０６は、ソースが第７のノードＡ７に接続され、ゲートに制御信号／Ｂ３が入力され、ドレインがバッファ１１０７の入力端子に接続される。制御信号／Ｂ３は、制御信号Ｂ３の論理反転信号である。トランジスタ１１０５及び１１０６は、トランスミッションゲートを構成する。

制御信号Ｂ１がハイレベル、制御信号Ｂ２及びＢ３がローレベルになると、トランジスタ１１０１及び１１０２がオンし、トランジスタ１１０３〜１１０６がオフする。これにより、第１のセレクタ９０１は、第１のノードＡ１の信号を選択し、ノードＩＮａに出力することができる。

同様に、制御信号Ｂ２がハイレベル、制御信号Ｂ１及びＢ３がローレベルになると、トランジスタ１１０３及び１１０４がオンし、トランジスタ１１０１、１１０２、１１０５及び１１０６がオフする。これにより、第１のセレクタ９０１は、第４のノードＡ４の信号を選択し、ノードＩＮａに出力することができる。

同様に、制御信号Ｂ３がハイレベル、制御信号Ｂ１及びＢ２がローレベルになると、トランジスタ１１０５及び１１０６がオンし、トランジスタ１１０１〜１１０４がオフする。これにより、第１のセレクタ９０１は、第７のノードＡ７の信号を選択し、ノードＩＮａに出力することができる。

また、制御信号Ｂ１〜Ｂ３がローレベルになると、トランジスタ１１０１〜１１０６がオフし、ノードＩＮａはハイインピーダンス状態になる。

図１１（Ｂ）は、図９の第１のセレクタ９０１の他の構成例を示す回路図である。図９の第２及び第３のセレクタ９０２及び９０３も、第１のセレクタ９０１と同様の構成を有する。第１のセレクタ９０１は、スリーステートインバータ１１１１〜１１１３を有する。スリーステートインバータ１１１１〜１１１３は、図１０（Ｂ）のスリーステートインバータ２１１と同様の構成を有する。

制御信号Ｂ１がハイレベル、制御信号Ｂ２及びＢ３がローレベルであるときには、スリーステートインバータ１１１１は第１のノードＡ１の信号の論理反転信号をノードＩＮａに出力し、スリーステートインバータ１１１２及び１１１３の出力端子はハイインピーダンス状態になる。これにより、第１のセレクタ９０１は、第１のノードＡ１の信号を選択し、ノードＩＮａに出力することができる。

制御信号Ｂ２がハイレベル、制御信号Ｂ１及びＢ３がローレベルであるときには、スリーステートインバータ１１１２は第４のノードＡ４の信号の論理反転信号をノードＩＮａに出力し、スリーステートインバータ１１１１及び１１１３の出力端子はハイインピーダンス状態になる。これにより、第１のセレクタ９０１は、第４のノードＡ４の信号を選択し、ノードＩＮａに出力することができる。

制御信号Ｂ３がハイレベル、制御信号Ｂ１及びＢ２がローレベルであるときには、スリーステートインバータ１１１３は第７のノードＡ７の信号の論理反転信号をノードＩＮａに出力し、スリーステートインバータ１１１１及び１１１２の出力端子はハイインピーダンス状態になる。これにより、第１のセレクタ９０１は、第７のノードＡ７の信号を選択し、ノードＩＮａに出力することができる。

また、制御信号Ｂ１〜Ｂ３がローレベルになると、ノードＩＮａはハイインピーダンス状態になる。

図１２は、他の実施形態による遅延回路４２２の構成例を示す図である。遅延回路４２３も、遅延回路４２２と同様の構成を有する。以下、図１２の遅延回路４２２が図９の遅延回路４２２と異なる点を説明する。粗調整遅延回路１０１は、図５のＮ＋１個の遅延ユニット５０１と同様に、Ｎ＋１個の遅延ユニット１２０１を有する。遅延ユニット１２０１は、図６の遅延ユニット５０１と同様の構成を有する。複数の遅延ユニット１２０１は、図５の複数の遅延ユニット５０１と同様に接続される。複数の遅延ユニット１２０１は、図５の複数の遅延ユニット５０１に対して、制御信号ＥＮ［０］〜ＥＮ［Ｎ］の代わりに制御信号ＥＮｚ［０］〜ＥＮｚ［Ｎ］が入力される。粗調整遅延回路１０１の動作は、図５の複数の遅延ユニット５０１の動作と同様である。図１２の粗調整遅延回路１０１内の否定論理積回路６０２〜６０４は、図９の粗調整遅延回路１０１内の遅延素子１１１〜１１８に対応する。遅延ユニット５０１及び１２０１は遅延時間が同じであるので、粗調整遅延回路１０１内の信号ＩＮの遅延ユニット１２０１の通過個数は、クロック信号ＣＬＫの遅延ユニット５０１の通過個数の１／４にすればよい。粗調整遅延回路１０１は、第４の制御信号ＥＮｚ［０］〜ＥＮｚ［Ｎ］に応じて入力信号ＩＮが通過する否定論理積回路（遅延素子）６０２〜６０４の数を変えることにより入力信号ＩＮの遅延時間を制御し、入力信号ＩＮを遅延した信号を第１のノードＡ１に出力する。

図１２の微調整遅延回路１０２は、図９の微調整遅延回路１０２に対して、遅延素子１３１〜１４８の代わりに否定論理積回路（遅延素子）１２３１〜１２４８を設けたものである。否定論理積回路１２３１〜１２４８は、第１のノードＡ１及び基準電位ノード間に直列に接続され、各々が２個の入力信号の否定論理積信号を出力する。初段の否定論理積回路１２３１は、一方の入力端子が電源電位ノードに接続され、他方の入力端子が第１のノードＡ１に接続され、出力端子が否定論理積回路１２３２の入力端子に接続される。否定論理積回路１２３２〜１２４７は、一方の入力端子が電源電位ノードに接続され、他方の入力端子が前段の否定論理積回路の出力端子に接続され、出力端子が後段の否定論理積回路の入力端子に接続される。最終段の否定論理積回路１２４８は、一方の入力端子が電源電位ノードに接続され、他方の入力端子が否定論理積回路１２４７の出力端子に接続され、出力端子が基準電位ノードに接続される。

制御器１２１１は、図４の遅延ロックループ回路４２１から入力した制御信号ＣＴＬに応じて、遅延ユニット１２０１の制御信号ＥＮｚ［０］〜ＥＮｚ［Ｎ］を生成し、セレクタ９０１〜９０３の制御信号Ｂ１〜Ｂ３、／Ｂ１〜／Ｂ３（図１１（Ａ）、（Ｂ））を生成し、重み付け回路２０１〜２０３の制御信号ＥＮａ［０］〜ＥＮａ［ｎ］、ＥＮｂ［０］〜ＥＮｂ［ｎ］、ＥＮｃ［０］〜ＥＮｃ［ｎ］（図１０（Ａ））を生成する。制御信号ＣＴＬは、例えば、遅延時間増大制御信号及び遅延時間減少制御信号の２ビット線の信号である。また、制御信号ＣＴＬは、３ビット以上の信号により遅延時間そのものを示す信号でもよい。

以上のように、微調整遅延回路１０２は、遅延時間を微調整することができる範囲を広くすることができるので、ジッタを低減することができる。また、図９及び図１２の微調整遅延回路１０２は、少ない重み付け回路２０１〜２０３で構成することができるので、面積を小さくすることができる。なお、粗調整遅延回路１０１は削除することができる。また、セレクタ９０１〜９０３及び重み付け回路２０１〜２０３は、それぞれ、３個に限定されず、４個以上設けてもよい。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１粗調整遅延回路
１０２微調整遅延回路
１１１〜１１８遅延素子
１２１〜１２８スイッチ
１３１〜１４８遅延素子
１５１位相補間回路
２０１〜２０３重み付け回路
２２１容量
９０１〜９０３セレクタ

Claims

信号を入力する第１のノードと、
第２のノードと、
第３のノードと、
第４のノードと、
第５のノードと、
第６のノードと、
前記第１のノード及び前記第２のノード間に接続され、前記第１のノードの信号を遅延して前記第２のノードに出力する第１の遅延素子と、
前記第２のノード及び前記第３のノード間に接続され、前記第２のノードの信号を遅延して前記第３のノードに出力する第２の遅延素子と、
前記第３のノード及び前記第４のノード間に接続され、前記第３のノードの信号を遅延して前記第４のノードに出力する第３の遅延素子と、
前記第４のノード及び前記第５のノード間に接続され、前記第４のノードの信号を遅延して前記第５のノードに出力する第４の遅延素子と、
前記第５のノード及び前記第６のノード間に接続され、前記第５のノードの信号を遅延して前記第６のノードに出力する第５の遅延素子と、
少なくとも前記第１のノードの信号及び前記第４のノードの信号のうちのいずれかの信号を選択する第１のセレクタと、
少なくとも前記第２のノードの信号及び前記第５のノードの信号のうちのいずれかの信号を選択する第２のセレクタと、
少なくとも前記第３のノードの信号及び前記第６のノードの信号のうちのいずれかの信号を選択する第３のセレクタと、
制御信号に応じて、前記第１のセレクタにより選択された信号及び前記第２のセレクタにより選択された信号をそれぞれ重み付けして加算することにより前記第１のセレクタにより選択された信号の位相と前記第２のセレクタにより選択された信号の位相の間の位相の信号を出力し、又は前記第２のセレクタにより選択された信号及び前記第３のセレクタにより選択された信号をそれぞれ重み付けして加算することにより前記第２のセレクタにより選択された信号の位相と前記第３のセレクタにより選択された信号の位相の間の位相の信号を出力する位相補間回路と
を有することを特徴とする遅延回路。
前記位相補間回路は、
第１の制御信号に応じて、前記第１のセレクタにより選択された信号を重み付けして出力端子に出力又は出力端子をハイインピーダンス状態にする第１の重み付け回路と、
第２の制御信号に応じて、前記第２のセレクタにより選択された信号を重み付けして出力端子に出力又は出力端子をハイインピーダンス状態にする第２の重み付け回路と、
第３の制御信号に応じて、前記第３のセレクタにより選択された信号を重み付けして出力端子に出力又は出力端子をハイインピーダンス状態にする第３の重み付け回路と、
前記第１の重み付け回路の出力端子、前記第２の重み付け回路の出力端子及び前記第３の重み付け回路の出力端子に接続される容量と
を有することを特徴とする請求項１記載の遅延回路。
さらに、第４の制御信号に応じて入力信号が通過する遅延素子の数を変えることにより前記入力信号の遅延時間を制御し、前記入力信号を遅延した信号を前記第１のノードに出力する調整遅延回路を有することを特徴とする請求項１又は２記載の遅延回路。