JP2012256839A - Ie型トレンチゲートigbt - Google Patents
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Abstract
【解決手段】本願発明は、IE型トレンチIGBTにおいて、セル領域を構成する各線状単位セル領域は、主に線状アクティブセル領域と線状インアクティブセル領域とから構成され、この線状アクティブセル領域は、その長さ方向において、エミッタ領域を有するアクティブセクションとインアクティブセクションに区切られている。
【選択図】図5
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られたアクティブセクション;
(d6)前記アクティブセクションにおいて、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d7)前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られた前記第1導電型エミッタ領域を有さないインアクティブセクション。
(x1)前記アクティブセクションを有するアクティブサブブロック;
(x2)前記アクティブセクションを有さないインアクティブサブブロック;
(x3)前記一対の線状トレンチゲート電極間を連結し、前記アクティブサブブロックおよび前記インアクティブサブブロックを分離する連結トレンチゲート電極;
(x4)前記インアクティブサブブロックには設けられず、前記アクティブサブブロックに設けられたエミッタコンタクト部。
(y1)前記線状インアクティブセル領域の長さ方向に於いて区切られ、前記第1主面側表面領域に形成され、前記第1導電型と同一導電型の第1導電型フローティング領域を有する第1導電型フローティング領域形成セクション;
(y2)前記線状インアクティブセル領域の長さ方向に於いて区切られ、前記第1主面側表面領域に形成され、前記第1導電型フローティング領域を有さない第1導電型フローティング領域非形成セクション。
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域において、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d6)前記線状アクティブセル領域において、前記第2導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第1導電型エミッタ領域よりも低い第1導電型ホールバリア領域;
(d7)前記線状インアクティブセル領域において、前記第1主面側表面領域のほぼ全面に設けられた前記第1導電型と反対導電型の第2導電型フローティング領域、
ここで、この第2導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深い。
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域;
(e)前記半導体基板の前記第2の主面上に設けられたメタルコレクタ電極;
(f)前記半導体基板の前記第2の主面内に設けられた前記第1導電型と反対導電型の第2導電型コレクタ領域;
(g)前記第2導電型コレクタ領域に接するように、前記ドリフト領域の前記第2の主面側に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第1導電型フィールドストップ領域;
(h)前記第2導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第2導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第2導電型高濃度コレクタコンタクト領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域において、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d6)前記線状インアクティブセル領域において、前記第1主面側表面領域のほぼ全面に設けられた前記第1導電型と反対導電型の第2導電型フローティング領域、
ここで、この第2導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深い。
(d7)前記線状アクティブセル領域において、前記第2導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第1導電型エミッタ領域よりも低い第1導電型ホールバリア領域。
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域において、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d6)前記線状インアクティブセル領域において、前記第1主面側表面領域のほぼ全面に設けられた前記第1導電型と反対導電型の第2導電型フローティング領域、
更に、ここで、この第2導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深くされ、
ここで、前記IE型トレンチゲートIGBTは、更に以下を含む:
(e)前記半導体基板の前記第1の主面上に設けられたメタルエミッタ電極;
(f)前記セル領域の最外側に設けられ、前記線状アクティブセル領域と同一方向に延在し、前記メタルエミッタ電極とのコンタクト部を有する線状ダミーセル領域;
(g)前記ドリフト領域の前記第1主面側表面領域において、平面的に見て、前記セル領域の周辺を囲むように、前記線状ダミーセル領域の外側に設けられた前記第1導電型と反対導電型であって、前記メタルエミッタ電極とのコンタクト部を有する第2導電型セル周辺接合領域。
(d7)前記線状アクティブセル領域において、前記第2導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第1導電型エミッタ領域よりも低い第1導電型ホールバリア領域。
(d7)前記線状アクティブセル領域において、前記第2導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第1導電型エミッタ領域よりも低い第1導電型ホールバリア領域。
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域;
(e)前記半導体基板の前記第2の主面上に設けられたメタルコレクタ電極;
(f)前記半導体基板の前記第2の主面内に設けられた前記第1導電型と反対導電型の第2導電型コレクタ領域;
(g)前記第2導電型コレクタ領域に接するように、前記ドリフト領域の前記第2の主面側に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第1導電型フィールドストップ領域;
(h)前記第2導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第2導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第2導電型高濃度コレクタコンタクト領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られたアクティブセクション;
(d6)前記アクティブセクションにおいて、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d7)前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られた前記第1導電型エミッタ領域を有さないインアクティブセクション。
(x1)前記アクティブセクションを有するアクティブサブブロック;
(x2)前記アクティブセクションを有さないインアクティブサブブロック;
(x3)前記一対の線状トレンチゲート電極間を連結し、前記アクティブサブブロックおよび前記インアクティブサブブロックを分離する連結トレンチゲート電極;
(x4)前記インアクティブサブブロックには設けられず、前記アクティブサブブロックに設けられたエミッタコンタクト部。
(y1)前記線状インアクティブセル領域の長さ方向に於いて区切られ、前記第1主面側表面領域に形成され、前記第1導電型と同一導電型の第1導電型フローティング領域を有する第1導電型フローティング領域形成セクション;
(y2)前記線状インアクティブセル領域の長さ方向に於いて区切られ、前記第1主面側表面領域に形成され、前記第1導電型フローティング領域を有さない第1導電型フローティング領域非形成セクション。
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域;
(e)前記半導体基板の前記第2の主面上に設けられたメタルコレクタ電極;
(f)前記半導体基板の前記第2の主面内に設けられた前記第1導電型と反対導電型の第2導電型コレクタ領域;
(g)前記第2導電型コレクタ領域に接するように、前記ドリフト領域の前記第2の主面側に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第1導電型フィールドストップ領域;
(h)前記第2導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第2導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第2導電型高濃度コレクタコンタクト領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域において、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d6)前記線状インアクティブセル領域において、前記第1主面側表面領域のほぼ全面に設けられた前記第1導電型と反対導電型の第2導電型フローティング領域。
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域;
(e)前記半導体基板の前記第2の主面上に設けられたメタルコレクタ電極;
(f)前記半導体基板の前記第2の主面内に設けられた前記第1導電型と反対導電型の第2導電型コレクタ領域;
(g)前記第2導電型コレクタ領域に接するように、前記ドリフト領域の前記第2の主面側に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第1導電型フィールドストップ領域;
(h)前記第2導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第2導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第2導電型高濃度コレクタコンタクト領域、
ここで、前記第2導電型高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域;
(e)前記半導体基板の前記第2の主面上に設けられたメタルコレクタ電極;
(f)前記半導体基板の前記第2の主面内に設けられた前記第1導電型と反対導電型の第2導電型コレクタ領域;
(g)前記第2導電型コレクタ領域に接するように、前記ドリフト領域の前記第2の主面側に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第1導電型フィールドストップ領域;
(h)前記第2導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第2導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第2導電型高濃度コレクタコンタクト領域、
ここで、前記第2導電型高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域;
(e)前記半導体基板の前記第2の主面上に設けられたメタルコレクタ電極;
(f)前記半導体基板の前記第2の主面内に設けられた前記第1導電型と反対導電型の第2導電型コレクタ領域;
(g)前記第2導電型コレクタ領域に接するように、前記ドリフト領域の前記第2の主面側に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第1導電型フィールドストップ領域;
(h)前記第2導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第2導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第2導電型高濃度コレクタコンタクト領域、
ここで、前記第2導電型高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内およびその周辺に亘って設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域において、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d6)前記線状インアクティブセル領域において、前記第1主面側表面領域のほぼ全面に設けられた前記第1導電型と反対導電型の第2導電型フローティング領域;
(d7)前記線状インアクティブセル領域の端部に沿って前記第1の主面の表面領域に設けられた端部トレンチ;
(d8)前記端部トレンチに沿って前記セル領域外の前記第1主面側表面領域に設けられ、前記ボディ領域よりも深く、前記メタルエミッタ電極に電気的に接続された周辺第2導電型領域;
(d9)前記端部トレンチに沿って前記周辺第2導電型領域上の前記第1主面側表面に設けられた、前記メタルエミッタ電極との周辺コンタクト部、
ここで、前記第2導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深くされており、
更に、前記周辺第2導電型領域が形成されている領域であって、前記周辺コンタクト部に関して、前記端部トレンチと反対側には、前記端部トレンチと同等かまたはこれよりも深く、前記ゲート配線下と前記周辺コンタクト部下並びにその間の領域を平面的に前記端部トレンチに近い領域と遠い領域に分離するようなその他のトレンチを有しない。
(a)第1の主面及び第2の主面を有するMCZ系単結晶シリコン半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られたアクティブセクション;
(d6)前記アクティブセクションにおいて、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d7)前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られた前記第1導電型エミッタ領域を有さないインアクティブセクション。
(e)前記半導体基板の前記第2の主面上に設けられたメタルコレクタ電極;
(f)前記半導体基板の前記第2の主面内に設けられた前記第1導電型と反対導電型の第2導電型コレクタ領域;
(g)前記第2導電型コレクタ領域に接するように、前記ドリフト領域の前記第2の主面側に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第1導電型フィールドストップ領域。
(h)前記第2導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第2導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第2導電型高濃度コレクタコンタクト領域、
ここで、前記第2導電型高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。
(a)第1の主面及び第2の主面を有するMCZ系単結晶シリコン半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域;
(e)前記半導体基板の前記第2の主面上に設けられたメタルコレクタ電極;
(f)前記半導体基板の前記第2の主面内に設けられた前記第1導電型と反対導電型の第2導電型コレクタ領域;
(g)前記第2導電型コレクタ領域に接するように、前記ドリフト領域の前記第2の主面側に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第1導電型フィールドストップ領域;
(h)前記第2導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第2導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第2導電型高濃度コレクタコンタクト領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域において、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d6)前記線状インアクティブセル領域において、前記第1主面側表面領域のほぼ全面に設けられた前記第1導電型と反対導電型の第2導電型フローティング領域。
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内およびその周辺に亘って設けられた多数の線状単位セル領域;
(e)前記第1の主面上に設けられたメタルゲート電極;
(f)前記第1の主面上に設けられたメタルエミッタ電極;
(g)前記セル形成領域の第1の辺に沿って、前記セル形成領域の周辺外部に設けられたゲート配線、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域において、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d6)前記線状インアクティブセル領域において、前記第1主面側表面領域のほぼ全面に設けられた前記第1導電型と反対導電型の第2導電型フローティング領域;
(d7)前記線状インアクティブセル領域の端部に沿って前記第1の主面の表面領域に設けられた端部トレンチ;
(d8)前記端部トレンチに沿って前記ゲート配線下方の前記第1主面側表面領域から前記端部トレンチの近傍まで延在し、前記ボディ領域よりも深く、前記メタルエミッタ電極に電気的に接続された周辺第2導電型領域;
(d9)前記端部トレンチに沿って前記周辺第2導電型領域上の前記第1主面側表面上であって前記ゲート配線と前記端部トレンチの間に設けられた、前記メタルエミッタ電極との周辺コンタクト部、
ここで、前記第2導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深くされており、
更に、前記周辺第2導電型領域が形成されている領域であって、前記ゲート配線と前記周辺コンタクト部の間には、前記端部トレンチと同等かまたはこれよりも深く、前記ゲート配線下と前記周辺コンタクト部下並びにその間の領域を平面的に前記ゲート配線に近い領域と前記端部トレンチに近い領域に分離するようなその他のトレンチを有しない。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
このセクションでは、具体的な例を示して、先の定義等を補足するとともに、本願の代表的具体例を抜き出して、その概要を説明するとともに、全体の予備的な説明を行う。
まず、本願の主な対象であるIE型トレンチゲートIGBTのデバイスチップ2の内部領域(終端構造の最外部であるガードリング等の内側の部分、すなわち、チップ2の主要部)の上面図を図1に示す。図1に示すように、チップ2(半導体基板)の内部領域の主要部は、セル領域10によって占有されている。セル領域10には、外周部には、これを取り巻くように、環状を呈し、P型のセル周辺接合領域35(第2導電型セル周辺接合領域)が設けられている。このセル周辺接合領域35の外側には、間隔を置いて、単数又は複数の環状を呈し、P型のフローティングフィールドリング36(すなわちフィールドリミッティングリング)が設けられており、セル周辺接合領域35、ガードリング4(図6参照)等とともに、セル領域10に対する終端構造を構成している。
次に、図1のセル領域端部切り出し領域R1のA−A’断面を図2に示す。図2に示すように、チップ2の裏面1b(半導体基板の裏側主面または第2の主面)の半導体領域(この例では、シリコン単結晶領域)には、P+型コレクタ領域18が設けられており、その表面にはメタルコレクタ電極17が設けられている。半導体基板2の主要部を構成するN−型ドリフト領域20(第1導電型のドリフト領域)とP+型コレクタ領域18(第2導電型コレクタ領域)との間には、N型フィールドストップ領域19(第1導電型フィールドストップ領域)が設けられている。
次に、非交互配列方式の線状単位セル領域40の具体例を図3に示す。図3に示すように、図2の例では、隣接する線状アクティブセル領域40a間に挿入される線状インアクティブセル領域40iは一つであるが、図3の例では、隣接する線状アクティブセル領域40a間に挿入される線状インアクティブサブセル領域40is(図2の線状インアクティブセル領域40iに対応するデバイス要素)が複数となっている。非交互配列方式の例においても、主に、線状アクティブセル領域40aの幅Waは、線状インアクティブサブセル領域40isの幅Wisよりも狭くされており、上と同様に、本願では、これを「狭アクティブセル型単位セル」と呼ぶ。すなわち、狭アクティブセル型単位セルの定義は、線状インアクティブセル領域40iの幅Wiではなく、線状インアクティブサブセル領域40isの幅Wisによって行われる。なお、隣接する線状アクティブセル領域40a間に挿入される線状インアクティブサブセル領域40isの数(以下「挿入数」という)は、一定である必要はなく、場所によって、1個から数個の間で変化させても良い。
なお、交互配列方式のメリットは、トレンチの数が少ないので、平面構造を比較的単純にすることが可能である。一方、非交互配列方式のメリットは、耐圧を下げることなく、比較的広い線状インアクティブセル領域の幅Wiを設定できるところに有る。
図1の線状単位セル領域主要部およびその周辺切り出し領域R5の詳細平面構造の一例を図4に示す。図4に示すように、線状アクティブセル領域40aの長さ方向の全域にN+型エミッタ領域12が設けられている。すなわち、線状アクティブセル領域40aの長さ方向の全域が、アクティブセクション40aaとなっている。ここで、アクティブセクション40aaとは、N+型エミッタ領域12が設けられている線状アクティブセル領域40aの長さ方向の区画をいう。
図1の線状単位セル領域主要部およびその周辺切り出し領域R5の詳細平面構造の一例を図5に示す。図5に示すように、線状アクティブセル領域40aの長さ方向に、たとえば、一定間隔で一定の長さのアクティブセクション40aaが設けられており、その間が、N+型エミッタ領域12が設けられていないインアクティブセクション40aiとなっている。すなわち、線状アクティブセル領域40aの長さ方向の一部分が局所分散的にアクティブセクション40aaとなっている。なお、ここで、一定間隔で一定の長さで分布していることは、周期的であることを意味するが、実質的に周期的であることは、局所分散的分布に対応するが、局所分散的であることは、それよりも広く、必ずしも周期的又は準周期的であることを意味しない。
このセクションでは、セクション1の説明を踏まえて、各実施の形態に共通な具体的チップ上面レイアウトおよび単位セル構造(アクティブセル1次元間引き構造)の一例(セクション1の図1、図2および図4に対応)を説明する。このセクションで説明するセル構造は、交互配列方式の狭アクティブセル型単位セルである。
このセクションでは、セクション2で説明したデバイス構造に対する製造方法の一例を示す。以下では、セル領域10を中心に説明するが、周辺部等については、必要に応じて図1、図2、図4等を参照する。
このセクションで説明する単位セル構造は、図8における単位セル構造において、N型ホールバリア領域24を省略したものである。
このセクションで説明する単位セル構造は、図8における単位セル構造において、線状インアクティブセル領域40iの半導体基板の表面1aのほぼ全面に、線状アクティブセル領域40aと同様に、N+型エミッタ領域12に対応するN+型フローティング領域29(N+型エミッタ領域12と同一のプロセスで作られる)を設けたものである。
このセクションで説明する単位セル構造は、図8における単位セル構造において、N型ホールバリア領域24の深さをP型フローティング領域16の深さよりも深くしたものである。
このセクションで説明する単位セル構造は、図4や図8で説明した平面レイアウトに対する変形例であり、図5に関して説明したものの具体例の説明である。ここで示す平面構造は、たとえば図2、図3、図8、および図27から図29の単位セル構造等の断面構造に適用できる。このセクションではその一例を説明する。
このセクションで説明する例は、たとえば図30の平面レイアウトに対する変形例である。
このセクションで説明する例は、たとえば図33の平面レイアウトの変形例である。
このセクションで説明する例は、たとえば図30の平面レイアウトの変形例である。
このセクションで説明する例は、たとえば図41の平面レイアウトの変形例である。
このセクションで説明する例は、たとえば、図33と図44の組み合わせおよびその変形例に関するものである。
このセクションで説明する例は半導体基板の裏面側構造に関するものであるが、このセクション以外の例は、全て、半導体基板の表面側構造に関するものである。従って、このセクションの例は、このセクション以外の他の全ての例に適用できる。また、そのほかの一般的な表面側構造を有するIGBT等にも適用できることは言うまでもない。
セクション14から16では、図2等で説明したセル領域10の端部構造の各種の例を示す。まず、このセクションでは、図2にほぼ対応した例を説明する。
このセクションで説明する例は、セクション14で説明した例の一つの変形例である。
このセクションで説明する例は、セクション14で説明した例の他の一つの変形例で、ダミーセル領域にもN型ホールバリア領域が設けられている点が特徴となっている。
本願発明者らは、IE型トレンチゲートIGBTにおける更なるホール蓄積効果向上を図るための検討の中で、以下の設計指針(本願の実施の形態においては、これらの少なくとも一つを実行している)を明らかにした。以下、N−型ドリフト領域(N−ベース領域)を有するデバイスについて具体的に説明する。すなわち、
(1)狭アクティブセルIE型トレンチゲートIGBTにおいては、インアクティブセル領域下のP型ボディ領域よりも深いP型領域をフローティングにすることにより、ホールが蓄積しやすいようにする。すなわち、「ディープフローティングP領域」の導入である。
(2)チャネル領域、すなわち、P型ボディ領域を浅くすることにより、チャネル最深部からトレンチ最深部までの距離を長くすることにより、ホールの退路を長くする(ホール電流の制限)。オン抵抗の低いデバイスを実現するには、電子注入効率を向上させる必要があるが、そのためには、ホール電流を下げてやる必要がある。すなわち、Nベース領域の上端部に蓄積されたホールがエミッタ方向へ排出されないようにする必要がある。
(3)(2)と同じ理由で、トレンチを深くする。(2)、(3)を合わせて、すなわち、「ディープトレンチ化(ホール電流の制限)」である。
(4)アクティブセル領域の両側のトレンチ間隔を狭くすることにより、ホールの退路を狭くする。すなわち、「狭アクティブセル化(ホール電流の制限)」である。これは、ある意味では、「広インアクティブセル化」でもある。
(5)アクティブセル領域下にN型ホールバリアを導入することにより、エミッタを通したホールの退出を阻害する。すなわち、「ホールバリアの導入(ホール電流の制限)」である。
(6)N−型ドリフト領域の厚さを薄くすることにより、ホール濃度を向上させる。すなわち、「チップ薄膜化」である(なお、薄膜化によってもトレンチの底への電界集中が増加する)。
(7)アクティブセル領域の長さ方向を実質的に制限する(アクティブセクションおよびインアクティブセクションの導入)。すなわち、「アクティブセル2次元間引き構造の導入(ホール電流の制限)」である。
(8)セル周辺のコンタクト等の改善により、耐圧の低下を防止する。すなわち、「セル周辺コンタクト等構造の導入」である。
(9)裏面のコンタクト特性を確保しつつ、裏面ダイオードのホール注入効率を下げる。すなわち、「アルミニウム高濃度ドープ層の導入および裏面低注入効率化」である。
図56は図6から図8に対応するIE型トレンチIGBTデバイス”X”と、それと同等のオン抵抗等を有する非IE型トレンチIGBTデバイス”Y”(比較例)の深さ方向のホール濃度分布(縦軸は対数メモリ)である。図57は図56のデバイス”X”および”Y”の結晶抵抗率を変化させた場合のスイッチング損失の比率(それぞれのデバイスの結晶が低濃度の場合を基準とする)の変化を示すプロット図である。これらに基づいて、材料ウエハに関する補足的説明を行う。
このセクションの説明は、基本的にセクション14に関する補足的説明である。
ここでは、代表的実施の形態の一例として、セクション7の例に関して、補足的説明または考察を行う。なお、デバイス構造に関しては、すでに、詳しく説明しているので、ここでは繰り返さない。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a ウエハ又はチップの表面(第1の主面)
1b ウエハ又はチップの裏面(第2の主面)
1s N−型単結晶シリコン基板
2 半導体チップ(半導体基板)
3 ガードリング
4 フィールドプレート
5 メタルゲート電極
6 ゲートパッド
7 メタルゲート配線
8 メタルエミッタ電極
9 メタルエミッタパッド
10 セル領域
11 コンタクト溝(またはコンタクトホール)
12 N+型エミッタ領域
12i N+型不純物が導入されていない領域
13 メタルゲート配線−トレンチゲート電極接続部
14 トレンチゲート電極(主トレンチゲート電極)
14c 連結トレンチゲート電極
14p 端部トレンチゲート電極
14w ゲート引き出し部
15 P型ボディ領域
16 P型フローティング領域
16p P型セル周辺領域(周辺第2導電型領域)
17 メタルコレクタ電極
17a アルミニウム裏面メタル膜
17b チタン裏面メタル膜
17c ニッケル裏面メタル膜
17d 金裏面メタル膜
18 P+型コレクタ領域
19 N型フィールドストップ領域
20 N−型ドリフト領域
21 トレンチ
21e 端部トレンチ
22 ゲート絶縁膜
23 P+型ラッチアップ防止領域
23p セル周辺接合領域のP+型ラッチアップ防止領域
24 N型ホールバリア領域
24d ダミーセルのN型ホールバリア領域
25 P+型ボディコンタクト領域
25d ダミーセルのP+型ボディコンタクト領域
25p セル周辺接合領域のP+型ボディコンタクト領域
25r フローティングフィールドリングのP+型ボディコンタクト領域
26 層間絶縁膜
27 ポリシリコン膜
28 コンタクト溝形成用レジスト膜
29 N+型フローティング領域
30 アルミニウムドープ領域
31 N型ホールバリア領域導入用レジスト膜
32 トレンチ形成用ハードマスク膜
33 トレンチハードマスク膜加工用レジスト膜
34 ダミーセル領域(線状ダミーセル領域)
35 セル周辺接合領域(第2導電型セル周辺接合領域)
36 フローティングフィールドリング(フィールドリミッティングリング)
37 P型フローティング領域導入用レジスト膜
38 イオン注入用の薄い酸化シリコン膜
40 線状単位セル領域
40a 線状アクティブセル領域
40aa アクティブセクション
40ab ブロック
40aba アクティブサブブロック
40abi インアクティブサブブロック
40ai インアクティブセクション
40i 線状インアクティブセル領域
40is 線状インアクティブサブセル領域
41 周辺コンタクト部
R1 セル領域端部切り出し領域
R2,R3 セル領域内部切り出し領域
R4 セル領域コーナ部切り出し領域
R5 線状単位セル領域主要部およびその周辺切り出し領域
Wa 線状アクティブセル領域の幅
Wi 線状インアクティブセル領域の幅
Wis 線状インアクティブサブセル領域の幅
Claims (20)
- 以下を含むIE型トレンチゲートIGBT:
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られたアクティブセクション;
(d6)前記アクティブセクションにおいて、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d7)前記線状アクティブセル領域内に設けられ、その長さ方向に於いて区切られた前記第1導電型エミッタ領域を有さないインアクティブセクション。 - 前記請求項1項のIE型トレンチゲートIGBTにおいて、前記線状アクティブセル領域の幅は、前記線状インアクティブセル領域の幅よりも狭い。
- 前記請求項2項のIE型トレンチゲートIGBTにおいて、前記線状インアクティブセル領域の前記ドリフト領域の前記第1主面側表面領域には、ほぼ全面に前記第1導電型と反対導電型の第2導電型フローティング領域が設けられ、この第2導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深い。
- 前記請求項3項のIE型トレンチゲートIGBTにおいて、各線状単位セル領域は、その長さ方向列を成す複数のブロックを有し、各ブロックは、以下を有する:
(x1)前記アクティブセクションを有するアクティブサブブロック;
(x2)前記アクティブセクションを有さないインアクティブサブブロック;
(x3)前記一対の線状トレンチゲート電極間を連結し、前記アクティブサブブロックおよび前記インアクティブサブブロックを分離する連結トレンチゲート電極;
(x4)前記インアクティブサブブロックには設けられず、前記アクティブサブブロックに設けられたエミッタコンタクト部。 - 前記請求項4項のIE型トレンチゲートIGBTにおいて、前記アクティブセクションは、アクティブサブブロックの一部に設けられている。
- 前記請求項4項のIE型トレンチゲートIGBTにおいて、前記アクティブセクションは、アクティブサブブロックの全域に設けられている。
- 前記請求項3項のIE型トレンチゲートIGBTにおいて、前記線状インアクティブセル領域は、以下を有する:
(y1)前記線状インアクティブセル領域の長さ方向に於いて区切られ、前記第1主面側表面領域に形成され、前記第1導電型と同一導電型の第1導電型フローティング領域を有する第1導電型フローティング領域形成セクション;
(y2)前記線状インアクティブセル領域の長さ方向に於いて区切られ、前記第1主面側表面領域に形成され、前記第1導電型フローティング領域を有さない第1導電型フローティング領域非形成セクション。 - 前記請求項3項のIE型トレンチゲートIGBTにおいて、前記線状インアクティブセル領域の前記第1主面側表面領域には、ほぼ全面に前記第1導電型と同一導電型の第1導電型フローティング領域が設けられている。
- 前記請求項5項のIE型トレンチゲートIGBTにおいて、前記インアクティブサブブロックおよび前記線状インアクティブセル領域の前記第1主面側表面領域には、ほぼ全面に前記第1導電型と同一導電型の第1導電型フローティング領域が設けられている。
- 以下を含むIE型トレンチゲートIGBT:
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域において、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d6)前記線状アクティブセル領域において、前記第2導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第1導電型エミッタ領域よりも低い第1導電型ホールバリア領域;
(d7)前記線状インアクティブセル領域において、前記第1主面側表面領域のほぼ全面に設けられた前記第1導電型と反対導電型の第2導電型フローティング領域、
ここで、この第2導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深い。 - 前記請求項10項のIE型トレンチゲートIGBTにおいて、前記一対のトレンチの各トレンチの幅は、0.8マイクロメートル以下である。
- 前記請求項10項のIE型トレンチゲートIGBTにおいて、前記第2導電型フローティング領域は、前記セル領域の外部周辺のフローティングフィールドリングと同時に形成される。
- 前記請求項10項のIE型トレンチゲートIGBTにおいて、前記一対の線状トレンチゲート電極の各線状トレンチゲート電極の両側のゲート絶縁膜の厚さは実質的に同一である。
- 以下を含むIE型トレンチゲートIGBT:
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域;
(e)前記半導体基板の前記第2の主面上に設けられたメタルコレクタ電極;
(f)前記半導体基板の前記第2の主面内に設けられた前記第1導電型と反対導電型の第2導電型コレクタ領域;
(g)前記第2導電型コレクタ領域に接するように、前記ドリフト領域の前記第2の主面側に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第1導電型フィールドストップ領域;
(h)前記第2導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第2導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第2導電型高濃度コレクタコンタクト領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域において、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d6)前記線状インアクティブセル領域において、前記第1主面側表面領域のほぼ全面に設けられた前記第1導電型と反対導電型の第2導電型フローティング領域、
ここで、この第2導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深い。 - 前記請求項14項のIE型トレンチゲートIGBTにおいて、各線状単位セル領域は、更に以下を有する:
(d7)前記線状アクティブセル領域において、前記第2導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第1導電型エミッタ領域よりも低い第1導電型ホールバリア領域。 - 以下を含むIE型トレンチゲートIGBT:
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたセル領域;
(d)平面的に見て、前記セル領域内に設けられた多数の線状単位セル領域、
ここで、各線状単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面上から内部に亘って設けられた線状アクティブセル領域;
(d2)平面的に見て、前記線状アクティブセル領域を両側から挟むように、前記第1の主面の表面に設けられた一対のトレンチ内の一対の線状トレンチゲート電極;
(d3)前記ドリフト領域の前記第1主面側表面領域に設けられた前記第1導電型と反対導電型の第2導電型ボディ領域;
(d4)前記一対の線状トレンチゲート電極を境界として、平面的に前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域;
(d5)前記線状アクティブセル領域において、前記第2導電型ボディ領域の前記第1主面側表面領域に設けられた前記第1導電型と同一導電型の第1導電型エミッタ領域;
(d6)前記線状インアクティブセル領域において、前記第1主面側表面領域のほぼ全面に設けられた前記第1導電型と反対導電型の第2導電型フローティング領域、
更に、ここで、この第2導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記一対のトレンチの深さよりも深くされ、
ここで、前記IE型トレンチゲートIGBTは、更に以下を含む:
(e)前記半導体基板の前記第1の主面上に設けられたメタルエミッタ電極;
(f)前記セル領域の最外側に設けられ、前記線状アクティブセル領域と同一方向に延在し、前記メタルエミッタ電極とのコンタクト部を有する線状ダミーセル領域;
(g)前記ドリフト領域の前記第1主面側表面領域において、平面的に見て、前記セル領域の周辺を囲むように、前記線状ダミーセル領域の外側に設けられた前記第1導電型と反対導電型であって、前記メタルエミッタ電極とのコンタクト部を有する第2導電型セル周辺接合領域。 - 前記請求項16項のIE型トレンチゲートIGBTにおいて、前記線状ダミーセル領域は、前記第1導電型エミッタ領域を有さない以外、前記線状アクティブセル領域と同一の構造を有する。
- 前記請求項16項のIE型トレンチゲートIGBTにおいて、前記第2導電型セル周辺接合領域は、線状ダミーセル領域の内部まで延在している。
- 前記請求項16項のIE型トレンチゲートIGBTにおいて、各線状単位セル領域は、更に以下を有する:
(d7)前記線状アクティブセル領域において、前記第2導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第1導電型エミッタ領域よりも低い第1導電型ホールバリア領域。 - 前記請求項17項のIE型トレンチゲートIGBTにおいて、各線状単位セル領域は、更に以下を有する:
(d7)前記線状アクティブセル領域において、前記第2導電型ボディ領域の下部の前記ドリフト領域に設けられた前記第1導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第1導電型エミッタ領域よりも低い第1導電型ホールバリア領域。
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