JP7176978B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、特に、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備えた半導体装置に好適に利用できるものである。

オン抵抗の低いＩＧＢＴとして、トレンチゲート型ＩＧＢＴが広く使用されている。ゲート電位電極に接続されたゲート電極、エミッタ領域およびボディ領域を有するアクティブセル領域と、ｐ型のフローティング領域を含むインアクティブセル領域とが交互に配置されることにより、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型ＩＧＢＴが開発されている。ＩＥ効果とは、ＩＧＢＴがオン状態のときにエミッタ電位電極側から正孔が排出されにくくすることで、ドリフト領域に蓄積される電荷の濃度を高めるものである。

例えば、特許文献１には、ＩＥ型ＩＧＢＴとして、隣り合う２つのトレンチゲートがゲート電位に接続されたＧＧ（ゲート‐ゲート）構造、および、隣り合う２つのトレンチゲートが各々エミッタ電位に接続されたＥＥ（エミッタ‐エミッタ）構造が共存するＧＧＥＥ（ゲート‐ゲート‐エミッタ‐エミッタ）構造などが開示されている。ＧＧＥＥ構造は、エミッタ電位に接続されたトレンチゲートによって寄生ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成している。そして、この寄生ｐ型ＭＯＳＦＥＴによってホールを排出することで、ＧＧ構造とＥＥ構造との間におけるフローティング領域の電位変動を抑制することができるため、ＩＥ型ＩＧＢＴのスイッチング動作時のノイズを低減できる。

ＧＧ構造は、２つのトレンチと、各トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電位に接続されたゲート電極と、２つのトレンチ間に設けられたボディ領域と、ボディ領域内に設けられたエミッタ領域と、ボディ領域およびエミッタ領域に接続されたエミッタ電位電極と、を含む。ＥＥ構造は、２つのトレンチと、各トレンチ内にゲート絶縁膜を介して埋め込まれたエミッタ電位に接続されたゲート電極と、２つのトレンチ間に設けられたボディ領域と、ボディ領域に接続されたエミッタ電位電極と、を含む。

特開２０１７－１５７７３３号公報

本願発明者は、ＧＧＥＥ構造を有するＩＥ型ＩＧＢＴの信頼性向上の検討している。ＧＧ構造のゲート絶縁膜は、エミッタ電位電極に基準電位（０[Ｖ]）、ゲート電極に、例えば±４０～６０[Ｖ]のパルス電圧を印加することで初期不良品をスクリーニングできる。しかしながら、ＥＥ構造のゲート絶縁膜は、同様の方法ではスクリーニングできない。ＥＥ構造では、ゲート電極およびボディ領域がエミッタ電位電極に接続されているためである。

Ｌ負荷回路を用いて過渡的にＥＥ構造のゲート絶縁膜に高電界を印加することでスクリーニングできるが、このテストは、大電流試験であるため、ゲート絶縁膜に欠陥等が有ると、その部分からの発熱でＩＧＢＴが融解する場合があり、試験設備のメンテナンスが大変であった。

従って、ＧＧ構造と同様に、比較的単純な試験方法でＥＥ構造のゲート絶縁膜のスクリーニングができ、半導体装置の信頼性を向上させる技術が求められている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

一実施の形態である半導体装置は、アクティブセル領域とホールコレクタセル領域とを有し、ホールコレクタセル領域において、ゲート電極は、ゲートフィンガーに、ボディ領域はエミッタ電位電極に、フローティング領域は、フローティングフィンガーに、それぞれ接続されており、ゲートフィンガーは、ゲートフィンガーおよびエミッタフィンガー上に形成されたシャント配線により、エミッタ電位電極に接続されている。そして、シャント配線形成前に、ボディ領域およびフローティング領域に対して、ゲート電極に正電圧または負電圧を印加することで、ホールコレクタセル領域のゲート絶縁膜のスクリーニングを可能とした。

一実施の形態によれば、半導体装置の信頼性を向上させることができる。

実施の形態１の半導体装置である半導体チップの平面図である。 実施の形態１の半導体装置である半導体チップの平面図である。 図１の半導体装置の要部平面図である。 図２の半導体装置の要部平面図である。 図４のＡ‐Ａ線に沿う断面図である。 図４のＢ‐Ｂ線に沿う断面図である。 図４のＣ‐Ｃ線に沿う断面図である。 実施の形態１の半導体装置の製造方法を示す工程フロー図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 図８の変形例を示す工程フロー図である。 図１の変形例である半導体装置の平面図である。 図３の変形例である半導体装置の平面図である。 図５の変形例である半導体装置の平面図である。 実施の形態２の半導体装置である半導体チップの要部平面図である。 図１４のＤ‐Ｄ線に沿う断面図である。 図１４の変形例である半導体装置の要部平面図である。 図１５の変形例である半導体装置の要部平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。

また、本願明細書では、半導体の導電型がｐ型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。また、本願明細書では、半導体の導電型がｎ型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。

（実施の形態１）
以下に、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態１の半導体装置は、ＧＧＥＥ構造のＩＥ型ＩＧＢＴを備えた半導体装置である。

＜半導体装置の構成＞
図１は、本実施の形態の半導体装置である半導体チップＣＨＰの平面図である。図１は平面図であるが、図面を見易くするため、ゲート電位電極ＧＥ、エミッタ電位電極ＥＥ、ゲートフィンガーＧＦ１、エミッタフィンガーＥＦおよびガードリングＧＲにハッチングを付している。なお、図１は、後述する金属層ＭＬ２および保護膜ＰＶの形成前の中間構造体の平面図である。

図１に示すように、半導体チップＣＨＰの中央部には、大面積のエミッタ電位電極ＥＥ、およびゲート電位電極ＧＥが配置され、それらの外周にはガードリングＧＲが形成されている。半導体チップＣＨＰは、例えば、長方形であり、便宜上、長辺方向をＸ方向、短辺方向をＹ方向と呼ぶ。Ｙ方向において、半導体チップＣＨＰの中央部には、ゲート電位電極ＧＥが配置され、ゲート電位電極ＧＥには、Ｙ方向に所定の間隔をもって、Ｘ方向に延在する複数（例えば、５本）のゲートフィンガーＧＦ１が接続されている。

隣り合うゲートフィンガーＧＦ１間には、エミッタ電位電極ＥＥが配置され、エミッタ電位電極ＥＥには、Ｘ方向に延在するエミッタフィンガーＥＦが接続されている。また、ゲートフィンガーＧＦ１とエミッタフィンガーＥＦとの間には、Ｘ方向に延在するゲートフィンガーＧＦ２が配置され、エミッタ電位電極ＥＥとエミッタフィンガーＥＦとの間には、Ｘ方向に延在するフローティングフィンガーＦＦが配置されている。Ｙ方向におけるエミッタ電位電極ＥＥの幅は、Ｙ方向におけるゲートフィンガーＧＦ１およびＧＦ２、エミッタフィンガーＥＦならびにフローティングフィンガーＦＦの幅よりも広い。

便宜上、Ｙ方向において隣り合うゲートフィンガーＧＦ１に挟まれた領域を、ブロックＢＫ１～ＢＫ４と定義する。各ブロックＢＫ１～ＢＫ４には、ゲートフィンガーＧＦ１およびＧＦ２、エミッタフィンガーＥＦ、フローティングフィンガーＦＦおよびエミッタ電位電極ＥＥが含まれる。各ブロックＢＫ１～ＢＫ４において、エミッタ電位電極ＥＥとエミッタフィンガーＥＦとは、互いに接続されており、各ブロックＢＫ１～ＢＫ４間において、エミッタ電位電極ＥＥおよびエミッタフィンガーＥＦは、互いに接続されている。なお、ゲート電位電極ＧＥ、ゲートフィンガーＧＦ１およびＧＦ２、エミッタフィンガーＥＦ、フローティングフィンガーＦＦならびにエミッタ電位電極ＥＥは、後述する金属層ＭＬ１をパターニングして構成されている。ゲートフィンガーＧＦ１およびＧＦ２、ならびにフローティングフィンガーＦＦは、互いに離間しており、かつ、一体に形成されたエミッタフィンガーＥＦおよびエミッタ電位電極ＥＥから離間し、電気的に分離されている。

また、図１に示すように、ゲートフィンガーＧＦ２の端部には、ゲートフィンガーパッドＧＦＰが設けられ、フローティングフィンガーＦＦの端部には、フローティングフィンガーパッドＦＦＰが設けられている。Ｙ方向において、ゲートフィンガーパッドＧＦＰの幅は、ゲートフィンガーＧＦ２の幅よりも広く、フローティングフィンガーパッドＦＦＰの幅は、フローティングフィンガーＦＦの幅よりも広い。

半導体チップＣＨＰの大部分は、Ｘ方向に延在しているエミッタ電位電極ＥＥで覆われており、エミッタ電位電極ＥＥの下方にはＩＧＢＴ等の半導体素子が形成されている。各ブロックＢＫ１～ＢＫ４のエミッタ電位電極ＥＥは、Ｘ方向に等しい長さを有し、ブロックＧＫ２およびＢＫ３のエミッタ電位電極ＥＥは、ゲート電位電極ＧＥと重なることなく、ゲート電位電極ＧＥから離間して配置されている。つまり、Ｙ方向において、ゲート電位電極ＧＥの両側には、エミッタ電位電極ＥＥが設けられていない空きスペースが存在し、この空きスペースには、感温ダイオードＤｉ、センスＩＧＢＴ、ゲートフィンガーパッドＧＦＰおよびフローティングフィンガーパッドＦＦＰが配置されている。このように、Ｘ方向において、ゲートフィンガーパッドＧＦＰおよびフローティングフィンガーパッドＦＦＰを、エミッタ電位電極ＥＥに対して、ゲート電位電極ＧＥと等しい側に配置したことで、半導体チップＣＨＰの大面積化を抑制している。なお、感温ダイオードＤｉおよびセンスＩＧＢＴは、ＩＥ型ＩＧＢＴの温度検出および電流検出のための半導体素子である。

図２は、本実施の形態の半導体装置である半導体チップＣＨＰの平面図であり、図１の中間構造体に金属層ＭＬ２および保護膜ＰＶを形成した状態を示している。なお、図面を見易くするため、金属層ＭＬ２にハッチングを付している。図２に示すように、ゲートフィンガーＧＦ２およびエミッタフィンガーＥＦに重なるように、Ｘ方向に延在するシャント配線ＳＬが配置され、シャント配線ＳＬは、ゲートフィンガーＧＦ２およびエミッタフィンガーＥＦに接触しており、両者を電気的に接続している。エミッタフィンガーＥＦは、エミッタ電位電極ＥＥに接続されているため、ゲートフィンガーＧＦ２は、シャント配線ＳＬおよびエミッタフィンガーＥＦを介してエミッタ電位電極ＥＥに接続されている。

また、エミッタ電位電極ＥＥ上には、エミッタパッドＥＰが配置され、ゲート電位電極ＧＥ上には、ゲートパッドＧＰが配置されている。エミッタパッドＥＰは、エミッタ電位電極ＥＥに接触しており、エミッタ電位電極ＥＥに電気的に接続している。同様に、ゲートパッドＧＰは、ゲート電位電極ＧＥに接触しており、ゲート電位電極ＧＥに電気的に接続している。

シャント配線ＳＬ、エミッタパッドＥＰおよびゲートパッドＧＰは、金属層ＭＬ１よりも上層の金属層ＭＬ２で構成されている。シャント配線ＳＬ、エミッタパッドＥＰおよびゲートパッドＧＰは、所望のパターンを有する保護膜ＰＶをマスクとして、たとえば無電解メッキ法で形成されているため、シャント配線ＳＬ、エミッタパッドＥＰおよびゲートパッドＧＰ以外の領域には保護膜ＰＶが配置されている。エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ボンディングワイヤまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体チップＣＨＰを、他のチップまたは配線基板などに電気的に接続することができる。

図３は、図１のＰ１部の要部平面図であり、図４は、図２のＰ１部の要部平面図である。つまり、図３は、金属層ＭＬ２および保護膜ＰＶの形成前の中間構造体であり、図４は、金属層ＭＬ２および保護膜ＰＶの形成後である。なお、図３および図４では、ゲート電極Ｇ１およびＧ２にハッチングを付している。図５は、図４のＡ‐Ａ線に沿う断面図、図６は、図４のＢ‐Ｂ線に沿う断面図、図７は、図４のＣ‐Ｃ線に沿う断面図である。

図３に示すように、ブロックＢＫ２は、セル領域ＣＲおよび周辺領域ＰＥＲを含む。セル領域ＣＲには、アクティブセル領域ＡＣおよびインアクティブセル領域ＩＡＣが、Ｘ方向に交互に配置されている。インアクティブセル領域ＩＡＣは、ホールコレクタセル領域ＨＣＣおよびｐ型半導体領域であるフローティング領域ＰＦを含む。アクティブセル領域ＡＣおよびインアクティブセル領域ＩＡＣは、エミッタ電位電極ＥＥで覆われている。また、セル領域ＣＲは、フローティング領域ＰＦに電気的に接続されたフローティングフィンガーＦＦを含む。前述のＧＧＥＥ構造のＩＥ型ＩＧＢＴにおいて、アクティブ領域ＡＣがＧＧ構造に対応し、ホールコレクタセル領域ＨＣＣがＥＥ構造に対応する。

周辺領域ＰＥＲは、ゲートフィンガーＧＦ１およびＧＦ２、ならびに、エミッタフィンガーＥＦを含む。ゲートフィンガーＧＦ１およびＧＦ２、ならびに、エミッタフィンガーＥＦは、Ｘ方向に延在し、Ｙ方向において互いに離間している。ゲートフィンガーＧＦ１およびＧＦ２、ならびに、エミッタフィンガーＥＦの下方であって、半導体基板ＳＢにはｐ型半導体領域であるウェル領域ＰＷが形成されている。ウェル領域ＰＷは、エミッタフィンガーＥＦに電気的に接続している。周辺領域ＰＥＲは、セル領域ＣＲとの境界部にｎ型半導体領域ＮＦを含む。ｎ型半導体領域ＮＦは、セル領域ＣＲのフローティング領域ＰＦと周辺領域ＰＥＲのウェル領域ＰＷとを電気的に分離するための領域である。

また、アクティブセル領域ＡＣには、Ｙ方向に延在する一対のゲート電極Ｇ１が配置され、ホールコレクタセル領域ＨＣＣには、Ｙ方向に延在する一対のゲート電極Ｇ２が配置されている。一対のゲート電極Ｇ１は、セル領域ＣＲから周辺領域ＰＥＲに連続して延在し、周辺領域ＰＥＲでゲートフィンガーＦＧ１に接続している。また、一対のゲート電極Ｇ１は、４つのブロックＢＫ１～ＢＫ４にわたって連続的に延在している。一対のゲート電極Ｇ２は、セル領域ＣＲから周辺領域ＰＥＲに連続して延在し、周辺領域ＰＥＲでゲートフィンガーＦＧ２に接続している。また、一対のゲート電極Ｇ２は、４つのブロックＢＫ１～ＢＫ４にわたって連続的に延在している。図１で説明したように、ゲートフィンガーＦＧ１は、ゲート電位電極ＧＥに接続されている。また、図１および図２で説明したように、ゲートフィンガーＦＧ２は、エミッタ電位電極ＥＥに接続されている。従って、一対のゲート電極Ｇ１は、ゲート電位電極ＧＥに接続されており、一対のゲート電極Ｇ２は、エミッタ電位電極ＥＥに接続されている。

図４に示すように、周辺領域ＰＥＲにおいて、ゲートフィンガーＧＦ２およびエミッタフィンガーＥＦの一部分と重なるようにシャント配線ＳＬが配置されている。シャント配線ＳＬは、Ｘ方向に延在し、ゲートフィンガーＧＦ２とエミッタフィンガーＥＦとを電気的に接続している。また、セル領域ＣＲでは、エミッタ電位電極ＥＥ上にエミッタパッドＥＰが配置され、エミッタパッドＥＰは、エミッタ電位電極ＥＥに電気的に接続している。

また、セル領域ＣＲおよび周辺領域ＰＥＲにおいて、シャント配線ＳＬおよびエミッタパッドＥＰが配置されていない領域には、保護膜ＰＶが配置されている。

図５に示すように、本実施の形態の半導体装置は、アクティブセル領域ＡＣおよびインアクティブセル領域ＩＡＣを有し、インアクティブセル領域ＩＡＣは、ホールコレクタセル領域ＨＣＣおよびフローティング領域ＰＦを含む。その表面にボディ領域ＰＢを含むフローティング領域ＰＦは、ホールコレクタセル領域ＨＣＣおよびアクティブセル領域ＡＣに接している。

半導体装置は、半導体基板ＳＢに形成されており、半導体基板ＳＢには、低濃度のｎ型半導体領域であるドリフト領域ＮＶが形成されている。半導体基板ＳＢの裏面ＳＢｂ側には、ドリフト領域ＮＶよりも高い不純物濃度を有するｎ型半導体領域であるフィールドストップ領域ＮＳ、ｐ型半導体領域であるコレクタ領域ＰＣ、および、金属膜からなるコレクタ電位電極ＣＥが形成されている。ＩＧＢＴの動作時に、コレクタ領域ＰＣには、コレクタ電位電極ＣＥを介して、コレクタ電位が印加される。

アクティブセル領域ＡＣは、ＩＥ型ＩＧＢＴの電流経路となる領域である。アクティブセル領域ＡＣは、ゲート電位電極ＧＥに接続された２つのゲート電極Ｇ１と、ホールバリア領域ＮＨＢと、ボディ領域ＰＢと、エミッタ領域ＮＥと、を含む。半導体基板ＳＢの主面ＳＢａから裏面ＳＢｂに向かって２つのトレンチＴ１が延在し、２つのトレンチＴ１は、Ｘ方向において、所定の間隔をもって形成されている。２つのトレンチＴ１内には、ゲート絶縁膜ＧＩを介してゲート電極Ｇ１が埋め込まれている。２つのトレンチＴ１に挟まれた領域において、半導体基板ＳＢには、ドリフト領域ＮＶよりも高濃度のｎ型半導体領域であるホールバリア領域ＮＨＢが形成されており、ホールバリア領域ＮＨＢの表面には、ｐ型半導体領域であるボディ領域ＰＢが形成されており、ボディ領域ＰＢの表面には、ｎ型半導体領域であるエミッタ領域ＮＥが形成されている。ボディ領域ＰＢおよびエミッタ領域ＮＥは、２つのトレンチＴ１内に形成されたゲート絶縁膜ＧＩに接触している。ホールバリア領域ＮＨＢは、主に、ホール蓄積効果を向上させるために設けられており、これによりＩＥ効果を向上させることができる。

エミッタ領域ＮＥおよびボディ領域ＰＢは、Ｙ方向に延在するコンタクトホールＣＨ１に接しており、コンタクトホールＣＨ１内にはエミッタ電位電極ＥＥが埋め込まれている。なお、コンタクトホールＣＨ１下の半導体基板ＳＢには、ボディ領域ＰＢよりも高い不純物濃度を有するｐ型半導体領域であるボディコンタクト領域ＰＲが形成されている。従って、ＩＧＢＴの動作時に、エミッタ領域ＮＥ、ボディ領域ＰＢおよびボディコンタクト領域ＰＲには、エミッタ電位が印加される。

また、Ｙ方向において、エミッタ領域ＮＥは、ボディ領域ＰＢの表面全体には形成されておらず、一定の間隔で複数配置されている。すなわち、複数のエミッタ領域ＮＥは、ボディ領域ＰＢによって、Ｙ方向で互いに分離されるように形成されている。

インアクティブセル領域ＩＡＣは、アクティブセル領域ＡＣ以外の領域であり、インアクティブセル領域ＩＡＣの大部分は、その表面にボディ領域ＰＢが形成されたフローティング領域ＰＦであるが、インアクティブセル領域ＩＡＣの一部には、ホールコレクタセル領域ＨＣＣが形成されている。すなわち、Ｘ方向で隣接するアクティブセル領域ＡＣとホールコレクタセル領域ＨＣＣとの間には、フローティング領域ＰＦが形成されている。

ホールコレクタセル領域ＨＣＣでは、図３に示されるように、２つのトレンチＴ２がＹ
方向に延在しており、この２つのトレンチＴ２は、Ｙ方向と直交するＸ方向で互いに隣接
して配置されている。また、図５に示すように、トレンチＴ２内には、ゲート絶縁膜ＧＩを介してゲート電極Ｇ２が埋め込まれている。

２つのトレンチＴ２に挟まれた領域における半導体基板ＳＢの表面には、ｐ型のボディ領域ＰＢが形成されているが、アクティブセル領域ＡＣと異なり、ホールコレクタセル領域ＨＣＣのボディ領域ＰＢの表面には、ｎ型のエミッタ領域ＮＥが形成されていない。

ボディ領域ＰＢは、Ｙ方向に延在するコンタクトホールＣＨ１に接しており、コンタクトホールＣＨ１内にはエミッタ電位電極ＥＥが埋め込まれている。なお、コンタクトホールＣＨ１下の半導体基板ＳＢには、ボディ領域ＰＢよりも高い不純物濃度を有するｐ型半導体領域であるボディコンタクト領域ＰＲが形成されている。従って、ホールコレクタセル領域ＨＣＣにおいて、ＩＧＢＴの動作時に、ゲート電極Ｇ２、ボディ領域ＰＢおよびボディコンタクト領域ＰＲには、エミッタ電位が印加される。

半導体基板ＳＢの主面ＳＢａ上には層間絶縁膜ＩＬ２を介してエミッタ電位電極ＥＥが形成されており、層間絶縁膜ＩＬ２に形成されたコンタクトホールＣＨ１には、エミッタ電位電極ＥＥが埋め込まれている。なお、コンタクトホールＣＨ１は、半導体基板ＳＢの主面ＳＢａからその内部に達しており、アクティブセル領域ＡＣでは、エミッタ領域ＮＥを貫通してボディ領域ＳＢの内部に達しており、ホールコレクタセル領域ＨＣＣでは、ボディ領域ＳＢの内部に達している。

また、本実施の形態の半導体装置では、エミッタ電位電極ＥＥ上に、エミッタ電位電極ＥＥに接するエミッタパッドＥＰが形成されている。

トレンチＴ１およびＴ２の深さは、半導体基板ＳＢの主面ＳＢａから２～５μｍであり、例えば、３μｍである。ゲート電極Ｇ１およびＧ２は、例えばｎ型の不純物が導入された多結晶シリコン膜、ゲート絶縁膜ＧＩおよび層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜である。また、エミッタ電位電極ＥＥ他を構成する金属層ＭＬ１は、例えば、アルミニウム膜であるが、例えば窒化チタン膜からなるバリアメタル膜と、その上のアルミニウム膜との積層膜としてもよい。エミッタパッドＥＰ他を構成する金属層ＭＬ２は、例えば、ニッケル膜とニッケル膜上に形成された金膜との積層膜である。

図６に示すように、半導体基板ＳＢは、ドリフト領域ＮＶを含む。周辺領域において、ドリフト領域ＮＶ内には、ウェル領域ＰＷと、ウェル領域ＰＷの表面のボディ領域ＰＢとが形成されている。また、セル領域ＣＲにおいて、ドリフト領域ＮＶ内には、フローティング領域ＰＦと、フローティング領域ＰＦの表面のボディ領域ＰＢとが形成が形成されている。周辺領域ＰＥＲのドリフト領域ＮＶ内には、さらに、ｎ型半導体領域ＮＦが形成されており、ｎ型半導体領域ＮＦは、ウェル領域ＰＷとフローティング領域ＰＦとの間に形成されており、ウェル領域ＰＷおよびフローティング領域ＰＦと接する。ｎ型半導体領域ＮＦの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高く、ウェル領域ＰＷおよびフローティング領域ＰＦ間のパンチスルーを抑制する。つまり、ｎ型半導体領域ＮＦを設けない場合に比べて、ウェル領域ＰＷとフローティング領域ＰＦとの間隔を狭くできる為、周辺領域ＰＥＲの小型化が図れる。なお、ｎ型半導体領域ＮＦは、必ずしも設ける必要はないが、設ける場合には、図５のホールバリア領域ＮＨＢの形成工程で、ホールバリア領域ＮＨＢと等しい不純物濃度で形成してもよい。

また、図６に示すように、半導体基板ＳＢの主面ＳＢａ上には、層間絶縁膜ＩＬ１およびＩＬ２を介して、金属層ＭＬ１で形成された配線であるゲートフィンガーＧＦ１およびＧＦ２、エミッタフィンガーＥＦ、フローティングフィンガーＦＦ、ならびに、エミッタ電位電極ＥＥが互いに離間して形成されている。ただし、図１で説明したように、エミッタフィンガーＥＦとエミッタ電位電極ＥＥとは、別の領域において電気的に接続されている。エミッタフィンガーＥＦは、層間絶縁膜ＩＬ１およびＩＬ２に形成されたコンタクトホールＣＨ１内にも形成されており、ウェル領域ＰＷおよびボディ領域ＰＢ内に形成されたボディコンタクト領域（ｐ型半導体領域）ＰＲに電気的に接続されている。つまり、エミッタフィンガーＥＦは、ウェル領域ＰＷにエミッタ電位を供給するために設けられている。また、フローティングフィンガーＦＦは、層間絶縁膜ＩＬ１およびＩＬ２に形成されたコンタクトホールＣＨ１内にも形成されており、フローティング領域ＰＦおよびボディ領域ＰＢ内に形成されたボディコンタクト領域（ｐ型半導体領域）ＰＲに電気的に接続されている。つまり、フローティングフィンガーＦＦは、フローティング領域ＰＦおよびボディ領域ＰＢに所望の電位を供給するために設けられている。

また、図６に示すように、金属層ＭＬ１の側面および上面を覆うように形成された保護膜ＰＶは、開口ＯＰを有しており、開口ＯＰ部には、金属層ＭＬ２で形成されたシャント配線ＳＬおよびエミッタパッドＥＰが形成されている。シャント配線ＳＬは、ゲートフィンガーＧＦ２およびエミッタフィンガーＥＦに接触し、ゲートフィンガーＧＦ２およびエミッタフィンガーＥＦを電気的に接続している。シャント配線ＳＬは、ゲートフィンガーＧＦ２およびエミッタフィンガーＥＦの側面、および、上面の一部を覆っている。また、エミッタパッドＥＰは、エミッタ電位電極ＥＥ上に形成され、エミッタ電位電極ＥＥの上面に接触している。なお、層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜、保護膜ＰＶは、例えば、ポリイミド膜等の有機膜で構成することができる。

図７に示すように、ゲート電極Ｇ１はゲートフィンガーＧＦ１に電気的に接続され、ゲート電極Ｇ２はゲートフィンガーＧＦ２に電気的に接続されている。図５に示すように、ゲート電極Ｇ１およびＧ２は、セル領域ＣＲにおいては、半導体基板ＳＢ内のトレンチＴ１およびＴ２内に形成されているが、図７に示すように、周辺領域ＰＥＲでは、半導体基板ＳＢ上に形成されている。ゲート電極Ｇ１およびＧ２は、半導体基板ＳＢの主面ＳＢａ上に層間絶縁膜ＩＬ１を介して形成されており、層間絶縁膜ＩＬ２で覆われている。図３および図４に示すように、隣接する２つのゲート電極Ｇ１は、互いに平行にＹ方向に延在しており、周辺領域ＰＥＲには、２つのゲート電極Ｇ１を接続するゲート接続部Ｇ１ｃが設けられている。同様に、隣接する２つのゲート電極Ｇ２は、互いに平行にＹ方向に延在しており、周辺領域ＰＥＲには、２つのゲート電極Ｇ２を接続するゲート接続部Ｇ２ｃが設けられている。そして、図７に示すように、ゲートフィンガーＧＦ１は、層間絶縁膜ＩＬ２上、および、層間絶縁膜ＩＬ２に設けられたコンタクトホールＣＨ１内に形成されており、２つのゲート電極Ｇ１およびゲート接続部Ｇ１ｃに電気的に接続している。同様に、ゲートフィンガーＧＦ２は、層間絶縁膜ＩＬ２上、および、層間絶縁膜ＩＬ２に設けられたコンタクトホールＣＨ１内に形成されており、２つのゲート電極Ｇ２およびゲート接続部Ｇ２ｃに電気的に接続している。なお、ゲート接続部Ｇ１ｃおよびＧ２ｃは、必須ではなく、ゲートフィンガーＧＦ１またはＧＦ２が、２つのゲート電極Ｇ１またはＧ２に接続されていればよい。

次に、スクリーニングと呼ばれる検査工程を説明する。本実施の形態のスクリーニングは、アクティブセル領域ＡＣおよびホールコレクタ領域ＨＣＣのゲート絶縁膜ＧＩの初期不良の検出・除去する工程であり、本実施の形態では、特に、ホールコレクタ領域ＨＣＣのゲート絶縁膜ＧＩの初期不良の検出に向けられている。図８は、本実施の形態の半導体装置の製造方法を示す工程フロー図であり、図９は、本実施の形態の半導体装置の製造工程を示す平面図であり、図８のスクリーニング工程Ｓ３を示している。図９では、図１と同様の領域にハッチングを付している。

図８に示すように、本実施の形態の半導体装置の製造方法は、順に、中間構造体準備（Ｓ１）、保護膜ＰＶ形成（Ｓ２）、スクリーニング（Ｓ３）、金属層ＭＬ２形成（Ｓ４）、裏面研磨（Ｓ５）およびコレクタ電位電極ＣＥ形成（Ｓ６）の各工程を含む。

先ず、中間構造体準備（Ｓ１）の工程を実施する。ここで、中間構造体とは、金属層ＭＬ２および保護膜ＰＶを形成する前の半導体装置であり、図１および図３に示す構造であり、図５～７において、金属層ＭＬ２および保護膜ＰＶを除去した構造である。

次に、保護膜ＰＶ形成（Ｓ２）の工程を実施する。図２、４、６および７で説明したように、半導体基板ＳＢ上に開口ＯＰを有する保護膜ＰＶを形成する。図６で説明したように、保護膜ＰＶは、金属層ＭＬ１で構成された、ゲートフィンガーＧＦ１およびＧＦ２、エミッタフィンガーＥＦ、フローティングフィンガーＦＦおよびエミッタ電位電極ＥＥの全体または一部を覆うように形成する。

次に、スクリーニング（Ｓ３）工程を実施する。図９は、図１の中間構造体にプローブ針（検査用端子）ＰＮを当接した状態を示している。図示していないが、半導体チップＣＨＰは、検査装置のステージ上に搭載されており、図９に示すように、ゲートフィンガーＧＦ１およびＧＦ２、エミッタフィンガーＥＦ、フローティングフィンガーＦＦ、エミッタ電位電極ＥＥおよびゲート電位電極ＧＥには、プローブ針（検査用端子）ＰＮが当接されている。なお、ゲートフィンガーＧＦ２およびフローティングフィンガーＦＦにおいては、ゲートフィンガーパッドＧＦＰおよびフローティングフィンガーパッドＦＦＰにプローブ針ＰＮが当接されている。そして、中間構造体の各部に所望の電位を印加して、アクティブセル領域ＡＣおよびホールコレクタ領域ＨＣＣのゲート絶縁膜ＧＩのスクリーニング（検査）を実施する。

スクリーニングには、ゲートフィンガーＧＦ２およびゲート電位電極ＧＥに、正のスクリーニング電圧を印加する「Ｖｇ＋スクリーニング」と、負のスクリーニング電圧を印加する「Ｖｇ－スクリーニング」とが有る。両者の場合において、フローティングフィンガーＦＦ、エミッタフィンガーＥＦおよびエミッタに電極ＥＥ、ならびに、ステージには基準電位である０［Ｖ］が印加される。「Ｖｇ＋スクリーニング」では、ゲートフィンガーＧＦ２およびゲート電位電極ＧＥに、＋４０～＋６０［Ｖ］、１秒以下のパルス電圧が印加され、「Ｖｇ－スクリーニング」では、ゲートフィンガーＧＦ２およびゲート電位電極ＧＥに、－４０～－６０［Ｖ］、１秒以下のパルス電圧が印加される。「Ｖｇ＋スクリーニング」と「Ｖｇ－スクリーニング」とは、どちらか一方を実施してもよいし、両者を実施してもよい。また、アクティブセル領域ＡＣおよびホールコレクタ領域ＨＣＣのゲート絶縁膜ＧＩのスクリーニングは、両者を同時に実施してもよいし、別々に実施してもよい。

また、図９では、ホールコレクタ領域ＨＣＣのゲート絶縁膜ＧＩのスクリーニングを、ブロックＢＫ１～ＢＫ４で同時に実施する例を示している。つまり、各ブロックＢＫ１～ＢＫ４のゲートフィンガーパッドＧＦＰ、フローティングフィンガーパッドＦＦＰおよびエミッタ電位電極ＥＥにプローブ針ＰＮが当接され、前述の電圧が印加されている。

次に、金属層ＭＬ２形成（Ｓ４）工程を実施する。スクリーニング（Ｓ３）工程が終了した後に、保護膜ＰＶから露出した領域に選択的に金属膜ＭＬ２を形成して、図２および図４に示すように、シャント配線ＳＬ、エミッタパッドＥＰおよびゲートパッドＧＰを形成する。金属膜ＭＬ２は、無電解メッキ法を用いて、保護膜ＰＶから露出したゲートフィンガーＧＦ２、エミッタフィンガーＥＦ、エミッタ電位電極ＥＥおよびゲート電位電極ＧＥの上面および側面に形成される。従って、図６に示すように、シャント配線ＳＬは、保護膜ＰＶから露出したゲートフィンガーＧＦ２およびエミッタフィンガーＥＦの上面および側面に形成され、ゲートフィンガーＧＦ２とエミッタフィンガーＥＦとがシャント配線ＳＬで電気的に接続される。

次に、裏面研磨（Ｓ５）工程およびコレクタ電位電極ＣＥ形成（Ｓ６）工程を順に実施する。半導体基板ＳＢの裏面ＳＢｂ側を研磨して半導体基板ＳＢの厚さを薄くする。次に、半導体基板ＳＢの裏面ＳＢｂ側からイオン注入を行う。このイオン注入により、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣが形成される。フィールドストップ領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有する不純物領域である。次に、半導体基板ＳＢの裏面ＳＢｂ側で露出しているコレクタ領域ＰＣの表面に、例えばスパッタリング法によりコレクタ電位電極ＣＥを形成する。

以上により、本実施の形態の半導体装置が製造される。

上述のように、中間構造体では、平面視において、ゲート電極Ｇ２に接続されたゲートフィンガーＧＦ２とエミッタ電位電極ＥＥとが互いに離間していて、互いに電気的に独立である。従って、Ｌ負荷回路等を用いることなく、ホールコレクタ領域ＨＣＣのゲート絶縁膜ＧＩのスクリーニングを実施することができ、スクリーニング検査工程の簡素化、低コスト化を実現でき、半導体装置の信頼性を向上できる。また、スクリーニング後に形成されたシャント配線ＳＬによって、ゲートフィンガーＧＦ２がエミッタ電位電極ＥＥに接続されたエミッタフィンガーＥＦに電気的に接続されているため、ＩＧＢＴの動作時に、ホールコレクタ領域ＨＣＣに形成される寄生ｐ型ＭＯＳＦＥＴによってホールを排出することができるため、フローティング領域ＰＦの電位変動を抑制することができる。

さらに、中間構造体では、平面視において、フローティング領域ＰＦに接続されたフローティングフィンガーＦＦとエミッタ電位電極ＥＥとが互いに離間していて、互いに電気的に独立である。従って、ホールコレクタ領域ＨＣＣのゲート絶縁膜ＧＩのスクリーニングでは、ゲート電極Ｇ２とフローティング領域ＰＦとの間に位置するゲート絶縁膜ＧＩのスクリーニングが可能となり、半導体装置の信頼性がより向上する。さらに、アクティブセル領域ＡＣのゲート絶縁膜ＧＩのスクリーニングにおいても、ゲート電極Ｇ１とフローティング領域ＰＦとの間のゲート絶縁膜ＧＩのスクリーニングが可能となり、半導体装置の信頼性がより向上する。

周辺領域ＰＥＲに、エミッタ電位電極ＥＥと接続されたエミッタフィンガーＥＦ設け、ウェル領域ＰＷに接続しているため、周辺領域ＰＥＲのホールを引き抜くことができ、ＩＧＢＴの熱破壊を抑制できる。例えば、検討例では、セル領域ＣＲから周辺領域ＰＥＲにエミッタ電位電極ＥＥを延在させて、ウェル領域ＰＷに接続していた。しかしながら、本実施の形態では、セル領域ＣＲの端部にフローティングフィンガーＦＦを設けたため、検討例のように、エミッタ電位電極ＥＥを周辺領域ＰＥＲにまで延在させることが困難となった。そこで、図１に示すように、フローティングフィンガーＦＦを迂回して、エミッタ電位電極ＥＥに接続され、かつ、Ｘ方向に延在するエミッタフィンガーＥＦを周辺領域ＰＥＲに形成し、ウェル領域ＰＷに接続することで、ＩＥ型ＩＧＢＴの熱破壊を抑制できる。

また、図１に示すように、エミッタフィンガーＥＦの端部に設けられたエミッタフィンガーパッドＥＦＰおよびフローティングフィンガーＦＦの端部に設けられたフローティングフィンガーパッドＦＦＰを、Ｘ方向において、エミッタ電位電極ＥＥに対して、ゲート電位電極ＧＥと等しい側の空きスペースに配置したことで、半導体チップＣＨＰの大面積化を抑制している。

また、図６に示すように、ウェル領域ＰＷとフローティング領域ＰＦとの間に、ドリフト領域ＮＶの不純物濃度よりも高い不純物濃度を有するｎ型半導体領域ＮＦを設けたことで、ウェル領域ＰＷおよびフローティング領域ＰＦ間のパンチスルーを抑制でき、ウェル領域ＰＷとフローティング領域ＰＦとの間隔を狭くできる為、周辺領域ＰＥＲの小型化が図れる。

また、図８の金属層ＭＬ２形成（Ｓ４）工程で説明したように、シャント配線ＳＬは、エミッタパッドＥＰおよびゲートパッドＧＰの形成工程を用いて形成されるため、工程数を増加させることなく、簡素で低コストのスクリーニングが実現出来る。

また、図８に示すように、スクリーニング（Ｓ３）工程および金属膜ＭＬ２形成（Ｓ４）工程の後に裏面研磨（Ｓ５）を行うため、スクリーニング（Ｓ３）工程および金属膜ＭＬ２形成（Ｓ４）工程において、半導体基板ＳＢの裏面ＳＢｂの保護膜を形成する必要がなく、製造工程の増加を抑制できる。

図１０は、図８の変形例を示す工程フロー図である。図１０に示すように、裏面研磨（Ｓ５）およびコレクタ電位電極ＣＥ（Ｓ６）工程を実施した後に、スクリーニング（Ｓ３）工程および金属膜ＭＬ２形成（Ｓ４）工程を実施してもよい。このような順序にすることで、裏面研磨（Ｓ５）およびコレクタ電位電極ＣＥ（Ｓ６）工程に起因して発生するゲート絶縁膜ＧＩの不良をスクリーニングで検出することができる。

図１１は、図１の変形例である半導体装置の平面図である。図１１では、図１と同様の領域にハッチングを付している。エミッタフィンガーパッドＥＦＰおよびフローティングフィンガーパッドＦＦＰを、Ｘ方向において、エミッタ電位電極ＥＥに対して、ゲート電位電極ＧＥと反対側に配置している。ブロックＢＫ１およびＢＫ２に設けられたフローティングフィンガーＦＦに接続されたフローティングフィンガーパッドＦＦＰを共通にすることができる。ブロックＢＫ１およびＢＫ２についても同様である。

図１２は、図３の変形例である半導体装置の平面図である。図１２では、ゲート電極Ｇ１およびＧ２にハッチングを付している。図３では、２つのゲート電極Ｇ２は、ブロックＢＫ１～ＢＫ４において連続的に延在していたが、図１２では、２つのゲート電極Ｇ２は、各ブロックＢＫ１～ＢＫ４において独立している。図１２に示すように、ブロックＢＫ２に設けられた２つのゲート電極Ｇ２は、ブロックＢＫ１に設けられた２つのゲート電極Ｇ２と分離されている。ブロックＢＫ２に設けられた２つのゲート電極Ｇ２は、ブロックＢＫ２に設けられたゲートフィンガーＧＦ２に接続されている。他のブロックＢＫ１、ＢＫ３およびＢＫ４でも同様である。

上記実施の形態とは異なり、ブルック毎にホールコレクタ領域ＨＣＣのゲート絶縁膜ＧＩのスクリーニングを行う場合に有効である。例えば、図１２に示すブロックＢＫ２のホールコレクタ領域ＨＣＣのゲート絶縁膜ＧＩのスクリーニングを行う場合、ブロックＢＫ２のゲートフィンガーＧＦ２にのみスクリーニング電位を印加し、他のブロックＢＫ１、ＢＫ３およびＢＫ４のゲートフィンガーＧＦ２にはスクリーニング電位を印加しない。なぜなら、他のブロックＢＫ１、ＢＫ３およびＢＫ４のゲートフィンガーＧＦ２にはスクリーニング電位を印加してしまうと、それによって、ブロックＢＫ１、ＢＫ３およびＢＫ４に設けられたホールコレクタ領域ＨＣＣのゲート絶縁膜ＧＩが劣化するためである。

そして、ブロックＢＫ２のスクリーニングが完了したら、次のブロックのスクリーニングを実施するといった具合に、ブロック毎にスクリーニングを順に実施する。

なお、ブロックＢＫ２のホールコレクタ領域ＨＣＣのゲート絶縁膜ＧＩのスクリーニングを行う場合には、プローブ針ＰＮは、ブロックＢＫ２のゲートフィンガーパッドＧＦＰ、フローティングフィンガーパッドＦＦＰおよびエミッタ電位電極ＥＥに当接されていればよい（図９参照）。ブロックＢＫ１、ＢＫ３およびＢＫ４のスクリーニングを行う場合も同様である。ただし、スクリーニング対象のブロックのゲートフィンガーパッドＧＦ２にのみスクリーニングのパルス電圧が印加されればよく、図９に示すように、プローブ針ＰＮは、スクリーニング対象以外のブロックのゲートフィンガーパッドＧＦＰに当接されていてもうよい。

図１３は、図５の変形例である半導体装置の平面図である。図１３では、ホールコレクタセル領域ＨＣＣを示しているが、その他の領域は図５と同様であり、図５も参照しながら説明する。図１３は、ホールコレクタセル領域ＨＣＣにおいて、２つのトレンチＴ２ａおよびＴ２ｂの間隔を狭くした例を示している。つまり、隣接する２つのトレンチＴ２ａおよびＴ２ｂの間隔は、アクティブセル領域ＡＣにおいて隣接する２つのトレンチＴ１の間隔よりも狭い。そして、層間絶縁膜ＩＬ２および半導体基板ＳＢに設けられたコンタクトホールＣＨ２は、ボディ領域ＰＢとトレンチＴ２ａに跨って形成されており、コンタクトホールＣＨ２内には、エミッタ電位電極ＥＥが形成されている。

本実施の形態においては、ホールコレクタセル領域ＨＣＣのゲート絶縁膜ＧＩのスクリーニングをする為に、中間構造体では、ゲート電極Ｇ２ａとエミッタ電位電極ＥＥとを電気的に分離しておく必要がある。その為、トレンチＴ２ａ内に形成されたゲート電極Ｇ２ａの高さは、隣接するトレンチＴ２ｂ内に形成されたゲート電極Ｇ２ｂの高さよりも低く、ゲート電極Ｇ２ａ上には絶縁膜ＩＦが形成されている。また、言い換えると、ゲート電極Ｇ２ａの高さは、アクティブセル領域ＡＣにおいて隣接する２つのトレンチＴ１の高さよりも低い。ここで、ゲート電極の高さとは、トレンチ底部に位置するゲート電極の下端から、トレンチ上部に位置するゲート電極の上端までの長さとする。

（実施の形態２）
本実施の形態２の半導体装置は、ＥＧＥ（エミッタ‐ゲート‐エミッタ）構造のＩＥ型ＩＧＢＴを備えた半導体装置である。ここでは、上記実施の形態１と異なる部分のみ説明する。図１４は、本実施の形態２の半導体装置である半導体チップの要部平面図、図１５は、図１４のＤ‐Ｄ線に沿う断面図である。図１４および図１５は、上記実施の形態１の図３および図５に対応しており、金属層ＭＬ２および保護膜ＰＶの形成前の中間構造体を示している。なお、図１４では、ゲート電極Ｇ１およびＧ２にハッチングを付している。本実施の形態２においても、金属層ＭＬ２および保護膜ＰＶの形成後の状態は、図４および図６と同様となる。

図１４に示すように、ＥＧＥ構造は、アクティブセル領域ＡＣと、その両側に配置された２つのホールコレクタセル領域ＨＣＣとで構成されている。アクティブセル領域ＡＣには、Ｙ方向に延在するゲート電極Ｇ１が配置され、ホールコレクタセル領域ＨＣＣには、Ｙ方向に延在するゲート電極Ｇ２が配置されている。つまり、ＥＧＥ構造は、１本のゲート電極Ｇ１と、２本のゲート電極Ｇ２とを含む。

ゲート電極Ｇ１は、セル領域ＣＲから周辺領域ＰＥＲに連続して延在し、周辺領域ＰＥＲでゲートフィンガーＦＧ１に接続している。また、ゲート電極Ｇ１は、４つのブロックＢＫ１～ＢＫ４にわたって連続的に延在している。ゲート電極Ｇ２は、セル領域ＣＲから周辺領域ＰＥＲに連続して延在し、周辺領域ＰＥＲでゲートフィンガーＦＧ２に接続している。また、ゲート電極Ｇ２は、４つのブロックＢＫ１～ＢＫ４にわたって連続的に延在している。

上記実施の形態１で説明したように、中間構造体に金属層ＭＬ２および保護膜ＰＶを形成した後には、ゲートフィンガーＦＧ１は、ゲート電位電極ＧＥに接続されており、ゲートフィンガーＦＧ２は、エミッタ電位電極ＥＥに接続されている。従って、ゲート電極Ｇ１は、ゲート電位電極ＧＥに接続されており、ゲート電極Ｇ２は、エミッタ電位電極ＥＥに接続されている。

図１５に示すように、セル領域ＣＲには、Ｘ方向において、アクティブセル領域ＡＣとインアクティブセル領域ＩＡＣとが、交互に配置されている。インアクティブセル領域ＩＡＣは、ホールコレクタセル領域ＨＣＣとフローティング領域ＰＦとを含み、アクティブセル領域ＡＣと、その両側に配置された２つのホールコレクタセル領域ＨＣＣとでＥＧＥ構造を構成し、ＥＧＥ構造の両側にフローティング領域ＰＦが形成されている。

アクティブセル領域ＡＣは、トレンチＴ１内にゲート絶縁膜ＧＩを介して形成され、ゲート電位電極ＧＥに接続されたゲート電極Ｇ１を含み、ホールコレクタセル領域ＨＣＣは、トレンチＴ２内にゲート絶縁膜ＧＩを介して形成されたゲート電極Ｇ２を含む。トレンチＴ１とトレンチＴ２に挟まれた領域において、半導体基板ＳＢには、ドリフト領域ＮＶよりも高濃度のｎ型半導体領域であるホールバリア領域ＮＨＢが形成されており、ホールバリア領域ＮＨＢの表面には、ｐ型半導体領域であるボディ領域ＰＢが形成されている。

ボディ領域ＰＢの表面には、ｎ型半導体領域であるエミッタ領域ＮＥが形成されているが、エミッタ領域ＮＥは、トレンチＴ１（言い換えると、トレンチＴ１内のゲート絶縁膜ＧＩ）に接しているが、トレンチＴ２からは離間しており、トレンチＴ２（言い換えると、トレンチＴ２内のゲート絶縁膜ＧＩ）には接触していない。エミッタ領域ＮＥおよびボディ領域ＰＢは、Ｙ方向に延在するコンタクトホールＣＨ１に接しており、コンタクトホールＣＨ１内にはエミッタ電位電極ＥＥが埋め込まれている。なお、コンタクトホールＣＨ１下の半導体基板ＳＢには、ボディ領域ＰＢよりも高い不純物濃度を有するｐ型半導体領域であるボディコンタクト領域ＰＲが形成されている。

図１４および図１５に示す中間構造体に対して、上記実施の形態１と同様にスクリーニングを実施することで、半導体装置の信頼性を向上させることができる。

図１６は、図１４の変形例である半導体装置の平面図であり、上記実施の形態１の図１２に対応している。なお、図１６では、ゲート電極Ｇ１およびＧ２にハッチングを付している。図１４では、ゲート電極Ｇ２は、ブロックＢＫ１～ＢＫ４において連続的に延在していたが、図１６では、ゲート電極Ｇ２は、各ブロックＢＫ１～ＢＫ４において独立している。図１６に示すように、ブロックＢＫ２に設けられたゲート電極Ｇ２は、ブロックＢＫ１に設けられたゲート電極Ｇ２と分離されている。ブロックＢＫ２に設けられたゲート電極Ｇ２は、ブロックＢＫ２に設けられたゲートフィンガーＧＦ２に接続されている。他のブロックＢＫ１、ＢＫ３およびＢＫ４でも同様である。また、スクリーニングは、ブロックＢＫ１～ＢＫ４毎に順に実施するが、その方法は、上記実施の形態１の図１２で説明したとおりである。

図１７は、図１５の変形例である半導体装置の断面図であり、上記実施の形態１の図１３に対応しているが、中間構造体の断面図である。隣接するトレンチＴ１とトレンチＴ２の間隔が狭い場合に有効である。層間絶縁膜ＩＬ２および半導体基板ＳＢに設けられたコンタクトホールＣＨ３は、ボディ領域ＰＢとトレンチＴ２に跨って形成されており、コンタクトホールＣＨ３内には、エミッタ電位電極ＥＥが形成されている。

本実施の形態においては、ホールコレクタセル領域ＨＣＣのゲート絶縁膜ＧＩのスクリーニングをする為に、中間構造体では、ゲート電極Ｇ２とエミッタ電位電極ＥＥとを電気的に分離しておく必要がある。その為、トレンチＴ２内に形成されたゲート電極Ｇ２の高さは、隣接するトレンチＴ１内に形成されたゲート電極Ｇ１の高さよりも低く、ゲート電極Ｇ２上には絶縁膜ＩＦが形成されている。

以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本
発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更
可能である。上記実施の形態に記載された内容の一部を以下に記載する。

［付記１］
（ａ）中間構造体を準備する工程、
前記中間構造体は、第１ブロックおよび第２ブロックを含み、
前記第１ブロックおよび前記第２ブロックの各々は、
半導体基板内に形成され、平面視において第１方向に延在し、前記第１方向と交差する第２方向において所定の間隔をもって形成された第１トレンチおよび第２トレンチと、
前記第１トレンチ内に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第２トレンチ内に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第１トレンチに接し、前記半導体基板内に形成された第１導電型の第１ボディ領域と、
前記第２トレンチに接し、前記半導体基板内に形成された前記第１導電型の第２ボディ領域と、
前記第１トレンチに接して前記第１ボディ領域上に形成され、前記第１導電型と反対の第２導電型のエミッタ領域と、
前記エミッタ領域および前記第１ボディ領域に接するように形成された第１コンタクトホールと、
前記第２ボディ領域に接するように形成された第２コンタクトホールと、
前記第１コンタクトホール内において、前記エミッタ領域および前記第１ボディ領域に接し、前記第２コンタクトホール内において、前記第２ボディ領域に接するエミッタ電位電極と、
前記半導体基板上において、前記第２方向に延在し、前記第２ゲート電極に接続された第１配線と、
を備え、
（ｂ）前記第１ブロックにおいて、前記エミッタ電位電極に第１端子を当接し、前記第１配線に第２端子を当接した後、前記第１端子および前記第２端子間に所望の電圧を印加する第１検査工程、
（ｃ）前記第２ブロックにおいて、前記エミッタ電位電極に第３端子を当接し、前記第１配線に第４端子を当接した後、前記第３端子および前記第４端子間に所望の電圧を印加する第２検査工程、
（ｄ）前記（ｂ）工程および（ｃ）工程の後に、前記第１ブロックおよび前記第２ブロックにおいて、前記第１配線と前記エミッタ電位電極とを電気的に接続するシャント配線を形成する工程、
を有し、
前記第１ブロックと前記第２ブロックの前記第２ゲート電極は、互いに分離されている、半導体装置の製造方法。

［付記２］
付記１記載の半導体装置の製造方法において、
前記第１ブロックと前記第２ブロックの前記第１ゲート電極は、互いに分離されている、半導体装置の製造方法。

ＡＣ アクティブセル領域
ＢＫ１～ＢＫ４ ブロック
ＣＥ コレクタ電位電極
ＣＨ１、ＣＨ２、ＣＨ３ コンタクトホール
ＣＨＰ、ＣＨＰ１ 半導体チップ
ＣＲ セル領域
Ｄｉ 感温ダイオード
ＥＥ エミッタ電位電極
ＥＦ エミッタフィンガー（金属配線、配線）
ＥＰ エミッタパッド
ＦＦ フローティングフィンガー（金属配線、配線）
ＦＬＰ フローティングパッド
Ｇ１、Ｇ２ ゲート電極
Ｇ１ｃ、Ｇ２ｃ ゲート接続部
ＧＥ ゲート電位電極
ＧＦ１、ＧＦ２ ゲートフィンガー（金属配線、配線）
ＧＦＰ ゲートフィンガーパッド
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＲ ガードリング
ＨＣＣ ホールコレクタセル領域
ＩＡＣ インアクティブセル領域
ＩＦ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
ＭＬ１、ＭＬ２ 金属層
ＮＥ エミッタ領域（ｎ型半導体領域）
ＮＦ ｎ型半導体領域
ＮＨＢ ホールバリア領域（ｎ型半導体領域）
ＮＳ フィールドストップ領域（ｎ型半導体領域）
ＮＶ ドリフト領域（ｎ型半導体領域）
ＯＰ 開口
ＰＢ ボディ領域（ｐ型半導体領域）
ＰＣ コレクタ領域（ｐ型半導体領域）
ＰＥＲ 周辺領域
ＰＦ フローティング領域
ＰＮ プローブ針（検査用端子）
ＰＲ ボディコンタクト領域（ｐ型半導体領域）
ＰＶ 保護膜
ＰＷ ウェル領域（ｐ型半導体領域）
ＳＢ 半導体基板
ＳＢａ 主面（第１面）
ＳＢｂ 裏面（第２面)
ＳＥ センスＩＧＢＴ
ＳＬ シャント配線（シャント層）
Ｔ１、Ｔ２、Ｔ２ａ、Ｔ２ｂ トレンチ

Claims (15)

1. 半導体基板内に形成され、平面視において第１方向に延在し、前記第１方向と交差する第２方向において所定の間隔をもって形成された第１トレンチおよび第２トレンチと、
   前記第１トレンチ内に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
   前記第２トレンチ内に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
   前記第１トレンチに接し、前記半導体基板内に形成された第１導電型の第１ボディ領域と、
   前記第２トレンチに接し、前記半導体基板内に形成された前記第１導電型の第２ボディ領域と、
   前記第１トレンチに接して前記第１ボディ領域上に形成され、前記第１導電型と反対の第２導電型の第１エミッタ領域と、
   前記第２方向において、前記第２トレンチに対して、前記第２ボディ領域とは反対側に形成され、前記第２トレンチに接する前記第１導電型のフローティング領域と、
   前記第１エミッタ領域および前記第１ボディ領域に接するように形成された第１コンタクトホールと、
   前記第２ボディ領域に接するように形成された第２コンタクトホールと、
   前記第１コンタクトホール内において、前記第１エミッタ領域および前記第１ボディ領域に接触し、前記第２コンタクトホール内において、前記第２ボディ領域に接触するエミッタ電位電極と、
   前記半導体基板上において、前記第２方向に延在し、前記第２ゲート電極に接続された第１配線と、
   前記半導体基板上において、前記第２方向に延在し、前記フローティング領域に接続された第２配線と、
   を有し、
   前記第１配線と前記エミッタ電位電極とは、平面視にて、互いに離間しており、
   前記第１配線と前記エミッタ電位電極とは、シャント配線を介して電気的に接続されており、
   前記第２配線は、平面視において、前記エミッタ電位電極および前記第１配線から離間している、半導体装置。
2. 請求項１記載の半導体装置において、
   さらに、
   前記第１方向において、前記フローティング領域から離間して前記半導体基板内に形成された前記第１導電型のウェル領域と、
   前記半導体基板上において、前記第２方向に延在し、前記ウェル領域に接続された第３配線と、
   を有し、
   前記第３配線は、前記エミッタ電位電極に接続されている、半導体装置。
3. 請求項２記載の半導体装置において、
   さらに、
   前記第１方向において、前記フローティング領域と前記ウェル領域との間に形成された前記第２導電型の第１半導体領域、
   を有し、
   前記半導体基板は、前記第２導電型であり、
   前記第１半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高い、半導体装置。
4. 請求項１記載の半導体装置において、
   さらに、
   前記半導体基板上において、前記第２方向に延在し、前記第１ゲート電極に接続された第４配線と、
   前記半導体基板上に形成され、前記第４配線に接続されたゲート電位電極と、
   を有する、半導体装置。
5. 請求項４記載の半導体装置において、
   前記第１配線、前記第２配線、前記第４配線、前記ゲート電位電極および前記エミッタ電位電極は、第１金属層からなり、
   前記シャント配線は、前記第１金属層よりも上層の第２金属層からなる、半導体装置。
6. 請求項４記載の半導体装置において、
   さらに、
   前記半導体基板に形成され、平面視において前記第１方向に延在し、前記第１ボディ領域に接する第３トレンチと、
   前記第３トレンチに接して前記第１ボディ領域上に形成された前記第２導電型の第２エミッタ領域と、
   前記半導体基板に形成され、平面視において前記第１方向に延在し、前記第２ボディ領域に接する第４トレンチと、
   前記第３トレンチ内に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
   前記第４トレンチ内に第４ゲート絶縁膜を介して形成された第４ゲート電極と、
   を有し、
   前記第３ゲート電極は、前記第４配線に接続されており、
   前記第４ゲート電極は、前記第１配線に接続されている、半導体装置。
7. 請求項１記載の半導体装置において、
   さらに、
   前記第２トレンチ内において、前記第２ゲート電極上に形成された絶縁膜、
   を有し、
   前記第２コンタクトホールの一部は、前記第２トレンチに重なっており、
   前記第２コンタクトホール内に形成された前記エミッタ電位電極は、前記絶縁膜によって、前記第２ゲート電極から電気的に分離されている、半導体装置。
8. 請求項７記載の半導体装置において、
   前記第１トレンチの深さは、前記第２トレンチの深さと等しく、
   前記第２ゲート電極の高さは、前記第１ゲート電極の高さよりも低い、半導体装置。
9. （ａ）中間構造体を準備する工程、
   前記中間構造体は、
   半導体基板内に形成され、平面視において第１方向に延在し、前記第１方向と交差する第２方向において所定の間隔をもって形成された第１トレンチおよび第２トレンチと、
   前記第１トレンチ内に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
   前記第２トレンチ内に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
   前記第１トレンチに接し、前記半導体基板内に形成された第１導電型の第１ボディ領域と、
   前記第２トレンチに接し、前記半導体基板内に形成された前記第１導電型の第２ボディ領域と、
   前記第１トレンチに接して前記第１ボディ領域上に形成され、前記第１導電型と反対の第２導電型のエミッタ領域と、
   前記第２方向において、前記第２トレンチに対して、前記第２ボディ領域とは反対側に形成され、前記第２トレンチに接する前記第１導電型のフローティング領域と、
   前記エミッタ領域および前記第１ボディ領域に接するように形成された第１コンタクトホールと、
   前記第２ボディ領域に接するように形成された第２コンタクトホールと、
   前記第１コンタクトホール内において、前記エミッタ領域および前記第１ボディ領域に接触し、前記第２コンタクトホール内において、前記第２ボディ領域に接触するエミッタ電位電極と、
   前記半導体基板上において、前記第２方向に延在し、前記第２ゲート電極に接続された第１配線と、
   前記半導体基板上において、前記第２方向に延在し、前記フローティング領域に接続された第２配線と、
   を備え、
   （ｂ）前記エミッタ電位電極に第１端子を当接し、前記第１配線に第２端子を当接した後、前記第１端子および前記第２端子間に所望の電圧を印加する検査工程、
   （ｃ）前記（ｂ）工程の後に、前記第１配線と前記エミッタ電位電極とを電気的に接続するシャント配線を形成する工程、
   を有し、
   前記（ｂ）工程では、
   前記第２配線に第３端子を当接し、
   前記第１端子および前記第３端子に基準電位を印加し、前記第２端子に正または負の電位を印加する、半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記半導体基板に基準電位を印加する、半導体装置の製造方法。
11. 請求項９記載の半導体装置の製造方法において、
    前記中間構造体は、さらに、
    前記半導体基板上において、前記第２方向に延在し、前記第１ゲート電極に接続された第４配線と、
    前記半導体基板上に形成され、前記第４配線に接続されたゲート電位電極と、
    を備え、
    前記（ｂ）工程では、
    前記第２配線に第４端子を当接し、
    前記第４端子に前記正又は負の電位を印加する、半導体装置の製造方法。
12. 請求項９記載の半導体装置の製造方法において、
    前記シャント配線は、無電解メッキ法により形成される、半導体装置の製造方法。
13. 請求項９記載の半導体装置の製造方法において、
    さらに、
    （ｄ）前記半導体基板の裏面を研磨する工程、
    （ｅ）前記半導体基板の裏面上にコレクタ電位電極を形成する工程、
    を有する、半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｄ）工程および前記（ｅ）工程を、前記（ｃ）工程の後に行う、半導体装置の製造方法。
15. 請求項１３記載の半導体装置の製造方法において、
    前記（ｄ）工程および前記（ｅ）工程を、前記（ａ）工程と前記（ｂ）工程の間に行う、半導体装置の製造方法。

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