KR102289598B1 - 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명은 채널 홀의 크기에 기초한 어드레스 스크램블 방식을 사용하는 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 셀 스트링 및 제어 로직을 포함한다. 셀 스트링은 기판에 수직인 방향으로 적층되는 메모리 셀들을 포함하며, 메모리 셀들 중 제 1 및 제 2 메모리 셀들을 포함하는 제 1 셀 그룹과 메모리 셀들 중 제 3 및 제 4 메모리 셀들을 포함하는 제 2 셀 그룹을 포함한다. 제어 로직은 제 1 셀 그룹 및 제 2 셀 그룹 사이의 셀 그룹 경계에서 메모리 셀들이 비연속적으로 프로그램 되도록 메모리 셀들의 프로그램 순서를 제어한다. 제 1 메모리 셀이 제 2 메모리 셀보다 셀 그룹 경계와 근접한 경우, 제 1 메모리 셀은 제 2 메모리 셀보다 먼저 프로그램 된다. 제 3 메모리 셀이 제 4 메모리 셀보다 셀 그룹 경계와 근접한 경우, 제 3 메모리 셀은 제 4 메모리 셀보다 먼저 프로그램 된다. 본 발명의 실시 예에 따르면, 동일한 셀 스트링 내의 메모리 셀들 사이의 프로그램 교란이 감소될 수 있다.

Description

불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법{NON-VOLATILE MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 상세하게는 채널 홀의 크기에 기초한 어드레스 스크램블 방식을 사용하는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존할 수 있다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 3차원으로 적층되는 메모리 셀을 갖는 반도체 메모리 장치가 활발히 연구되고 있다.
3차원 반도체 메모리 장치는 집적도를 향상시키기 위해 메모리 셀들을 기판에 수직인 방향으로 적층하여 셀 스트링을 구성할 수 있다. 다만, 3차원 반도체 메모리 장치는 집적도 향상과 함께 신뢰성을 유지해야 한다.
본 발명은 상술된 기술적 과제를 해결하기 위한 것으로써, 본 발명의 목적은 프로그램 동작 시 불휘발성 메모리 장치의 신뢰성을 향상시키는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 셀 스트링 및 제어 로직을 포함한다. 셀 스트링은 기판에 수직인 방향으로 적층되는 메모리 셀들을 포함하며, 메모리 셀들 중 제 1 및 제 2 메모리 셀들을 포함하는 제 1 셀 그룹과 메모리 셀들 중 제 3 및 제 4 메모리 셀들을 포함하는 제 2 셀 그룹을 포함한다. 제어 로직은 제 1 셀 그룹 및 제 2 셀 그룹 사이의 셀 그룹 경계에서 메모리 셀들이 비연속적으로 프로그램 되도록 메모리 셀들의 프로그램 순서를 제어한다. 제 1 메모리 셀이 제 2 메모리 셀보다 셀 그룹 경계와 근접한 경우, 제 1 메모리 셀은 제 2 메모리 셀보다 먼저 프로그램 된다. 제 3 메모리 셀이 제 4 메모리 셀보다 셀 그룹 경계와 근접한 경우, 제 3 메모리 셀은 제 4 메모리 셀보다 먼저 프로그램 된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이, 페이지 버퍼 회로, 및 어드레스 디코더를 포함한다. 메모리 셀 어레이는 기판에 수직인 방향으로 적층되어 셀 스트링을 구성하는 메모리 셀들, 그리고 상기 메모리 셀들과 직렬로 연결되는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 포함한다. 페이지 버퍼 회로는 메모리 셀 어레이의 비트 라인과 연결된다. 그리고 어드레스 디코더는 워드 라인들 및 선택 라인들을 통해 상기 메모리 셀 어레이에 연결된다. 프로그램 동작 시, 메모리 셀들 중에서 제 1 메모리 셀의 프로그램 속도가 제 2 메모리 셀의 프로그램 속도보다 느린 경우, 어드레스 디코더는 제 1 메모리 셀이 제 2 메모리 셀보다 먼저 프로그램 되도록 워드 라인들에 워드 라인 전압들을 제공한다. 또한, 상기 제 1 메모리 셀이 상기 제 2 메모리 셀보다 상기 스트링 선택 트랜지스터에 더 근접한 경우, 상기 어드레스 디코더는 상기 스트링 선택 트랜지스터에 바이어스 전압이 인가되기 전에 상기 접지 선택 트랜지스터에 프리차지 전압을 인가한다.
본 발명의 실시 예에 따른 메모리 시스템은 기판에 수직인 방향으로 적층되어 셀 스트링을 구성하는 메모리 셀들을 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치의 프로그램 동작을 제어하며, 상기 메모리 셀들을 프로그램 하는 순서를 설정하는 어드레스 스크램블 방식을 결정하는 컨트롤러를 포함하되, 상기 컨트롤러는 상기 셀 스트링의 채널 홀 프로파일을 검출하고, 상기 검출된 채널 홀 프로파일에 기초하여 상기 어드레스 스크램블 방식을 결정하고, 상기 검출된 채널 홀 프로파일은 상기 메모리 셀들의 프로그램 속도들에 관한 정보 또는 상기 메모리 셀들의 크기들에 관한 정보를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 기판에 수직인 방향으로 적층되어 셀 스트링을 구성하는 메모리 셀들을 포함하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치의 프로그램 동작을 제어하는 컨트롤러를 포함하며, 메모리 시스템의 프로그램 방법에 있어서, 상기 셀 스트링의 채널 홀 프로파일을 검출하는 단계, 상기 검출된 채널 홀 프로파일에 기초하여 상기 메모리 셀들의 프로그램 순서를 설정하는 어드레스 스크램블 방식을 결정하는 단계, 그리고 상기 결정된 어드레스 스크램블 방식에 기초하여 상기 메모리 셀들을 프로그램 하는 단계를 포함하되, 상기 검출된 채널 홀 프로파일은 상기 메모리 셀들의 프로그램 속도들에 관한 정보 또는 상기 메모리 셀들의 크기들에 관한 정보를 포함한다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치는 채널 홀의 지름이 상대적으로 큰(프로그램 속도가 상대적으로 느린) 메모리 셀부터 채널 홀의 지름이 상대적으로 작은(프로그램 속도가 상대적으로 빠른) 메모리 셀의 순서로 프로그램 동작을 수행할 수 있다. 또한, 하나의 셀 스트링 내에 채널 홀의 형태가 다른 복수의 셀 그룹들을 포함하는 경우, 불휘발성 메모리 장치는 셀 그룹들 사이의 셀 그룹 경계에서 비연속적으로 프로그램 동작을 수행할 수 있다. 따라서, 프로그램 동작 시 셀 스트링 내에서 적층된 메모리 셀들 사이의 프로그램 교란은 감소되고, 불휘발성 메모리 장치의 신뢰성은 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 예시적으로 보여주는 도면이다.
도 3a는 도 2의 메모리 블록(BLKa)의 하나의 셀 스트링(CS)의 구조를 예시적으로 보여주는 도면이다.
도 3b는 도 3a의 하나의 메모리 셀(MC)의 구조를 예시적으로 보여주는 도면이다.
도 4a 내지 도 4e는 하나의 스트링을 구성하는 필라(또는 채널 홀)을 예시적으로 보여주는 도면들이다.
도 5는 일반적인 어드레스 스크램블 방식을 사용하는 경우 메모리 셀 어레이에 인가되는 전압들을 보여주는 타이밍도이다.
도 6 내지 도 9는 본 발명의 실시 예에 따른 프로그램 동작들을 보여주는 타이밍도이다.
도 10 내지 도 14는 본 발명의 실시 예에 따른 어드레스 스크램블 방식 별로 적용되는 프로그램 동작들을 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 16은 도 15의 불휘발성 메모리 장치를 자세히 보여주는 블록도이다.
도 17은 도 16의 워드 라인 지연 검출기의 동작을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템의 프로그램 방법을 보여주는 순서도이다.
도 19 및 도 20은 도 18의 채널 홀 프로파일을 검출하는 방법들을 예시적으로 보여주는 순서도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼 회로(130), 제어 로직(140), 그리고 전압 발생기(150)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL), 선택 라인들(SSL, GSL) 및 공통 소스 라인(CSL)을 통해 어드레스 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 각각의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 메모리 셀 어레이(110)에는 복수의 워드 라인들이 기판에 수직인 방향으로 적층될 수 있다.
적층된 복수의 워드 라인 층들 각각에 대응하는 메모리 셀들은 프로그램 동작 시 특성의 차이를 나타낼 수 있다. 수직 구조로 메모리 셀들을 적층하기 위해서는 식각(etching) 공정에 의해서 수직으로 워드 라인들을 관통하는 채널을 형성하게 된다. 예를 들면, 수직 방향으로의 식각 공정에서, 필라(pillar)의 종횡비(aspect ratio)가 크지 않으면, 채널 홀(channel hole)의 직경은 채널 홀의 깊이에 따라 감소하게 될 수 있다. 즉, 식각 공정에 따라, 층들 각각에 대응하는 메모리 셀들의 크기가 달라질 수 있다. 결국, 메모리 셀들의 터널링 절연막이나, 플로팅 게이트(floating gate) 등의 크기가 채널의 깊이에 따라 달라질 수 있다.
이러한 조건에서는 동일한 프로그램 전압을 인가하더라도 크기가 다른 메모리 셀들의 플로팅 게이트들에는 서로 다른 세기의 전계가 발생할 수 있다. 동일한 프로그램 전압 조건에서 크기가 작은 메모리 셀들의 플로팅 게이트에 더 큰 전계가 형성될 것이다. 따라서, 채널 홀의 직경이 상대적으로 작은 메모리 셀들의 프로그램 속도가 더 빠르다.
한편, 메모리 셀이 프로그램 될 때 직전에 프로그램 된 메모리 셀에 프로그램 교란(Program Disturbance)이 발생할 수 있다. 이러한 프로그램 교란은 메모리 셀들 사이에 축적되는 전하들에 의해 발생할 수 있다. 통상 기판에 상대적으로 인접한 메모리 셀이 먼저 프로그램 된다. 채널 홀의 직경이 채널 홀의 깊이에 따라 감소하는 경우, 채널 홀의 직경이 상대적으로 작은(또는 프로그램 속도가 상대적으로 빠른) 메모리 셀이 먼저 프로그램 된다. 따라서, 채널 홀의 직경이 상대적으로 큰(또는 프로그램 속도가 상대적으로 느린) 메모리 셀이 프로그램 될 때, 직전에 프로그램 된 메모리 셀은 상대적으로 큰 프로그램 교란을 경험할 수 있다.
본 발명의 실시 예에 따르면, 프로그램 속도가 상대적으로 느린(또는 채널 홀의 직경이 상대적으로 큰) 메모리 셀이 먼저 프로그램 된다. 따라서, 본 발명의 프로그램 방법을 적용하면, 비선택 메모리 셀들에 대한 프로그램 교란이 감소될 수 있다. 채널 홀의 직경이 감소할수록 메모리 셀들 사이에 축적되는 전하량도 감소하기 때문이다.
어드레스 디코더(120)는 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압 발생기(150)로부터 제공되는 워드 라인 전압을 전달할 수 있다. 프로그램 동작 시 어드레스 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(VPGM)과 검증 전압(VVFY)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(VPASS)을 전달할 수 있다.
어드레스 디코더(120)는 제어 로직(140)의 제어에 따라 메모리 셀 어레이(110)의 워드 라인을 선택할 수 있다. 즉, 선택된 메모리 블록에서 기판에 대하여 수직으로 형성되는 채널 홀의 직경이 큰 메모리 셀들이 먼저 프로그램 되도록 어드레스 디코더(120)는 워드 라인 전압을 제어할 수 있다. 메모리 셀 어레이(110)에 포함된 메모리 셀들이 멀티 비트 메모리 셀인 경우라면, 어드레스 디코더(120)는 프로그램 교란을 고려한 어드레스 스크램블 기법을 적용할 수 있다. 그러나, 이 경우에도 동일한 페이지 단위들(예를 들면, MSB 페이지 또는 LSB 페이지)에 대해서는 상술한 프로그램 순서를 충족시키도록 어드레스 디코더(120)가 워드 라인들을 선택할 것이다.
어드레스 디코더(120)는 채널 초기화기(121)를 포함할 수 있다. 예를 들면, 상술한 프로그램 순서를 충족시키기 위해, 프로그램 동작은 셀 스트링의 메모리 셀들 중 어떤 위치에서든지 시작될 수 있다. 일반적으로, 채널 초기화는 셀 스트링에 연결된 스트링 선택 라인 및 비트 라인을 통해 실행된다. 하지만, 스트링 선택 라인에 인접한 메모리 셀이 먼저 프로그램 되는 경우, 스트링 선택 라인 및 비트 라인을 통해 채널 초기화를 실행할 수 없는 경우가 발생한다. 따라서, 채널 초기화기(121)는 상술한 프로그램 순서에 기초하여 다양한 채널 초기화 동작을 수행할 수 있다. 예를 들면, 채널 초기화기(121)는 메모리 셀들의 프로그램 순서에 대응하는 채널 초기화 동작을 수행하기 위해 스트링 선택 라인, 접지 선택 라인 및 공통 소스 라인에 제공되는 전압들의 인가 시점을 결정할 수 있다.
페이지 버퍼 회로(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작 시, 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)의 비트 라인으로 프로그램 될 데이터(DATA)에 대응하는 비트 라인 전압을 전달할 수 있다. 읽기 동작 시, 페이지 버퍼 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지할 수 있다. 페이지 버퍼 회로(130)는 감지된 데이터(DATA)를 래치하여 출력할 수 있다. 페이지 버퍼 회로(130)는 각각의 비트 라인들에 연결되는 복수의 페이지 버퍼(page buffer)들을 포함할 수 있다.
제어 로직(140)은 외부(예를 들어, 컨트롤러)로부터 전달되는 명령(CMD) 및 어드레스(ADDR)에 응답하여 어드레스 디코더(120), 페이지 버퍼 회로(130) 및 전압 발생기(150)를 제어할 수 있다. 제어 로직(140)은 프로그램 동작 시, 수직 구조의 메모리 셀들을 채널 홀의 크기에 따른 순서로 메모리 셀들을 프로그램 하도록 어드레스 디코더(120), 페이지 버퍼 회로(130) 및 전압 발생기(150)를 제어할 수 있다. 제어 로직(140)은 선택된 블록의 메모리 셀들 중에서 채널 홀이 작은 메모리 셀들을 먼저 프로그램 하도록 설정될 수 있다.
예를 들면, 제어 로직(140)은 어드레스 스크램블 선택기(141)를 포함할 수 있다. 어드레스 스크램블 선택기(141)는 메모리 셀 어레이(110)에 포함된 셀 스트링들의 채널 홀 프로파일(channel hole profile) 정보를 저장할 수 있다. 채널 홀 프로파일은 공정 단계에서 정의될 수 있다. 공정 단계에서 채널 홀 프로파일이 정의되면, 어드레스 스크램블 선택기(141)는 채널 홀 프로파일 정보를 저장할 수 있다. 어드레스 스크램블 선택기(141)는 채널 홀 프로파일 정보에 기초하여 수신된 어드레스(ADDR)에 대응하는 워드 라인을 선택할 수 있다. 즉, 어드레스 스크램블 선택기(141)는 채널 홀 프로파일 정보에 따라 어드레스 스크램블(address scramble)들 중 하나를 선택할 수 있다. 어드레스 스크램블은 하나의 셀 스트링에 포함된 메모리 셀들과 워드 라인들을 매핑하는 방법을 말한다.
전압 발생기(150)는 제어 로직(140)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생할 수 있다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(VPGM), 패스 전압(VPASS), 선택 및 비선택 읽기 전압들(VRD, VREAD) 등이 있다. 전압 발생기(150)는 읽기 동작 및 프로그램 동작 시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압들(VSSL, VGSL)을 생성할 수 있다.
본 발명의 불휘발성 메모리 장치(100)는 채널 홀의 크기를 참조하여 메모리 셀들의 프로그램 순서를 결정하게 될 것이다. 따라서, 수직 구조(예를 들어, 셀 스트링 구조)로 형성되는 메모리 셀들 중 비선택 메모리 셀들에서 발생하는 프로그램 교란을 감소시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 2에서, 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다. 도 2에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 2에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 본 발명의 기술적 사상은 한정되지 않는다.
각 행의 셀 스트링들(CS)은 제 1 내지 제 4 접지 선택 라인들(GSL1~GSL4) 중 대응하는 접지 선택 라인 또는 제 1 내지 제 4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인에 연결될 수 있다. 다만, 제 1 내지 제 4 접지 선택 라인들(GSL1~GSL4)은 하나로 연결될 수 있다. 각 열의 셀 스트링들(CS)은 제 1 내지 제 4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제 2 및 제 3 접지 선택 라인들(GSL2, GSL3) 또는 제 2 및 제 3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들(CS)은 옅게 도시되어 있다.
각 셀 스트링(CS)은 대응하는 접지 선택 라인에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WLs)에 각각 연결되는 복수의 메모리 셀들(MC), 그리고 대응하는 스트링 선택 라인에 연결되는 적어도 하나(또는 두 개)의 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 각 셀 스트링(CS)에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC) 및 스트링 선택 트랜지스터(SST)는 기판과 수직인 방향을 따라 직렬 연결되고, 기판과 수직인 방향을 따라 순차적으로 적층될 수 있다. 또한, 복수의 메모리 셀들(MC)은 데이터 저장에 사용되지 않는 더미 메모리 셀을 포함할 수 있다. 더미 메모리 셀은 다양한 용도로 사용될 수 있다.
기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 동일한 워드 라인에 공통으로 연결될 수 있다. 기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 상이한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 상이한 워드 라인들에 연결될 수 있다.
메모리 블록(BLKa)은 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 일체로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 일체로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 메모리 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함할 수 있다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함할 수 있다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 일체로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함될 수 있다.
도 3a는 도 2의 메모리 블록(BLKa)의 하나의 셀 스트링(CS)의 구조를 예시적으로 보여주는 도면이다. 도 3b는 도 3a의 하나의 메모리 셀(MC)의 구조를 예시적으로 보여주는 도면이다. 도 2, 도 3a 및 도 3b를 참조하면, 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 3a에 도시된 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다. 또한, 워드 라인들(WLs)은 데이터 저장에 사용되지 않는 더미(dummy) 워드 라인을 포함할 수 있다. 더미 워드 라인은 다양한 용도로 사용될 수 있다.
도 3b는 도 3a의 절단 선(A-A')에 따른 단면도를 보여준다. 예시적으로, 하나의 워드 라인에 대응하는 메모리 셀(MC)의 단면도가 도시될 수 있다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다. 바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다. 필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 하나의 워드 라인 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 하나의 워드 라인은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 메모리 셀(MC)과 동일한 구조를 가질 수 있다.
예시적으로, 셀 스트링(CS)의 제조 공정에서, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 기판(SUB)과의 거리가 감소할수록 작게 형성될 수 있다. 따라서, 접지 선택 트랜지스터(GST), 메모리 셀들(MCs) 및 스트링 선택 트랜지스터들(SSTs)의 바디들에 동일한 전압이 인가되고 그리고 접지 선택 라인(GSL), 워드 라인들(WLs) 및 스트링 선택 라인들(SSLs)에 동일한 전압이 인가될 때에, 기판(SUB)에 인접한 메모리 셀 또는 접지 선택 트랜지스터(GST)에 형성되는 전기장은 기판(SUB)과 먼 메모리 셀 또는 스트링 선택 트랜지스터(SST)에 형성되는 전기장보다 크다. 이러한 특징은 프로그램 동작이 수행되는 동안에 발생하는 프로그램 교란에 영향을 준다. 다만, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 이것에 제한되지 않는다. 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 식각 공정에 따라 기판(SUB)과의 거리에 대응하여 서로 다르게 형성될 수 있다.
도 4a 내지 도 4e는 하나의 셀 스트링을 구성하는 채널 홀들을 예시적으로 보여주는 도면들이다. 하나의 셀 스트링을 구성하는 채널 홀들은 식각 공정에 따라 다양한 형태로 형성될 수 있다. 도 4a 내지 도 4e에서, 하나의 셀 스트링은 제 1 내지 제 n 메모리 셀들(MC1~MCn)을 포함할 수 있다. 예를 들면, 제 1 메모리 셀(MC1)은 기판에서 가장 가까운 메모리 셀이고, 제 n 메모리 셀(MCn)은 기판에서 가장 먼 메모리 셀이다. 이하에서, n은 자연수이다.
도 4a를 참조하면, 제 1 셀 스트링(CS1)에서 기판(SUB)과의 거리가 증가할수록 메모리 셀의 크기는 증가할 수 있다. 본 발명의 실시 예로서, 프로그램 속도가 상대적으로 느린(또는 채널 홀의 직경이 상대적으로 큰) 메모리 셀이 먼저 프로그램 된다. 예를 들면, 불휘발성 메모리 장치(100)는 제 n 메모리 셀(MCn)을 제 1 워드 라인(WL1)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 n-1 메모리 셀(MCn-1)을 제 2 워드 라인(WL2)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 2 메모리 셀(MC2)을 제 n-1 워드 라인(WLn-1)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 1 메모리 셀(MC1)을 제 n 워드 라인(WLn)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 1 및 제 n 메모리 셀(MC1, MCn) 사이의 메모리 셀들을 동일한 방식으로 순차적으로 워드 라인들에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 입력된 명령(CMD) 및 어드레스(ADDR)에 응답하여 제 1 워드 라인(WL1)부터 제 n 워드 라인(WLn)까지 순차적으로 프로그램 동작을 수행할 수 있다. 이하에서, 이러한 메모리 셀 및 워드 라인 사이의 매핑은 제 1 어드레스 스크램블(ADDR Scramble 1) 방식으로 지칭한다.
도 4b를 참조하면, 제 2 셀 스트링(CS2)에서 기판(SUB)과의 거리가 증가할수록 메모리 셀의 크기는 감소할 수 있다. 본 발명의 실시 예로서, 프로그램 속도가 상대적으로 느린(또는 채널 홀의 직경이 상대적으로 큰) 메모리 셀이 먼저 프로그램 된다. 예를 들면, 불휘발성 메모리 장치(100)는 제 1 메모리 셀(MC1)을 제 1 워드 라인(WL1)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 2 메모리 셀(MC2)을 제 2 워드 라인(WL2)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 n-1 메모리 셀(MCn-1)을 제 n-1 워드 라인(WLn-1)에 매핑시킬 수 있다. 불휘발성 메모리 장치(100)는 제 n 메모리 셀(MCn)을 제 n 워드 라인(WLn)에 매핑시킬 수 있다. 불휘발성 메모리 장치(100)는 제 1 및 제 n 메모리 셀(MC1, MCn) 사이의 메모리 셀들을 동일한 방식으로 순차적으로 워드 라인들에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 입력된 명령(CMD) 및 어드레스(ADDR)에 응답하여 제 1 워드 라인(WL1)부터 제 n 워드 라인(WLn)까지 순차적으로 프로그램 동작을 수행할 수 있다. 이하에서, 이러한 메모리 셀 및 워드 라인 사이의 매핑은 제 2 어드레스 스크램블(ADDR Scramble 2) 방식으로 지칭한다.
도 4c를 참조하면, 제 3 셀 스트링(CS3)에서 기판(SUB)과의 거리가 증가할수록 메모리 셀의 크기는 증가하다가 다시 감소할 수 있다. 본 발명의 실시 예로서, 프로그램 속도가 상대적으로 느린(또는 채널 홀의 직경이 상대적으로 큰) 메모리 셀이 먼저 프로그램 된다. 다만, 도 4c의 경우, 채널 홀의 직경이 두 방향으로 감소한다. 예를 들면, 제 1 셀 그룹(CG1)은 제 1 메모리 셀(MC1) 내지 제 k 메모리 셀(MCk)을 포함하고, 제 1 셀 그룹(CG1)에서 채널 홀의 직경은 기판(SUB)과의 거리가 증가할수록 증가한다. 제 2 셀 그룹(CG2)은 제 k+1 메모리 셀(MCk+1) 내지 제 n 메모리 셀(MCn)은 포함하고, 제 2 셀 그룹(CG2)에서 채널 홀의 직경은 기판(SUB)과의 거리가 증가할수록 감소한다. 도 4c에서, 불휘발성 메모리 장치(100)는 제 2 셀 그룹(CG2)의 메모리 셀들을 먼저 프로그램 할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 제 k+1 메모리 셀(MCk+1)을 제 1 워드 라인(WL1)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 k+2 메모리 셀(MCk+2)을 제 2 워드 라인(WL2)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 k+1 및 제 n 메모리 셀(MCk+1, MCn) 사이의 메모리 셀들을 동일한 순서(예를 들어, 제 1 프로그램 순서)로 워드 라인들에 매핑할 수 있다.
또한, 불휘발성 메모리 장치(100)는 제 k 메모리 셀(MCk)을 제 m+1 워드 라인(WLm+1)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 k-1 메모리 셀(MCk-1)을 제 m+2 워드 라인(WLm+2)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 2 메모리 셀(MC2)을 제 n-1 워드 라인(WLn-1)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 1 메모리 셀(MC1)을 제 n 워드 라인(WLn)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 1 및 제 k 메모리 셀(MC1, MCk) 사이의 메모리 셀들을 동일한 순서(예를 들어, 제 2 프로그램 순서)로 워드 라인들에 매핑할 수 있다. 여기서, k는 n보다 작은 자연수이고, m은 k보다 작은 자연수이며, k는 n-m이다.
불휘발성 메모리 장치(100)는 입력된 명령(CMD) 및 어드레스(ADDR)에 응답하여 제 1 워드 라인(WL1)부터 제 n 워드 라인(WLn)까지 두 가지 방향(제 1 및 제 2 프로그램 순서)으로 순차적으로 프로그램 동작을 수행할 수 있다. 즉, 메모리 셀들(MC1~MCn)은 셀 그룹 경계(Cell Group Boundary)에서 비연속적으로 프로그램 될 수 있다. 이하에서, 이러한 메모리 셀 및 워드 라인 사이의 매핑은 제 3 어드레스 스크램블(ADDR Scramble 3) 방식으로 지칭한다.
도 4d를 참조하면, 제 4 셀 스트링(CS4)에서 기판(SUB)과의 거리가 증가할수록 메모리 셀의 크기는 증가하다가 다시 감소할 수 있다. 본 발명의 실시 예로서, 프로그램 속도가 상대적으로 느린(또는 채널 홀의 직경이 상대적으로 큰) 메모리 셀이 먼저 프로그램 된다. 도 4d의 경우, 채널 홀의 직경이 두 방향으로 감소한다. 예를 들면, 제 1 셀 그룹(CG1)은 제 1 메모리 셀(MC1) 내지 제 m 메모리 셀(MCm)을 포함하고, 제 1 셀 그룹(CG1)에서 채널 홀의 직경은 기판(SUB)과의 거리가 증가할수록 증가한다. 제 2 셀 그룹(CG2)은 제 m+1 메모리 셀(MCm+1) 내지 제 n 메모리 셀(MCn)은 포함하고, 제 2 셀 그룹(CG2)에서 채널 홀의 직경은 기판(SUB)과의 거리가 증가할수록 감소한다. 도 4d에서, 불휘발성 메모리 장치(100)는 제 1 셀 그룹(CG1)의 메모리 셀들을 먼저 프로그램 할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 제 m 메모리 셀(MCm)을 제 1 워드 라인(WL1)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 m-1 메모리 셀(MCm-1)을 제 2 워드 라인(WL2)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 m 및 제 1 메모리 셀(MCm, MC1) 사이의 메모리 셀들을 동일한 순서(예를 들어, 제 1 프로그램 순서)로 워드 라인들에 매핑할 수 있다.
또한, 불휘발성 메모리 장치(100)는 제 m+1 메모리 셀(MCm+1)을 제 m+1 워드 라인(WLm+1)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 m+2 메모리 셀(MCm+2)을 제 m+2 워드 라인(WLm+2)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 n-1 메모리 셀(MCn-1)을 제 n-1 워드 라인(WLn-1)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 n 메모리 셀(MCn)을 제 n 워드 라인(WLn)에 매핑할 수 있다. 불휘발성 메모리 장치(100)는 제 m+1 및 제 n 메모리 셀(MCm+1, MCn) 사이의 메모리 셀들을 동일한 순서(예를 들어, 제 2 프로그램 순서)로 워드 라인들에 매핑할 수 있다. 여기서, m은 n보다 작은 자연수이다.
불휘발성 메모리 장치(100)는 입력된 명령(CMD) 및 어드레스(ADDR)에 응답하여 제 1 워드 라인(WL1)부터 제 n 워드 라인(WLn)까지 두 가지 방향(제 1 및 제 2 프로그램 순서)으로 순차적으로 프로그램 동작을 수행할 수 있다. 즉, 메모리 셀들(MC1~MCn)은 셀 그룹 경계(Cell Group Boundary)에서 비연속적으로 프로그램 될 수 있다. 이하에서, 이러한 메모리 셀 및 워드 라인 사이의 매핑은 제 4 어드레스 스크램블(ADDR Scramble 4) 방식으로 지칭한다.
일 실시 예로서, 도 4c 및 도 4d에서, 불휘발성 메모리 장치(100)는 셀 그룹에 포함된 메모리 셀들의 개수가 적은 셀 그룹을 먼저 프로그램 할 수 있다. 다만, 이는 하나의 실시 예이며, 셀 그룹들의 프로그램 순서는 이것에 제한되지 않는다.
도 4e를 참조하면, 제 5 셀 스트링(CS5)은 기판(SUB)과의 거리가 증가할수록 메모리 셀의 크기가 증가하는 두 개의 셀 그룹들(CG1, CG2)을 포함할 수 있다. 제 1 셀 그룹(CG1)은 메모리 셀의 크기가 순서대로 증가하는 제 1 메모리 셀(MC1) 내지 제 m 메모리 셀(MCm)을 포함할 수 있다. 제 2 셀 그룹(CG2)은 메모리 셀의 크기가 순서대로 증가하는 제 m+1 메모리 셀(MCm+1) 내지 제 n 메모리 셀(MCn)을 포함할 수 있다. 도 4e의 경우, 불휘발성 메모리 장치(100)는 제 1 및 제 2 셀 그룹들(CG1, CG2)을 서로 다른 어드레스 스크램블 방식으로 프로그램 할 수 있다. 예를 들면, 제 1 셀 그룹(CG1)은 프로그램 속도가 상대적으로 느린(또는 채널 홀의 직경이 상대적으로 큰) 메모리 셀이 먼저 프로그램 될 수 있다(도 4a의 제 1 어드레스 스크램블 방식). 제 2 셀 그룹(CG2)은 프로그램 속도가 상대적으로 빠른(또는 채널 홀의 직경이 상대적으로 작은) 메모리 셀이 먼저 프로그램 될 수 있다(일반적인 어드레스 스크램블 방식).
예를 들면, 제 1 및 제 2 셀 그룹들(CG1, CG2)이 서로 다른 서브 블록으로 설정될 수 있다. 이때 제 1 셀 그룹(CG1)이 먼저 프로그램 되면, 제 2 셀 그룹(CG2)의 프로그램 동작 시 채널은 접지 선택 트랜지스터(GST)를 통해 초기화될 수 없다. 따라서, 이러한 경우 제 2 셀 그룹(CG2)의 프로그램 동작 시 일반적인 어드레스 스크램블 방식을 사용하여 스트링 선택 트랜지스터(SST)를 통해 채널이 초기화될 수 있다.
불휘발성 메모리 장치(100)는 입력된 명령(CMD) 및 어드레스(ADDR)에 응답하여 제 1 워드 라인(WL1)부터 제 n 워드 라인(WLn)까지 두 가지 방향(제 1 및 제 2 프로그램 순서)으로 순차적으로 프로그램 동작을 수행할 수 있다. 즉, 메모리 셀들(MC1~MCn)은 셀 그룹 경계(Cell Group Boundary)에서 비연속적으로 프로그램 될 수 있다. 이하에서, 이러한 메모리 셀 및 워드 라인 사이의 매핑은 제 5 어드레스 스크램블(ADDR Scramble 5) 방식으로 지칭한다.
이상에서 살펴본 바와 같이, 본 발명의 불휘발성 메모리 장치(100)는 셀 스트링의 채널 홀의 형태에 관계없이 프로그램 속도가 상대적으로 느린(또는 채널 홀의 직경이 상대적으로 큰) 메모리 셀을 먼저 프로그램 할 수 있다. 이에 따라, 하나의 셀 스트링에 대한 프로그램 동작 내에서, 선택된 메모리 셀보다 이전에 프로그램 된 메모리 셀들의 크기는 선택된 메모리 셀의 크기보다 항상 크다. 따라서, 불휘발성 메모리 장치(100)는 동일한 셀 스트링 내에서 메모리 셀들 사이의 프로그램 교란을 감소시킬 수 있다.
한편, 하나의 셀 스트링이 채널 홀의 형태가 서로 다른 복수의 셀 그룹들을 포함하는 경우, 불휘발성 메모리 장치(100)는 셀 그룹들 사이의 셀 그룹 경계에서 비연속적으로 프로그램 되도록 어드레스 스크램블을 결정할 수 있다. 이하에서는 제 1 내지 제 5 어드레스 스크램블 방식들 중 하나가 결정된 경우, 결정된 어드레스 스크램블 방식에 따라 메모리 셀들을 프로그램 하기 위해 적용될 수 있는 프로그램 동작들이 설명된다.
도 5는 일반적인 어드레스 스크램블 방식을 사용하는 경우 메모리 셀 어레이에 인가되는 전압들을 보여주는 타이밍도이다. 도 5를 참조하면, 기판에 상대적으로 가까운 메모리 셀이 먼저 프로그램 되는 경우, 불휘발성 메모리 장치(100)의 프로그램 동작은 아래와 같이 진행될 수 있다. 예를 들면, 일반적인 어드레스 스크램블 방식에서, 채널 초기화는 스트링 선택 트랜지스터를 통해 수행될 수 있다.
제 1 시점(t1)에, 제 2 비트 라인 전압(VBL2)이 비선택된 비트 라인에 인가될 수 있다. 예를 들면, 제 2 비트 라인 전압(VBL2)은 전원 전압(Vcc)일 수 있다. 이로 인해, 비선택된 비트 라인에 연결된 메모리 셀들은 프로그램 금지될 것이다. 선택된 비트 라인은 제 1 비트 라인 전압(VBL1)의 레벨로 유지될 것이다. 예를 들면, 제 1 비트 라인 전압(VBL1)은 접지 전압(GND)일 수 있다. 제 1 시점(t1)에, 제 2 스트링 선택 라인 전압(VSSL2)이 선택된 스트링 선택 라인에 또한 인가될 수 있다. 예를 들면, 제 2 스트링 선택 라인 전압(VSSL2)은 전원 전압(Vcc)일 수 있다. 이로 인해, 선택된 스트링 선택 라인에 연결된 채널은 초기화될 것이다. 즉, 선택된 스트링 선택 트랜지스터는 턴 온 되고, 선택된 셀 스트링의 채널 퍼텐셜은 제 1 비트 라인 전압(VBL1) 또는 접지 전압(GND)에 대응하는 전압 레벨로 설정될 것이다. 비선택된 스트링 선택 라인은 제 1 스트링 선택 라인 전압(VSSL1)의 레벨로 유지될 것이다. 예를 들면, 제 1 스트링 선택 라인 전압(VSSL1)은 접지 전압(GND)일 수 있다. 즉, 비선택된 스트링 선택 트랜지스터는 턴 오프 될 것이다.
제 2 시점(t2)에, 패스 전압(VPASS)이 모든 워드 라인들에 인가될 수 있다. 여기서 비선택된 워드 라인에 인가된 패스 전압(VPASS)은 프로그램 동작이 완료될 때까지 유지된다. 이때, 비선택된 스트링 선택 라인에 연결된 셀 스트링들에서는 셀프 부스팅 효과에 따라 채널 전압이 증가된다.
제 3 시점(t3)에, 프로그램 전압(VPGM)이 선택된 워드 라인에 인가될 수 있다. 이로 인해, 선택된 셀 스트링의 선택된 워드 라인에 연결된 메모리 셀이 프로그램 된다. 이때 비선택된 스트링 선택 라인에 연결된 셀 스트링은 구간(t3~t4)에서 부스팅 상태를 유지한다. 이러한 이유로, 비선택된 셀 스트링들의 선택된 워드라인에 연결된 메모리 셀들은 프로그램이 방지될 수 있다.
제 4 시점(t4)에, 선택된 워드 라인에 인가된 프로그램 전압(VPGM)은 리커버리 될 수 있다. 제 5 시점(t5)에, 인가된 모든 전압들은 리커버리 될 수 있다. 이하에서, 이러한 프로그램 방식을 제 1 프로그램 동작(Program Operation 1)으로 지칭한다. 예를 들면, 제 1 프로그램 동작은 제 1 프로그램 시간(tPGM1) 동안 수행될 수 있다. 제 1 프로그램 동작에서 선택된 셀 스트링의 채널은 스트링 선택 트랜지스터를 통하여 초기화될 수 있다.
도 6 내지 도 9는 본 발명의 실시 예에 따른 프로그램 동작들을 보여주는 타이밍도이다. 도 6 내지 도 9을 참조하면, 일부 동작들은 도 5에서 설명한 내용과 동일 또는 유사하다. 따라서, 도 5에서 설명한 내용과 동일 또는 유사한 내용은 이하에서 생략하고 설명한다.
도 6은 도 4a의 제 1 어드레스 스크램블 방식을 수행하기 위한 프로그램 동작의 타이밍도이다. 이하에서, 이러한 프로그램 동작은 제 2 프로그램 동작(Program Operation 2)으로 지칭한다. 제 1 어드레스 스크램블 방식에 따르면, 셀 스트링에 포함된 메모리 셀들 중에서 스트링 선택 라인에 인접한 메모리 셀이 먼저 프로그램 된다. 이로 인해, 선택된 메모리 셀과 제 1 메모리 셀(MC1) 사이의 메모리 셀들은 모두 소거 상태를 가진다. 또한, 프로그램이 수행된 메모리 셀들 중 적어도 하나의 메모리 셀이 소거 상태로부터 프로그램 상태로 프로그램 되면, 셀 스트링의 채널은 더 이상 스트링 선택 트랜지스터를 통하여 초기화될 수 없다. 따라서, 제 2 프로그램 동작에서, 셀 스트링의 채널은 접지 선택 트랜지스터를 통하여 초기화될 수 있다. 이에 따라, 구간(t1~t2)에서, 접지 선택 라인 전압(VGSL)이 접지 선택 라인에 인가될 수 있다.
제 1 시점(t1)에, 제 2 비트 라인 전압(VBL2)은 비선택 비트 라인에 인가될 수 있다. 하지만, 스트링 선택 라인들의 레벨은 제 1 스트링 선택 라인 전압(VSSL1)으로 유지된다. 셀 스트링의 채널 초기화가 완료된 후, 제 3 시점(t3)에 제 2 스트링 선택 라인 전압(VSSL2)은 선택된 스트링 선택 라인에 인가될 수 있다. 제 2 프로그램 동작은 제 2 프로그램 시간(tPGM2) 동안 수행될 수 있다.
도 7은, 도 4a의 제 1 어드레스 스크램블 방식을 수행함에 있어서 제 2 프로그램 동작을 통하여 프로그램 된 메모리 셀들의 개수가 특정 값을 초과하는 경우, 프로그램 시간을 단축하기 위한 프로그램 동작을 보여주는 타이밍도이다. 이하에서, 이러한 프로그램 동작을 제 3 프로그램 동작(Program Operation 3)으로 지칭한다.
도 7을 참조하면, 제 1 시점(t1)에 접지 선택 라인 전압(VGSL)이 접지 선택 라인에 인가될 때, 제 2 스트링 선택 라인 전압(VSSL2)도 선택된 스트링 선택 라인에 인가될 수 있다. 선택된 메모리 셀과 스트링 선택 트랜지스터 사이에 소거 상태로부터 프로그램 상태로 프로그램 된 적어도 하나의 메모리 셀이 존재하면, 프로그램 상태인 메모리 셀로 인하여 셀 스트링의 채널이 차단되기 때문이다. 따라서, 제 3 프로그램 동작은 제 3 프로그램 시간(tPGM3) 동안 수행될 수 있다. 도 6에서, 제 2 프로그램 동작 시 제 2 스트링 선택 라인 전압(VSSL2)은 접지 선택 라인 전압(VGSL)의 공급이 중단된 이후 인가될 수 있다. 즉, 도 6의 구간(t3~t4)은 제 3 프로그램 동작에서는 불필요하다. 따라서, 제 3 프로그램 시간(tPGM3)은 제 2 프로그램 시간(tPGM2)보다 단축된다.
도 8은 도 6의 제 2 프로그램 동작을 수행함에 있어서 특정 횟수의 프로그램 루프가 지난 경우 프로그램 교란을 방지하는 방법을 보여주는 타이밍도이다. 프로그램 루프 횟수가 증가할수록 프로그램 전압은 증가할 수 있다. 예를 들면, 메모리 셀들은 ISPP(incremental step pulse programming) 방식을 사용하여 프로그램 될 수 있다.
도 8을 참조하면, 제 1 시점(t1)에 채널 초기화 시 공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)이 인가될 수 있다. 따라서, 셀 스트링의 채널은 공통 소스 라인 전압(VCSL)에 대응하는 레벨로 초기화될 것이다. 이하에서, 이러한 프로그램 동작을 제 4 프로그램 동작(Program Operation 4)으로 지칭한다. 제 4 프로그램 동작에 따르면, 증가된 프로그램 전압(VPGM)과 채널 전압 사이의 차이로 인한 프로그램 교란은 방지될 수 있다. 제 4 프로그램 동작은 제 4 프로그램 시간(tPGM4) 동안 수행될 수 있다.
도 9는 도 8의 제 4 프로그램 동작의 프로그램 시간을 단축하기 위한 프로그램 동작을 보여주는 타이밍도이다. 이하에서, 이러한 프로그램 동작을 제 5 프로그램 동작(Program Operation 5)으로 지칭한다. 도 9를 참조하면, 제 4 프로그램 동작을 통하여 프로그램 된 메모리 셀들의 개수가 특정 값을 초과하는 경우, 접지 선택 라인 전압(VGSL) 및 공통 소스 라인 전압(VCSL)이 접지 선택 라인 및 공통 소스 라인에 각각 인가되는 제 1 시점(t1)에 제 2 스트링 선택 라인 전압(VSSL2)도 선택된 스트링 선택 라인에 인가될 수 있다. 선택된 메모리 셀과 스트링 선택 트랜지스터 사이에 소거 상태로부터 프로그램 상태로 프로그램 되는 적어도 하나의 메모리 셀이 존재하면, 프로그램 상태인 메모리 셀로 인하여 셀 스트링의 채널이 차단되기 때문이다. 따라서, 제 5 프로그램 동작은 제 5 프로그램 시간(tPGM5) 동안 수행될 수 있다. 도 8에서, 제 4 프로그램 동작 시 제 2 스트링 선택 라인 전압(VSSL2)은 접지 선택 라인 전압(VGSL)의 공급이 중단된 이후 인가될 수 있다. 즉, 도 8의 구간(t3~t4)은 제 5 프로그램 동작에서는 불필요하다. 따라서, 제 5 프로그램 시간(tPGM5)은 제 4 프로그램 시간(tPGM4)보다 단축된다.
도 10 내지 도 14는 본 발명의 실시 예에 따른 어드레스 스크램블 방식 별로 적용되는 프로그램 동작들을 예시적으로 보여주는 도면이다. 도 10은 제 1 내지 제 5 어드레스 스크램블 방식들에 따라 적용되는 프로그램 동작들의 실시 예를 보여준다.
도 10을 참조하면, 불휘발성 메모리 장치(100)는 도 4a의 제 1 어드레스 스크램블 방식을 사용하는 경우 모든 워드 라인들에 연결된 메모리 셀들을 제 2 프로그램 동작을 통해 프로그램 할 수 있다. 불휘발성 메모리 장치(100)는 도 4b의 제 2 어드레스 스크램블 방식을 사용하는 경우 모든 워드 라인들에 연결된 메모리 셀들을 제 1 프로그램 동작을 통해 프로그램 할 수 있다.
불휘발성 메모리 장치(100)는 도 4c의 제 3 어드레스 스크램블 방식을 사용하는 경우 제 1 내지 제 m 워드 라인들(WL1~WLm)에 연결된 메모리 셀들을 제 1 프로그램 동작을 통해 프로그램 할 수 있다. 또한, 불휘발성 메모리 장치(100)는 제 m+1 내지 제 n 워드 라인들(WLm+1~WLn)에 연결된 메모리 셀들을 제 2 프로그램 동작을 통해 프로그램 할 수 있다.
불휘발성 메모리 장치(100)는 도 4d의 제 4 어드레스 스크램블 방식 및 도 4e의 제 5 어드레스 스크램블 방식을 사용하는 경우 제 1 내지 제 m 워드 라인들(WL1~WLm)에 연결된 메모리 셀들을 제 2 프로그램 동작을 통해 프로그램 할 수 있다. 또한, 불휘발성 메모리 장치(100)는 제 m+1 내지 제 n 워드 라인들(WLm+1~WLn)에 연결된 메모리 셀들을 제 1 프로그램 동작에 의해 프로그램 할 수 있다.
도 11은 도 10에서 제 2 프로그램 동작을 사용하는 경우에 있어서 특정 워드 라인의 프로그램이 수행된 이후 제 3 프로그램 동작을 사용하여 메모리 셀들을 프로그램 하는 실시 예를 보여준다. 제 1 어드레스 스크램블 방식, 및 제 3 내지 제 5 어드레스 스크램블 방식들에서, 제 2 프로그램 동작이 사용된다. 따라서, 제 1 어드레스 스크램블 방식, 및 제 3 내지 제 5 어드레스 스크램블 방식들에서, 제 3 프로그램 동작이 사용될 수 있다. 제 3 프로그램 동작을 사용하는 시점은 제 2 프로그램 동작을 통해 적어도 하나의 메모리 셀이 소거 상태로부터 프로그램 상태로 프로그램 되는 시점을 기준으로 결정될 수 있다.
도 12는 제 3 내지 제 5 어드레스 스크램블 방식을 사용하는 경우 적용되는 프로그램 동작들을 보여준다. 셀 스트링의 채널 홀 형태가 서로 다른 적어도 두 부분을 포함하는 경우, 제 3 내지 제 5 어드레스 스크램블 방식이 사용될 수 있다. 도 12를 참조하면, 제 1 워드 라인(WL1)에 연결된 메모리 셀은 비트 감소 프로그램 동작을 통하여 프로그램 될 수 있다. 예를 들면, 메모리 셀이 멀티-비트를 저장하는 경우, 제 1 워드 라인(WL1)에 연결된 메모리 셀은 비트 감소 프로그램 동작을 통하여 다른 메모리 셀들보다 적은 수의 비트들을 저장할 수 있다. 예시적으로, 비트 감소 프로그램 동작은 제 2 내지 제 n 워드 라인들(WL2~WLn)에 연결된 메모리 셀들에 2비트의 데이터가 저장되는 경우 제 1 워드 라인(WL1)에 연결된 메모리 셀에 1비트의 데이터가 저장되는 것을 의미한다. 다만, 비트 감소 프로그램 동작은 이것에 제한되지 않는다.
도 13은 제 1, 제 3 및 제 4 어드레스 스크램블 방식들을 사용함에 있어서 프로그램 루프 수에 따라 적용되는 프로그램 동작들을 예시적으로 보여준다. 도 13을 참조하면, 어느 하나의 셀 스트링에 포함된 메모리 셀들을 프로그램 하기 위해 제 1 내지 제 n 프로그램 루프들(LOOP1~LOOPn)이 진행될 수 있다.
제 1, 제 3 및 제 4 어드레스 스크램블 방식들 중 하나를 통해 선택된 셀 스트링이 프로그램 되는 경우, 제 2 프로그램 동작에 의해 프로그램 되는 메모리 셀들은 특정 프로그램 루프 이후에 제 4 프로그램 동작을 통해 프로그램 될 수 있다. 예를 들면, 메모리 셀들은 ISPP(incremental step pulse programming) 방식을 사용하여 프로그램 될 수 있다. 따라서, 프로그램 루프 수가 증가할수록 프로그램 전압은 증가할 수 있다. 이때 증가된 프로그램 전압과 채널 전압 사이의 차이로 인하여 프로그램 교란이 발생할 수 있다.
이러한 프로그램 교란을 방지하기 위해 특정 프로그램 루프 이후에는 제 4 프로그램 동작을 통하여 공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)이 인가될 수 있다. 그러면 채널 전압은 공통 소스 라인 전압(VCSL)에 대응하는 전압이 되고, 프로그램 전압과 채널 전압 사이의 차이는 감소할 수 있다. 프로그램 동작이 변경(제 2 프로그램 동작에서 제 4 프로그램 동작으로)되는 시점은 프로그램 루프 수, 프로그램 전압의 크기, 프로그램 금지된 메모리 셀의 수 또는 메모리 셀들 중 특정 프로그램 상태를 가지는 메모리 셀의 존재 여부에 기초하여 결정될 수 있다.
예를 들면, 제 1 어드레스 스크램블 방식의 경우, 모든 워드 라인들(WL1~WLn)에 대응하는 메모리 셀들은 제 1 내지 제 m 프로그램 루프(LOOP1~LOOPm)에서 제 2 프로그램 동작에 의해 프로그램 되고, 제 m+1 내지 제 n 프로그램 루프(LOOPm+1~LOOPn)에서 제 4 프로그램 동작에 의해 프로그램 될 수 있다.
제 3 어드레스 스크램블 방식의 경우, 제 1 내지 제 m 워드 라인들(WL1~WLm)에 대응하는 메모리 셀들은 모든 프로그램 루프들에서 제 1 프로그램 동작에 의해 프로그램 될 수 있다. 한편, 제 m+1 내지 제 n 워드 라인들(WLm+1~WLn)에 대응하는 메모리 셀들은 제 1 내지 제 m 프로그램 루프(LOOP1~LOOPm)에서 제 2 프로그램 동작에 의해 프로그램 되고, 제 m+1 내지 제 n 프로그램 루프(LOOPm+1~LOOPn)에서 제 4 프로그램 동작에 의해 프로그램 될 수 있다.
제 4 어드레스 스크램블 방식의 경우, 제 1 내지 제 m 워드 라인들(WL1~WLm)에 대응하는 메모리 셀들은 제 1 내지 제 m 프로그램 루프(LOOP1~LOOPm)에서 제 2 프로그램 동작에 의해 프로그램 되고, 제 m+1 내지 제 n 프로그램 루프(LOOPm+1~LOOPn)에서 제 4 프로그램 동작에 의해 프로그램 될 수 있다. 한편, 제 m+1 내지 제 n 워드 라인들(WLm+1~WLn)에 대응하는 메모리 셀들은 모든 프로그램 루프들에서 제 1 프로그램 동작에 의해 프로그램 될 수 있다.
도 14는 제 1, 제 3 및 제 4 어드레스 스크램블 방식들을 사용함에 있어서 도 11의 방법과 도 13의 방법을 결합한 형태를 보여주는 도면이다. 도 14를 참조하면, 불휘발성 메모리 장치(100)는 특정 프로그램 루프(LOOPm+1)에서 프로그램 동작을 변경(제 2 프로그램 동작에서 제 4 프로그램 동작으로)할 수 있다. 또한, 도 11에서 살펴본 바와 같이, 불휘발성 메모리 장치(100)는 특정 워드 라인에 대응하는 메모리 셀부터 제 2 프로그램 동작 대신에 제 3 프로그램 동작에 의해 프로그램을 수행할 수 있다. 이와 마찬가지로, 불휘발성 메모리 장치(100)는 특정 워드 라인에 대응하는 메모리 셀부터 제 4 프로그램 동작 대신에 제 5 프로그램 동작에 의해 프로그램을 수행할 수 있다. 따라서, 불휘발성 메모리 장치(100)는 제 2 프로그램 동작을 제 4 프로그램 동작으로 변경함을 통해 프로그램 교란을 방지할 수 있다. 또한, 불휘발성 메모리 장치(100)는 제 2 프로그램 동작을 제 3 프로그램 동작으로 변경 또는 제 4 프로그램 동작을 제 5 프로그램 동작으로 변경하여 프로그램 시간을 단축할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 15를 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함할 수 있다. 본 발명의 실시 예에 따르면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100)에 포함된 셀 스트링들의 채널 홀 프로파일을 검출하고, 검출된 채널 홀 프로파일에 기초하여 불휘발성 메모리 장치(1100)의 어드레스 스크램블 방식을 결정할 수 있다. 예를 들면, 메모리 시스템(1000)은 검출된 채널 홀 프로파일에 따라 도 4a 내지 도 4e에서 설명된 어드레스 스크램블 방식들 중 하나를 선택할 수 있다.
불휘발성 메모리 장치(1100)는 도 1의 불휘발성 메모리 장치(100)와 동일 또는 유사한 구성 및 특징을 가질 수 있다. 컨트롤러(1200)는 채널 홀 프로파일을 검출하기 위한 셀 스트링 프로파일 검출기(1210)를 포함할 수 있다. 셀 스트링 프로파일 검출기(1210)는 불휘발성 메모리 장치(1100)에 프로파일 검출 명령(PD_CMD)을 전송할 수 있다. 불휘발성 메모리 장치(1100)는 프로파일 검출 명령(PD_CMD)에 대응하여 셀 스트링의 특성 정보를 출력할 수 있다.
예를 들면, 불휘발성 메모리 장치(1100)는 셀 스트링의 특성 정보를 획득하기 위한 모니터 블록(1111)을 포함할 수 있다. 불휘발성 메모리 장치(1100)는 모니터 블록(1111) 및 워드 라인 지연 검출기(1160)를 통해 각 워드 라인의 저항 특성을 나타내는 워드 라인 지연 정보(WDI)를 생성할 수 있다. 불휘발성 메모리 장치(1100)는 프로파일 검출 명령(PD_CMD)에 응답하여 워드 라인 지연 정보(WDI)를 컨트롤러(1200)에 전송할 수 있다. 컨트롤러(1200)는 워드 라인 지연 정보(WDI)에 기초하여 어드레스 스크램블 선택 정보(ASI)를 생성하여 불휘발성 메모리 장치(1100)로 전송할 수 있다. 불휘발성 메모리 장치(1100)에 포함된 어드레스 스크램블 선택기(1141)는 어드레스 스크램블 선택 정보(ASI)에 기초하여 셀 스트링의 어드레스 스크램블 방식을 설정할 수 있다.
한편 다른 실시 예로서, 불휘발성 메모리 장치(1100)는 검출된 워드 라인 지연 정보(WDI)에 기초하여 직접 어드레스 스크램블 방식을 설정할 수도 있다. 예를 들면, 어드레스 스크램블 선택기(1141)는 워드 라인 지연 정보(WDI)에 대응하는 어드레스 스크램블 방식들에 대한 매핑 테이블을 저장할 수 있다. 어드레스 스크램블 선택기(1141)는 이러한 매핑 테이블을 참조하여 워드 라인 지연 정보(WDI)에 따라 어드레스 스크램블 방식을 결정할 수 있다.
또 다른 실시 예로서, 불휘발성 메모리 장치(1100)는 셀 스트링에 포함된 메모리 셀들 각각의 프로그램 속도를 측정할 수 있다. 불휘발성 메모리 장치(1100) 또는 컨트롤러(1200)는 메모리 셀들 각각의 프로그램 속도에 기초하여 어드레스 스크램블 방식을 결정할 수 있다.
또한, 컨트롤러(1200)는 중앙 처리 장치, 동작 메모리, 호스트 인터페이스, 및 불휘발성 메모리 인터페이스를 포함할 수 있다. 하지만, 컨트롤러(1200)의 구성 요소들이 언급된 구성 요소들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 컨트롤러(1200)는 초기 부팅 동작에 필요한 코드 데이터를 저장하는 ROM, 손상된 데이터를 복구하는 에러 정정 유닛(ECC), SDRAM 등이 더 포함될 수 있다.
중앙 처리 장치는 컨트롤러(1200)의 동작을 전반적으로 제어할 수 있다. 예를 들면, 중앙 처리 장치는 컨트롤러(1200)를 제어하기 위한 펌웨어(Firmware)를 구동하도록 구성될 수 있다. 이러한 펌웨어(Firmware)는 동작 메모리에 로딩되어 구동될 수 있다. 중앙 처리 장치는 호스트(Host)로부터 전달되는 명령어를 디코딩할 수 있다. 중앙 처리 장치는 명령어에 포함된 읽기나 쓰기와 같은 액세스 명령을 수행하도록 불휘발성 메모리 인터페이스를 제어할 수 있다.
동작 메모리에는 컨트롤러(1200)를 제어하기 위한 펌웨어(Firmware) 및 데이터가 저장될 수 있다. 예를 들면, 저장된 펌웨어(Firmware) 및 데이터는 중앙 처리 장치에 의해 구동될 수 있다. 동작 메모리는 캐시(Cache), DRAM, SRAM, PRAM, ROM, 플래시 메모리 장치들 중 적어도 하나를 포함할 수 있다. 동작 메모리에는 플래시 변환 계층(Flash Translation Layer : FTL)이 저장될 수 있다. 불휘발성 메모리 장치(1100)는 읽기/쓰기 단위와 소거 단위가 서로 다를 수 있다. 따라서, 플래시 변환 계층(FTL)이 불휘발성 메모리 장치(1100)의 읽기/쓰기/소거 동작을 관리할 필요가 있다.
불휘발성 메모리 장치(1100)의 읽기/쓰기 동작은 페이지(Page) 단위로 수행되고, 소거 동작은 블록(Block) 단위로 수행될 수 있다. 이러한 불휘발성 메모리 장치(1100)의 특징 때문에, 불휘발성 메모리 장치(1100)의 읽기/쓰기/소거 동작에 대한 관리가 필요하다. 플래시 변환 계층(FTL)은 이러한 목적으로 개발된 시스템 소프트웨어(또는, 펌웨어)이다. 플래시 변환 계층(FTL)은 호스트(Host)로부터 요청되는 액세스(예를 들면, 읽기/쓰기 동작)에 응답하여 불휘발성 메모리 장치(1100)가 동작될 수 있도록 관리할 수 있다. 이러한 플래시 변환 계층(FTL)은 동작 메모리에 로딩되어, 중앙 처리 장치에 의해서 구동될 수 있다.
호스트 인터페이스는 호스트(Host)와 컨트롤러(1200) 사이의 인터페이스를 제공할 수 있다. 호스트(Host)와 컨트롤러(1200)는 다양한 표준 인터페이스들 중 하나를 통해 연결될 수 있다. 또는 호스트(Host)와 컨트롤러(1200)는 다양한 표준 인터페이스들 중 복수의 인터페이스들을 통해 연결될 수 있다. 여기에서, 표준 인터페이스들은 ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCI-E(PCI Express), USB(Universal Serial Bus), IEEE 1394, NVMe(Non-volatile Memory Express), Card 인터페이스 등과 같은 다양한 인터페이스 방식들을 포함할 수 있다.
불휘발성 메모리 인터페이스는 컨트롤러(1200)와 불휘발성 메모리 장치(1100) 사이의 인터페이스를 제공할 수 있다. 불휘발성 메모리 인터페이스는 불휘발성 메모리 장치(1100)의 읽기/쓰기/소거 명령(Read/Write/Erase Command)을 스케줄링(Scheduling)할 수 있다. 불휘발성 메모리 인터페이스는 호스트(Host)로부터 전달되는 데이터를 채널을 통해 불휘발성 메모리 장치(1100)로 전달할 수 있다. 또한, 불휘발성 메모리 장치(1100)로부터 읽혀진 데이터는 불휘발성 메모리 인터페이스에 의해서 호스트(Host)로 전달될 수 있다.
도 16은 도 15의 불휘발성 메모리 장치(1100)를 자세히 보여주는 블록도이다. 도 16을 참조하면, 불휘발성 메모리 장치(1100)는 도 1의 불휘발성 메모리 장치(100)와 동일 또는 유사한 구성 및 특징을 가질 수 있다. 따라서, 이하에서 도 1의 불휘발성 메모리 장치(100)와 중복되는 내용은 생략하고 설명한다.
메모리 셀 어레이(1110)는 모니터 블록(1111)을 포함할 수 있다. 예를 들면, 모니터 블록(1111)은 셀 스트링의 특성 정보를 획득하기 위해 제조 시 특정될 수 있다. 모니터 블록(1111)은 하나의 메모리 칩 내에 포함된 다른 메모리 블록들과 동일한 구조를 가진다. 따라서, 모니터 블록(1111)의 채널 홀 프로파일은 모니터 블록(1111)이 포함된 메모리 칩 내의 모든 메모리 블록들의 어드레스 스크램블 방식을 설정하기 위해 사용될 수 있다.
불휘발성 메모리 장치(1100)는 컨트롤러(1200)로부터 프로파일 검출 명령(PD_CMD)을 수신할 수 있다. 프로파일 검출 명령(PD_CMD)이 수신되면, 불휘발성 메모리 장치(1100)는 모니터 블록(1111)을 이용하여 셀 스트링의 특성 정보를 획득할 수 있다. 예를 들면, 불휘발성 메모리 장치(1100)는 모니터 블록(1111)에 포함된 메모리 셀들을 미리 정해진 데이터를 이용하여 프로그램 할 수 있다. 불휘발성 메모리 장치(1100)는 모니터 블록(1111)에 포함된 메모리 셀들 각각의 프로그램 속도를 측정할 수 있다. 앞에서 살펴본 바와 같이, 프로그램 속도가 빠를수록 메모리 셀의 크기는 상대적으로 작다고 판별될 수 있다. 불휘발성 메모리 장치(1100)는 모니터 블록(1111)에 포함된 메모리 셀들 각각의 프로그램 속도에 대한 정보를 획득할 수 있다.
한편, 불휘발성 메모리 장치(1100)는 모니터 블록(1111) 및 워드 라인 지연 검출기(1160)를 이용하여 셀 스트링의 특성 정보를 획득할 수 있다. 예를 들면, 모니터 블록(1111)은 다른 메모리 블록들과 마찬가지로 워드 라인(WL)들에 연결될 수 있다. 또한, 모니터 블록(1111)의 워드 라인(WL)들은 대응하는 모니터 라인(ML)들에 각각 연결될 수 있다. 모니터 라인(ML)들은 워드 라인 지연 검출기(1160)에 연결될 수 있다. 모니터 블록(1111)은 기본적으로 소거 상태를 가질 수 있다.
프로파일 검출 명령(PD_CMD)이 수신되면, 제어 로직(1140)은 모니터 블록(1111)을 통해 워드 라인 지연 정보(WDI)를 생성하도록 불휘발성 메모리 장치(1100)를 전반적으로 제어할 수 있다. 예를 들면, 제어 로직(1140)은 모니터 블록(1111)을 선택하도록 어드레스 디코더(1120)를 제어할 수 있다. 또한, 제어 로직(1140)은 모니터 블록(1111)에 연결된 워드 라인들에 인가될 바이어스 전압을 생성하도록 전압 발생기(1150)를 제어할 수 있다. 제어 로직(1140)은 워드 라인 지연 검출기(1160)에 기준 전압(VREF) 및 카운트 인에이블 신호(TCEN)을 제공할 수 있다.
워드 라인 지연 검출기(1160)는 워드 라인(WL)들과 각각 연결된 모니터 라인(ML)들의 전압을 기준 전압(VREF)과 비교하여 워드 라인 지연 정보(WDI)를 생성할 수 있다. 워드 라인 지연 정보(WDI)는 모니터 블록(1111)에 연결된 워드 라인 워드 라인에서 바이어스 전압이 전달되는 시간을 포함할 수 있다. 지연 정보(WDI)를 생성하는 방법은 도 17에서 자세히 설명한다.
이상에서 살펴본 바와 같이, 불휘발성 메모리 장치(1100)는 프로파일 검출 명령(PD_CMD)에 응답하여 모니터 블록(1111)에 포함된 메모리 셀들 각각의 프로그램 속도에 대한 정보 또는 모니터 블록(1111)에 연결된 워드 라인들의 워드 라인 지연 정보(WDI)를 획득할 수 있다.
도 17은 도 16의 워드 라인 지연 검출기의 동작을 예시적으로 보여주는 블록도이다. 도 16 및 도 17을 참조하면, 모니터 블록(1111)은 제 1 내지 제 n 워드 라인들(WL1~WLn)을 통해 어드레스 디코더(1120)에 연결될 수 있다. 예를 들면, 제 1 내지 제 n 워드 라인들(WL1~WLn)은 미리 정해진 순서로 모니터 블록(1111) 내의 하나의 셀 스트링에 포함된 메모리 셀들에 매핑될 수 있다. 제 1 내지 제 n 워드 라인들(WL1~WLn)은 어드레스 스크램블 방식이 결정된 후 메모리 셀들에 다시 매핑될 수 있다. 제 1 내지 제 n 워드 라인들(WL1~WLn)은 제 1 내지 제 n 모니터 라인들(ML1~MLn)에 일대일로 연결될 수 있다.
워드 라인 지연 검출기(1160)는 멀티플렉서(1161), 비교기(1162) 및 시간 카운터(1163)를 포함할 수 있다. 예를 들면, 멀티플렉서(1161)는 제 1 내지 제 n 모니터 라인들(ML1~MLn)과 연결될 수 있다.
프로파일 검출 명령(PD_CMD)이 수신되면, 바이어스 전압(VDT)이 어드레스 디코더(1120)에 제공될 수 있다. 이때 어드레스 디코더(1120)는 제 1 내지 제 n 워드 라인들(WL1~WLn) 중 하나를 순차적으로 선택할 수 있다. 또한, 멀티플렉서(1161)는 워드 라인과 동일한 순서로 제 1 내지 제 n 모니터 라인들(ML1~MLn) 중 하나를 선택할 수 있다. 따라서, 바이어스 전압(VDT)은 선택된 워드 라인을 통해 멀티플렉서(1161)로 출력될 것이다. 이때 제어 로직(1140)은 카운트 인에이블 신호(TCEN)를 활성화하고, 시간 카운터(1163)는 카운트 인에이블 신호(TCEN)에 따라 카운트를 시작한다.
비교기(1162)는 멀티플렉서(1161)의 출력 전압(VMX)과 기준 전압(VREF)을 비교할 수 있다. 예를 들면, 멀티플렉서(1161)의 출력 전압(VMX)은 선택된 모니터 라인의 전압을 출력할 수 있다. 선택된 모니터 라인의 전압은 선택된 워드 라인에 바이어스 전압(VDT)이 인가된 시점부터 상승할 것이다. 비교기(1162)는 멀티플렉서(1161)의 출력 전압(VMX)과 기준 전압(VREF)이 같아질 때 비교 완료 신호(VCM)를 출력할 수 있다. 기준 전압(VREF)은 바이어스 전압(VDT)보다 작거나 같은 전압으로 미리 설정될 수 있다.
따라서, 시간 카운터(1163)는 카운트 인에이블 신호(TCEN)가 활성화된 시점부터 비교 완료 신호(VCM)가 수신되는 시점 사이의 시간을 측정할 수 있다. 측정된 시간은 선택된 워드 라인에 대응하는 워드 라인 지연 정보(WDI)로서 출력될 수 있다. 멀티플렉서(1161)의 출력 전압(VMX)의 상승 속도는 선택된 워드 라인의 저항에 반비례한다. 선택된 워드 라인의 저항이 크면, 선택된 워드 라인에 연결된 메모리 셀의 크기가 크다. 즉, 시간 카운터(1163)에 의해 측정되는 시간이 증가할수록 선택된 워드 라인에 연결된 메모리 셀의 크기가 크다는 것을 알 수 있다. 따라서, 워드 라인 지연 정보(WDI)는 선택된 워드 라인에 연결된 메모리 셀의 채널 홀의 크기와 대응한다.
결국, 불휘발성 메모리 장치(1100) 또는 컨트롤러(1200)는 워드 라인 지연 정보(WDI)에 기초하여 채널 홀 프로파일을 생성할 수 있다. 또한, 불휘발성 메모리 장치(1100) 또는 컨트롤러(1200)는 생성된 채널 홀 프로파일에 기초하여 어드레스 스크램블 방식을 결정할 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 컨트롤러(1200)는 도 4a 내지 도 4e에서 설명된 어드레스 스크램블 방식들 중 하나를 선택할 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템의 프로그램 방법을 보여주는 순서도이다. 도 15 및 도 18을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100)에 포함된 셀 스트링의 형태에 따라 능동적으로 프로그램 시 사용되는 어드레스 스크램블 방식을 결정할 수 있다.
S110 단계에서, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100)에 포함된 셀 스트링의 채널 홀 프로파일을 검출할 수 있다. 예를 들면, 컨트롤러(1200)에 포함된 셀 스트링 프로파일 검출기(1210)는 메모리 시스템(1000)의 최초 동작 시 또는 필요 시에 프로파일 검출 명령(PD_CMD)을 불휘발성 메모리 장치(1100)에 전송할 수 있다. 불휘발성 메모리 장치(1100)는 프로파일 검출 명령(PD_CMD)에 응답하여 셀 스트링의 특성 정보를 획득할 수 있다. 예를 들면, 불휘발성 메모리 장치(1100)는 모니터 블록(1111)을 포함할 수 있다. 불휘발성 메모리 장치(1100)는 모니터 블록(1111)에 포함된 메모리 셀들의 프로그램 속도를 측정할 수 있다. 또는 불휘발성 메모리 장치(1100)는 워드 라인 지연 검출기(1160)를 통해 모니터 블록(1111)에 연결된 워드 라인들의 워드 라인 지연 정보(WDI)를 측정할 수 있다. 모니터 블록(1111)에 포함된 메모리 셀들의 측정된 프로그램 속도 또는 측정된 워드 라인 지연 정보(WDI)를 이용하여, 불휘발성 메모리 장치(1100) 또는 컨트롤러(1200)는 채널 홀 프로파일을 생성할 수 있다.
S120 단계에서, 메모리 시스템(1000)은 검출된 채널 홀 프로파일에 기초하여 불휘발성 메모리 장치(1100)의 어드레스 스크램블 방식을 결정할 수 있다. 예를 들면, 컨트롤러(1200)는 모니터 블록(1111)에 포함된 메모리 셀들의 프로그램 속도에 관한 정보 또는 워드 라인 지연 정보(WDI)를 수신할 수 있다. 컨트롤러(1200)의 셀 스트링 프로파일 검출기(1210)는 이러한 프로그램 속도 정보 또는 워드 라인 지연 정보(WDI)를 종합하여 어드레스 스크램블 선택 정보(ASI)를 생성할 수 있다. 불휘발성 메모리 장치(1100)의 어드레스 스크램블 선택기(1141)는 어드레스 스크램블 선택 정보(ASI)를 수신하여 모니터 블록(1111)이 포함된 메모리 칩의 어드레스 스크램블 방식을 설정할 수 있다.
다른 실시 예로서, 불휘발성 메모리 장치(1100)는 자체적으로 프로그램 속도 정보 또는 워드 라인 지연 정보(WDI)를 이용하여 어드레스 스크램블 방식을 결정할 수 있다. 이 경우, 어드레스 스크램블 선택기(1141)는 어드레스 스크램블 방식을 결정을 위한 매핑 테이블을 포함할 수 있다.
S130 단계에서, 메모리 시스템(1000)은 설정된 어드레스 스크램블 방식에 따라 프로그램 동작을 수행할 수 있다. 예를 들면, 불휘발성 메모리 장치(1100)는 도 4a 내지 도 4e에서 설명된 어드레스 스크램블 방식들 및 도 5 내지 도 14에서 설명된 프로그램 동작 방식들을 통하여 메모리 셀들을 프로그램 할 수 있다. 이상에서 살펴본 바와 같이, 본 발명에 따른 메모리 시스템(1000)은 능동적으로 프로그램 시 사용되는 어드레스 스크램블 방식을 결정할 수 있다.
도 19 및 도 20은 도 18의 채널 홀 프로파일을 검출하는 방법들을 예시적으로 보여주는 순서도이다. 도 19는 모니터 블록(1111)에 포함된 메모리 셀들의 프로그램 속도를 이용한 채널 홀 프로파일 검출 방법을 예시적으로 보여준다. 도 20은 모니터 블록(1111)에 연결된 워드 라인들에서 바이어스 전압이 전달되는 시간을 측정하여 채널 홀 프로파일 검출 방법을 예시적으로 보여준다.
도 15 및 도 19를 참조하면, S210 단계에서, 불휘발성 메모리 장치(1100)는 컨트롤러(1200)로부터 프로파일 검출 명령(PD_CMD)을 수신할 수 있다. S220 단계에서, 프로파일 검출 명령(PD_CMD)이 수신되면, 불휘발성 메모리 장치(1100)는 모니터 블록(1111)에서 선택된 워드 라인에 연결된 메모리 셀(즉, 선택된 메모리 셀)을 프로그램 할 수 있다. 예를 들면, 불휘발성 메모리 장치(1100)는 모니터 블록(1111)에 연결된 워드 라인들을 미리 정해진 순서에 따라 선택하여 프로그램 동작을 수행할 수 있다. S230 단계에서, 불휘발성 메모리 장치(1100)는 선택된 메모리 셀의 프로그램 시간을 측정할 수 있다. 메모리 셀들의 프로그램 시간을 측정하면, 메모리 셀들 사이의 상대적인 크기를 알 수 있다. 메모리 셀의 프로그램 시간은 메모리 셀의 크기와 비례하기 때문이다. 예를 들면, 메모리 셀의 프로그램 시간이 짧을수록 메모리 셀의 크기는 상대적으로 작다.
S240 단계에서, 불휘발성 메모리 장치(1100)는 선택된 워드 라인이 모니터 블록(1111)에 연결된 마지막 워드 라인인지 판별할 수 있다. 즉, 불휘발성 메모리 장치(1100)는 모니터 블록(1111)에 포함된 모든 메모리 셀들이 프로그램 되었는지 판별할 수 있다. 선택된 워드 라인이 마지막 워드 라인인 경우, 순서는 S250 단계로 이동한다. 선택된 워드 라인이 마지막 워드 라인이 아닌 경우, S210 단계 내지 S230 단계가 반복하여 수행될 수 있다.
S250 단계에서, 미리 정해진 순서에 따라 모니터 블록(1111)에 연결된 모든 워드 라인들이 선택된 경우(모니터 블록(1111)의 모든 메모리 셀들 각각의 프로그램 시간이 측정된 경우), 불휘발성 메모리 장치(1100)는 측정된 프로그램 시간들에 기초하여 모니터 블록(1111)을 포함하는 메모리 칩의 채널 홀 프로파일을 생성할 수 있다. 또는 불휘발성 메모리 장치(1100)는 측정된 프로그램 시간들에 대한 정보를 컨트롤러(1200)에 전송할 수 있다. 그러면 컨트롤러(1200)는 측정된 프로그램 시간들에 기초하여 모니터 블록(1111)을 포함하는 메모리 칩의 채널 홀 프로파일을 생성할 수 있다.
도 15 및 도 20을 참조하면, S310 단계에서, 불휘발성 메모리 장치(1100)는 컨트롤러(1200)로부터 프로파일 검출 명령(PD_CMD)을 수신할 수 있다. S320 단계에서, 프로파일 검출 명령(PD_CMD)이 수신되면, 불휘발성 메모리 장치(1100)는 모니터 블록(1111)에서 선택된 워드 라인에 바이어스 전압을 인가할 수 있다. 예를 들면, 모니터 블록(1111)은 소거 상태로 설정되고, 모니터 블록(1111)에 포함된 스트링 선택 트랜지스터 및 접지 선택 트랜지스터는 턴 온 될 수 있다. 비트 라인들에는 접지 전압(GND)이 인가될 수 있다. S330 단계에서, 불휘발성 메모리 장치(1100)는 선택된 워드 라인에서 바이어스 전압의 전달이 지연되는 워드 라인 지연 시간을 측정할 수 있다. 예를 들면, 워드 라인의 저항이 작을수록 워드 라인 지연 시간은 상대적으로 짧게 측정된다. 또한, 워드 라인에 연결된 메모리 셀의 크기가 작을수록 워드 라인의 저항은 상대적으로 작게 측정된다. 따라서, 워드 라인 지연 시간은 워드 라인에 연결된 메모리 셀의 크기에 비례한다.
S340 단계에서, 불휘발성 메모리 장치(1100)는 선택된 워드 라인이 모니터 블록(1111)에 연결된 마지막 워드 라인인지 판별할 수 있다. 즉, 불휘발성 메모리 장치(1100)는 모니터 블록(1111)에 연결된 모든 워드 라인들의 워드 라인 지연 시간이 측정되었는지 판별할 수 있다. 선택된 워드 라인이 마지막 워드 라인인 경우, 순서는 S350 단계로 이동한다. 선택된 워드 라인이 마지막 워드 라인아 아닌 경우, S310 단계 내지 S330 단계가 반복하여 수행될 수 있다.
S350 단계에서, 미리 정해진 순서에 따라 모니터 블록(1111)에 연결된 모든 워드 라인들의 워드 라인 지연 시간들이 측정된 경우, 불휘발성 메모리 장치(1100)는 측정된 워드 라인 지연 시간들에 기초하여 모니터 블록(1111)을 포함하는 메모리 칩의 채널 홀 프로파일을 생성할 수 있다. 또는 불휘발성 메모리 장치(1100)는 측정된 워드 라인 지연 시간들에 대한 워드 라인 지연 정보(WDI)를 컨트롤러(1200)에 전송할 수 있다. 그러면 컨트롤러(1200)는 워드 라인 지연 정보(WDI)에 기초하여 모니터 블록(1111)을 포함하는 메모리 칩의 채널 홀 프로파일을 생성할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100, 1100: 불휘발성 메모리 장치 110, 1110: 메모리 셀 어레이
120, 1120: 어드레스 디코더 121, 1121: 채널 초기화기
130, 1130: 페이지 버퍼 회로 140, 1140: 제어 로직
141, 1141: 어드레스 스크램블 선택기 150, 1150: 전압 발생기
1000: 메모리 시스템 1200: 컨트롤러
1111: 모니터 블록 1160: 워드 라인 지연 검출기

Claims (20)

  1. 기판에 수직인 방향으로 적층되는 메모리 셀들을 포함하며, 상기 메모리 셀들 중 제 1 및 제 2 메모리 셀들을 포함하는 제 1 셀 그룹과 상기 메모리 셀들 중 제 3 및 제 4 메모리 셀들을 포함하는 제 2 셀 그룹을 포함하는 셀 스트링; 그리고
    상기 제 1 셀 그룹 및 상기 제 2 셀 그룹 사이의 셀 그룹 경계에서 상기 메모리 셀들이 비연속적으로 프로그램 되도록 상기 메모리 셀들의 프로그램 순서를 제어하는 제어 로직을 포함하되,
    상기 제 1 메모리 셀이 상기 제 2 메모리 셀보다 상기 셀 그룹 경계와 근접한 경우, 상기 제 1 메모리 셀은 상기 제 2 메모리 셀보다 먼저 프로그램 되고,
    상기 제 3 메모리 셀이 상기 제 4 메모리 셀보다 상기 셀 그룹 경계와 근접한 경우, 상기 제 3 메모리 셀은 상기 제 4 메모리 셀보다 먼저 프로그램 되는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 셀의 채널 홀의 크기는 상기 제 2 메모리 셀의 채널 홀의 크기보다 크고,
    상기 제 3 메모리 셀의 채널 홀의 크기는 상기 제 4 메모리 셀의 채널 홀의 크기보다 큰 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 메모리 셀의 프로그램 속도는 상기 제 2 메모리 셀의 프로그램 속도보다 느리고,
    상기 제 3 메모리 셀의 프로그램 속도는 상기 제 4 메모리 셀의 프로그램 속도보다 느린 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 메모리 셀이 상기 제 2 메모리 셀에 인접한 경우, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀은 연속적으로 프로그램 되는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 셀 스트링에 직렬로 연결되는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 더 포함하고,
    상기 제 1 셀 그룹은 상기 제 2 셀 그룹보다 상기 기판에 더 근접하고,
    상기 제 1 셀 그룹의 프로그램 동작 시, 상기 스트링 선택 트랜지스터에 바이어스 전압이 인가되기 전에 상기 접지 선택 트랜지스터에 프리차지 전압이 인가되며,
    상기 제 1 메모리 셀이 소거 상태로부터 프로그램 상태로 프로그램 된 후 상기 제 2 메모리 셀이 프로그램 되는 경우, 상기 바이어스 전압과 상기 프리차지 전압은 동시에 인가되는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 셀 스트링에 직렬로 연결되는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 더 포함하고,
    상기 제 1 셀 그룹은 상기 제 2 셀 그룹보다 상기 기판에 더 근접하고,
    상기 제 1 메모리 셀의 프로그램 동작 시 프로그램 루프 수가 기준 값보다 작거나 같은 경우, 상기 스트링 선택 트랜지스터에 바이어스 전압이 인가되기 전에 상기 접지 선택 트랜지스터에 프리차지 전압이 인가되며,
    상기 제 1 메모리 셀이 소거 상태로부터 프로그램 상태로 프로그램 된 후 상기 제 2 메모리 셀이 프로그램 되는 경우, 상기 바이어스 전압과 상기 프리차지 전압은 동시에 인가되는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 셀 스트링에 직렬로 연결되는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터, 그리고 상기 셀 스트링에 소스 전압을 제공하는 공통 소스 라인을 더 포함하고,
    상기 제 1 셀 그룹은 상기 제 2 셀 그룹보다 상기 기판에 더 근접하고,
    상기 제 1 메모리 셀의 프로그램 동작 시 프로그램 루프 수가 기준 값을 초과하는 경우, 상기 스트링 선택 트랜지스터에 바이어스 전압이 인가되기 전에 상기 접지 선택 트랜지스터에 프리차지 전압이 인가되며 동시에 상기 공통 소스 라인에 공통 소스 라인 전압이 인가되며,
    상기 제 1 메모리 셀이 소거 상태로부터 프로그램 상태로 프로그램 된 후 상기 제 2 메모리 셀이 프로그램 되는 경우, 상기 바이어스 전압, 상기 프리차지 전압 및 상기 공통 소스 라인 전압은 동시에 인가되는 불휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 메모리 셀들 각각은 멀티-비트를 저장하고 그리고 상기 셀 스트링 내에서 상기 제 1 메모리 셀이 가장 먼저 프로그램 되는 경우, 상기 제 1 메모리 셀은 다른 메모리 셀들보다 적은 수의 비트들이 저장되는 불휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제어 로직은 상기 메모리 셀들의 프로그램 순서를 결정하는 어드레스 스크램블 선택기를 포함하고,
    상기 어드레스 스크램블 선택기는 상기 메모리 셀들의 공정 단계에서 결정되는 상기 셀 스트링의 채널 홀 프로파일 정보에 기초하여 상기 메모리 셀들을 프로그램 순서에 따라 워드 라인들에 매핑하는 불휘발성 메모리 장치.
  10. 기판에 수직인 방향으로 적층되어 셀 스트링을 구성하는 메모리 셀들, 그리고 상기 메모리 셀들과 직렬로 연결되는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 비트 라인과 연결되는 페이지 버퍼 회로; 그리고
    워드 라인들 및 선택 라인들을 통해 상기 메모리 셀 어레이에 연결되는 어드레스 디코더를 포함하되,
    프로그램 동작 시, 상기 메모리 셀들 중에서 제 1 메모리 셀의 프로그램 속도가 제 2 메모리 셀의 프로그램 속도보다 느린 경우, 상기 어드레스 디코더는 상기 제 1 메모리 셀이 상기 제 2 메모리 셀보다 먼저 프로그램 되도록 상기 워드 라인들에 워드 라인 전압들을 제공하고,
    상기 제 1 메모리 셀이 상기 제 2 메모리 셀보다 상기 스트링 선택 트랜지스터에 더 근접한 경우, 상기 어드레스 디코더는 상기 스트링 선택 트랜지스터에 바이어스 전압이 인가되기 전에 상기 접지 선택 트랜지스터에 프리차지 전압을 인가하는 불휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 메모리 셀의 채널 홀의 크기는 상기 제 2 메모리 셀의 채널 홀의 크기보다 큰 불휘발성 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제 1 메모리 셀이 소거 상태로부터 프로그램 상태로 프로그램 된 후 상기 제 2 메모리 셀이 프로그램 되는 경우, 상기 바이어스 전압과 상기 프리차지 전압은 동시에 인가되는 불휘발성 메모리 장치.
  13. 제 10 항에 있어서,
    상기 셀 스트링에 소스 전압을 제공하는 공통 소스 라인을 더 포함하고,
    상기 제 1 메모리 셀의 프로그램 동작 시 프로그램 루프 수가 기준 값을 초과하는 경우, 상기 선택된 스트링 선택 라인에 상기 바이어스 전압이 인가되기 전에 공통 소스 라인에 공통 소스 라인 전압이 인가되는 불휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 메모리 셀이 소거 상태로부터 프로그램 상태로 프로그램 된 후 상기 제 2 메모리 셀이 프로그램 되는 경우, 상기 어드레스 디코더는 상기 바이어스 전압, 상기 프리차지 전압 및 상기 공통 소스 라인 전압을 동시에 인가하는 불휘발성 메모리 장치.
  15. 제 10 항에 있어서,
    상기 셀 스트링에 소스 전압을 제공하는 공통 소스 라인을 더 포함하고,
    상기 어드레스 디코더는 상기 셀 스트링의 채널을 초기화하는 채널 초기화기를 포함하고,
    상기 채널 초기화기는 상기 셀 스트링의 결정된 어드레스 스크램블 방식에 기초하여 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 상기 공통 소스 라인에 전압들이 인가되는 시점을 제어하는 불휘발성 메모리 장치.
  16. 기판에 수직인 방향으로 적층되어 셀 스트링을 구성하는 메모리 셀들을 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치의 프로그램 동작을 제어하며, 상기 메모리 셀들을 프로그램 하는 순서를 설정하는 어드레스 스크램블 방식을 결정하는 컨트롤러를 포함하되,
    상기 컨트롤러는 상기 셀 스트링의 채널 홀 프로파일을 검출하고, 상기 검출된 채널 홀 프로파일에 기초하여 상기 어드레스 스크램블 방식을 결정하고,
    상기 검출된 채널 홀 프로파일은 상기 메모리 셀들의 프로그램 속도들에 관한 정보 또는 상기 메모리 셀들의 크기들에 관한 정보를 포함하는 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 컨트롤러는 상기 채널 홀 프로파일에 기초하여 프로그램 속도가 빠른 메모리 셀부터 먼저 프로그램 되도록 또는 상대적으로 크기가 큰 메모리 셀부터 먼저 프로그램 되도록 상기 어드레스 스크램블 방식을 결정하는 메모리 시스템.
  18. 제 16 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 셀 스트링과 동일한 구조를 가지는 모니터 셀 스트링을 포함하고,
    상기 컨트롤러는 상기 모니터 셀 스트링에 포함된 모니터 메모리 셀들의 프로그램 속도들을 측정하고, 상기 측정 결과에 기초하여 상기 검출된 채널 홀 프로파일을 생성하는 메모리 시스템.
  19. 제 16 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 셀 스트링과 동일한 구조를 가지는 모니터 셀 스트링을 포함하고,
    상기 컨트롤러는 상기 모니터 셀 스트링에 연결된 워드 라인들의 각각에 바이어스 전압을 인가하고, 상기 워드 라인들의 상기 각각에서 상기 바이어스 전압이 전달되는 워드 라인 지연 시간들을 측정하고, 그리고 상기 측정된 워드 라인 지연 시간들에 기초하여 상기 검출된 채널 홀 프로파일을 생성하는 메모리 시스템.
  20. 기판에 수직인 방향으로 적층되어 셀 스트링을 구성하는 메모리 셀들을 포함하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치의 프로그램 동작을 제어하는 컨트롤러를 포함하는 메모리 시스템의 프로그램 방법에 있어서,
    상기 셀 스트링의 채널 홀 프로파일을 검출하는 단계;
    상기 검출된 채널 홀 프로파일에 기초하여 상기 메모리 셀들의 프로그램 순서를 설정하는 어드레스 스크램블 방식을 결정하는 단계; 그리고
    상기 결정된 어드레스 스크램블 방식에 기초하여 상기 메모리 셀들을 프로그램 하는 단계를 포함하되,
    상기 검출된 채널 홀 프로파일은 상기 메모리 셀들의 프로그램 속도들에 관한 정보 또는 상기 메모리 셀들의 크기들에 관한 정보를 포함하는 메모리 시스템의 프로그램 방법.
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