JP2010080892A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 半導体装置1におけるLDMOSFET6において、エピタキシャル層3の表面におけるドレイン領域11とボディ領域7との間の部分に、ボディ領域7と間隔を空けてフィールド酸化膜12を形成する。そして、フィールド酸化膜12に、ドレイン領域11およびゲート電極14と間隔を空けて形成されたフローティングプレート17を埋設する。
【選択図】図2
Description
図5は、従来のLDMOSFETを備える半導体装置の模式的な断面図である。
半導体装置101は、シリコン基板102を備えている。シリコン基板102上には、N-型のエピタキシャル層103が積層されている。エピタキシャル層103の表面には、素子形成領域105を取り囲む環状の素子分離膜104が選択的に形成されている。
エピタキシャル層103において、ボディ領域107に囲まれる部分は、エピタキシャル成長後のままの状態が維持された、N-型のドリフト領域108をなしている。
ドリフト領域108の表面には、ドレイン領域111とボディ領域107との間の部分に、ボディ領域107と間隔を空けてフィールド酸化膜112が形成されている。
層間絶縁膜117上には、ソース配線120およびドレイン配線121が形成されている。ソース配線120は、ソースコンタクトホール118を介して、ソース領域109およびボディコンタクト領域110に接続されている。ドレイン配線121は、ドレインコンタクトホール119を介して、ドレイン領域111に接続されている。また、ゲート電極114には、ゲート配線122が接続されている。
この対策として、半導体装置101では、フィールド酸化膜112上に、3つのフローティングプレート116を設けている。フローティングプレート116の設置により、フィールド酸化膜112上には、ドレイン領域111およびフローティングプレート116、互いに隣接する1対のフローティングプレート116、ならびにフローティングプレート116およびゲート電極114を、それぞれ対向電極とする4つのキャパシタ(互いに隣接する1対のフローティングプレート116を電極とするキャパシタについては2つ)が形成される。
しかし、フローティングプレート116が他から絶縁分離されたフローティング電極である。そのため、フィールド酸化膜112の厚さによっては、電位分布の偏りを抑制するには限界がある。
そして、フローティングプレートが、フィールド酸化膜に埋設されている。これにより、フローティングプレートと半導体層との距離が小さくなるので、フローティングプレートなどを対向電極とするキャパシタに生じる電界の影響を半導体層に良好に与えることができる。その結果、第1不純物領域−第2不純物領域間における電位分布の偏りを抑制することができ、耐圧を向上させることができる。
この構成によれば、フローティングプレートが複数備えられている。そのため、フィールド酸化膜上には、複数のキャパシタが形成される。たとえば、フローティングプレートおよびゲート電極、ならびに互いに隣接する1対のフローティングプレートを、それぞれ対向電極とする2つのキャパシタが形成される。そのため、フィールド酸化膜上のキャパシタにおける対向電極間の間隔を小さくすることができ、キャパシタに生じる電界を、より一様な電界にすることができる。その結果、第1不純物領域−第2不純物領域間における電位分布の偏りを一層抑制することができる。
この構成によれば、複数のフローティングプレートが、コンタクト電極とゲート電極との間を等間隔に分割するように配置されている。そのため、第1不純物領域−第2不純物領域間における電位分布の偏りを抑制できるとともに、電位分布の均一化を図ることができる(等電位線の間隔の均一化を図ることができる)。
この構成によれば、フローティングプレートの全体がフィールド酸化膜に埋設されているので、フローティングプレートと半導体層との距離をさらに小さくすることができる。そのため、キャパシタからの電界を、半導体層に一層伝え易くすることができる。
たとえば、高耐圧素子では、フィールド酸化膜におけるボディ領域側端部の下方およびその周辺に電位分布の偏りが生じやすい(等電位線が密になりやすい)。この電位分布の偏りを効果的に解消するため、フィールド酸化膜の当該部分から、半導体層に電界を発生させることが好ましい。
また、請求項6記載の発明は、シリコンを含む第1導電型の半導体材料からなる半導体層上に選択的に第1酸化膜を形成する工程と、前記第1酸化膜を選択的にエッチングすることにより、前記第1酸化膜にトレンチを形成する工程と、前記トレンチ内にポリシリコン材料を堆積させることにより、前記第1酸化膜に埋設された埋設体を形成する工程と、LOCOS法により、前記半導体層の表面における前記第1酸化膜の側方の部分を選択的に酸化させて、前記第1酸化膜の側方に第2酸化膜を一体的に形成し、前記第1酸化膜および前記第2酸化膜からなるフィールド酸化膜を形成する工程とを含む、半導体装置の製造方法である。
埋設体がポリシリコン材料からなるため、半導体層の酸化時に埋設体の上面が酸化される。これにより、埋設体の上面にフィールド酸化膜と一体をなす(フィールド酸化膜の一部となる)酸化膜が形成される。そのため、この酸化膜およびトレンチ内壁を構成する第1酸化膜により埋設体を被覆することができる。その結果、フィールド酸化膜にその全体が埋設された埋設体(フローティングプレート)を得ることができる。
図1は、本発明の一実施形態に係るLDMOSFETを備える半導体装置の模式的な平面図である。図2は、図1の半導体装置をII−IIで示す切断線で切断したときの断面図である。
半導体装置1は、シリコン基板2を備えている。シリコン基板2上には、N-型のエピタキシャル層3が積層されている。半導体層としてのエピタキシャル層3の表面には、素子形成領域5を取り囲む環状の素子分離膜4が選択的に形成されている。素子分離膜4は、たとえば、酸化シリコンからなり、たとえば、0.5〜1.5μmの厚さT1を有している。
LDMOSFET6は、エピタキシャル層3において、P型のボディ領域7と、N-型のドリフト領域8とを備えている。
ドリフト領域8は、エピタキシャル層3においてエピタキシャル成長後のままの状態が維持された領域であって、ボディ領域7に囲まれている。ドリフト領域8は、たとえば、1E14〜1E16cm-3の不純物濃度を有している。
ドリフト領域8の表層部には、ボディ領域7と間隔を空けた位置に、第1不純物領域としてのドレイン領域11が形成されている。ドレイン領域11は、ゲート長に沿う横方向(以下、この方向を単に「横方向」ということがある。)略中央部において、横方向に直交するゲート幅に沿う縦方向(以下、この方向を単に「縦方向」ということがある。)に直線状に延びている。ドレイン領域11の不純物濃度は、ドリフト領域8の不純物濃度よりも高く、たとえば、1E19〜1E20cm-3である。
フィールド酸化膜12は、ボディ領域7の周方向に沿う環状に形成された中央部28と、中央部28の両周縁(内周縁および外周縁)に形成されたバーズビーク部29とを一体的に備えている。中央部28の厚さT2は、素子分離膜4の厚さT1よりも大きく、たとえば、0.6〜1.6μmである。一方、バーズビーク部29の厚さは、フィールド酸化膜12の周方向外方へ向かうにつれて次第に小さくなっている。そして、バーズビーク部29の最も大きい部分の厚さT3は、中央部28の厚さT2よりも小さく、素子分離膜4の厚さT1と同じ厚さ(たとえば、0.5〜1.5μm)である。
また、エピタキシャル層3上には、ゲート絶縁膜13およびフィールド酸化膜12に跨るゲート電極14が形成されている。ゲート電極14は、ボディ領域7の周方向に沿う環状に形成され、電極部15と、フィールドプレート部16とを一体的に有している。
また、フィールド酸化膜12には、3つのフローティングプレート17が、ゲート電極14と別体をなして埋設されている。各フローティングプレート17は、フィールド酸化膜12の中央部28において、中央部28が有する、フローティングプレート17の上方に位置する上方膜30および下方に位置する下方膜31で挟み込まれることにより、フィールド酸化膜12にその全体が埋設されている。
層間絶縁膜18には、縦方向に沿うボディ領域7の直線部に対向する部分に、ソース領域9およびボディコンタクト領域10に臨むソースコンタクトホール19が貫通して形成されている。ソースコンタクトホール19は、縦方向に互いに間隔を空けて複数個形成されている。
ドレインコンタクトホール22には、コンタクト電極としてのドレインコンタクトプラグ23が埋設されている。そして、層間絶縁膜18上には、ドレインコンタクトプラグ23を覆うように、ドレイン配線24が形成されている。ドレイン配線24は、ドレイン領域11に沿う縦方向直線状に形成され、各ユニットセルに個別に設けられている。ドレイン配線24は、ドレインコンタクトプラグ23を介して、ドレイン領域11に電気的に接続される。
ゲートコンタクトホール25には、ゲートコンタクトプラグ26が埋設されている。そして、層間絶縁膜18上には、ゲートコンタクトプラグ26を覆うように、ゲート配線27が形成されている。ゲート配線27は、ゲート電極14の周方向に沿う環状に形成され、各ユニットセルに個別に設けられている。ゲート配線27は、ゲートコンタクトプラグ26を介して、ゲート電極14に電気的に接続される。
図3A〜図3Pは、図1および図2に示す半導体装置の製造方法を説明するための模式的な断面図である。
次いで、図3Bに示すように、熱酸化処理により、エピタキシャル層3の表面に酸化シリコンからなる犠牲酸化膜32が形成される。次いで、図3Bに示すように、LP−CVD(Low Pressure Chemical Vapor Deposition)法により、犠牲酸化膜32上に、窒化シリコンからなる犠牲窒化膜33が形成される。これにより、犠牲酸化膜32および犠牲窒化膜33からなるハードマスク34が、エピタキシャル層3上に形成される。
次いで、ハードマスク34上から、開口35を介してエピタキシャル層3の表面に対してエッチングガスが供給される。これにより、図3Cに示すように、エピタキシャル層3が開口35に露出する部分からエッチングされて、互いに間隔を空けて隣接する環状の膜用トレンチ36が形成される。
次いで、図3Lに示すように、熱酸化処理により、エピタキシャル層3の表面におけるフィールド酸化膜12のバーズビーク部29の側方にゲート絶縁膜13が形成される。その後、CVD法により、ゲート電極14の材料である不純物がドープされたポリシリコン材料(ドープトポリシリコン)が堆積され、このポリシリコン材料がパターニングされる。これにより、図3Lに示すように、ゲート絶縁膜13およびフィールド酸化膜12に跨るゲート電極14が形成される。
そして、図3Nに示すように、P型不純物を拡散させるための熱処理(ドライブイン拡散)が行なわれることにより、フィールド酸化膜12の側方に、エピタキシャル層3の全厚にわたる環状のボディ領域7が形成される。また、ボディ領域7に囲まれる部分に、エピタキシャル成長後のままの状態を維持するドリフト領域8が形成される。
以上のように、上記の方法によれば、エピタキシャル層3に膜用トレンチ36が形成され(図3C参照)、この膜用トレンチ36内に部分的に埋設された状態の第1酸化膜37が形成される(図3D参照)。この第1酸化膜37には、3つの環状のプレート用トレンチ40が形成される(図3F参照)。プレート用トレンチ40には、ドープトポリシリコンからなるポリシリコン埋設体44が埋設される(図3H参照)。ポリシリコン埋設体44の形成後、エピタキシャル層3の表面には、犠牲酸化膜41が形成される(図3H参照)。そして、犠牲酸化膜41を部分的に覆うマスク酸化膜45が形成され(図3I参照)、この状態で熱酸化処理(たとえば、処理温度900〜1100℃)が行なわれる。
また、上記4つのキャパシタの対向電極となる3つのフローティングプレート17が、隣接するプレート(ゲート電極14およびドレインコンタクトプラグ23を含む)の間隔が一定間隔dとなるように配置されている。そのため、ソース−ドレイン間における電位分布の偏りを抑制できるとともに、電位分布の均一化を図ることができる(等電位線の間隔の均一化を図ることができる)。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
また、フローティングプレート17の数は、1つや2つであってもよいし、4つ以上あってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
3 エピタキシャル層(半導体層)
7 ボディ領域
9 ソース領域(第2不純物領域)
11 ドレイン領域(第1不純物領域)
12 フィールド酸化膜
13 ゲート絶縁膜
14 ゲート電極
16 フィールドプレート部
17 フローティングプレート
23 ドレインコンタクトプラグ(コンタクト電極)
28 中央部
29 バーズビーク部(第2酸化膜)
37 第1酸化膜
40 プレート用トレンチ
43 ポリシリコン埋設体(埋設体)
Claims (6)
- シリコンを含む第1導電型の半導体材料からなる半導体層と、
前記半導体層の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第1導電型の第1不純物領域と、
前記半導体層の表層部に前記第1不純物領域と間隔を空けて形成された第2導電型のボディ領域と、
前記ボディ領域の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第1導電型の第2不純物領域と、
前記半導体層の表面における前記第1不純物領域と前記ボディ領域との間の部分に、前記ボディ領域と間隔を空けて形成されたフィールド酸化膜と、
前記第2不純物領域と前記フィールド酸化膜との間において、前記半導体層の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記フィールド酸化膜上に前記第1不純物領域および前記ゲート電極と間隔を空けて形成され、前記フィールド酸化膜に埋設されたフローティングプレートとを含む、半導体装置。 - 前記フローティングプレートが複数備えられている、請求項1に記載の半導体装置。
- 前記第1不純物領域に接続され、前記フィールド酸化膜の表面に沿う方向に前記フローティングプレートに対向するコンタクト電極を含み、
複数の前記フローティングプレートが、前記コンタクト電極と前記ゲート電極との間を等間隔に分割するように配置されている、請求項2に記載の半導体装置。 - 前記フローティングプレートは、前記フィールド酸化膜にその全体が埋設されている、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記フィールド酸化膜は、その中央部の厚さよりも小さい厚さのバーズビーク部を端部に有しており、
前記ゲート電極は、前記バーズビーク部に乗り上がるフィールドプレート部を有している、請求項1〜4のいずれか一項に記載の半導体装置。 - シリコンを含む第1導電型の半導体材料からなる半導体層上に選択的に第1酸化膜を形成する工程と、
前記第1酸化膜を選択的にエッチングすることにより、前記第1酸化膜にトレンチを形成する工程と、
前記トレンチ内にポリシリコン材料を堆積させることにより、前記第1酸化膜に埋設された埋設体を形成する工程と、
LOCOS法により、前記半導体層の表面における前記第1酸化膜の側方の部分を選択的に酸化させて、前記第1酸化膜の側方に第2酸化膜を一体的に形成し、前記第1酸化膜および前記第2酸化膜からなるフィールド酸化膜を形成する工程とを含む、半導体装置の製造方法。
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