JP2010153762A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板32の第1領域11に形成された絶縁ゲート電界効果トランジスタ12と、第1領域11に隣接する第2領域13に形成され、絶縁ゲート電界効果トランジスタ12のゲート絶縁膜34より厚く、且つ高濃度に不純物を含有するシリコン酸化膜40と、シリコン酸化膜40上に形成されたポリシリコン層内に複数のPN接合を有するとともに、絶縁ゲート電界効果トランジスタ12のゲートとソースとの間に接続され、絶縁ゲート電界効果トランジスタ12のゲート破壊を防止する保護ダイオード14と、を具備する。
【選択図】図3
Description
その結果、下地の電位の影響を受けてポリシリコンダイオードの整流性に不具合が生じる問題がある。
特許文献2に開示された半導体装置は、半導体基板の表面を熱酸化し、更に窒化膜をマスクとして選択酸化を行い、MOSトランジスタを形成するアクティブ領域に厚さが30nm程度の薄い酸化膜と、ポリシリコンダイオードを形成するフィールド領域に厚さが100nm程度の厚い酸化膜を形成している。
次に、アクティブ領域にトレンチを形成し、トレンチの壁面にゲート酸化膜を形成してMOSトランジスタを形成している。
また、アクティブ領域の厚い酸化膜とMOSトランジスタの薄いゲート酸化膜とは、別々に形成しているので、製造工程数が増加するという問題がある。
更に、アクティブ領域に厚い酸化膜を形成すると半導体基板の平坦性が低下するので、その後のリソグラフィ工程において焦点深度マージンが低下しマスクの合せズレが生じる、薄いレジストのカバレージが低下することなどにより、MOSトランジスタの微細化が困難になるという問題がある。
MOSトランジスタ12は、例えばストライプ状のトレンチゲート(図示せず)を有する縦型PチャネルMOSトランジスタである。
P+層15aをN−層15bが囲繞し、N−層15bをP+層15cが囲繞し、P+層15cをN−層15dが囲繞し、N−層15dをP+層15eが囲繞している。
周知のように、リング状のPN接合を有する保護ダイオード14は、PN接合のエッジ部を有しないので、エッジでの耐圧などの特性劣化が生じないという利点を有している。
ここで、保護ダイオード14は、リング状のP+/N−/P+/N−/P+構造の左半分のみを示している。
Nベース層33の上部に、ゲート電極35をゲート長方向に挟むようにソース36が形成され、ソース36をゲート長方向に挟むようにソースコンタクト(メタル)37が形成されている。
第1領域11の第2領域13側のNベース層33上には、ゲート絶縁膜34と同じ絶縁膜38が形成され、絶縁膜38上に一端がゲート電極35に接続され、他端が外部入力端子21に接続されるゲート配線20が形成されている。
シリコン酸化膜40上に、P+層15a、15c、15eとN−層15b、15dとが交互にリング状に接合して形成されている。
厚いシリコン酸化膜40は、周知のように、高濃度に砒素を含有するシリコンの増速酸化を利用して形成されている。増速酸化によれば、砒素の含有量、熱酸化条件に応じて、Asを含有しないシリコンに比べて2倍から10倍程度厚い熱酸化膜を得ることが容易である。
また、Nベース層33とソースコンタクト37との界面には、アバランシェ破壊を防止するために、キャリア濃度の高いN+型半導体層43が形成されている。
ゲート電極35上に保護膜44、ゲート配線20および保護ダイオード14上に保護膜45、46が形成されている。
これにより、保護ダイオード14のP+層15aとP+層15e間にリーク電流ILが流れるので、保護ダイオード14の機能が損なわれ、信頼性に支障をきたす。
次に、シリコン酸化膜60上にNベース層33に対応する開口を有するレジスト膜61を形成し、レジスト膜61をマスクとして、半導体基板32のP−半導体層31にシリコン酸化膜60を通して燐(P)をイオン注入し、Pイオン注入層62を形成する。
次に、シリコン酸化膜60上に第2領域13に対応する開口を有するレジスト膜64を形成し、レジスト膜64をマスクとして、第2領域13にシリコン酸化膜60を通して選択的にAsを高濃度(ドーズ量〜1E15atoms/cm2)にイオン注入し、Asイオン注入層(第1イオン注入層)65を形成する。
この段階においては、半導体基板32の表面は平坦性が保たれているので、フォトリソグラフィ法により微細なトレンチパターンを形成することが可能である。
次に、図6(b)に示すように、例えば温度1000℃、ドライ雰囲気で、第1領域11および第2領域13に熱処理を施す。
一方、高濃度にAsを含有する第2領域13は増速酸化され、第2領域13にゲート絶縁膜34より厚く、且つ高濃度にAsを含有する厚さ100nm程度のシリコン膜40が形成される。
次に、図7(b)に示すように、第2領域13のポリシリコン層68上に2重リング状にレジスト膜69を形成し、レジスト膜69をマスクとして第1領域11および第2領域13のポリシリコン層68に硼素(B)をイオン注入(ドーズ量〜1E15atoms/cm2)し、ポリシリコン層68の導電型をN−型からP+型へ反転させ、第2領域13のポリシリコン層68内に複数のPN接合を形成する。
従って、高い信頼性を有し、微細化に好適な構造の保護ダイオードを備えた半導体装置およびその製造方法が得られる。
更に、保護ダイオード14と同時にゲート配線20が形成できるので、製造工程を削減することができる。
MOSトランジスタ12がトレンチゲートを有する縦型MOSトランジスタである場合について説明したが、横型MOSトランジスタとすることもできる。ゲート電極は、トレンチ型だけでなく、プレーナ型とすることもできる。
第2領域13に選択的に注入する不純物がAsである場合について説明したが、PおよびBでも同様の効果を得ることができる。
本実施例が実施例1と異なる点は、MOSトランジスタのゲート電極引き出し部をゲート絶縁膜より厚く、且つ高濃度にAsを含有するシリコン酸化膜上に形成したことにある。
ゲート電極82の端部82aとゲート配線84の側部84aとがオーバラップして接触し、ゲート電極引き出し部85を構成している。ゲート配線84は複数のゲート電極82を取り囲むように形成され、ゲート電極82の両方の端部がオーバラップしてゲート配線84に接触している。
具体的には、図9に示すように、ゲート電極82は、半導体基板32の第1領域11の主面32aに形成された図示されないトレンチ67内に、ゲート絶縁膜34を介してポリシリコン層68が埋め込まれて形成されている。
図10(a)に示すように、図5(b)に示す不純物をイオン注入する工程において、第1領域11を被覆するシリコン酸化膜60(図示せず)上に形成された開口を有するレジスト膜64(被覆材)をマスクとし、シリコン酸化膜60を通して選択的にAsを高濃度(ドーズ量〜1E15atoms/cm2)にイオン注入し、Asイオン注入層(第2イオン注入層)90を第2領域13のAsイオン注入層65と同時に形成する。
このとき、マスク材91の直下のトレンチ67の端部67aはシリコンのエッチングレートが遅くなるため、角部86が鋭角を有するようになる。
その結果、図13(b)に示すように、鋭角を有する角部86において酸化に供されるシリコンの量が少ないため、形成されるシリコン酸化膜93の膜厚t3はゲート絶縁膜34の膜厚t1より薄くなる。
鋭角を有する角部86には機械的・熱的応力集中および電界集中が生じ易いことに加え、角部86のシリコン酸化膜93はゲート絶縁膜34より薄いので破壊耐量が低下する問題がある。
その結果、Asイオン注入層90が増速酸化されるので、鋭角を有する角部86において形成される第2シリコン酸化膜83の膜厚はゲート絶縁膜34の膜厚t1より厚いt2になる。
これにより、角部86に機械的・熱的応力集中および電界集中が生じても、角部86のシリコン酸化膜83はゲート絶縁膜34より厚いのでの破壊耐量を向上させることができる。
(付記1) 複数の前記ゲート電極を有し、前記ゲート配線が複数の前記ゲート電極を取り囲み、前記ゲート電極の両方の端部が前記ゲート配線に接触している請求項2に記載の半導体装置。
11 第1領域
12、81 MOSトランジスタ
13 第2領域
14 保護ダイオード
15a、15c、15e P+層
15b、15d N−層
20、84 ゲート配線
21 外部入力端子
30 P+シリコン基板
31 P−半導体層
32 半導体基板
32a 主面
33 Nベース層
34 ゲート絶縁膜
35、82 ゲート電極
36 ソース
37 ソースコンタクト
38 絶縁膜
40、41、42、50、60、93 シリコン酸化膜
43 N+型半導体層
44、45、46 保護膜
51、52 寄生MOSトランジスタ
61、64、69 レジスト膜
62 Pイオン注入層
63 N型半導体層
65、90 Asイオン注入層
66、91 マスク材
67 トレンチ
68 ポリシリコン層
IL リーク電流
82a 端部
83 第2シリコン酸化膜
84a 側部
85 ゲート電極引き出し部
86 角部
Claims (5)
- 半導体基板の第1領域に形成された絶縁ゲート電界効果トランジスタと、
前記第1領域に隣接する第2領域に形成され、前記絶縁ゲート電界効果トランジスタのゲート絶縁膜より厚く、且つ高濃度に不純物を含有する第1シリコン酸化膜と、
前記第1シリコン酸化膜上に形成されたポリシリコン層内に複数のPN接合を有するとともに、前記絶縁ゲート電界効果トランジスタのゲートとソースとの間に接続され、前記絶縁ゲート電界効果トランジスタのゲート破壊を防止する保護ダイオードと、
を具備することを特徴とする半導体装置。 - 前記絶縁ゲート電界効果トランジスタが、前記半導体基板の前記第1領域の主面に形成されたトレンチ内に、前記ゲート絶縁膜を介して前記ポリシリコン層と同じポリシリコン層が埋め込まれたゲート電極と、前記半導体基板の前記主面と前記トレンチの端部の側面とにより構成される角部に形成され、前記ゲート絶縁膜より厚く、且つ高濃度に前記不純物を含有する第2シリコン酸化膜と、前記第2シリコン酸化膜を含んで前記角部を覆うように形成された前記ポリシリコン層と同じポリシリコン層を有し、前記ゲート電極の端部に接触したゲート配線と、を具備し、
前記保護ダイオードが、P層とN層とが交互にリング状に接合した平面形状を有することを特徴とする請求項1に記載の半導体装置。 - 前記不純物が、砒素、燐、または硼素であることを特徴とする請求項1または請求項2に記載の半導体装置。
- 半導体基板の第1領域に絶縁ゲート電界効果トランジスタを有し、前記第1領域に隣接する第2領域に前記絶縁ゲート電界効果トランジスタのゲートとソースとの間に接続され、前記絶縁ゲート電界効果トランジスタのゲート破壊を防止する保護ダイオードを有する半導体装置の製造方法であって、
前記第1領域を被覆して、前記第2領域に選択的に前記第1領域より高濃度に不純物をイオン注入して第1イオン注入層を形成する工程と、
前記半導体基板に熱処理を施し、前記第1領域を酸化して前記第1領域に前記絶縁ゲート電界効果トランジスタのゲート絶縁膜を形成し、前記第2領域に形成された前記第1イオン注入層を酸化して前記ゲート絶縁膜より厚く、且つ高濃度に前記不純物を含有する第1シリコン酸化膜を形成する工程と、
前記第1領域の前記ゲート絶縁膜上、および前記第2領域の前記第1シリコン酸化膜上にポリシリコン層を形成する工程と、
前記第2領域の前記ポリシリコン層内に複数のPN接合を形成する工程と、
異方性エッチングにより前記ポリシリコン層を選択的に除去し、前記第1領域にゲート電極および前記ゲート電極を外部に接続するためのゲート配線を形成し、前記第2領域に前記保護ダイオードを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記絶縁ゲート電界効果トランジスタがトレンチゲートを有する絶縁ゲート電界効果トランジスタであり、前記不純物をイオン注入して第1イオン注入層を形成する工程の次に異方性エッチングにより前記第1領域にトレンチを形成する工程を有し、
前記不純物をイオン注入して第1イオン注入層を形成する工程において、前記第1領域を被覆する被覆材に形成された開口を通して、前記第1領域に選択的に前記第1領域より高濃度に前記不純物がイオン注入された第2イオン注入層を形成し、
前記トレンチを形成する工程において、前記第2イオン注入層の一部が端部の側面を構成するようにトレンチを形成し、
前記半導体基板に熱処理を施す工程において、前記ゲート絶縁膜を前記トレンチの内側に形成し、前記第2イオン注入層を酸化して前記ゲート絶縁膜より厚く、且つ高濃度に前記不純物を含有する第2シリコン酸化膜を形成し、
前記ポリシリコン層を形成する工程において、前記トレンチを埋め込み、前記第2シリコン酸化膜を覆うように前記ポリシリコン層を形成し、
前記ポリシリコン層を選択的に除去する工程において、前記ゲート電極として前記トレンチ内に前記ゲート絶縁膜を介して前記ポリシリコン層が埋め込まれたゲート電極を形成し、前記ゲート電極の端部に接触した前記ゲート配線を形成することを特徴とする請求項4に記載の半導体装置の製造方法。
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