JP2012084871A - 半導体装置、およびその製造方法、ならびにデータ処理装置 - Google Patents

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Abstract

【課題】テーパー部を有する溝を備えた半導体装置を容易に形成する。溝内に空洞が形成されるのを防止すると共に、製造歩留まりの低下を抑制する。
【解決手段】半導体装置は、第１の面を有する材料層と、材料層内に設けられ、第１の面に開口部を有する溝を備える。溝は、開口部に接し１以上のスキャロップ形成溝を有するテーパー部と、おおむね垂直な側壁を有する垂直部を有する。スキャロップ形成溝の幅は、垂直部の溝幅よりも大きくなっている。
【選択図】図１

Description

本発明は、半導体装置、およびその製造方法、ならびにデータ処理装置に関する。
半導体装置の製造に際しては、開口（ビアホール）を形成する工程が多く用いられている。シリコン等の半導体基板に垂直形状の深い開口を形成する手段として、ボッシュプロセスが知られている（特許文献１、２）。ボッシュプロセスは、半導体基板の表面を等方的にエッチングして開口を形成するエッチング工程と、開口の内壁にカーボン高分子系の保護膜を堆積させるデポジション工程を交互に繰り返すことによって、半導体基板を垂直に、かつ深くエッチングする技術である。
図２１に関連する技術のボッシュプロセスを用いて、半導体基板３０に形成した開口３１の断面図を示す。ボッシュプロセスでは、エッチング工程とデポジション工程を繰り返すことに起因して、開口の側面に、スキャロッピング（Ｓとして表示）と呼ばれる波状の断面形状が形成されることが知られている。
図２２に関連する技術のボッシュプロセスを用いた開口の形成方法について示す。半導体基板３０上に、開口パターンを有するマスク３２をフォトレジスト膜等で形成する。
図２２Ａに示すように、第１サイクルとして、まず、エッチングガスを用いた等方性の強いドライエッチングにより第１開口３１−１を形成する（第１エッチング工程）。
図２２Ｂに示すように、デポジションガスを用いて、第１開口３１−１の内壁およびマスク３２の上面を覆う保護膜３３を堆積させる（デポジション工程）。
図２２Ｃに示すように、エッチングガスを用い、異方性を強くした状態でドライエッチングを行い、第１開口３１−１の底部の保護膜を除去する（第２エッチング工程）。第１開口３１−１の側面には保護膜３３ａが残存する。
図２２Ｄに示すように、第２サイクルとして、等方性のドライエッチング（第１エッチング工程）により第２開口３１−２を形成する。このエッチングに際して保護膜３３ａも一部、除去される。
この一連のサイクルを複数回（例えば、２００回）繰り返すことにより、図２１に示したような所定の深さを有する、ほぼ垂直な形状の開口３１が形成される。
なお、図２１及び２２では、スキャロッピングは実際よりも誇張して示している。
特開２００７−３１１５８４号公報、段落００２１ 特開２００９−０４４０３１号公報
ボッシュプロセスは、半導体基板に１０〜２００μｍ程度の深い開口を形成する際に用いられる。近年の半導体装置の微細化に伴い、開口のサイズ（開口幅）も縮小しているため、形成した開口のアスペクト比も増大する傾向にある。このため、図２３に示したように、形成した開口に絶縁膜３５等をＣＶＤ法で充填する際に、開口の上端部で堆積した絶縁膜３５の閉塞が生じてしまい、開口の底部に空洞（ボイド）３６が残存する現象が起き易い。開口の内部に残存した空洞は、後の製造工程でクラック等が発生する原因となりやすく、半導体装置の製造歩留まりの低下の原因となっていた。
このような開口内部での空洞の残存を抑制するには、開口の上端部分をテーパー形状（斜め形状）に加工することが有効である。特許文献２には、段差構造を有するマスクパターンを用いて、ボッシュプロセスを適用することで、テーパー形状の開口を形成する方法が示されている。しかしながら、このような段差構造を有するマスクパターンを形成するには、煩雑な手順が必要であった。また、マスクパターンを形成する際にマスクパターン中間の段差部を境にして上部と下部でアライメントずれが発生することもあり、所定の形状の開口を形成することが難しかった。
一実施形態は、
第１の面を有する材料層と、
前記材料層内に設けられ、第１の面に開口部を有する溝と、
を備え、
前記溝は、
前記開口部に接し、１以上のスキャロップ形成溝を有するテーパー部と、
おおむね垂直な側壁を有する垂直部と、
を有し、
前記スキャロップ形成溝の幅が前記垂直部の溝幅よりも大きいことを特徴とする半導体装置に関する。
他の実施形態は、
材料層の第1の面からその厚み方向の内側に向かって、１以上のスキャロップ形成溝を含む溝テーパー部を形成する工程と、
前記材料層内の前記溝テーパー部の下におおむね垂直な側壁を有する垂直部を形成する工程と、
を有し、
前記スキャロップ形成溝は、その幅が前記垂直部の溝幅よりも大きいことを特徴とする半導体装置の製造方法に関する。
他の実施形態は、
プロセッサーと、
ＤＲＡＭメモリモジュールと、
前記プロセッサーとＤＲＡＭメモリモジュールとを接続するシステムバスと、
を備えるデータ処理装置であって、
前記データ処理装置に含まれる半導体装置は、
第１の面を有する材料層と、
前記材料層内に設けられ、第１の面に開口部を有する溝と、
を備え、
前記溝は、
前記開口部に接し、１以上のスキャロップ形成溝を有するテーパー部と、
おおむね垂直な側壁を有する垂直部と、
を有し、
前記スキャロップ形成溝の幅が前記垂直部の溝幅よりも大きいことを特徴とするデータ処理装置に関する。
テーパー部を有する溝を備えた半導体装置を容易に形成できる。これにより、溝内に空洞が形成されるのを防止でき、製造歩留まりの低下を抑制できる。
第１実施例の半導体装置を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第２実施例の半導体装置を表す図である。 第２実施例の半導体装置を表す図である。 第３実施例の半導体装置を表す図である。 関連する技術の半導体装置の製造方法の一工程を表す図である。 関連する技術の半導体装置の製造方法の一工程を表す図である。 関連する技術の半導体装置の製造方法の一工程を表す図である。 第1実施例の第1変形例を表す図である。 第1実施例の第２変形例を表す図である。 第1実施例の半導体装置を説明する図である。 本発明の半導体装置の一例を説明する図である。
図２７Ａは本発明による溝を表す断面図、図２７Ｂは一つのスキャロップ形成溝を表す断面図である。本発明による溝は、図２７に示すように、その垂直断面において、溝の外側に凸の弧、または曲線をなす形状をした側壁が溝の深さ方向に複数個、連なった形状をしており、このような波状の形状を「スキャロップ形状」と呼び、溝の外側に凸の弧、または曲線をなす形状をした側壁、ひとつひとつを、「スキャロップ形成側壁」と呼び、このスキャロップ形成側壁と、溝の中央垂線から見てほぼ対称な位置にあるスキャロップ形成側壁とで挟まれた溝の一部を「スキャロップ形成溝」と呼ぶことにする。スキャロップ形成溝およびスキャロップ形成側壁では、側壁の最も外側に位置する点はスキャロップ形成側壁の上端部、下端部の間にある。スキャロップ形成溝が溝の深さ方向に複数個重なって溝を形成している。また、図２７Ａに示すように、スキャロップ形成溝においてその高さをＨ、幅をＷと定義する。すなわち、水平面上でスキャロップ形成側壁間の距離の最大の距離を幅Ｗと定義する。溝のテーパー部においては開口部から深み方向に３つのスキャロップ形成溝が設けられ、幅Ｗ、高さＨ共に順次小さくなるよう形成されている。また、溝のテーパー部の下には、おおむね垂直な側壁を有する垂直部が形成されている。
（第１実施例）
本実施例を適用した具体的な半導体装置について、図１〜図１０を参照して説明する。
図１に、本実施例に係る半導体装置として、貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を備えた半導体チップの断面図を示す。半導体チップは、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスをあげることができる。
図１に示すように、半導体チップ１００は、デバイス領域Ｄと貫通電極形成領域ＴＶを備えている。デバイス領域ＤにはＭＯＳトランジスタ等の素子が配置され、所定の回路が構成されている。貫通電極形成領域には複数の貫通電極２００が配置されている。なお、図１には１つの貫通電極のみを記載している。
貫通電極２００は上端および下端に接続用のバンプ（突起電極）を備えており、複数の半導体チップを積層する際に、貫通電極２００を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極２００は半導体基板５０を貫通する貫通プラグＶと、半導体基板５０上の複数の層間絶縁膜を貫通するコンタクトプラグおよび配線層で構成されている。貫通電極の半導体基板の中に埋設されている部分の周囲には絶縁リング１５０が設けられており、これによって、個々の貫通電極２００と、他の貫通電極および素子形成領域Ｄとの絶縁が確保される。
絶縁リング１５０は、本実施例の製造方法を用い、半導体基板（材料層）５０に形成したスキャロップ形成溝を有するリング状の溝内にシリコン酸化膜を充填して形成されている。半導体基板５０の裏面側（図１の下側）における貫通電極の端部には、裏面バンプ１６０が形成されている。すなわち、裏面バンプ１６０の一部が、半導体基板を貫通している。
図２６Ａは図1の半導体装置の点線で囲まれた部分を拡大する図、図２６Ｂは図２６ＡのＡ−Ａ方向の断面図である。なお、図２６では、スキャロッピングは省略している。図２６に示すように、絶縁リング１５０は、裏面バンプの１６０の一部を囲むように設けられている。絶縁リング１５０は、テーパー部Ｘと、垂直部Ｙを有する溝内に形成されている。溝は、半導体基板（材料層）内を貫通するように形成されている。テーパー部Ｘは複数のスキャロップ形成溝を有し、第１の面５から半導体基板１の厚み方向に向かうにつれて、各スキャロップ形成溝の断面積が徐々に小さくなっている。また、垂直部は複数のスキャロップ形成溝を有し、おおむね垂直な側壁を有する。垂直部を構成する各スキャロップ形成溝は、テーパー部を構成するスキャロップ形成溝の断面積の最小値よりも小さい一定の断面積を有し、第１の面５から半導体基板１の厚み方向に向かう方向において、断面積は変化しない。すなわち、テーパー部のスキャロップ形成溝の幅は、垂直部の溝幅よりも大きくなっている。テーパー部は、複数のスキャロップ形成溝を有し、第1の面５には開口部が設けられている。テーパー部のスキャロップ形成溝の幅は、第１の面５から半導体基板１の厚み方向に向かって徐々に小さくなっており、開口部から近いスキャロップ形成溝の幅は、開口部から遠いスキャロップ形成溝の幅よりも大きくなっている。垂直部を構成するスキャロップ形成溝の幅も、テーパー部を構成するスキャロップ形成溝の幅と同じように定義される。垂直部を構成する各スキャロップ形成溝の幅は、テーパー部を構成する何れのスキャロップ形成溝の幅よりも小さい。
また、絶縁リング１５０は、裏面バンプを囲む内側の側面１５０ａ、外側の側面１５０ｂの２つの側面を有する。テーパー部では、この２つの側面間の距離Ｌ1が第１の面５から半導体基板１の厚み方向に向かって徐々に小さくなっている。垂直部におけるこの２つの側面間の長さＬ2は一定であり、第１の面５から半導体基板１の厚み方向に向かう方向において変化しない。また、Ｌ2は、テーパー部における２つの側面間の長さＬ1の最小値よりも小さくなっている。
半導体基板５０の表面側（図１の上側）における貫通電極の端部には、表面バンプ１４０が形成されている。裏面バンプ１６０は、複数の半導体チップを積層する際に、下層のチップに設けられた表面バンプ１４０と接合する。裏面バンプ１６０と一体に形成された貫通プラグＶは、半導体基板５０を貫通して、局所配線（ローカル配線層）１２７に接続している。局所配線１２７はデバイス領域Ｄにも設けられており、回路を構成する配線層の一部として用いられている。
貫通プラグＶに接続した局所配線１２７は第１コンタクトプラグ１３０を介して、上層の第１配線１０６に接続している。第１配線１０６は第２コンタクトプラグ１３１を介して、上層の第２配線１０９に接続している。第２配線１０９は第３コンタクトプラグ１３２を介して、上層の第３配線１１２に接続している。第３配線１１２に接続するように表面バンプ１４０が形成されている。なお、図示していないが、貫通電極２００は、表面バンプ１４０と裏面バンプ１６０間が接続されると共に、局所配線１２７、第１配線１０６、第２配線１０９、第３配線１１２のいずれかを用いて、素子形成領域Ｄに形成したＭＯＳトランジスタと電気的に接続する内部配線を有していてもよい。また、必要に応じて、第１〜第３コンタクトプラグのいずれかを削除して、表面バンプ１４０と裏面バンプ１６０間が電気的に接続されていない電極を形成してもよい。
以下では、貫通電極を備えた半導体装置の製造方法について説明する。
図２に示すように、Ｐ型のシリコン（Ｓｉ）からなる半導体基板５０を用意して、貫通電極形成領域ＴＶに絶縁リング形成のための溝１５０ｃを形成する。溝１５０ｃは、後に形成する貫通プラグＶの周りを囲むように、平面視でリング状に形成される。溝１５０ｃは、半導体基板５０の第1の面５からその厚み方向に向かって形成され、第1の面５と同じ高さの位置には開口部２５を有する。なお、図２では、簡略化のため溝側面のスキャロッピングは記載を省略した（図１０以降の図面においても同様である）。
以下では、図３〜図９を参照して、絶縁溝１５０ｃの具体的な製造方法を説明する。なお、図３〜図９においては、説明を明確にするため、スキャロッピングの形状を実際よりも誇張して記載している。
図３に示すように、シリコンを用いた半導体基板５０上に、開口を備えたマスクパターン２を形成する。マスクパターン２はエッチングに際して耐性を備えていればよく、材料の種類は限定されない。例えば、フォトレジスト膜や、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）等を用いてマスクパターン２を形成できる。マスクパターン２で覆われていない半導体基板５０の領域にスキャロップ形成溝を形成する。本実施例では、マスクパターン２には特別な段差形状等をあらかじめ形成しておく必要がない。
エッチング装置としては、ＩＣＰ方式（誘導結合方式）の枚葉型高密度プラズマエッチング装置を用いることができる。第１サイクルにおける第１エッチング工程として、ＳＦ6ガスを用いて等方性の強いドライエッチングを行い、深さｄ１のスキャロップ形成溝３−１を形成する。具体的なエッチング条件として、以下を例示できる。
ガス種類：ＳＦ6
ガス流量：２３０〜２７０ｓｃｃｍ
圧力：８０〜１００ｍＴｏｒｒ
ソースパワー：２３００〜２７００Ｗ。
本実施例では、第１サイクルにおいて、エッチング時間を４秒に設定することで、約１μｍの深さｄ１を有するスキャロップ形成溝３−１が形成された。エッチングの工程においては、プラズマの密度を制御するためのソースパワーとは別に、バイアスパワーを調節することで半導体基板に到達するイオンのエネルギーを制御し、等方性の程度を最適に設定することができる。
この第１エッチング工程においては、半導体基板側に印加するバイアスパワーを弱く設定（例えば５０〜６０Ｗに設定）することで、サイドエッチングを進行させ、等方性の強い状態でエッチングを進行させることができる。
図３に示すように、同じエッチング装置を使用し、第１サイクルにおけるデポジション工程として、スキャロップ形成溝３−１の内壁を覆う保護膜４を形成する。具体的なデポジション条件として、以下を例示できる。
ガス種類：Ｃ4Ｆ8
ガス流量：２３０〜２７０ｓｃｃｍ
圧力：６０〜８０ｍＴｏｒｒ
ソースパワー：２３００〜２７００Ｗ。
このデポジション工程ではバイアスパワーは印加しない。デポジション工程により、フロロカーボン系のポリマーを主成分とする保護膜４が、スキャロップ形成溝３−１の内壁およびマスクパターン２上を覆うように形成される。
図４に示すように、同じエッチング装置を使用し、第１サイクルにおける第２エッチング工程として、第１エッチング工程と同じガスを用いて異方性を強めたドライエッチングを行い、スキャロップ形成溝３−１の底面に堆積している保護膜４を除去する。具体的なエッチング条件として、以下を例示できる。
ガス種類：ＳＦ6
ガス流量：２３０〜２７０ｓｃｃｍ
圧力：６０〜８０ｍＴｏｒｒ
ソースパワー：２３００〜２７００Ｗ。
この第２エッチング工程においては、半導体基板側に印加するバイアスパワーを第１エッチング工程よりも強く設定（例えば１５０〜１６０Ｗに設定）することで、サイドエッチングを抑制し、異方性を強めた状態でエッチングを進行させることができる。これにより、スキャロップ形成溝３−１の内壁側面に保護膜を残存させ（４ａと記載）、スキャロップ形成溝３−１底面の保護膜を除去することができる。
以上の、第１エッチング工程、デポジション工程、第２エッチング工程を順次実施することで、エッチングプロセスの第１サイクルが完了する。
図５示すように、スキャロップ形成溝３−１の内壁側面を保護膜４ａで覆った状態（図５中には、保護膜４ａを図示していない。以下の図面でも同様に保護膜４ａを図示しない。）で、第１サイクルと同様に、第１エッチング工程、デポジション工程、第２エッチング工程からなる第２サイクルを実施する。この際に、使用するガス種類や圧力、印加パワー等は先に説明した第１サイクルの各工程と同じに設定し、第１エッチング工程のエッチング時間のみを所定の時間ｔ１だけ短くなるようにした条件で第１エッチング工程を行う。本実施例ではｔ１＝１秒に設定し、３秒間のエッチングを行った。これにより約０．７５μｍの深さｄ２を有するスキャロップ形成溝３−２が形成された。
スキャロップ形成溝３−１の内壁側面は保護膜４ａで覆われているためサイドエッチングは進行しない。なお、保護膜４ａもエッチングによって一部除去される。本実施例では、第２サイクルの方が第１サイクルよりも第１エッチング工程のエッチング時間がｔ１だけ短くなるように設定した。これにより、スキャロップ形成溝３−２の深さｄ２がスキャロップ形成溝３−１の深さｄ１よりも浅くなると共に、スキャロップ形成溝３−２のサイドエッチング量もスキャロップ形成溝３−１のサイドエッチング量よりも小さくすることができる。
引き続き第１サイクルと同様に、デポジション工程、第２エッチング工程を順次実施し、第２サイクルが完了する。第２サイクルが完了した時点で、スキャロップ形成溝３−１および３−２の内壁側面は保護膜４ａで覆われている。
図７に示すように、スキャロップ形成溝３−１、３−２の内壁が保護膜で覆われた状態で、第２サイクルと同様に、第１エッチング工程、デポジション工程、第２エッチング工程からなる第３サイクルを実施する。この際に、使用するガス種類や圧力、印加パワー等は先に説明した第１サイクルと同じに設定し、第１エッチング工程のエッチング時間のみを第２サイクルよりも所定の時間ｔ１だけ短くなるようにした条件で第１エッチング工程を行う。本実施例ではｔ１＝１秒に設定し、２秒間のエッチングを行った。これにより約０．５μｍの深さｄ３を有するスキャロップ形成溝口３−３が形成された。
スキャロップ形成溝３−１および３−２の内壁側面は保護膜で覆われているためサイドエッチングは進行しない。本実施例では、第３サイクルの方が第２サイクルよりも第１エッチング工程のエッチング時間がｔ１だけ短くなるように設定した。これにより、スキャロップ形成溝３−３の深さｄ３がスキャロップ形成溝３−２の深さｄ２よりも浅くなると共に、スキャロップ形成溝３−３のサイドエッチング量もスキャロップ形成溝３−２のサイドエッチング量より小さくすることができる。
引き続き第２サイクルと同様に、デポジション工程、第２エッチング工程を順次実施し、第３サイクルが完了する。
以上の第１〜第３サイクルの実施により、溝上端のテーパー部が形成される。なお、本明細書では、上記第１〜第３サイクルにおいて１サイクルを行うごとに形成されるそれぞれの溝を「スキャロップ形成溝」、複数のスキャロップ形成溝から形成されるテーパー状の溝の部分を「テーパー部」として定義する。
図８に示すように、以降のサイクルでは、第３サイクルの第１エッチング工程におけるエッチング時間よりも短い時間で、第１エッチング工程のエッチング時間を固定する。本実施例では第１エッチング工程のエッチング時間を１秒に固定する。時間を固定した第１エッチング工程、デポジション工程、第２エッチング工程を順次、実施するサイクルを複数回、実施することで、所定の深さを有する垂直部が形成される。図８では、第１０サイクルまで実施し、スキャロップ形成溝３−１０が形成された状態を示す。なお、本明細書では、上記の同一条件の第４〜第１０サイクルを１サイクル、行うごとに形成されるそれぞれの溝を「スキャロップ形成溝」、複数のスキャロップ形成溝から形成される内壁側面が略垂直状の溝の部分を「垂直部」として定義する。
第４サイクルから第１０サイクルにおいては、それぞれのサイクルで形成されるスキャロップ形成溝の深さｄ４〜ｄ１０はほぼ等しくなる。また、サイドエッチングの量もほぼ等しくなる。これにより、第４サイクル以降では、ほぼ垂直形状の溝を形成することができる。
図５では、第１０サイクルまでしか記載しなかったが、引き続き同じサイクルを繰り返すことで、溝の深さを深くすることができる。第４サイクル以降では、サイドエッチングが行われる第１エッチング工程のエッチング時間が第３サイクルよりも短く設定されているので、スキャロップ形成溝の側面に形成されるスキャロッピングの凹凸形状は十分に小さなものとなる。
なお、最後のサイクルにおける第１エッチング工程が終了した後に、溝内に残存している保護膜を除去するため、酸素ガスを用いたアッシングの工程を実施してもよい。
最終的に形成された溝の断面図を図９に示す。本実施例では、ボッシュプロセスを用い、上部のテーパー部Ｔ１と、それ以外の略垂直状の垂直部Ｔ２からなる溝を形成することができる。
垂直部Ｔ２では、マスクパターン２の開口面積と概略同等の面積を有する溝が形成される。テーパー部Ｔ１では、最上端でマスクパターンの開口面積よりも大きい面積を有する開口部が形成される。この開口部は、半導体基板の表面である第1の面と同じ高さに位置する。
テーパー部Ｔ１に形成された各スキャロップ形成溝は、等方性エッチングによってその形状が形成されるため、各スキャロップ形成溝の内壁側面は凹形状となる。従って、各スキャロップ形成溝は、半導体基板１の厚み方向をその内側の方向１１（半導体基板の第１の面５からその裏面の第２の面６に進む方向）に進むにつれてその厚み方向と垂直な断面の断面積Ｓ(n)（ｎは１以上の整数）と幅方向の長さが変化している。また、一つのスキャロップ形成溝内において、断面積Ｓ(n)と幅方向の長さは、第１の面５及び開口部に最も近い位置から方向１１を進むにつれて徐々に増加し、シリコン基板１の厚み方向の略半分の深さで最大値を有する。上記のように、この幅方向の長さの最大値がスキャロップ形成溝の幅Ｗと定義される。断面積Ｓ(n)と幅方向の長さは、厚み方向の略半分の深さから更に方向１１を進むにつれて徐々に減少する。すなわち、一つのスキャロップ形成溝内において、第1の面と同じ高さの開口部に最も近い位置からシリコン基板１の厚み方向の略半分の深さの位置までの間では、開口部に最も近い位置においてＳ(n)と幅方向の長さは最も小さくなる。同様に、一つのスキャロップ形成溝内において、シリコン基板１の厚み方向の略半分の深さの位置から開口部に最も遠い位置までの間では、開口部に最も遠い位置において、Ｓ(n)と幅は最も小さくなる。
なお、ここでは、開口部からその厚み方向１１に向かってｎ番目のスキャロップ形成溝の断面積をＳ(n)とする。例えば、1番目のスキャロップ形成溝を例にとると、断面積Ｓ(1)と幅方向の長さは、深さＬ1の位置で最大値を有する。同様に、開口部からその厚み方向の内側に向かって２番目のスキャロップ形成溝を例にとると、断面積Ｓ(2)と幅方向の長さは、深さＬ2の位置で最大値を有する。
テーパー部Ｔ１を形成する第１のサイクルの第１エッチング工程の時間を段階的に短くしていくことにより、サイドエッチングが段階的に小さくなり、厚み方向１１へ進むに従って、各スキャロップ形成溝の断面積と幅Ｗが小さくなるテーパー形状が得られる。このテーパー形状は平滑なテーパー面から構成されるわけではなく、上述したように、等方性エッチングにより各スキャロップ形成溝の側面は凹状となっているため、テーパー形状は表面に凹凸が形成された面から構成される。また、各スキャロップ形成溝の深さは、半導体基板１の厚み方向をその内側の方向１１に進むにつれて徐々に小さくなる。
垂直部Ｔ２に形成された各スキャロップ形成溝は、等方性エッチングによってその形状が形成されるため、各スキャロップ形成溝の内壁側面は凹形状となる。従って、各スキャロップ形成溝は、半導体基板１の厚み方向をその内側の方向１１に進むにつれてその厚み方向と垂直な断面の断面積Ｓ’(a)（ａは１以上の整数）と幅方向の長さが変化している。また、一つのスキャロップ形成溝内において、断面積Ｓ’(a)と幅方向の長さは、第1の面と同じ高さの開口部に最も近い位置から方向１１を進むにつれて徐々に増加し、シリコン基板１の厚み方向の略半分の深さで最大値を有する。断面積Ｓ’(a)と幅方向の長さは、厚み方向の略半分の深さから更に方向１１に進むにつれて徐々に減少する。すなわち、一つのスキャロップ形成溝内において、開口部に最も近い位置からシリコン基板１の厚み方向の略半分の深さの位置までの間では、開口部に最も近い位置においてＳ’(a)と幅方向の長さは最も小さくなる。同様に、一つのスキャロップ形成溝内において、シリコン基板１の厚み方向の略半分の深さの位置から開口部に最も遠い位置までの間では、開口部に最も遠い位置において、Ｓ’(a)と幅方向の長さは最も小さくなる。
なお、ここでは、シリコン基板１の厚み方向に関して、開口部に最も近いスキャロップ形成溝の断面積をＳ’(1)とし、厚み方向１１に進むにつれてａ番目のスキャロップ形成溝の断面積をＳ’(a)とする。例えば、１番目のスキャロップ形成溝を例にとると、断面積Ｓ’(1)と幅は、シリコン基板１の表面から深さＭ1の位置で最大値を有する。なお、垂直部の幅方向の長さの最大値を、垂直部の溝幅と定義する。本実施例のように、垂直部が複数のスキャロップ形成溝から形成される場合には、各スキャロップ形成溝の幅方向の長さの最大値を、スキャロップ形成溝の幅と定義する。各スキャロップ形成溝は同一の条件で形成されるため、各スキャロップ形成溝の断面積と幅はおおむね同等の値となる。このため、各スキャロップ形成溝の幅（幅方向の長さの最大値）が、垂直部の溝幅となる。また、各スキャロップ形成溝の深さも同じ値となる。同一条件で実施されるスキャロップ形成溝の形成を少なくとも２回以上、実施することで、垂直部Ｔ２が形成される。
以上の説明では３段階のサイクルでテーパー部を形成したが、さらにサイクル数を多くしてテーパー部を形成してもよい。また、第１エッチング工程に使用する時間も任意に設定することが可能である。すなわち、本実施例では、まず第１サイクルにおける第１エッチング工程のエッチング時間を、形成したい溝幅（サイドエッチング幅）に応じて設定する（時間Ｅ１とする）。また、エッチング時間を減少させていくステップ時間ｔ１を設定する。
次に、第ｎサイクル（ｎは２以上の整数）における、第１エッチング工程のエッチング時間Ｅｎを、Ｅｎ＝Ｅ１−ｔ１×（ｎ−１）となるように設定して、第ｎサイクルまでを順次実施する。引き続き、テーパー部を形成する工程の最後に実施した第ｎサイクルでの第１エッチング工程のエッチング時間Ｅｎよりも短い時間に固定された時間Ｅ０によって第１エッチング工程を実施するサイクルをｋ回（ｋは２以上の整数）実施し、垂直部を形成する。
なお、本実施例では、テーパー部の形成を第１サイクルの１回のみ実施することで、上端の溝幅を拡大することも可能であるが、絶縁膜等の埋込性を改善するには、少なくとも２回以上のテーパー部を形成するサイクルを実施（ｎ＝２以上に設定）することが好ましい。これは、テーパー部の形成が第１サイクルのみでは、テーパー部と垂直部との境界で溝幅の変動が急激になり、その境界部分において、埋設する絶縁膜の閉塞現象が起きやすくなるためである。ステップ時間ｔ１を小さく設定し、テーパー形成のサイクル数ｎを増やすに従い、なだらかなテーパー形状が得られるので、埋込性の改善効果が大きくなる。
第１および第２エッチング工程、デポジション工程で説明した製造条件（ガス流量、圧力等）は一例であって、本発明の主旨を逸脱しない範囲で変更が可能である。スキャロップ形成溝の形状の制御は上述のように各サイクルのエッチング時間の変更で実施することがもっとも容易であるが、等方性の強いエッチングを行う第１エッチング工程でのバイアスパワーの印加条件を、各サイクル毎に徐々に変更すること（例えば、１サイクルを行うごとにバイアスパワーを増加させること）でも実施可能である。
上記で挙げたテーパー部及び垂直部の形成条件は一例であり、テーパー部及び垂直部の深さ、溝幅に応じて適宜、形成条件を変更することができる。例えば、絶縁溝１５０ｃの深さ４５μｍ、テーパー部の深さ３〜４μｍ程度、垂直部のスキャロップ形成溝の幅２〜３μｍに形成することができる。この場合には、上記の条件とは異なり、エッチング時間の初期値Ｅ１＝４秒、ステップ時間ｔ１＝０．５秒に設定し、５段階のサイクル（ｎ＝５に設定）を繰り返すことで、テーパー部を形成することができる。また、垂直部は、第１エッチング工程のエッチング時間Ｅ０＝１秒に固定したサイクルを２００回程度、繰り返すことで形成される。
図１０に示すように、絶縁溝１５０ｃの内壁を覆うようにシリコン窒化膜１１１をＣＶＤ法で形成した後に、絶縁溝１５０ｃａ内を、ＣＶＤ法を用いたシリコン酸化膜１１２で充填する。半導体基板上面のシリコン窒化膜１１１およびシリコン酸化膜１１２はエッチングによって除去し、絶縁溝１５０ｃ内にのみ、シリコン窒化膜１１１およびシリコン酸化膜１１２を残存させる。これにより絶縁リング１５０が形成される。
本実施例では、形成した絶縁溝１５０ｃのアスペクト比が１５〜２０程度となる。このため、従来の方法で単に垂直形状の溝を形成した場合には、内部に空洞を生じないようにシリコン酸化膜１１２を充填することが困難であった。これに対して、本実施例では、テーパー部を有するように絶縁溝１５０ｃを形成することにより、シリコン酸化膜１１２を充填する際に内部に空洞が形成されることを防止できる。これにより、製造工程の途中で絶縁リング１５０を起点としたクラックが発生することを防止できる。
図１１に示すように、デバイス領域Ｄにおいて、ＭＯＳトランジスタの活性領域を区画するための素子分離領域５７を、ＳＴＩ法を用いて形成する。リン等のＮ型不純物を半導体基板５０にイオン注入で導入して、Ｎ型ウェル１１４を形成する。Ｎ型ウェル１１４内には、後の工程でＰチャネル型ＭＯＳトランジスタが配置される。なお、同様にＮ型ウェル以外の領域にホウ素（Ｂ）のイオン注入を行うことでＰ型ウェルを形成してもよい。
清浄な半導体基板５０の表面を露出した後に、熱酸化法等によって形成した４〜７ｎｍの膜厚のシリコン酸化で、半導体基板５０の表面にゲート絶縁膜５１を形成する。ゲート絶縁膜５１には、Ｈｉｇｈ−Ｋ膜（高誘電体膜）を用いてもよい。
図１２に示すように、Ｐチャネル型ＭＯＳトランジスタのゲート電極ＧＰとＰ型不純物拡散層１２０、およびＮチャネル型ＭＯＳトランジスタのゲート電極ＧＮとＮ型不純物拡散層１２１を形成する。Ｐ型不純物拡散層１２０はＰチャネル型ＭＯＳトランジスタのソース／ドレイン電極として機能する。Ｎ型不純物拡散層１２１はＮチャネル型ＭＯＳトランジスタのソース／ドレイン電極として機能する。ゲート電極ＧＰ、ＧＮの側面にサイドウォール絶縁膜を形成して、ソース／ドレイン電極をＬＤＤ構造で形成してもよい。
引き続き、半導体基板５０上に、ライナー膜８３を１０〜２０ｎｍの膜厚のシリコン窒化膜で形成する。次に、スピンナ法でＳＯＤ膜（Ｓｐｉｎ Ｏｎ Ｄｉｒｅｃｔｒｉｃｓ：ポリシラザン等の塗布系絶縁膜）を堆積した後に、高温の水蒸気（Ｈ2Ｏ）雰囲気中でアニール処理を行い、固体の堆積膜を改質して第１の層間絶縁膜８５を形成する。耐酸化性を備えた膜によりライナー膜８３を形成しておくことにより、ＳＯＤ膜のアニール処理に際して、すでに形成されている下層の素子が酸化されてダメージを受けることを防止できる。
引き続き、第１の層間絶縁膜８５の上面を、ＣＭＰ処理を行って平坦化した後に、第２の層間絶縁膜８６として、ＣＶＤ法で形成したシリコン酸化膜を形成し、第１の層間絶縁膜８５の表面を覆う。第１の層間絶縁膜８５と第２の層間絶縁膜８６の積層構造の代わりに、ＣＶＤ法で形成したシリコン酸化膜を一度に堆積してもよい。
次に、デバイス領域ＤのＰ型不純物拡散層１２０およびＮ型不純物拡散層１２１に到達する周辺コンタクトホール１２４を、フォトレジスト膜をマスクパターンとして用いた異方性ドライエッチングにより形成する。周辺コンタクトホール１２４の底部では、半導体基板５０のシリコン面が露出する。
引き続き、半導体基板５０上のシリコンが露出している部分にコバルトシリサイド（ＣｏＳｉ）等のシリサイド層１２５を形成する。この後に、周辺コンタクトホール１２４の内部を充填するようにタングステン等の金属膜を堆積する。ＣＭＰ処理によって、周辺コンタクトホール１２４内にのみタングステン等の金属膜９３を残存させる。これにより、デバイス領域Ｄに、トランジスタのソース／ドレイン電極と導通する周辺コンタクトプラグ１２６が形成される。
図１３に示すように、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積した積層膜を形成し、パターニングすることで、局所配線１２７を形成する。デバイス領域Ｄにおいては、局所配線１２７は周辺コンタクトプラグ１２６と接続されている。局所配線１２７は貫通電極形成領域ＴＶにも配置される。
貫通電極形成領域ＴＶに配置した局所配線１２７は、図示していない部分で他の局所配線１２７と導通していてもかまわない。貫通電極形成領域ＴＶに配置した局所配線１２７は後の工程で形成する貫通電極プラグＶと接続するためのパッドとして機能する。次に、局所配線１２７上を覆うように、シリコン窒化膜を用いてライナー膜９７を形成したのちに、ＳＯＤ膜を用いて第３の層間絶縁膜９８を形成する。
図１４に示すように、第４の層間絶縁膜１０５として、ＣＶＤ法で形成したシリコン酸化膜を形成し、第３の層間絶縁膜９８の表面を覆う。第３の層間絶縁膜９８と第４の層間絶縁膜の積層構造１０５の代わりに、ＣＶＤ法で形成したシリコン酸化膜を一度に堆積してもよい。この後に、デバイス領域Ｄの局所配線１２７に接続する局所コンタクトプラグ１３０をタングステン等の金属膜で形成する。局所コンタクトプラグ１３０は、貫通電極形成領域ＴＶに配置された局所配線１２７にも接続するように形成される。
次に、上層の第１配線１０６をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。デバイス領域Ｄおよび貫通電極形成領域ＴＶでは、第１配線１０６は局所コンタクトプラグ１３０に接続するように形成される。第１配線１０６を覆うように第５の層間絶縁膜１０７をシリコン酸化膜等で形成する。第１配線１０６に接続する第１コンタクトプラグ１３１をタングステン等の金属膜で形成する。
次に、第２配線１０９をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。デバイス領域Ｄおよび貫通電極形成領域ＴＶでは、第２配線１０９は第１コンタクトプラグ１３１に接続するように形成される。第２配線１０９を覆うように第６の層間絶縁膜１１０をシリコン酸化膜等で形成する。貫通電極形成領域ＴＶにおいて、第２配線１０９に接続する第２コンタクトプラグ１３２をタングステン等の金属膜で形成する。
次に、第３配線１１２をアルミニウム等で形成する。第３配線１１２は最上層の配線層であり、表面にバンプ電極を形成する際のパッドを兼ねるので、銅等の自然酸化されやすい金属膜を避けることが好ましい。デバイス領域Ｄにも第３配線を配置し、第２配線１０９と接続する配線層として使用してもよい。第３配線１１２を覆うように表面の保護膜１１３をシリコン酸窒化膜（ＳｉＯＮ）等で形成する。なお、第２配線１０９や第３配線１１２を形成する際に、デュアルダマシン法やアルミリフロー法を用いて、各配線の下面に接続するコンタクトプラグの形成と配線層の形成を同時に行ってもよい。
引き続き、貫通電極形成領域ＴＶに、貫通電極を形成するための工程について説明する。
図１５に示すように、貫通電極形成領域ＴＶに配置された最上層の第３配線１１２は、表面バンプを形成するためのパッドとして機能する。第３配線１１２の上面を露出させるように保護膜１１３に開口（ホール）を形成し、第３配線に接続する表面バンプ１４０を形成する。表面バンプ１４０は、チタン（Ｔｉ）膜上に銅を積層したシード膜１４１、銅バンプ１４２、表面金属膜１４３の３層により形成されている。表面金属膜１４３としては、膜厚２〜４μｍのスズと銀の合金膜（Ｓｎ−Ａｇ膜）を例示できる。銅バンプ１４２は高さ（バンプ膜厚）を１０〜１２μｍ程度になるように、電界メッキ法により形成する。
図１６に示すように、半導体基板５０の表面側（図１６中の上の面側）にアクリル樹脂または石英等のサポート基板（図示せず）を、接着層を介して貼り付けた後、半導体基板５０の裏面側（図１６中の下の面側）を研削（バックグラインド）し、所定の厚さ（例えば４０μｍ）まで薄肉化する。この研削工程により、半導体基板５０の裏面側には、最初に形成しておいた絶縁リング１５０の底部が露出する。半導体基板５０の裏面側を覆うようにシリコン窒化膜１５５を２００〜４００ｎｍの膜厚に形成する。シリコン窒化膜１５５は、後の工程で形成する貫通電極プラグＶに使用する銅が製造工程中に半導体基板の裏面側から内部に拡散して、素子特性に影響を与えることを防止する。
図１７に示すように、貫通電極形成領域ＴＶに配置した局所配線１２７の裏面側が露出するように、開口（ホール）１５１を異方性ドライエッチングにより形成する。開口１５１はシリコン窒化膜１５５、半導体基板５０、ライナー膜８３、第１の層間絶縁膜８５、第２の層間絶縁膜８６を貫通するように形成され、その底部（図１７では上側）において、局所配線１２７の裏面側が露出する。開口１５１を形成するドライエッチングに際しては、半導体基板５０のシリコンエッチングと、第１の層間絶縁膜８５等の絶縁膜のエッチングを分けて、２段階のステップで実施してもよい。また、半導体基板５０のシリコンエッチングに際しては、開口サイズが十分に大きいので、テーパー部を有していない、従来のボッシュプロセスを用いることが出来る。
次に、図１に示したように、開口１５１内を充填する貫通プラグＶと一体になった裏面バンプ１６０を形成する。裏面バンプ１６０は、チタン（Ｔｉ）膜上に銅を積層したシード膜１６１、銅バンプ１６２、裏面金属膜１６３の３層により形成されている。裏面金属膜１６３としては、ニッケル（Ｎｉ）上に金（Ａｕ）を堆積した積層膜（Ａｕ／Ｎｉ膜）を膜厚２〜４μｍ程度に形成したものを例示できる。銅バンプ１６２は、シード膜１６１を介して開口１５１内を充填するように、電界メッキ法により形成され、貫通プラグＶとしても機能する。
半導体基板５０の裏面側から突出する高さ（バンプ高さ）は、８μｍ程度以下となるように形成される。裏面バンプ１６０の露出面側（図１の下側表面）は平坦になるように形成することが好ましい。裏面バンプ１６０の形成後に、サポート基板は除去する。
以上の工程により、図１に示す構造の貫通電極２００を備えた半導体チップの形成が完了し、本実施例の半導体装置が完成する。
以上、説明した具体例の他に、本発明は、加速度センサー等のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）構造のデバイスを形成する際にも、半導体基板にテーパー部を有する溝を形成する方法として使用可能である。また、形成した溝内を充填する材料は絶縁膜には限定されず、導電膜をＣＶＤ法を用いて充填する場合にも、本発明を用いることができる。この場合、例えば、コンタクトプラグを形成することができる。
また、溝を形成する基板は、シリコン単層の基板には限定されない。絶縁膜上に厚さ１０〜１００μｍ程度の半導体層を形成したＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔｏｒ）基板において、半導体層に対して加工を行う方法としても使用可能である。
本発明で形成する絶縁リング用の溝幅や溝の深さの寸法には特に限定はないが、アスペクト比が１０以上となるような溝を形成する際に本発明を適用すれば、埋込性の改善の観点から大きな効果が得られる。
以下では、第1実施例の変形例を説明する。
（第1変形例）
本変形例は、絶縁溝１５０ｃを形成した後、更に、スキャロッピングによる端部を平滑化して丸めるためのエッチング工程を設ける点が第1実施例とは異なる。以下では、第1実施例と異なる工程のみを説明し、その他の工程の説明は省略する。
図２４Ａは、第1実施例の図８の工程を終了した後の断面図を表す。図２４Ａに示すように、絶縁溝１５０ｃの形成後、絶縁溝１５０ｃの内壁側面の各スキャロップ形成溝にはスキャロッピングに基づく端部（上端、下端）７が存在する。図２４Ｂに示すように、絶縁溝１５０ｃの内壁のエッチングを行うことにより、この端部７を丸めて尖った先端部のない滑らかな表面とする。
本変形例では、第1実施例と比べてテーパー部及び垂直部を更に平滑化することができる。この結果、第1実施例よりも効果的に、絶縁リング内への空洞の形成を防止して、製造歩留まりの低下を効果的に抑制することができる。
（第２変形例）
本変形例は、絶縁溝１５０ｃを形成した後、更に、絶縁溝１５０ｃの内壁側面上に絶縁膜を形成する工程、絶縁溝１５０ｃの内壁側面のエッチングを行う工程を有する点が第1実施例とは異なる。以下では、第1実施例と異なる工程のみを説明し、その他の工程の説明は省略する。
図２５Ａに示すように、第1実施例の図８の工程の終了後、全面に絶縁膜を形成した後、エッチバックを行う。これにより、絶縁溝１５０ｃの内壁側面上に、スキャロッピングに基づく端部７の一部が露出する程度に、絶縁膜８を形成する。図２５Ｂに示すように、絶縁溝１５０ｃの内壁側面のエッチングを行う。この際、絶縁膜８と半導体基板５０のエッチングレートの違いにより、端部７が優先的に除去されて丸められる。エッチング条件により、絶縁膜８は除去しても、残留させても良いが、絶縁溝１５０ｃの径をできるだけ大きくするために絶縁膜８を除去することが好ましい。
絶縁膜としては、ＴＥＯＳ−ＮＳＧ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ−Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を挙げることができる。エッチング条件としては、ＳＦ6とＮＨ3を含むガスを用い、１００℃以上の高温に設定した条件を挙げることができる。
また、絶縁膜のエッチング後に更に、絶縁溝１５０ｃの内壁側面上に絶縁膜を形成することにより、その平滑化を行っても良い。更に、上記の絶縁溝１５０ｃの内壁側面上への絶縁膜の形成−絶縁溝１５０ｃの内壁側面のエッチング−上記の絶縁溝１５０ｃの内壁側面上への絶縁膜の形成、の一連の工程を１サイクルとして、複数回のサイクルを繰り返しても良い。
本変形例では、第1実施例と比べてテーパー部及び垂直部を更に平滑化することができる。この結果、第1実施例よりも効果的に、絶縁リング内への空洞の形成を防止して、製造歩留まりの低下を効果的に抑制することができる。
以上、説明したように、本発明によれば、開口部が広く、その下におおむね垂直な側壁を有する溝が得られる。より好ましい実施例として、エッチング時間を変化させることで任意のテーパー形状が制御性よく得られることから、たとえば、ＣＶＤ法で絶縁膜を用いて溝を埋設する場合など、ボイドの発生を抑えることの可能な最適な溝が得られる。
さらに好ましい実施例として変形例に示したように、溝の側壁の保護膜を除去し、例えばシリコン基板表面を露出させた後、溝側壁にできた鋭い突起（端部）を丸める工程を追加することで、さらに、ボイドの発生を抑えることができる。突起を丸める方法の１つとして、等方性エッチングを追加する方法がある。この場合、突起はなめらかになると共に、溝の開口部付近の方が比較的、エッチングレートが速くなる傾向があることから、溝下部から、開口部に向かってなめらかな表面を有しゆるやかに広がる溝形状が得られる。被加工材料がシリコン基板の場合は、気相反応プロセスでＦを含むガスを用いる方法がある。例えば、ＮＦ3ガスを１００ｓｃｃｍの流量で供給し、１０Ｔｏｒｒ、室温の条件でＳｉを等方的にエッチングすることが可能である。また、ＨＣｌガスを２００ｓｃｃｍの流量で供給し、４０Ｔｏｒｒ、６００℃の条件でもＳｉを等方的にエッチングすることが可能である。また、スパッタエッチングを用いても突起を除去できる。さらに、突起を丸める他の方法としては、突起の上にＣＶＤ膜を被着することでも効果が得られる。エッチングと組み合わせることでさらに効果が得られる。
（第２実施例）
次に、第1実施例の応用例について説明する。
図１８は、第１実施例で説明した方法によって形成した、貫通電極を備えたＤＲＡＭチップを２枚積層して、高集積化したパッケージの断面模式図である。半導体チップ３２３、３２４は、本実施例を用いて形成したＤＲＡＭのコアチップであり、メモリセル回路とメモリセルへのデータ入出力用の周辺回路から形成されている。貫通電極の具体的な構造は先に説明した通りであり、図１８では詳細な記載を省略した。また、図１８では絶縁リングは省略した。
半導体チップ３２３、３２４は同じ構造の貫通電極を備えており、半導体チップ３２３を例として説明すると、裏面側の裏面バンプ３２３ａと、表面側の表面バンプ３２３ｂと、表面と裏面のバンプ間を接続する貫通電極３２３ｃを、複数備えている。
半導体チップ３２２はインターフェースチップであり、各ＤＲＡＭコアチップ３２３、３２４へのデータの入出力およびパッケージ外部へのデータの入出力を制御する、ロジック回路から形成されている。インターフェースチップ３２２も、先に説明した本実施例によって貫通電極が形成されており、ＤＲＡＭコアチップ３２３、３２４と同様の表面バンプと裏面バンプを備えている。
各半導体チップは貫通電極の形成後に、ダイシングによって個片化されている。積層する半導体チップは、貫通電極の配置が同じであればよく、チップの大きさは異なっていてもよい。
最上層の半導体チップ３２４は、表面バンプを有する面が、アタッチフィルム３２５によって金属製のリードフレーム３２６に固定されている。３つの半導体チップの貫通電極の位置を合わせて、低温（１５０〜１７０℃程度）の加熱で貫通電極どうしを仮固着することを繰り返して、３つの半導体チップを順次、積層して行く。この際に、最上層の半導体チップ３２４とリードフレーム３２６を最初に固定しておくことで、各チップを積層していく際の土台として用いることができる。すべての半導体チップを積層した後に、一定の圧力をかけながら、２５０〜３００℃程度の温度を加えることで、各半導体チップを完全に固定する。
３２１はベース基板で、最下層の半導体チップ３２２とは、端子３２９を介して接続している。半導体チップ間には樹脂３３０が充填されて、各半導体チップを保護している。ベース基板３２１には、複数の半田ボール３２７を備えており、配線層３２８および端子３２９を介して、インターフェースチップ３２２の貫通電極と接続している。半田ボール３２７には、外部からの入出力信号、電源電圧等が印加される。なお、３つ以上の半導体チップを積層してもよい。
図１９は、このようにして製造したＤＲＡＭパッケージを備えるメモリモジュールの模式図である。４０２は、図１８のように製造したＤＲＡＭパッケージで、プリント基板４００上に搭載されている。プリント基板４００には、メモリモジュールを外部の装置に電気的に接続するための複数の入出力端子（Ｉ／Ｏ端子）４０１が設けられている。入出力端子４０１を介して、各ＤＲＡＭパッケージ４０２へのデータの入出力が行われる。
メモリモジュールには、各ＤＲＡＭパッケージへのデータの入出力を制御する制御チップ４０３を備えている。制御チップ４０３は、メモリモジュールの外部から入力されたクロック信号のタイミング調整や信号波形の整形等を行って、各ＤＲＡＭパッケージへ供給する機能を有している。なお、制御チップ４０３をプリント基板４００上に配置せず、複数のＤＲＡＭパッケージだけを搭載するようにしてもよい。
本実施例を用いることにより、微細化に対応した集積度の高いＤＲＡＭチップを容易に形成できるため、大容量のデータ記憶に対応したメモリモジュールを形成することが可能となる。本実施例を用いて形成したＤＲＡＭチップを備える、上述のメモリモジュールを用いることで、例えば、次に説明するデータ処理装置を形成することができる。
（第３実施例）
図２０は本実施例のデータ処理装置５００の概略構成図である。データ処理装置５００には、演算処理デバイス（Ｐｒｏｃｅｓｓｏｒ）５２０とＤＲＡＭメモリモジュール５３０が含まれており、システムバス５１０を介して相互に接続されている。演算処理デバイス５２０は、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等である。ＤＲＡＭメモリモジュール５３０は、本実施例を用いて形成したＤＲＡＭチップを備えている。また、固定データの格納用に、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）５４０がシステムバス５１０に接続されていてもよい。
システムバス５１０は簡便のため１本しか記載していないが、必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。また各デバイスは、システムバス５１０を介さずに、ローカルなバスによって相互に接続されてもよい。
また、データ処理装置５００では、必要に応じて、不揮発性記憶デバイス５５０、入出力装置５６０がシステムバス５１０に接続される。不揮発性記憶デバイスとしては、ハードディスクや光ドライブ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などを利用できる。入出力装置５６０には、例えば液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。
データ処理装置５００の各構成要素の個数は、図２１では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。データ処理装置５００には、例えばコンピュータシステムを含むが、これに限定されない。
本実施例を用いることにより、微細化に対応した集積度の高いＤＲＡＭチップを容易に形成できるため、高性能なデータ処理装置を構成することが可能となる。
（付記）
１．材料層の第１の面からその厚み方向の内側に向かって、1以上のスキャロップ形成溝を有するテーパー部を形成する工程と、
前記材料層内の、前記テーパー部の下に、複数のスキャロップ形成溝を有する垂直部を形成する工程と、
を有する半導体装置の製造方法であって、
前記テーパー部のスキャロップ形成溝は、前記材料層の厚み方向と垂直な断面における断面積Ｓ(n)（ｎは１以上の整数）が前記厚み方向を内側に進むにつれて変化すると共に前記Ｓ(n)の最大値Ｓ(n)max（ｎは１以上の整数）を有し、
前記垂直部のスキャロップ形成溝は、前記材料層の厚み方向と垂直な断面における断面積Ｓ’(a)（ａは１以上の整数）が前記厚み方向を内側に進むにつれて変化すると共に各々の前記スキャロップ形成溝において前記Ｓ’(a)の最大値Ｓ’(a)max（ａは１以上の整数）が一定の値となるように、各スキャロップ形成溝を形成する工程を２回以上、繰り返して形成され、
前記Ｓ’(a)maxは何れのＳ(n)maxよりも小さくなるように前記垂直部を形成する、半導体装置の製造方法。
２．前記テーパー部を形成する工程は、
前記材料層の第１の面上にマスクパターンを設ける工程と、
前記マスクパターンを用いたエッチングにより、前記材料層内に、第1のスキャロップ形成溝を設ける工程と、
前記第１のスキャロップ形成溝の内壁上に、保護膜を堆積させる工程と、
エッチングにより、前記第１のスキャロップ形成溝の底部に堆積された保護膜を除去する工程と、
を有する上記１に記載の半導体装置の製造方法。
３．前記テーパー部を形成する工程において、２以上のスキャロップ形成溝を形成し、
前記材料層の第１の面からその厚み方向の内側に進むにつれて、各スキャロップ形成溝の前記Ｓ(n)maxは徐々に減少し、
前記材料層の第１の面からその厚み方向に関して最も離れた最下のスキャロップ形成溝のＳ(n)maxは前記Ｓ’(a)maxよりも大きい、上記２に記載の半導体装置の製造方法。
４．前記保護膜を除去する工程の後に更に、
下記工程（Ａ１）〜（Ａ３）からなるスキャロップ形成溝形成サイクルを１回以上、繰り返すことにより、前記第１のスキャロップ形成溝に連通するように、前記材料層内に１以上のスキャロップ形成溝を設ける工程を有する、上記３に記載の半導体装置の製造方法。
（Ａ１）前記マスクパターン及びスキャロップ形成溝内に残留した保護膜をマスクに用いたエッチングにより、前記材料層の第１の面からその厚み方向に関して最も離れたスキャロップ形成溝の下に、スキャロップ形成溝を新たに設ける工程、
（Ａ２）新たに設けた前記スキャロップ形成溝の内壁上に、保護膜を堆積させる工程、
（Ａ３）エッチングにより、新たに設けた前記スキャロップ形成溝の底部に堆積された保護膜を除去する工程。
５．前記スキャロップ形成溝形成サイクルを１サイクル、行うごとに、前記工程（Ａ１）におけるエッチング時間を減少させる、上記４に記載の半導体装置の製造方法。
６．前記垂直部を形成する工程において、
前記各スキャロップ形成溝を形成する工程として、下記工程（Ｂ１）〜（Ｂ３）からなるスキャロップ形成溝形成サイクルを、２回以上、繰り返すことにより、前記テーパー部に連通するように、前記材料層内に２以上のスキャロップ形成溝を設ける、上記１〜５の何れか一つに記載の半導体装置の製造方法。
（Ｂ１）前記マスクパターン及びスキャロップ形成溝内に残留した保護膜をマスクに用いたエッチングにより、前記材料層の第１の面からその厚み方向に関して最も離れたスキャロップ形成溝の下に、新たにスキャロップ形成溝を設ける工程と、
（Ｂ２）新たに設けた前記スキャロップ形成溝の内壁上に、保護膜を堆積させる工程、
（Ｂ３）エッチングにより、新たに設けた前記スキャロップ形成溝の底部に堆積された保護膜を除去する工程。
７．最後の前記スキャロップ形成溝形成サイクルを行う場合において、前記工程（Ｂ１）を実施した後に、前記工程（Ｂ２）および（Ｂ３）の代わりに、前記テーパー部及び垂直部内に保護膜が残留しないように前記保護膜を除去する工程を有する、上記６に記載の半導体装置の製造方法。
８．前記材料層がシリコンからなる半導体基板であって、
前記テーパー部を形成する工程および前記垂直部を形成する工程において、ＳＦ6ガスを用いたドライエッチングを行う工程を含む、上記１〜７の何れか一つに記載の半導体装置の製造方法。
９．前記保護膜がカーボンを含有したポリマーを主成分とし、
前記保護膜を堆積させる工程はＣ4Ｆ8ガスを用いたデポジション工程を含む、上記２〜７の何れか一つに記載の半導体装置の製造方法。
１０．前記テーパー部を形成する工程の前に、材料層内をその厚み方向に貫通する電極を形成する工程を有し、
連通した一連の前記テーパー部及び垂直部は、前記材料層内を貫通すると共に前記電極を囲むように形成され、
前記テーパー部及び垂直部を形成後に更に、前記テーパー部及び垂直部内に絶縁膜を埋め込むことにより、前記電極の外側を囲む絶縁リングを形成する工程を有する、上記１〜９の何れか一つに記載の半導体装置の製造方法。
１１．材料層と、
前記材料層の第１の面からその内側に向かって設けられた1以上のスキャロップ形成溝を有するテーパー部と、
前記材料層内の、前記テーパー部の下に設けられた複数のスキャロップ形成溝を有する垂直部と、
を有する半導体装置であって、
前記テーパー部のスキャロップ形成溝は、前記材料層の厚み方向と垂直な断面における断面積Ｓ(n)（ｎは１以上の整数）が前記厚み方向を内側に進むにつれて変化すると共に前記Ｓ(n)の最大値Ｓ(n)max（ｎは１以上の整数）を有し、
前記垂直部のスキャロップ形成溝は、前記材料層の厚み方向と垂直な断面における断面積Ｓ’(a)（ａは１以上の整数）が前記厚み方向を内側に進むにつれて変化すると共に各々の前記スキャロップ形成溝において前記Ｓ’(a)の最大値Ｓ’(a)max（ａは１以上の整数）が一定の値であり、
前記Ｓ’(a)maxは何れのＳ(n)maxよりも小さい、半導体装置。
１２．前記テーパー部は、２以上の前記スキャロップ形成溝を有し、
前記材料層の第１の面からその厚み方向の内側を進むにつれて、各スキャロップ形成溝の前記Ｓ(n)maxは徐々に減少し、
前記材料層の第１の面からその厚み方向に関して最も離れた最下のスキャロップ形成溝のＳ(n)maxは前記Ｓ’(a)maxよりも大きい、上記１１に記載の半導体装置。
１３．前記材料層は、その厚み方向を貫通するように設けられた電極を有し、
連通した一連の前記テーパー部及び垂直部は、前記材料層をその厚み方向に貫通し、
前記テーパー部及び垂直部内には、絶縁膜が埋め込まれ、
前記テーパー部及び垂直部内に埋め込まれた絶縁膜は、絶縁リングであり、
前記絶縁リングは、前記材料層内を貫通すると共に前記電極の外側を囲むように形成されている、上記１１又は１２に記載の半導体装置。
１４．上記１３に記載の半導体装置を複数、備えたデータ処理装置であって、
前記半導体装置の各々は前記電極を介して相互に接続され、
前記データ処理装置は、さらに演算処理デバイスを備え、
システムバスを介して、前記演算処理デバイスと前記半導体装置の各々が接続されたデータ処理装置。
１５．前記半導体装置の各々がＤＲＡＭとして記憶動作の可能な半導体チップである、上記１４に記載のデータ処理装置。
１ 半導体基板
２ マスクパターン
３−１、３−２、３−３、３−１０ スキャロップ形成溝
４、４ａ 保護膜
５ 第１の面
６ 第２の面
７ 端部
８ 絶縁膜
１０ 絶縁膜
１１ 厚み方向
２２、３１、３１−１、３１−２ 開口
２５ 開口部
３０ 半導体基板
３２ マスクパターン
３３、３３ａ 保護膜
３５ 絶縁膜
３６ 空洞（ボイド）
５０ 半導体基板
５１ ゲート絶縁膜
５７ 素子分離領域
８３ ライナー膜
８５、８６、９８、１０５、１０７、１１０ 層間絶縁膜
９３ 金属膜
１００ 半導体チップ
１０６、１０９、１１２ 配線
１１１ シリコン窒化膜
１１３ 保護膜
１１４ Ｎ型ウェル
１２０ Ｐ型不純物拡散層
１２１ Ｎ型不純物拡散層
１２４、１２６ 周辺コンタクトホール
１２５ シリサイド層
１２７ 局所配線
１３０、１３１、１３２ コンタクトプラグ
１４０ 表面バンプ
１４１ シード膜
１４２ 銅バンプ
１４３ 表面金属膜
１５０ 絶縁リング
１５０ａ 内側の側面
１５０ｂ 外側の側面
１５０ｃ 絶縁溝
１５１ 開口（ホール）
１５５ シリコン窒化膜
１６０ 裏面バンプ
１６１ シード膜
１６２ 銅バンプ
１６３ 裏面金属膜
２００ 貫通電極
３２１ ベース基板
３２２、３２３、３２４ 半導体チップ
３２３、３２４ 半導体チップ
３２３ａ 裏面バンプ
３２３ｂ 表面バンプ
３２３ｃ 貫通電極
３２５ アタッチフィルム
３２６ リードフレーム
３２７ 半田ボール
３２８ 配線層
３２９ 端子
３３０ 樹脂
４００ プリント基板
４０１ 入出力端子（Ｉ／Ｏ端子）
４０２ ＤＲＡＭパッケージ
４０３ 制御チップ
５００ データ処理装置
５０２ 演算処理デバイス
５１０ システムバス
５２０ 演算処理デバイス
５３０ ＤＲＡＭメモリモジュール
５４０ ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
５５０ 不揮発性記憶デバイス
５６０ 入出力装置
Ｄ デバイス領域
Ｓ スキャロッピング
Ｔ１ テーパー部
Ｔ２ 垂直部
ＴＶ 貫通電極形成領域
Ｖ 貫通プラグ

Claims (20)

  1. 第１の面を有する材料層と、
    前記材料層内に設けられ、第１の面に開口部を有する溝と、
    を備え、
    前記溝は、
    前記開口部に接し、１以上のスキャロップ形成溝を有するテーパー部と、
    おおむね垂直な側壁を有する垂直部と、
    を有し、
    前記スキャロップ形成溝の幅が前記垂直部の溝幅よりも大きいことを特徴とする半導体装置。
  2. 前記テーパー部は、２以上のスキャロップ形成溝を有し、前記開口部に近いスキャロップ形成溝の幅は前記開口部から遠いスキャロップ形成溝の幅よりも大きいことを特徴とする請求項１に記載の半導体装置。
  3. 前記垂直部は、おおむね同等の幅を有する複数のスキャロップ形成溝を有することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記スキャロップ形成溝のスキャロップ形成側壁の端部は、とがった先端部のない滑らかな表面を有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記溝は半導体基板を貫通するように設けられていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
  6. 前記溝には導電材料が埋設されていることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
  7. 前記溝には絶縁材料が埋設されていることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
  8. 前記溝は、半導体基板内を貫通するように設けられた貫通電極を囲むように設けられ、絶縁リングを形成していることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
  9. 前記貫通電極、絶縁リングを備えた半導体基板を複数、有し、
    前記複数の半導体基板は積層され、
    前記複数の半導体基板は、前記貫通電極を介して互いに電気的に接続される、請求項８に記載の半導体装置。
  10. 材料層の第1の面からその厚み方向の内側に向かって、１以上のスキャロップ形成溝を含む溝テーパー部を形成する工程と、
    前記材料層内の前記溝テーパー部の下におおむね垂直な側壁を有する垂直部を形成する工程と、
    を有し、
    前記スキャロップ形成溝は、その幅が前記垂直部の溝幅よりも大きいことを特徴とする半導体装置の製造方法。
  11. 前記溝テーパー部は、２以上のスキャロップ形成溝を有し、前記第1の面に近いスキャロップ形成溝の幅は前記第1の面から遠いスキャロップ形成溝の幅よりも大きいことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記垂直部は、おおむね同等の幅を有する複数のスキャロップ形成溝を有することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
  13. １つの前記スキャロップ形成溝は、下記工程（１）〜（３）からなるスキャロップ形成溝形成サイクルを１サイクル行うことで形成することを特徴とする請求項１０〜１２の何れか１項に記載の半導体装置の製造方法。
    （１）露出している前記材料層を等方性エッチングして第２の溝を形成する工程、
    （２）前記第２の溝の内壁上に保護膜を形成する工程、
    （３）前記第２の溝の内壁底面上に形成された保護膜を除去する工程。
  14. 前記溝テーパー部を形成する工程では、前記スキャロップ形成溝形成サイクルを１サイクル行うごとに、前記工程（１）におけるエッチング時間を減少させることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記材料層はシリコンからなる半導体基板であって、
    前記スキャロップ形成溝形成サイクルの工程（１）では、ＳＦ6ガスを用いることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記保護膜はカーボンを含有するポリマーを主成分とし、
    前記スキャロップ形成溝形成サイクルの工程（２）では、Ｃ4Ｆ8ガスを用いることを特徴とする請求項１３〜１５の何れか１項に記載の半導体装置の製造方法。
  17. 前記溝テーパー部および垂直部を形成した後、
    前記第２の溝の内壁の保護膜を除去する工程と、
    前記スキャロップ形成溝の側壁の端部を丸める工程と、
    を有することを特徴とする請求項１３〜１６の何れか１項に記載の半導体装置の製造方法。
  18. 前記スキャロップ形成溝の側壁の端部を丸める工程では、等方性エッチングを用いることを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記スキャロップ形成溝の側壁の端部を丸める工程は、
    第２の材料層を成膜する工程と、
    エッチング工程と、
    を含むことを特徴とする請求項１７または１８に記載の半導体装置の製造方法。
  20. プロセッサーと、
    ＤＲＡＭメモリモジュールと、
    前記プロセッサーとＤＲＡＭメモリモジュールとを接続するシステムバスと、
    を備えるデータ処理装置であって、
    前記データ処理装置に含まれる半導体装置は、
    第１の面を有する材料層と、
    前記材料層内に設けられ、第１の面に開口部を有する溝と、
    を備え、
    前記溝は、
    前記開口部に接し、１以上のスキャロップ形成溝を有するテーパー部と、
    おおむね垂直な側壁を有する垂直部と、
    を有し、
    前記スキャロップ形成溝の幅が前記垂直部の溝幅よりも大きいことを特徴とするデータ処理装置。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013239589A (ja) * 2012-05-15 2013-11-28 Rohm Co Ltd 半導体装置およびその製造方法、電子部品
JP5637333B1 (ja) * 2013-07-01 2014-12-10 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
JP2015214120A (ja) * 2014-05-13 2015-12-03 キヤノン株式会社 基板加工方法および液体吐出ヘッド用基板の製造方法
KR20160054415A (ko) * 2014-11-06 2016-05-16 후지제롯쿠스 가부시끼가이샤 반도체편의 제조 방법
JP2017041539A (ja) * 2015-08-20 2017-02-23 大日本印刷株式会社 金属充填構造体及びその製造方法
JP2017112155A (ja) * 2015-12-15 2017-06-22 キヤノン株式会社 貫通配線基板の作製方法、及び電子デバイスの作製方法
JP2017126744A (ja) * 2016-01-08 2017-07-20 国立研究開発法人産業技術総合研究所 貫通電極及びその製造方法、並びに半導体装置及びその製造方法
JP2018137405A (ja) * 2017-02-23 2018-08-30 パナソニックＩｐマネジメント株式会社 素子チップおよびその製造方法
JP2020131526A (ja) * 2019-02-18 2020-08-31 ローム株式会社 ノズル基板、インクジェットプリントヘッドおよびノズル基板の製造方法
JP2020181880A (ja) * 2019-04-25 2020-11-05 新日本無線株式会社 半導体装置の製造方法
JP7438529B2 (ja) 2020-03-05 2024-02-27 サムコ株式会社 上部にテーパ形状を持つ、深堀構造を有するシリコン基板の製造方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8492892B2 (en) * 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
KR101867998B1 (ko) * 2011-06-14 2018-06-15 삼성전자주식회사 패턴 형성 방법
US8563416B2 (en) * 2011-07-29 2013-10-22 International Business Machines Corporation Coaxial solder bump support structure
JP2013115382A (ja) * 2011-11-30 2013-06-10 Elpida Memory Inc 半導体装置及びその製造方法
JP5922915B2 (ja) * 2011-12-02 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2013120838A (ja) * 2011-12-07 2013-06-17 Elpida Memory Inc 半導体装置及び半導体チップ
JP6054029B2 (ja) * 2011-12-22 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体チップおよび半導体装置
US9257392B2 (en) * 2012-04-11 2016-02-09 Mediatek Inc. Semiconductor package with through silicon via interconnect
US8803292B2 (en) * 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
ITVI20120145A1 (it) 2012-06-15 2013-12-16 St Microelectronics Srl Struttura comprensiva di involucro comprendente connessioni laterali
US8940637B2 (en) * 2012-07-05 2015-01-27 Globalfoundries Singapore Pte. Ltd. Method for forming through silicon via with wafer backside protection
US8624324B1 (en) 2012-08-10 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting through vias to devices
US9136221B2 (en) * 2012-09-28 2015-09-15 Intel Corporation Methods of providing dielectric to conductor adhesion in package structures
US9196537B2 (en) * 2012-10-23 2015-11-24 Nxp B.V. Protection of a wafer-level chip scale package (WLCSP)
TWI492345B (zh) * 2013-04-17 2015-07-11 Ind Tech Res Inst 半導體結構及其製作方法
KR102142366B1 (ko) * 2013-11-14 2020-08-07 삼성전자 주식회사 반도체 집적 회로 소자 및 그 제조 방법, 반도체 패키지
US10315915B2 (en) * 2015-07-02 2019-06-11 Kionix, Inc. Electronic systems with through-substrate interconnects and MEMS device
DE112015006942T5 (de) 2015-09-25 2018-06-14 Intel Corporation Beidseitige Metallisierung mit einer durch das Silizium verteilten Stromversorgung
US10283467B2 (en) * 2016-08-29 2019-05-07 Chengwei Wu Semiconductor package
US9679872B1 (en) * 2016-08-29 2017-06-13 Chengwei Wu Connection structure for semiconductor package having plural vias located within projection of conductive unit
EP3364454B1 (en) * 2017-02-15 2022-03-30 ams AG Semiconductor device
US10354987B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10354980B1 (en) * 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
CN109037035A (zh) * 2018-07-31 2018-12-18 成都海威华芯科技有限公司 一种提高SiC基GaN晶圆背金粘附性的方法及***
CN112018089B (zh) * 2019-05-31 2023-05-26 芯恩（青岛）集成电路有限公司 半导体电容器及其制作方法
US11315871B2 (en) * 2019-06-13 2022-04-26 Nanya Technology Corporation Integrated circuit device with bonding structure and method of forming the same
US11939212B2 (en) 2019-12-23 2024-03-26 Industrial Technology Research Institute MEMS device, manufacturing method of the same, and integrated MEMS module using the same
US11365117B2 (en) 2019-12-23 2022-06-21 Industrial Technology Research Institute MEMS device and manufacturing method of the same
US11289404B2 (en) * 2020-01-17 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN111785681B (zh) * 2020-07-06 2021-07-16 长江存储科技有限责任公司 存储器件及其制造方法
CN112018128A (zh) * 2020-08-06 2020-12-01 长江存储科技有限责任公司 存储器件及其制造方法
DE102021200431A1 (de) 2021-01-19 2022-07-21 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Bilden eines Trenchgrabens in einer ersten Halbleiterschicht eines Mehrschichtsystems

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101268A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2007067216A (ja) * 2005-08-31 2007-03-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法、回路基板およびその製造方法
JP2007311584A (ja) * 2006-05-19 2007-11-29 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008251964A (ja) * 2007-03-30 2008-10-16 Elpida Memory Inc 半導体装置及びその製造方法
JP2009253268A (ja) * 2008-04-03 2009-10-29 Samsung Electronics Co Ltd 基板構造及びその形成方法
JP2010045370A (ja) * 2008-08-13 2010-02-25 Samsung Electronics Co Ltd 集積回路構造、そのスタック構造及びこれらの製造方法
JP2010157741A (ja) * 2009-01-05 2010-07-15 Taiwan Semiconductor Manufacturing Co Ltd スカロップ状側壁を有するシリコン貫通ビア
JP2013520830A (ja) * 2010-02-25 2013-06-06 エスピーティーエス テクノロジーズ リミティド ビア及びエッチングされた構造におけるコンフォーマル絶縁層の形成方法及びパターン形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7425507B2 (en) * 2005-06-28 2008-09-16 Micron Technology, Inc. Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures
DE102007018098B4 (de) * 2007-04-17 2016-06-16 Austriamicrosystems Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einem Graben und Halbleiterkörper mit einem Graben
JP5286710B2 (ja) 2007-08-10 2013-09-11 セイコーエプソン株式会社 微細構造の形成方法及び流体噴射ヘッドの製造方法
JP2009260284A (ja) 2008-03-25 2009-11-05 Panasonic Corp 半導体素子、および半導体素子の製造方法
US8138036B2 (en) * 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
KR101692434B1 (ko) * 2010-06-28 2017-01-18 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101268A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2007067216A (ja) * 2005-08-31 2007-03-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法、回路基板およびその製造方法
JP2007311584A (ja) * 2006-05-19 2007-11-29 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008251964A (ja) * 2007-03-30 2008-10-16 Elpida Memory Inc 半導体装置及びその製造方法
JP2009253268A (ja) * 2008-04-03 2009-10-29 Samsung Electronics Co Ltd 基板構造及びその形成方法
JP2010045370A (ja) * 2008-08-13 2010-02-25 Samsung Electronics Co Ltd 集積回路構造、そのスタック構造及びこれらの製造方法
JP2010157741A (ja) * 2009-01-05 2010-07-15 Taiwan Semiconductor Manufacturing Co Ltd スカロップ状側壁を有するシリコン貫通ビア
JP2013520830A (ja) * 2010-02-25 2013-06-06 エスピーティーエス テクノロジーズ リミティド ビア及びエッチングされた構造におけるコンフォーマル絶縁層の形成方法及びパターン形成方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425138B2 (en) 2012-05-15 2016-08-23 Rohm Co., Ltd. Semiconductor device having through-electrode
JP2013239589A (ja) * 2012-05-15 2013-11-28 Rohm Co Ltd 半導体装置およびその製造方法、電子部品
US10147675B2 (en) 2012-05-15 2018-12-04 Rohm Co., Ltd. Semiconductor device having through-electrode
US9735056B2 (en) 2013-07-01 2017-08-15 Fuji Xerox Co., Ltd. Semiconductor piece manufacturing method and substrate dicing method for suppressing breakage
JP5637333B1 (ja) * 2013-07-01 2014-12-10 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
JP5637332B1 (ja) * 2013-07-01 2014-12-10 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
WO2015002051A1 (ja) * 2013-07-01 2015-01-08 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
JP2015214120A (ja) * 2014-05-13 2015-12-03 キヤノン株式会社 基板加工方法および液体吐出ヘッド用基板の製造方法
KR20160054415A (ko) * 2014-11-06 2016-05-16 후지제롯쿠스 가부시끼가이샤 반도체편의 제조 방법
JP2016096325A (ja) * 2014-11-06 2016-05-26 富士ゼロックス株式会社 半導体片の製造方法
KR102024697B1 (ko) * 2014-11-06 2019-09-24 후지제롯쿠스 가부시끼가이샤 반도체편의 제조 방법
JP2017041539A (ja) * 2015-08-20 2017-02-23 大日本印刷株式会社 金属充填構造体及びその製造方法
JP2017112155A (ja) * 2015-12-15 2017-06-22 キヤノン株式会社 貫通配線基板の作製方法、及び電子デバイスの作製方法
JP2017126744A (ja) * 2016-01-08 2017-07-20 国立研究開発法人産業技術総合研究所 貫通電極及びその製造方法、並びに半導体装置及びその製造方法
JP2018137405A (ja) * 2017-02-23 2018-08-30 パナソニックＩｐマネジメント株式会社 素子チップおよびその製造方法
JP2020131526A (ja) * 2019-02-18 2020-08-31 ローム株式会社 ノズル基板、インクジェットプリントヘッドおよびノズル基板の製造方法
JP7384561B2 (ja) 2019-02-18 2023-11-21 ローム株式会社 ノズル基板、インクジェットプリントヘッドおよびノズル基板の製造方法
JP2020181880A (ja) * 2019-04-25 2020-11-05 新日本無線株式会社 半導体装置の製造方法
JP7438529B2 (ja) 2020-03-05 2024-02-27 サムコ株式会社 上部にテーパ形状を持つ、深堀構造を有するシリコン基板の製造方法

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