TW201324726A - 穿矽電極及其製作方法 - Google Patents

Abstract

本發明揭示了一種穿矽電極及其製作方法，其步驟包括提供一基材、於該基材中形成複數個穿矽孔、於該基材與該些穿矽孔表面形成一晶種層、於該基材上形成一圖案化遮罩，該圖案化遮罩包括複數個相對應於該些穿矽孔的第一開口，以及複數個鄰近或環繞於該些第一開口的第二開口、於該基材上形成一物質層，其中該物質層填入該些穿矽孔與該些第一開口中而形成複數個穿矽電極，且該物質層填入該些第二開口中而形成複數個虛擬凸塊。

Description

穿矽電極及其製作方法

本發明與一種穿矽電極(Through Silicon Via,TSV)結構及其製作方法有關。更特定言之，本發明係關於一種具有較高填洞平坦度的穿矽電極結構及其製作方法，其可克服習知技術中常見的負載效應(loading effect)問題。

一般傳統積體電路的操作速度會受到晶片上各互連組件之間的距離影響，訊號所需傳輸的距離越短，電路元件所能達到的操作速度就越快。對於晶片結構而言，晶片與晶片之間的垂直距離係可能遠小於單一晶片的寬度，故以垂直方式堆疊晶片的三維立體的電路設計(3D IC)將可明顯減少晶片上組件的連接距離，進而有效增加整體的晶片速度。

為了將不同組件整合至晶粒堆疊結構中，晶粒與晶粒之間須形成互連導體以電性連接各層組件，穿矽電極即應運此需求而生的新穎半導體技術。由穿矽電極在垂直方向形成內連線，其可克服晶圓接合的限制，以增加訊號傳輸效率。藉由三度空間的堆疊方式，穿矽電極結構得以創造出更符合輕薄短小等市場需求之產品，特別是在需要較佳性能及較高密度等晶片接合製程的元件中，如應用在微機電系統、光電及電子元件等晶圓級封裝(Wafer Level Package,WLP)的結構中。

現今一般的穿矽電極作法是在晶圓的正面以蝕刻或雷射的方式鑽出導孔，再將導電材料如多晶矽、銅、鎢等材質填入該等導孔(Via)中以形成導電的通道(即連接內外部的互連結構)。最後，晶圓或晶粒背面會被薄化以露出導孔的通道。在穿矽電極製作完成後，透過將各晶圓或晶粒堆疊並使得其各導孔通道接合，將可使各晶圓或晶粒間達成電性連結，而成為三度空間的堆疊積體電路。

然，就現今的穿矽電極製程來說，特別是針對完成前段製程(Front-End-of-Line,FEOL，如金氧半導體與閘極結構之形成)與後段製程(Back-End-of-Line,BEOL，如各金屬層之形成)後才進行鑽孔的後鑽孔(Via Last)製程，或是完成前段製程後即進行鑽孔的中程鑽孔(Via Middle)製程，由於不需要考慮到前段製程的高溫環境，故其穿矽孔中的插塞通常採用銅(Cu)或鎢(W)等導電性優良的材質，並使用電化學電鍍(Ekectro-Chemical Plating,ECP)製程來製作之。

就此點而言，習用的電化學電鍍製程會因為負載效應而有平坦度的問題。如第1圖所示，其繪示出複數個採用電化學電鍍製程形成的穿矽電極100結構的截面示意圖。可以從圖中看出，當對複數個規律排列的穿矽孔102進行電鍍填洞製程時，較靠近外側空曠區104的穿矽孔102a較之密集區的穿矽孔102而言會具有較低的填塞速率，故其所形成之穿矽電極會有明顯的凹陷區106，使得各穿矽電極100之間的平坦度不一，不易達成均勻的鍍層面。此缺陷將導致所製作出的元件失效。

故此，目前業界仍然需要一種改良的穿矽電極製作方法，使得空曠區與密集區的穿矽孔能有相同的填洞速率，以利於改善鍍膜的平坦度。

為了改善穿矽孔的填洞平坦度，本發明提出了一種改良的穿矽電極結構及其製作方法。本發明方法透過在穿矽孔周遭設置虛擬開口圖形之方式使得每一穿矽孔於沉積時會處於大致相同密集的沉積環境中，進而使各穿矽孔有大致相同的沉積速率，以改善負載效應問題。

本發明的目的之一即在於提供一種穿矽電極結構，其包含一基材、複數個穿矽電極，其嵌入該基材中並凸出於該基材表面、以及複數個虛擬凸塊，其設置於該基材表面並鄰近該等穿矽電極。

本發明的另一目的在於提供一種製作穿矽電極的方法，其包含提供一基材、於該基材中形成複數個穿矽孔、於該基材與該些穿矽孔表面形成一晶種層、於該基材上形成一圖案化遮罩，該圖案化遮罩包括複數個相對應於該些穿矽孔的第一開口，以及複數個鄰近於該些第一開口的第二開口、於該基材上形成一物質層，其中該物質層填入該些穿矽孔與該些第一開口中而形成複數個穿矽電極，且該物質層填入該些第二開口中而形成複數個虛擬凸塊。

無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。

現在請參照第2～8圖，其依序表示出本發明方法步驟的截面示意圖。首先，如第2圖所示，提供一基材200，該基材200之材質可為單晶矽(monocrystalline silicon)、砷化鎵(gallium arsenide,GaAs)或其他習知技藝所熟知之半導體材質。在本發明一特定實施例中，如採用中程鑽孔(Via Middle)作法之實施態樣中，基材200表面可以先進行一前段製程(FEOL)，如依據標準金氧半導體電晶體製程於基材200表面形成至少一金氧半導體電晶體(未圖示)，例如一P型金氧半導體(PMOS)電晶體、N型金氧半導體(NMOS)電晶體或互補型金氧半導體(CMOS)電晶體，或其他各式半導體元件。該金氧半導體電晶體可各具有閘極、側壁子、輕摻雜源極汲極、源極/汲極區域及矽化金屬層等標準電晶體結構，在此不另加贅述。

在完成上述前段製程後，基材200的表面會以化學氣相沉積方式(CVD)方式沉積一層介電層202覆蓋整個基材200表面。介電層202較佳是以四乙基氧矽烷(tetraethylortho-silicate,TEOS)及磷矽玻璃(phosphosilicate glass,PSG)等材質構成的複合材料層組成，但不侷限於此。介電層202亦可為硼磷矽玻璃(Borophosphosilicate Glass,BPSG)、低介電係數(low-k)材料所構成，且介電層202與金氧半導體電晶體之間可選擇性地置入應力材料如提供拉伸應力或伸張應力的氮化矽材料、蝕刻停止層如氮化矽材料、襯層如薄氧化層、或上述者之組合。

在形成介電層202後，如第3A圖所示，在介電層202與基材200中形成複數個具有一預定深寬比的穿矽孔204，該些穿矽孔204可藉由在介電層202上形成一圖案化硬遮罩(如氮化物層)後再進行單次或多次的蝕刻製程吃出凹孔之方式來形成。在一較佳實施例中，如第3B圖所示，穿矽孔204係形成在一介電層202上的穿矽孔區域205中，並可呈矩陣的規則排列。須注意在本發明某些實施例中亦可能不具備介電層202，穿矽孔204係僅形成在基材200中。

接著，如第4圖所示，在介電層202的表面與穿矽孔204的內側壁面上形成一晶種層206。晶種層206之材質可為銅(Cu)或鎢(W)，其可藉由濺鍍方式形成。晶種層206可有助於在後續的電鍍製程中在穿矽孔204中形成插塞結構。在進一步的實施例中，介電層202與晶種層206之間尚可額外形成一襯墊層或一阻障層結構(未圖示)，該襯墊層可作為一緩衝層使晶種層206能緊密地固附在介電層202表面，並使介電層202與晶種層206之間彼此電性絕緣。該襯墊層可包含氧化物或氮化物等絕緣材料，且可由單層或複合材料層所組成。而阻障層則可由鉭(Ta)、氮化鉭(tantalum nitride,TaN)、鈦(Ti)、氮化鈦(TiN)或其組合所構成，其可用來防止後續形成的插塞結構中的銅離子向外遷移而擴散至該襯墊層或是基材200中。

接著，如第5A圖所示，在介電層202表面的晶種層206上形成具有特定圖形的遮罩208，如一光阻。遮罩208係用於後續的電鍍製程中作為一遮罩以形成特定的開口圖形。在本發明一較佳實施例中，遮罩208之圖形為複數個開口圖形，其包含至少一第一開口圖形210以及至少一第二開口圖形212。如第5B圖所示，每一第一開口圖形210係與一穿矽孔204相對應，其寬度可至少大於穿矽孔204之直徑。而第二開口圖形212係鄰近於或位於穿矽孔區域205至少部分周圍外側的晶種層206上。第二開口圖形212的存在可使原本位於穿矽孔區域205最外側且鄰近空曠區207的穿矽孔204a變成位在一相對密集的區域，使得沈積時各穿矽孔204皆位在大致相同密度的圖形環境中，進而使各穿矽孔204有大致相同的沉積速率，以改善負載效應。

在圖案化遮罩208形成後，如第6圖所示，在裸露出的晶種層206上形成一物質層，如透過一電化學電鍍製程。在本發明實施例中，根據裸露出之晶種層206所覆蓋之區域，該物質層可包含穿矽孔204中的穿矽孔插塞214、穿矽孔204上的穿矽孔凸塊216、以及鄰近或位於穿矽孔區域205至少部分周圍外側的虛擬凸塊218。該穿矽孔插塞214與穿矽孔凸塊216係構成了本發明之穿矽電極。其餘受到遮罩208覆蓋之區域無法形成任何物質層結構。

在物質層形成後，接著如第7A與7B圖所示，遮罩208會被移除而裸露出未受到沉積的晶種層206a，穿矽孔凸塊216與虛擬凸塊218則會在基材表面形成規律的矩陣圖形。須注意在某些實施例中，穿矽孔凸塊216與虛擬凸塊218可能為矩形以外其他形狀，如圓形或類圓形；另外，在某些實施例中，穿矽孔凸塊216與虛擬凸塊218在基材表面亦可形成不規則排列之圖形，而非規律的矩陣圖形。

最後，如第8圖所示，進行至少一蝕刻製程，移除裸露且未受到沉積的晶種層206a及其下方之阻障層(未圖示)，使得各穿矽孔插塞214之間彼此電性絕緣。如此，本發明之穿矽電極結構於此製作完成。上述晶種層206a之移除可藉由將整個基材200浸泡在一蝕刻液中，以濕蝕刻方式來達成。蝕刻液之選擇可依據晶種層及阻障層之材質作調整，例如，若選用可蝕刻銅之蝕刻液，此時，同為銅材質之穿矽孔凸塊216也會同時被蝕刻，但由於晶種層及阻障層之厚度相對較薄，藉由蝕刻時間之控制，可達成消耗部分之穿矽孔凸塊216但移除所欲移除之晶種層及阻障層的效果。

在進一步的實施例中，如第9圖所示，在整個穿矽電極結構完成後，本發明方法可額外對基材200進行一薄化製程以裸露出基材200中的穿矽孔插塞214。上述薄化製程可透過在基材200背面(即未沉積介電層202的那一面)進行一研磨步驟，如一化學機械研磨(CMP)製程來達成，使得穿矽孔插塞214可以完全貫穿整個基體。裸露出來的穿矽孔插塞214之後可作為接點來與其他基材上的穿矽電極電性連接，達成3D堆疊的晶片結構。

須注意，本發明之上述實施例係揭露採用(中程鑽孔)ViaMiddle作法之實施態樣，亦即把穿矽電極引入於傳統IC製程的前段製程與後段製程之間，因此在整個穿矽電極製作完成後即可進行半導體的一後段製程(BEOL)，如形成金屬內連線或接觸墊等結構等，以利用後段製程的佈線將穿矽電極連通到元件與訊號源。

而本發明也可以應用在其他的穿矽電極製程中。例如整合於晶面後鑽孔(Frontside Via-Last)技術中，亦即在傳統IC製程的後段製程完成之後，再利用雷射或蝕刻形成所需之穿矽孔。再者，本發明也可以應用於晶背後鑽孔(Backside Via-Last)技術，例如在做完正面之IC製程之後，先從背面將晶圓磨薄，再從晶背進行蝕刻形成所需之穿矽孔。此外，在MOS元件形成前，即先從晶片正面蝕刻形成所需之穿矽孔，並於填入氧化物之後，接續完成IC製程的前段製程與後段製程，隨後再從背面將晶圓磨薄，並掏空氧化物以露出穿矽孔的穿矽電極製程，本發明也可以應用。

換句話說，無論是從晶片正面或晶片背面形成所需之穿矽孔後，都可以進行本發明之製程，電鍍而同時形成該等穿矽電極以及複數個設置於該基材表面並鄰近或環繞該等穿矽電極之虛擬凸塊，進而利用複數個虛擬凸塊的設置來有效克服習知技術中負載效應的問題。

承上述本發明穿矽電極之製作方法，如第7A與7B圖所示，本發明亦提供了一種穿矽電極結構，其包含一基材200、一介電層202形成在基材200上、複數個穿矽孔204形成在介電層202與基材200中並在該介電層202上界定出一穿矽孔區域205、一晶種層206形成在該介電層202與該些穿矽孔204的表面、複數個穿矽孔插塞214，每一該些穿矽孔插塞214形成在每一該些穿矽孔204中以及該晶種層206上、複數個穿矽孔凸塊216，每一該些穿矽孔凸塊216形成在每一該些穿矽孔插塞214上；以及複數個虛擬凸塊218，其鄰近或圍繞在該穿矽孔區域205至少部分周圍外側的該晶種層206上。

須注意在本發明方法與結構中，穿矽電極的平坦度亦可藉由形成虛擬凸塊以外的方式來改善。例如，在本發明又一實施例中，原有的穿矽孔陣列外側可以額外設置複數個虛擬穿矽孔。如此，當穿矽電極製作完成後，位於最外圍的該些虛擬孔中的穿矽電極將不與其他基材的穿矽電極或輸出入端子接觸，僅以原有穿矽孔中的穿矽電極作為電性互連結構。此作法雖會犧牲掉一些穿矽孔，但卻可略去虛擬凸塊之形成。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．穿矽電極

102．．．穿矽孔

104．．．空曠區

106．．．凹陷區

200．．．基材

202．．．介電層

204．．．穿矽孔

204a．．．穿矽孔

205．．．穿矽孔區域

206．．．晶種層

206a．．．晶種層

207．．．空曠區

208．．．遮罩

210．．．第一開口圖形

212．．．第二開口圖形

214．．．穿矽孔插塞

216．．．穿矽孔凸塊

218．．．虛擬凸塊

本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：

第1圖繪示出先前技術中複數個採用電化學電鍍製程形成的穿矽電極結構之截面示意圖；

第2、3A、4、5A、6、7A、8及9等圖繪示出根據本發明實施例製作穿矽電極的方法流程的截面示意圖；

第3B、5B及7B等圖繪示出繪示出根據本發明實施例製作穿矽電極的方法的部分流程之頂視圖。

須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同實施例中對應或類似的特徵。

200．．．基材

202．．．介電層

206．．．晶種層

208．．．遮罩

214．．．穿矽孔插塞

216．．．穿矽孔凸塊

218．．．虛擬凸塊

Claims (16)

1. 一種穿矽電極結構，其包含：一基材；複數個穿矽電極，嵌入該基材中並凸出於該基材表面；以及複數個虛擬凸塊，設置於該基材表面並鄰近該等穿矽電極。
2. 如申請專利範圍第1項所述之穿矽電極結構，其中該些穿矽電極與該基材之間以及該些虛擬凸塊與該基材之間更分別形成有晶種層。
3. 如申請專利範圍第2項所述之穿矽電極結構，其中該些晶種層與該基材之間更形成有一襯墊層或一阻障層。
4. 如申請專利範圍第1項所述之穿矽電極結構，其中該基材上更形成有一介電層，該些穿矽電極係穿過該介電層至該基材。
5. 如申請專利範圍第1項所述之穿矽電極結構，其中該些穿矽電極與該些虛擬凸塊係呈陣列分佈。
6. 如申請專利範圍第1項所述之穿矽電極結構，其中該些穿矽電極以及該些虛擬凸塊的材質包括銅(Cu)或鎢(W)。
7. 一種製作穿矽電極的方法，包括：提供一基材；自該基材之一第一表面，於該基材中形成複數個穿矽孔；於該基材與該些穿矽孔表面形成一晶種層；於該基材上形成一圖案化遮罩，該圖案化遮罩包括複數個相對應於該些穿矽孔的第一開口，以及複數個鄰近於該些第一開口的第二開口；以及於該基材上形成一物質層，其中該物質層填入該些穿矽孔與該些第一開口中而形成複數個穿矽電極，且該物質層填入該些第二開口中而形成複數個虛擬凸塊。
8. 如申請專利範圍第7項所述之製作穿矽電極的方法，更包含在形成該複數個穿矽電極與該複數個虛擬凸塊後將該圖案化遮罩移除。
9. 如申請專利範圍第7項所述之製作穿矽電極的方法，更包含在該圖案化遮罩移除後將裸露出的該晶種層移除。
10. 如申請專利範圍第7項所述之製作穿矽電極的方法，更包含在形成該些穿矽電極以及該些虛擬凸塊之後，自該基材之一第二表面對該基材進行一薄化製程以裸露出該複數個穿矽電極。
11. 如申請專利範圍第7項所述之製作穿矽電極的方法，更包含在形成該些穿矽孔前在該基材上進行一前段製程(FEOL)與一後段製程(BEOL)。
12. 如申請專利範圍第7項所述之製作穿矽電極的方法，更包含在形成該些穿矽孔前在該基材上進行一前段製程(FEOL)。
13. 如申請專利範圍第12項所述之製作穿矽電極的方法，更包含在形成該些穿矽孔以及該些虛擬凸塊後在該基材上進行一後段製程(BEOL)。
14. 如申請專利範圍第7項所述之製作穿矽電極的方法，其中該些穿矽電極及該些虛擬凸塊係呈陣列分佈。
15. 如申請專利範圍第7項所述之製作穿矽電極的方法，其中該些穿矽電極及該些虛擬凸塊的材質為銅(Cu)或鎢(W)。
16. 如申請專利範圍第7項所述之製作穿矽電極的方法，其中該些穿矽電極以及該些虛擬凸塊係透過一電化學電鍍(Electro-Chemical Plating,ECP)製程同時形成。