CN112823477B - 用于温度独立的延迟电路的方法和设备 - Google Patents

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Abstract

本发明提供用于半导体装置的温度独立电阻性‑电容性延迟电路的方法和设备。举例来说，可实施与RAS链的ZQ校准或时序相关联的延迟，以包含展现与绝对温度成比例PTAT特性和与绝对温度互补CTAT特性的电路，以便跨越操作温度范围控制延迟时间。所述RC延迟电路可包含具有PTAT特性的具有的第一类型的电路，所述第一类型的电路与具有CTAT特性的阻抗的第二类型的电路并联耦合到输出节点。在一些实施例中，所述第一类型的电路可包含电阻器且所述第二类型的电路可包含晶体管。

Description

用于温度独立的延迟电路的方法和设备
背景技术
高数据可靠性、高速存储器存取和减小的芯片大小是半导体存储器所需的特征。近年来，已致力于进一步增大存储器存取的速度。为了追求更高的速度，由于减小的时序裕度而产生与时序有关的附带问题。具体地，在操作期间延迟电路中的改变可能影响存储器装置的性能。举例来说，装置电路的物理特性可以跨越温度范围改变。一些延迟电路在较低温度下的延迟特性可不同于在较高温度下的延迟特性。跨越温度的延迟一致性的改善可以改善装置可靠性。
附图说明
图1是根据本公开的实施例的半导体存储器装置的示意性框图。
图2是根据本公开的实施例的ZQ校准电路的电路图。
图3是根据本公开的实施例的振荡器电路的电路图。
图4是根据本公开的实施例的RC延迟电路的电路图。
图5是根据本公开的实施例的RC延迟电路的电路图。
具体实施方式
下文将参考附图详细解释本公开的各种实施例。以下详细描述参考借助于图式示出本公开的特定方面和实施例的附图。详细描述包含使得本领域技术人员能够实践本公开的实施例的充分的细节。在不脱离本公开的范围的情况下可以利用其它实施例，且可以做出结构、逻辑和电改变。本文所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可与一或多个其它所公开的实施例组合以形成新的实施例。
图1是根据本公开的实施例的半导体存储器装置100的示意性框图。举例来说，半导体存储器装置100可包含芯片135和ZQ电阻器(RZQ)155。芯片135可包含时钟输入电路105、内部时钟产生器107、时序产生器109、地址命令输入电路115、地址解码器120、命令解码器125、多个行解码器130、包含感测放大器150和传输门195的存储器单元阵列145、多个列解码器140、多个读取/写入放大器165、输入/输出(I/O)电路170、ZQ校准电路175，以及电压产生器190。半导体存储器装置100可包含多个外部端子，其包含耦合到命令/地址总线110的地址和命令端子、时钟端子CK和/CK、数据端子DQ、DQS和DM、电力供应端子VDD、VSS、VDDQ和VSSQ，以及校准端子ZQ。芯片135可安装在衬底上，例如，存储器模块衬底、母板或类似者上。
存储器单元阵列145包含多个存储体，每一存储体包含多个字线WL、多个位线BL，以及布置在所述多个字线WL和所述多个位线BL的交叉点处的多个存储器单元MC。用于每一存储体的字线WL的选择由对应的行解码器130执行，并且位线BL的选择由对应的列解码器140执行。所述多个感测放大器150针对它们的对应的位线BL定位，并且耦合到至少一个相应的本地I/O线，所述本地I/O线进一步经由传输门TG 195耦合到至少两个主要I/O线对中的相应的一个，所述传输门充当开关。
地址/命令输入电路115可在命令/地址终端处通过命令/地址总线110从外部接收地址信号和存储体地址信号，并且将地址信号和存储体地址信号传输到地址解码器120。地址解码器120可解码从地址/命令输入电路115接收的地址信号，并将行地址信号XADD提供到行解码器130，并将列地址信号YADD提供到列解码器140。地址解码器120还可接收存储体地址信号，并将存储体地址信号BADD提供到行解码器130和列解码器140。
地址/命令输入电路115可经由命令/地址总线110从外部(例如命令/地址端子处的存储器控制器105)接收命令信号，并且将命令信号提供到命令解码器125。命令解码器125可对命令信号进行解码且提供或产生各种内部命令信号。举例来说，内部命令信号可包含行命令信号以选择字线、列命令信号，例如，读取命令或写入命令，以选择位线，以及可激活ZQ校准电路175的ZQ校准命令。
相应地，当发布读取命令并及时向行地址和列地址供应读取命令时，可从通过行地址和列地址指定的存储器单元阵列145中的存储器单元读取读取数据。读取/写入放大器165可接收读取数据DQ且将读取数据DQ提供到IO电路170。IO电路170可经由数据端子DQ、DQS和DM将读取数据DQ连同在DQS处的数据选通信号和在DM处的数据掩码信号提供到外部。类似地，当发出写入命令并及时向行地址和列地址供应写入命令时，且随后输入/输出电路170可在数据端子DQ、DQS、DM处接收写入数据连同在DQS处的数据选通信号和在DM处的数据掩码信号，并且经由读取/写入放大器165将写入数据提供到存储器单元阵列145。因此，写入数据可写入由行地址和列地址指定的存储器单元中。
转向包含在半导体装置100中的外部端子的阐释，时钟端子CK和/CK可相应地接收外部时钟信号和互补的外部时钟信号。外部时钟信号(包含互补外部时钟信号)可供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号，并产生内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供到内部时钟产生器107。内部时钟产生器107可基于接收到的内部时钟信号ICLK和来自地址/命令输入电路115的时钟启动信号CKE产生相位控制内部时钟信号LCLK。虽然并不限于此，但是DLL电路可被用作内部时钟产生器107。内部时钟产生器107可将相位控制内部时钟信号LCLK提供到IO电路170和时序产生器109。IO电路170可使用相位控制器内部时钟信号LCLK作为时序信号以用于确定读取数据的输出时序。时序产生器109可接收内部时钟信号ICLK且产生各种内部时钟信号。
电力供应端子可接收电力供应电压VDD和VSS。这些电力供应电压VDD和VSS可供应到电压产生器电路190。电压产生器电路190可基于电力供应电压VDD和VSS产生各种内部电压VPP、VOD、VARY、VPERI等。内部电压VPP主要用于行解码器130中，内部电压VOD和VARY主要用于包含在存储器单元阵列145中的感测放大器150中，并且内部电压VPERI用于许多其它电路块中。电力供应端子还可接收电力供应电压VDDQ和VSSQ。IO电路170可接收电力供应电压VDDQ和VSSQ。举例来说，电力供应电压VDDQ和VSSQ可以是相应地与电力供应电压VDD和VSS相同的电压。然而，专用的电力供应电压VDDQ和VSSQ可以用于IO电路170和ZQ校准电路175。
半导体存储器装置100的校准端子ZQ可耦合到ZQ校准电路175。ZQ校准电路175可参考ZQ电阻器(RZQ)155的阻抗执行校准操作。在一些实例中，ZQ电阻器(RZQ)155可安装在耦合到校准端子ZQ的衬底上。举例来说，ZQ电阻器(RZQ)155可耦合到电力供应电压(VDDQ)。通过校准操作获得的阻抗代码ZQCODE可提供到IO电路170，并且因此规定包含在IO电路170中的输出缓冲器(未示出)的阻抗。在一些实例中，ZQ校准电路175可包含用以在校准过程期间提供时钟循环以促进延迟时序的计数的振荡器。在一些实例中，振荡器可包含电阻性-电容性(RC)延迟电路，所述延迟电路经设计以提供在宽温度范围上恒定的延迟特性。举例来说，RC延迟电路可包含电路，其包含与绝对温度成比例(PTAT)电路和与绝对温度互补(CTAT)电路。以组合方式，PTAT和CTAT电路可以稳定宽温度范围上的延迟。温度独立的延迟与仅采用PTAT或CTAT电路中的一个的RC延迟电路相比可提供更可靠且准确的ZQ校准。在其它实例中，半导体装置100的其它电路可实施RC延迟电路以提供跨越大温度范围的特定延迟特性，例如与行地址选通(RAS)链电路相关联的电路，其可包含地址解码器120、命令解码器125、行解码器130和存储器单元阵列145的电路中的一或多个。举例来说，RC延迟电路可经设计以展现PTAT特性、CTAT特性或温度独立性(例如，跨越宽温度范围的恒定延迟特性。RC延迟电路可经设计以调整PTAT和/或CTAT特性的强度。实施温度独立RC延迟装置或具有特定温度相依性的RC延迟装置可以比仅展现PTAT或CTAT特性的延迟电路改善半导体装置100内的时序可靠性。
图2是根据本公开的实施例的ZQ校准电路275的电路图。举例来说，芯片235包含ZQ校准电路275和校准端子ZQ(例如，ZQ衬垫)236。在一些实例中，ZQ校准电路275可包含仲裁器电路280，其控制当多个芯片耦合到ZQ电阻器RZQ 255时校准操作的发起。
仲裁器电路280可以响应于芯片的激活(例如，通电等)而被激活，且可当被激活时提供下拉(PDN)代码信号。ZQ校准电路275可包含数据端子(DQ)上拉(PUP)驱动器电路282和数据端子(DQ)下拉(PDN)驱动器电路283和数据端子(DQ)下拉(PDN)驱动器电路284的组合以用于仲裁以及校准。DQ PUP驱动器电路282、DQ PDN驱动器电路283和DQ PDN驱动器电路284是附接到实际数据端子DQ的数据端子(DQ)上拉(PUP)驱动器电路、数据端子(DQ)下拉(PDN)驱动器电路和数据端子(DQ)下拉(PDN)驱动器电路的复制电路。DQ PDN驱动器电路284可从仲裁器电路280接收PDN代码信号，并且可响应于PDN代码信号在校准端子ZQ 236处下拉ZQ衬垫电压(VZQ)。
ZQ衬垫电压(VZQ)可以提供到开关285(例如，多路复用器Mux)。DQ PUP驱动器电路282和DQ PDN驱动器电路283的组合可在DQ PUP驱动器电路282与DQ PDN驱动器电路283的组合之间的中间节点288处执行中间ZQ电压(iVZQ)的调整。举例来说，DQ PUP驱动器电路282可包含在电力供应端子VDDQ与中间节点288之间并联耦合的多个晶体管。DQ PDN驱动器电路283可包含在电力供应端子VSSQ与中间节点288之间并联耦合的多个晶体管。中间ZQ电压(iVZQ)可以提供到开关285。取决于ZQ校准电路275是否执行仲裁或ZQ校准，开关285可相应地提供ZQ衬垫电压VZQ或中间ZQ电压iVZQ。举例来说，ZQ校准电路275可包含比较器286。
比较器286可比较由开关285提供的ZQ衬垫电压VZQ或中间ZQ电压iVZQ与由参考电压产生器290提供的ZQ参考电压ZQVREF或ZQ仲裁参考电压。举例来说，参考电压产生器290可以包含在ZQ校准电路275中，或者图2中的电压产生器290可替代地提供ZQ参考电压ZQVREF和ZQ仲裁参考电压。举例来说，比较器286可确定ZQ衬垫电压(VZQ)是否已经受到另一请求芯片控制或者ZQ电阻器RZQ 255当前是否在使用中。
比较器286可将比较器结果信号提供到仲裁器电路280和ZQ校准代码控制电路281。举例来说，仲裁器电路280可经由DQ PDN驱动器电路284根据对芯片唯一的ZQ时序模式提供ZQ衬垫电压控制，其具有多个芯片共同的固定持续时间。仲裁器电路280可以提供PDN代码直到校准端子ZQ 236处的ZQ衬垫电压(VZQ)匹配ZQ参考电压ZQVREF。ZQ时序模式是对每个芯片唯一的，以便确定请求芯片是否应该获取对ZQ电阻器RZQ 255的存取。ZQ时序模式可以是经编程的，或以其它方式针对每个芯片存储。举例来说，用于芯片235的仲裁器电路280可包含用于芯片235的寄存器(未图示)，其可以在指派持续时间中对芯片235特定的ZQ时序模式信息进行编程。仲裁器电路280可与振荡器207介接以便根据ZQ时序模式提供ZQ电压控制信号。即，振荡器207可提供由仲裁器电路280使用的时钟信号以对准ZQ电压控制与特定ZQ时序模式。由于高速时钟信号，由仲裁器电路280带来的信号时序的变化可导致半导体装置的不可靠操作。振荡器207可包含经配置以为仲裁器电路280提供温度独立的时钟信号的RC延迟电路。举例来说，振荡器207可包含RC延迟电路，其组合PTAT和CTAT特性以抵消温度变化来提供跨越操作温度范围具有一致时序特性的时钟信号。RC延迟电路可包含一或多个延迟元件，其在一些实例中各自包含CTAT和PTAT电路。设计振荡器207以展现温度独立时序特性可改善由仲裁器电路280提供的ZQ电压控制的可靠性和准确性。
ZQ校准代码控制电路281响应于比较器结果信号分别提供PUP代码和PDN代码到DQPUP驱动器电路282和DQ PDN驱动器电路283。在一些实例中，提供PUP代码和PDN代码直到中间节点288处的中间ZQ电压iVZQ匹配ZQ参考电压ZQVREF。PUP代码和PDN代码可包含于图1的ZQCODE中。
图3是根据本公开的实施例的振荡器电路300的电路图。图2的振荡器207可实施振荡器电路300。振荡器电路300可包含耦合到延迟元件320的延迟元件310。延迟元件310可经由“与非”门306接收输入信号。延迟元件320可经由输出驱动器电路330提供振荡器输出信号OSCOUT。由“与非”门306提供的输入信号可基于延迟元件320的输出并且还可基于启用信号EN。
延迟元件310可包含经由一对串联耦合晶体管311和312形成的反相器。晶体管311和312的栅极可各自耦合到“与非”门306的输出。延迟元件310还可包含一对串联耦合电阻器313(例如，第一电路或第一电路组件)和314(例如，第三电路或第三电路组件)，其耦合于节点351与353之间且分别具有电阻R1和R2。延迟元件310还包含晶体管315(例如，第二电路或第二电路组件)，其与电阻器313并联耦合于节点351和352之间，晶体管315的栅极耦合到节点352。具有电容C的电容器316耦合到节点353。电阻器313和314的相对大小可经选择以提供特定RC延迟。在一些实例中，电阻器313和314的阻抗可展现PTAT特性(例如，RC延迟在较低温度下较短且在较高温度下较长)。为了抵消PTAT行为，晶体管315可与电阻器313并联耦合。晶体管315的阻抗可为1/gm，其中gm是晶体管315的电导率。因此，晶体管315的阻抗具有CTAT特性。可调整晶体管315的大小以调整gm值。
延迟元件310的总延迟可定义为：
总延迟＝(1/gm||R1+R2)*C
可调整电阻器313和314分别的R1和R2值以及晶体管315的大小以设定延迟元件310的特定延迟。因此，延迟元件310可经设计以展现特定延迟特性，例如恒定RC延迟、某种PTAT特性RC延迟或某种CTAT特性延迟。
类似于延迟元件310，延迟元件320可包含经由一对串联耦合晶体管321和322形成的反相器。晶体管321和322的栅极可各自耦合到延迟元件310的输出。延迟元件320还可包含一对串联耦合电阻器323(例如，第三电路或第三电路组件)和324(例如，第一电路或第一电路组件)，其耦合于节点361和363与之间且分别具有电阻R2和R1。延迟元件320还包含晶体管325(例如，第二电路或第二电路组件)，其与电阻器323并联耦合于节点362与363之间，晶体管325的栅极耦合到节点362。具有电容C的326耦合到节点361。电阻器323和324的相对大小可经选择以提供特定RC延迟。在一些实例中，电阻器323和324的阻抗可展现PTAT特性(例如，RC延迟在较低温度下较短且在较高温度下较长)。为了抵消PTAT行为，晶体管325可与电阻器324并联耦合。晶体管325的阻抗可为1/gm，其中gm是晶体管325的电导率。因此，晶体管325的阻抗具有CTAT特性。可调整晶体管325的大小以调整gm值。
延迟元件320的总延迟可定义为：
总延迟＝(1/gm||R1+R2)*C
可调整电阻器323和324分别的R1和R2值以及晶体管325的大小以设定延迟元件320的特定延迟。因此，延迟元件320可经设计以展现特定延迟特性，例如恒定RC延迟、某种PTAT特性RC延迟或某种CTAT特性延迟。节点361可耦合到反相器327，所述反相器将经反相输出信号提供到“与非”门306和输出驱动器电路330。输出驱动器电路330可基于反相器327的输出驱动OscOut信号。
在操作中，可通过经由输入驱动器电路304提供到“与非”门306的EN信号来启用振荡器电路300。EN信号可基于ZQ校准和仲裁操作。振荡器300可提供OscOut信号作为用于与ZQ校准和仲裁操作有关的基于时序的操作的时钟信号。由振荡器电路300提供的OscOut信号可实施于其它基于时序的操作或应用中。响应于EN信号，振荡器电路300可以基于RC延迟的时序通过延迟元件310和延迟元件320传播“与非”门306的输出。因此，通过延迟元件310的延迟可基于R1和R2电阻值、晶体管315的gm以及电容器316的C。类似地，通过延迟元件320的延迟可基于R1和R2电阻值、晶体管325的gm以及326的C。在一些实例中，延迟元件310和延迟元件320中的每一个的R1和R2电阻值以及gm值可相等，使得延迟元件310和延迟元件320中的每一个的RC延迟相等。在一些实例中，延迟元件310和延迟元件320中的每一个的R1和R2电阻值以及gm值可经设计以提供温度独立的RC延迟，其中PTAT特性电路(例如，延迟元件310的电阻器313和314以及延迟元件320的电阻器323和324)的基于温度的差异被CTAT特性电路(例如，延迟元件310的晶体管315和延迟元件320的晶体管325)的基于温度的差异抵消。
来自延迟元件320的节点361的输出可提供到反相器327。反相器327可经设计为具有小延迟的快速反相器。输出驱动器电路330可基于反相器327的输出驱动OscOut信号，且“与非”门306值可随着反相器327的输出双态切换而双态切换，同时EN信号使振荡器电路300能够被启用。
晶体管315可为p型晶体管且晶体管325可为n型晶体管。在一些实例中，可包含延迟元件310和延迟元件320以提供上升和下降转变的时序一致性。在其它实例中，在不脱离本公开的范围的情况下可仅以延迟元件310实施振荡器电路300(例如，节点353耦合到输出驱动器电路330和“与非”门306)。在另外其它实例中，在不脱离本公开的范围的情况下，可与延迟元件310和延迟元件320串联添加额外延迟元件以在OscOut信号上提供较长时钟循环。分别与电阻器313和324并联实施晶体管315和晶体管325相比于仅包含电阻器313和314以及电阻器323和324的设计可减少基于温度的RC延迟差异。
图4是根据本公开的实施例的RC延迟电路400的电路图。图1的RAS时序链半导体装置100的电路(例如，命令解码器、地址解码器、行解码器、存储器阵列电路145或其任何组合)可实施RC延迟电路400。RC延迟电路400可包含耦合到反相器420的反相器410，反相器420可耦合到晶体管430、电容器440、反相器450和反相器460。RC延迟电路400可接收输入信号A且提供输出信号Dout。
反相器410可将反相器A信号提供到反相器420。反相器420可包含一对串联耦合晶体管422和424。晶体管422和424的栅极可各自耦合到反相器410的输出。反相器420还可包含一对串联耦合电阻器426(例如，第一电路或第一电路组件)和428(例如，第三电路或第三电路组件)，其耦合于节点471和473与之间且分别具有电阻R1和R2。晶体管430(例如，第二电路或第二电路组件)可与电阻器426并联耦合于节点471和472之间，晶体管430的栅极耦合到节点472。具有电容C的电容器440耦合到节点473。电阻器426和428的相对大小可经选择以提供特定RC延迟。在一些实例中，电阻器426和428的阻抗可展现PTAT特性(例如，RC延迟在较低温度下较短且在较高温度下较长)。为了抵消PTAT行为，晶体管430可与电阻器426并联耦合。晶体管430的阻抗可为1/gm，其中gm是晶体管430的电导率。因此，晶体管430的阻抗具有CTAT特性。可调整晶体管430的大小以调整gm值。
RC延迟电路的总延迟可定义为：
总延迟＝(1/gm||R1+R2)*C
可调整电阻器426和428分别的R1和R2值以及晶体管430的大小以设定RC延迟电路400的特定延迟。因此，RC延迟电路可经设计以展现特定延迟特性，例如恒定RC延迟、某种PTAT特性RC延迟或某种CTAT特性延迟。
在操作中，RC延迟电路400可实施于基于时序的操作或应用中以提供特定温度独立的RC延迟。即，响应于A信号，RC延迟电路400可提供具有特定RC延迟的Dout信号。通过RC延迟电路400的延迟可主要基于R1和R2电阻值、晶体管430的gm以及电容器440的C。在一些实例中，RC延迟电路400的R1和R2电阻值和gm值可经设计以提供温度独立的RC延迟，其中PTAT特性电路(例如，电阻器426和428)的基于温度的差异被CTAT特性电路(例如，晶体管430)的基于温度的差异抵消。
反相器420在节点473处使反相器410的输出反相。反相器450使节点473的输出反相以提供且反相器460使反相器450的输出反相以提供Dout信号。反相器410和反相器460可为驱动器电路，其中反相器410经配置以驱动反相器420和晶体管430，且反相器460经配置以将Dout信号驱动到下游电路。反相器450可为快速低时延反相器以提供偶数个信号反相器，使得A信号在延迟之后匹配Dout信号，对RC延迟电路400的总延迟仅具有小影响。
晶体管430可为p型晶体管。在一些实例中，在不脱离本公开的范围的情况下，可串联添加类似于反相器420的额外反相器以提供较长RC延迟。分别与电阻器426和428并联实施晶体管430相比于仅包含电阻器426和428的设计可减少基于温度的RC延迟差异。
图5是根据本公开的实施例的RC延迟电路500的电路图。图1的RAS时序链半导体装置100的电路(例如，命令解码器、地址解码器、行解码器、存储器阵列电路145或其任何组合)可实施RC延迟电路500。RC延迟电路500可包含耦合到反相器520的反相器510，反相器520可耦合到晶体管530、电容器540、反相器550和反相器560。RC延迟电路500可接收输入信号A且提供输出信号Dout。
反相器510可将反相器A信号提供到反相器520。反相器520可包含一对串联耦合晶体管522和524。晶体管522和524的栅极可各自耦合到反相器510的输出。反相器520还可包含一对串联耦合电阻器526(例如，第三电路或第三电路组件)和528(例如，第一电路或第一电路组件)，其耦合于节点571与573之间且分别具有电阻R2和R1。晶体管530(例如，第二电路或第二电路组件)可与电阻器528并联耦合于节点572和573之间，晶体管530的栅极耦合到节点572。具有电容C的电容器540耦合到节点571。电阻器526和528的相对大小可经选择以提供特定RC延迟。在一些实例中，电阻器526和528的阻抗可展现PTAT特性(例如，RC延迟在较低温度下较短且在较高温度下较长)。为了抵消PTAT行为，晶体管530可与电阻器528并联耦合。晶体管530的阻抗可为1/gm，其中gm是晶体管530的电导率。因此，晶体管530的阻抗具有CTAT特性。可调整晶体管530的大小以调整gm值。
RC延迟电路的总延迟可定义为：
总延迟＝(1/gm||R1+R2)*C
可调整电阻器526和528分别的R1和R2值以及晶体管530的大小以设定RC延迟电路500的特定延迟。因此，RC延迟电路可经设计以展现特定延迟特性，例如恒定RC延迟、某种PTAT特性RC延迟或某种CTAT特性延迟。
在操作中，RC延迟电路500可实施于基于时序的操作或应用中以提供特定温度独立的RC延迟。即，响应于A信号，RC延迟电路500可提供具有特定RC延迟的Dout信号。通过RC延迟电路500的延迟可主要基于R1和R2电阻值、晶体管530的gm以及电容器540的C。在一些实例中，RC延迟电路500的R1和R2电阻值和gm值可经设计以提供温度独立的RC延迟，其中PTAT特性电路(例如，电阻器526和528)的基于温度的差异被CTAT特性电路(例如，晶体管530)的基于温度的差异抵消。
反相器520在节点571处使反相器510的输出反相。反相器550使节点571的输出反相以提供且反相器560使反相器550的输出反相以提供Dout信号。反相器510和反相器560可为驱动器电路，其中反相器510经配置以驱动反相器520和晶体管530，且反相器560经配置以将Dout信号驱动到下游电路。反相器550可为快速低时延反相器以提供偶数个信号反相器，使得A信号在延迟之后匹配Dout信号，对RC延迟电路500的总延迟仅具有小影响。
晶体管530可为n型晶体管。在一些实例中，在不脱离本公开的范围的情况下，可串联添加类似于反相器420的额外反相器以提供较长RC延迟。分别与电阻器526和528并联实施晶体管530相比于仅包含电阻器526和528的设计可减少基于温度的RC延迟。虽然详细描述是描述某些优选实施例和实例，但所属领域的技术人员将理解，本公开的范围从具体揭示的实施例扩展到其它替代性实施例和/或所述实施例和其显而易见的修改和等效物的使用。另外，在本公开的范围内的其它修改对于所属领域的技术人员将是显而易见的。还预期可进行实施例的具体特征和方面的各种组合或子组合并仍然落入本公开的范围内。应理解，所公开的实施例的各种特征和方面能够彼此组合或替代彼此以便形成所公开实施例的变化模式。因此，预期本公开中的至少一些的范围不应受上文所描述的特定所公开实施例限制。

Claims (19)

1.一种设备，其包括：
振荡器电路，其经配置以提供振荡器信号，所述振荡器信号具有基于所述振荡器电路的延迟元件的电阻性-电容性RC延迟的延迟，其中所述延迟元件包含具有输出节点的反相器，其中所述延迟元件还包含具有与绝对温度成比例PTAT的阻抗的第一电路，所述第一电路与具有与绝对温度互补CTAT的阻抗的第二电路并联耦合到所述输出节点。
2.根据权利要求1所述的设备，其中所述第一电路包含电阻器且所述第二电路包含晶体管。
3.根据权利要求2所述的设备，其中所述第一电路和所述第二电路与第二电阻器串联耦合。
4.根据权利要求3所述的设备，其中所述第二电路的栅极耦合到所述第一电路与所述第二电阻器之间的节点。
5.根据权利要求1所述的设备，其中所述延迟元件是第一延迟元件，其中所述振荡器电路还包括与所述第一延迟元件串联耦合的第二延迟元件。
6.根据权利要求5所述的设备，其中所述第二延迟元件包含具有第二输出节点的第二反相器，其中所述第二延迟元件还包含具有PTAT的阻抗的第三电路，所述第三电路与具有CTAT的阻抗的第四电路并联耦合到所述第二输出节点。
7.根据权利要求6所述的设备，其中所述第一延迟元件的所述第一电路是与所述第四电路不同类型的电路。
8.根据权利要求5所述的设备，其中所述振荡器电路经由启用信号被启用。
9.一种设备，其包括：
存储器，其包括行地址选通RAS时序链电路，所述RAS时序链电路包括电阻性-电容性RC延迟电路，所述RC延迟电路包含具有与绝对温度成比例PTAT的阻抗的第一电路组件，所述第一电路组件与具有与绝对温度互补CTAT的阻抗的第二电路组件并联耦合到输出节点。
10.根据权利要求9所述的设备，其中所述第一电路组件是与所述第二电路组件不同类型的电路组件。
11.根据权利要求10所述的设备，其中所述第一电路组件包含电阻器且所述第二电路组件包含晶体管。
12.根据权利要求11所述的设备，其中所述晶体管是p型晶体管。
13.根据权利要求11所述的设备，其中所述晶体管是n型晶体管。
14.根据权利要求10所述的设备，其中所述RC延迟电路还包括第一反相器，所述第一反相器经配置以响应于从第二反相器接收的信号而将电压提供到所述输出节点，其中所述第一电路组件和所述第二电路组件并联耦合于所述第一反相器的第一晶体管与所述输出节点之间。
15.根据权利要求14所述的设备，其中所述RC延迟电路还包括第三电路组件，所述第三电路组件与所述第一电路组件和所述第二电路组件串联耦合到所述输出节点。
16.根据权利要求15所述的设备，其中所述第一电路组件和所述第三电路组件是同一类型的组件。
17.一种电阻性-电容性RC延迟电路，其包括：
反相器，其经配置以响应于输入信号而在输出节点处提供输出信号；
第一电路组件，其耦合于所述反相器的第一晶体管与所述输出节点之间且具有与绝对温度成比例PTAT的阻抗；
第二电路组件，其耦合于所述反相器的所述第一晶体管与所述输出节点之间且与所述第一电路组件并联，其中所述第二电路组件具有与绝对温度互补CTAT的阻抗。
18.根据权利要求17所述的RC延迟电路，其中所述第一电路组件包含电阻器且所述第二电路组件包含第二晶体管。
19.根据权利要求18所述的RC延迟电路，其中所述第一晶体管和所述第二晶体管都是p型晶体管或都是n型晶体管。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10878862B2 (en) 2018-09-17 2020-12-29 Micron Technology, Inc. Apparatuses and methods for DRAM wordline control with reverse temperature coefficient delay
WO2020077558A1 (en) 2018-10-17 2020-04-23 Micron Technology, Inc. Methods and apparatuses for temperature independent delay circuitry

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1210393A (zh) * 1997-09-04 1999-03-10 西门子公司 不受温度影响的振荡器
CN1296665A (zh) * 1998-12-04 2001-05-23 密克罗奇普技术公司 带有温度补偿和各种操作模式的精确弛豫振荡器
US6621762B1 (en) * 2002-05-29 2003-09-16 Micron Technology, Inc. Non-volatile delay register

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW522647B (en) 2001-09-24 2003-03-01 Macronix Int Co Ltd Driving voltage generator having reduced influence caused by operation voltage and temperature
US6735137B2 (en) 2001-12-12 2004-05-11 Hynix Semiconductor Inc. Semiconductor memory device employing temperature detection circuit
JP3866594B2 (ja) 2002-03-15 2007-01-10 Ｎｅｃエレクトロニクス株式会社 遅延回路と半導体記憶装置及び半導体記憶装置の制御方法
KR100440448B1 (ko) 2002-04-12 2004-07-14 삼성전자주식회사 온도 변화에 무관한 지연 시간을 확보할 수 있는 반도체집적 회로장치
KR100564569B1 (ko) 2003-06-09 2006-03-28 삼성전자주식회사 셀 누설 전류에 강한 프리차지 제어 회로를 갖는 메모리장치 및 비트라인 프리차아지 방법
US6812760B1 (en) 2003-07-02 2004-11-02 Micron Technology, Inc. System and method for comparison and compensation of delay variations between fine delay and coarse delay circuits
US7453302B2 (en) 2003-12-23 2008-11-18 Infineon Technologies Ag Temperature compensated delay signals
US7471130B2 (en) 2005-05-19 2008-12-30 Micron Technology, Inc. Graduated delay line for increased clock skew correction circuit operating range
KR100818720B1 (ko) 2005-11-19 2008-04-01 삼성전자주식회사 반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치
US7557631B2 (en) * 2006-11-07 2009-07-07 Micron Technology, Inc. Voltage and temperature compensation delay system and method
KR100890382B1 (ko) 2007-12-27 2009-03-25 주식회사 하이닉스반도체 지연 회로와 이를 구비하는 반도체 메모리 소자
KR101702356B1 (ko) 2010-08-09 2017-02-03 삼성전자주식회사 전하 트랩형 플래시 메모리 장치 및 그것의 소거 방법
US8497741B2 (en) * 2011-10-12 2013-07-30 Atmel Corporation High accuracy RC oscillator
US9300276B2 (en) * 2013-01-08 2016-03-29 Elite Semiconductor Memory Technology Inc. Oscillation control circuit for biasing ring oscillator by bandgap reference signal and related method
US20150116882A1 (en) 2013-10-31 2015-04-30 Analog Devices, Inc. Apparatus and method for time-delayed thermal overload protection
US10878862B2 (en) 2018-09-17 2020-12-29 Micron Technology, Inc. Apparatuses and methods for DRAM wordline control with reverse temperature coefficient delay
WO2020077558A1 (en) 2018-10-17 2020-04-23 Micron Technology, Inc. Methods and apparatuses for temperature independent delay circuitry
JP7265468B2 (ja) * 2019-12-17 2023-04-26 株式会社東芝 半導体集積回路、及び半導体集積回路の制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1210393A (zh) * 1997-09-04 1999-03-10 西门子公司 不受温度影响的振荡器
CN1296665A (zh) * 1998-12-04 2001-05-23 密克罗奇普技术公司 带有温度补偿和各种操作模式的精确弛豫振荡器
US6621762B1 (en) * 2002-05-29 2003-09-16 Micron Technology, Inc. Non-volatile delay register

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Publication number Publication date
US11929749B2 (en) 2024-03-12
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