JP2008060629A - キャリブレーション回路及びこれを備える半導体装置、並びに、半導体装置の出力特性調整方法 - Google Patents

Abstract

【課題】出力インピーダンスを調整するためのキャリブレーション動作の精度を向上させる。
【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ１１０と、基準電圧ＶＭＩＤを生成する基準電圧生成回路１６０と、キャリブレーション端子ＺＱに現れる電圧と基準電圧ＶＭＩＤとを比較する比較回路１５１と、比較回路１５１による比較の結果に基づいてレプリカバッファ１１０の出力インピーダンスを変化させるインピーダンス調整回路１４１と、基準電圧ＶＭＩＤを調整する基準電圧調整回路１７０とを備える。これにより、キャリブレーション端子ＺＱと外部端子との間に存在する抵抗成分などを考慮して、基準電圧ＶＭＩＤをオフセットさせることができることから、より正確なキャリブレーション動作を行うことが可能となる。
【選択図】図１

Description

本発明はキャリブレーション回路及びこれを備える半導体装置に関し、特に、出力バッファの出力インピーダンスを調整するためのキャリブレーション回路及びこれを備える半導体装置に関する。また、本発明は、半導体装置の出力特性調整方法に関し、特に、出力バッファの出力インピーダンスを調整するための出力特性調整方法に関する。

近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファのインピーダンスに対する要求精度は非常に厳しくなる。

出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受ける。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される（特許文献１〜４参照）。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる回路を用いて行われる。

特許文献３，４に記載されているように、キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーション動作を行う場合、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電圧と基準電圧とを比較し、これによってレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に調整する。
特開２００２−１５２０３２号公報 特開２００４−３２０７０号公報 特開２００６−２０３４０５号公報 特開２００５−１５９７０２号公報

上述の通り、キャリブレーション動作においては、チップ上のキャリブレーション端子に現れる電圧と基準電圧とを比較する。しかしながら、キャリブレーションに用いられる外部抵抗は、パッケージ上の外部端子に接続されることから、レプリカバッファのインピーダンスは必ずしも外部抵抗のインピーダンスと一致しない。つまり、チップ上のキャリブレーション端子からパッケージ上の外部端子との間には、ある程度の抵抗成分が存在する。このため、レプリカバッファのインピーダンスは、外部抵抗の抵抗値とパッケージ上の抵抗成分との和が目標値となってしまい、所望の値から僅かにずれてしまう。

本発明は、このような問題を解決すべくなされたものである。したがって、本発明の目的は、より正確なキャリブレーション動作が可能なキャリブレーション回路及びこれを備える半導体装置を提供することである。

また、本発明の他の目的は、キャリブレーション動作によって出力バッファのインピーダンスを正確に調整可能な半導体装置の出力特性調整方法を提供することである。

本発明によるキャリブレーション回路は、キャリブレーション端子を駆動するレプリカバッファと、基準電圧を生成する基準電圧生成回路と、キャリブレーション端子に現れる電圧と基準電圧とを比較する比較回路と、比較回路による比較の結果に基づいてレプリカバッファの出力インピーダンスを変化させるインピーダンス調整回路と、基準電圧を調整する基準電圧調整回路とを備えることを特徴とする。

また、本発明による半導体装置は、データ出力端子と、データ出力端子を駆動する出力バッファと、上記のキャリブレーション回路とを備え、出力バッファの一部がレプリカバッファと同じ回路構成を有していることを特徴とする。尚、本発明においてデータ出力端子とは、データ入出力端子を含む概念である。

さらに、本発明による半導体装置の出力特性調整方法は、レプリカバッファのインピーダンスを調整する第１のステップと、レプリカバッファのインピーダンスを測定する第２のステップと、レプリカバッファのインピーダンスに基づいて、基準電圧を調整する第３のステップとを備えることを特徴とする。

本発明において、基準電圧調整回路による基準電圧の調整方法については特に限定されないが、基準電圧生成回路が互いにレベルの異なる複数の基準電圧を生成し、基準電圧調整回路がその中からいずれか一つの基準電圧を選択する構成とすることが好ましい。この場合、基準電圧調整回路は、選択状態が維持されるよう、不揮発性記憶素子を含むことが好ましい。

不揮発性記憶素子の種類については特に限定されないが、電気的に書き込み可能な素子を用いることが好ましい。電気的に書き込み可能な素子としては、アンチヒューズが挙げられる。

基準電圧生成回路の構成についても特に限定されないが、高抵抗部と低抵抗部を含んでいることが好ましい。この場合、複数の基準電圧は低抵抗部から取り出すことが好ましい。高抵抗部としては拡散層抵抗を用いることができ、低抵抗部としては配線抵抗を用いることができる。

このように、本発明によれば基準電圧の調整が可能であることから、キャリブレーション端子と外部端子との間に存在する抵抗成分などを考慮して、基準電圧をオフセットさせることができる。これにより、レプリカバッファのインピーダンスとして、パッケージ上の抵抗成分などを考慮した値に設定することができることから、より正確なキャリブレーション動作を行うことが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態によるキャリブレーション回路１００の回路図である。

図１に示すように、本実施形態によるキャリブレーション回路１００は、レプリカバッファ１１０，１２０，１３０と、レプリカバッファ１１０，１２０のインピーダンスを制御するインピーダンス調整回路１４１と、レプリカバッファ１３０のインピーダンスを制御するインピーダンス調整回路１４２と、インピーダンス調整回路１４１，１４２をそれぞれ制御する比較回路１５１，１５２とを備えている。

レプリカバッファ１１０，１２０，１３０は、後述する出力バッファの一部と同じ回路構成を有している。そして、レプリカバッファ１１０，１２０，１３０を用いて出力インピーダンスの調整を行い、その結果を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に調整する。これがキャリブレーション回路１００の役割である。

図２は、レプリカバッファ１１０の回路図である。

図２に示すように、レプリカバッファ１１０は、並列接続された５つのＰチャンネルＭＯＳトランジスタ１１１〜１１５と、一端がこれらトランジスタのドレインに接続された抵抗１１９によって構成されている。抵抗１１９の他端は、キャリブレーション端子ＺＱに接続されている。レプリカバッファ１１０はプルアップ機能のみを有し、プルダウン機能は有していない。

トランジスタ１１１〜１１５のゲートには、インピーダンス調整回路１４１よりインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。これにより、レプリカバッファ１１０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図１及び図２においては、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５を纏めてＤＲＺＱＰと表記している。

トランジスタ１１１〜１１５からなる並列回路は、導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。

インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ１１１のＷ／Ｌ比を「１」とした場合、トランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定している（Ｗ／Ｌ比の値は相対値であり、実際のＷ／Ｌ比を表しているものではない。以下同様）。

これにより、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ１２０Ωに固定させることができる。

また、抵抗１１９の抵抗値は例えば１２０Ωに設計されている。これにより、トランジスタ１１１〜１１５からなる並列回路がオン状態となれば、キャリブレーション端子ＺＱからみたレプリカバッファ１１０のインピーダンスは２４０Ωとなる。抵抗１１９としては、例えばタングステン（Ｗ）抵抗を用いることができる。

レプリカバッファ１２０についても、抵抗１１９の他端が接点Ａに接続されている他は、図１に示すレプリカバッファ１１０と同一の回路構成を有している。したがって、レプリカバッファ１２０に含まれる５つのトランジスタのゲートには、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５が供給される。

図３は、レプリカバッファ１３０の回路図である。

図３に示すように、レプリカバッファ１３０は、並列接続された５つのＮチャンネルＭＯＳトランジスタ１３１〜１３５と、一端がこれらトランジスタのドレインに接続された抵抗１３９によって構成されている。抵抗１３９の他端は、接点Ａに接続されている。レプリカバッファ１３０はプルダウン機能のみを有し、プルアップ機能は有していない。

トランジスタ１３１〜１３５のゲートには、インピーダンス調整回路１４２よりインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。これにより、レプリカバッファ１３０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図１及び図２においては、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５を纏めてＤＲＺＱＮと表記している。

トランジスタ１３１〜１３５からなる並列回路についても、導通時に例えば１２０Ωとなるように設計されている。また、抵抗１３９の抵抗値も、例えば１２０Ωに設計されている。これにより、トランジスタ１３１〜１３５からなる並列回路がオン状態となれば、接点Ａからみたレプリカバッファ１３０のインピーダンスは、レプリカバッファ１１０，１２０と同様、２４０Ωとなる。

トランジスタ１３１〜１３５についても、トランジスタ１１１〜１１５と同様、Ｗ／Ｌ比に２のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ１３１のＷ／Ｌ比を「１」とした場合、トランジスタ１３２〜１３５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定すればよい。

図１に戻って、インピーダンス調整回路１４１は、制御信号ＡＣＴ１が活性化するとカウントアップ又カウントダウンするカウンタ機能を有している。具体的には、比較回路１５１の出力である比較信号ＣＯＭＰ１がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ１がローレベルである場合にはカウントダウンを続ける。

比較回路１５１の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており、反転入力端子（−）は基準電圧生成回路１６０に接続されている。基準電圧生成回路１６０は、電源電圧（ＶＤＤ−ＶＳＳ）のほぼ半分である基準電圧ＶＭＩＤを生成する回路である。後述するように、基準電圧ＶＭＩＤのレベルは、基準電圧調整回路１７０によって微調整することが可能である。

これにより、比較回路１５１は、キャリブレーション端子ＺＱの電位と基準電圧ＶＭＩＤとを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ１をローレベルとする。

一方、インピーダンス調整回路１４２は、制御信号ＡＣＴ２が活性化するとカウントアップ又カウントダウンするカウンタ機能を有している。具体的には、比較回路１５２の出力である比較信号ＣＯＭＰ２がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ２がローレベルである場合にはカウントダウンを続ける。

比較回路１５２の非反転入力端子（＋）はレプリカバッファ１２０，１３０の出力端である接点Ａに接続され、反転入力端子（−）は電源電位（ＶＤＤ）と接地電位（ＶＳＳ）間に接続された抵抗１８１，１８２の中点に接続されている。かかる構成により、比較回路１５２は、接点Ａの電圧と中間電圧（ＶＤＤ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ２をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ２をローレベルとする。

そして、インピーダンス調整回路１４１，１４２は、制御信号ＡＣＴ１，ＡＣＴ２が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述の通り、インピーダンス調整回路１４１のカウント値はインピーダンス制御信号ＤＲＺＱＰとして用いられ、インピーダンス調整回路１４２のカウント値はインピーダンス制御信号ＤＲＺＱＮとして用いられる。

図４は、基準電圧生成回路１６０及び基準電圧調整回路１７０の回路図である。

図４に示すように、基準電圧生成回路１６０は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列接続された複数の抵抗１６１〜１６３によって構成されている。各抵抗間からは、それぞれ基準電圧ＶＭＩＤ１〜ＶＭＩＤ５が取り出される。したがって、基準電圧生成回路１６０は、互いにレベルの異なる複数の基準電圧を生成することになる。

抵抗１６１〜１６３のうち、電源電位ＶＤＤに接続された抵抗１６１及び接地電位ＶＳＳに接続された抵抗１６２は、相対的に高抵抗である。一方、抵抗１６１と抵抗１６２との間に接続された抵抗１６３は、相対的に低抵抗である。そして、複数の基準電圧ＶＭＩＤ１〜ＶＭＩＤ５は、いずれも抵抗１６３からなる低抵抗部から取り出される。これは、複数の基準電圧ＶＭＩＤ１〜ＶＭＩＤ５の電圧差を小さくするためである。特に限定されるものではないが、抵抗１６１，１６２からなる高抵抗部は拡散層抵抗を用いることが好ましく、抵抗１６３からなる低抵抗部はタングステン（Ｗ）などの配線抵抗を用いることが好ましい。

一方、基準電圧調整回路１７０は、セレクタ１７１及び選択信号生成部１７２によって構成される。セレクタ１７１は、基準電圧生成回路１６０によって生成された基準電圧ＶＭＩＤ１〜ＶＭＩＤ５を受ける回路であり、この中からいずれか一つの基準電圧を出力する。その選択は、選択信号生成部１７２からの選択信号Ｓに基づいて行われる。

選択信号生成部１７２に対しては、製造中又は製造後において書き込み処理が行われる。選択信号生成部１７２は、書き込み処理が行われた後、選択信号Ｓの内容が保持されるよう、不揮発性記憶素子を含むことが好ましい。不揮発性記憶素子の種類については特に限定されないが、電気的に書き込み可能な素子を用いることが好ましい。電気的に書き込み可能な素子としては、アンチヒューズが挙げられる。初期状態（後述する基準電圧の調整動作を行う前の状態）においては、基準電圧ＶＭＩＤ１〜ＶＭＩＤ５のうち、中間電圧（ＶＤＤ／２）に最も近い電圧が選択される。

以上が本実施形態によるキャリブレーション回路１００の構成である。

図５は、キャリブレーション回路１００を備える半導体装置２００の主要部を示すブロック図である。

図５に示す半導体装置２００は、キャリブレーション回路１００の他、データ入出力端子ＤＱに接続された出力バッファ２１０及び入力バッファ２２０を備えている。入力バッファ２２０の構成については、本発明の要旨と直接関係がないため、本明細書での説明は省略する。

出力バッファ２１０の動作は、前段回路２３０より供給される動作信号２３０Ｐ，２３０Ｎによって制御される。図５に示すように、前段回路２３０には、キャリブレーション回路１００より供給されるインピーダンス制御信号ＤＲＺＱＰ，ＤＲＺＱＮが供給されている。

図６は、出力バッファ２１０の回路図である。

図６に示すように、出力バッファ２１０は、並列接続された５つのＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐと、並列接続された５つのＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎとを備えている。これらトランジスタ２１１ｐ〜２１５ｐとトランジスタ２１１ｎ〜２１５ｎとの間には、抵抗２１８，２１９が直列に接続されており、抵抗２１８と抵抗２１９の接続点がデータ入出力端子ＤＱに接続されている。

トランジスタ２１１ｐ〜２１５ｐのゲートには、動作信号２３０Ｐを構成する５つの動作信号２３１Ｐ〜２３５Ｐが供給されている。また、トランジスタ２１１ｎ〜２１５ｎのゲートには、動作信号２３０Ｎを構成する５つの動作信号２３１Ｎ〜２３５Ｎが供給されている。これにより、出力バッファ２１０に含まれる１０個のトランジスタは、１０本の動作信号２３１Ｐ〜２３５Ｐ，２３１Ｎ〜２３５Ｎによって、個別にオン／オフ制御がされる。動作信号２３１Ｐ〜２３５Ｐは動作信号２３０Ｐを構成する信号群であり、動作信号２３１Ｎ〜２３５Ｎは動作信号２３０Ｎを構成する信号群である。

出力バッファ２１０のうち、ＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐ及び抵抗２１８からなるプルアップ回路ＰＵは、図２に示したレプリカバッファ１１０（１２０）と同じ回路構成を有している。また、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎ及び抵抗２１９からなるプルダウン回路ＰＤは、図３に示したレプリカバッファ１３０と同じ回路構成を有している。

したがって、トランジスタ２１１ｐ〜２１５ｐからなる並列回路及びトランジスタ２１１ｎ〜２１５ｎからなる並列回路は、いずれも導通時に例えば１２０Ωとなるように設計されている。また、抵抗２１８，２１９の抵抗値は、いずれも例えば１２０Ωに設計されている。これにより、トランジスタ２１１ｐ〜２１５ｐからなる並列回路及びトランジスタ２１１ｎ〜２１５ｎからなる並列回路の一方がオン状態となれば、データ入出力端子ＤＱからみた出力バッファのインピーダンスは２４０Ωとなる。

実際の半導体装置においては、このような出力バッファ２１０が並列に複数個設けられ、使用する出力バッファの数によって出力インピーダンスを選択可能に構成される。つまり、一つの出力バッファのインピーダンスをＸとすると、ｎ個の出力バッファを並列に使用することによって出力インピーダンスをＸ／ｎとすることが可能となる。

図７は、前段回路２３０の回路図である。

図７に示すように、前段回路２３０は、５つのＯＲ回路３０１〜３０５と、５つのＡＮＤ回路３１１〜３１５によって構成されている。ＯＲ回路３０１〜３０５には、出力制御回路２４０からの選択信号２４０Ｐが共通に供給されているとともに、キャリブレーション回路１００からのインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路３１１〜３１５には、出力制御回路２４０からの選択信号２４０Ｎが共通に供給されているとともに、キャリブレーション回路１００からのインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。

出力制御回路２４０の出力である選択信号２４０Ｐ，２４０Ｎは、データ入出力端子ＤＱから出力すべきデータの論理値などに応じて制御される。具体的には、データ入出力端子ＤＱからハイレベルの信号を出力する場合には、選択信号２４０Ｐ，２４０Ｎがローレベルに設定され、データ入出力端子ＤＱからローレベルの信号を出力する場合には、選択信号２４０Ｐ，２４０Ｎがハイレベルに設定される。また、出力バッファ２１０を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、選択信号２４０Ｐをローレベルとし、選択信号２４０Ｎをハイレベルとする。

ＯＲ回路３０１〜３０５の出力である動作信号２３１Ｐ〜２３５Ｐ（＝２３０Ｐ）と、ＡＮＤ回路３１１〜３１５の出力である動作信号２３１Ｎ〜２３５Ｎ（＝２３０Ｎ）は、図５に示すように、出力バッファ２１０に供給される。

以上が半導体装置２００の構成である。次に、本実施形態によるキャリブレーション回路１００の動作について、基準電圧の調整動作及びキャリブレーション動作の順に説明する。

まず、基準電圧の調整動作について説明する。

基準電圧の調整動作は、チップをパッケージングした後、図５に示すように、キャリブレーション端子ＺＱに外部抵抗Ｒｅを接続した状態で行う。外部抵抗Ｒｅのインピーダンスは、レプリカバッファ１１０の設定目標値であり、上記の例で言えば２４０Ωの抵抗が用いられる。しかしながら、外部抵抗Ｒｅはチップ上のキャリブレーション端子ＺＱに直接接続されるのではなく、図５に示すように、パッケージ上の外部端子ＺＱｅに接続される。

このため、チップ上のキャリブレーション端子ＺＱからみた抵抗値は、外部抵抗Ｒｅとパッケージ上の抵抗Ｒｐの合成値（＝Ｒｅ＋Ｒｐ）となる。一例として、パッケージ上の抵抗Ｒｐが１Ωであるとすると、キャリブレーション端子ＺＱには２４１Ωの抵抗が接続されたことになる。

このため、この状態でキャリブレーション動作を行うと、レプリカバッファ１１０のインピーダンスはＲｅ＋Ｒｐ（＝２４１Ω）に調整されてしまう。後述するように、キャリブレーション動作においては、レプリカバッファ１１０のインピーダンスを設定した後、これを基準としてレプリカバッファ１３０のインピーダンスを設定し、これらの設定状態を出力バッファ２１０に反映させる。このため、レプリカバッファ１１０のインピーダンスが不正確であると、出力バッファ２１０を構成するプルアップ回路ＰＵ及びプルダウン回路ＰＤのインピーダンスも不正確となってしまう。

このようなインピーダンスのずれは、基準電圧の調整動作を行うことによって解消することができる。

図８は、基準電圧の調整動作を説明するためのフローチャートである。

基準電圧の調整動作においては、まず制御信号ＡＣＴ１を活性化し、キャリブレーション回路１００に含まれるインピーダンス調整回路１４１のカウント動作を開始させる（ステップＳ１１）。電源投入後などの初期状態においては、インピーダンス調整回路１４１のカウント値は、一例としてオール１（本例では、「１１１１１」）にリセットされており、そのため、インピーダンス調整回路１４１の出力であるインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は、いずれもハイレベルである。したがって、レプリカバッファ１１０に含まれるトランジスタ１１１〜１１５は全てオフ状態となり、その結果、比較回路１５１の出力である比較信号ＣＯＭＰ１はローレベルとなる。

このため、インピーダンス調整回路１４１はカウントダウンを進め、これに連動してトランジスタ１１１〜１１５のオン／オフ状態が切り替わる。具体的には、トランジスタ１１１〜１１５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることから、インピーダンス調整回路１４１の出力のうち、最下位ビット（ＬＳＢ）がインピーダンス制御信号ＤＲＺＱＰ１となり、最上位ビット（ＭＳＢ）がインピーダンス制御信号ＤＲＺＱＰ５となる。これにより、レプリカバッファ１１０のインピーダンスを最小ピッチで変化させることができる。

このようなカウントダウンが進むに連れて、レプリカバッファ１１０のインピーダンスは徐々に低下し、図９に示すように、キャリブレーション端子ＺＱの電位は徐々に上昇する。そして、レプリカバッファ１１０のインピーダンスが目的とするインピーダンスＲｅ（厳密にはＲｅ＋Ｒｐ）未満まで低下すると、キャリブレーション端子ＺＱの電位が基準電圧ＶＭＩＤを超えることから、比較回路１５１の出力である比較信号ＣＯＭＰ１はハイレベルに反転する。これに応答してインピーダンス調整回路１４１はカウントアップを進め、今度はレプリカバッファ１１０のインピーダンスを上昇させる。

このような動作を繰り返すことにより、キャリブレーション端子ＺＱの電位は基準電圧ＶＭＩＤ近傍で安定する。その後、制御信号ＡＣＴ１を非活性化し、インピーダンス調整回路１４１のカウント動作を停止させる（ステップＳ１２）。これにより、インピーダンス調整回路１４１のカウント値は固定され、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルが確定する。

以上の動作により、レプリカバッファ１１０のインピーダンス調整を終了する。

次に、テスタを用いてレプリカバッファ１１０の実際のインピーダンスを測定する（ステップＳ１３）。レプリカバッファ１１０の現在のインピーダンスは、外部抵抗Ｒｅとパッケージ上の抵抗Ｒｐとの和（＝Ｒｅ＋Ｒｐ）に等しいはずであり、上記の例では２４１Ωである。このため、外部端子ＺＱｅから見たレプリカバッファ１１０のインピーダンスは、Ｒｅ＋２Ｒｐとなり、上記の例では２４２Ωとなってしまう。本来は、外部端子ＺＱｅから見たレプリカバッファ１１０のインピーダンスは、外部抵抗Ｒｅ（＝２４０Ω）と一致していることが求められる。

このようなズレを補正すべく、基準電圧調整回路１７０を用いて基準電圧ＶＭＩＤの調整を行う（ステップＳ１４）。基準電圧ＶＭＩＤの調整は、ステップＳ１３にて測定されたインピーダンスが目標値と比べて高いほど、基準電圧ＶＭＩＤを高くオフセットさせることにより行う。上述の通り、基準電圧調整回路１７０は、セレクタ１７１及び選択信号生成部１７２を備えていることから、ステップＳ１３にて測定されたインピーダンスに基づいて、選択信号生成部１７２に対して所定の書き込み処理を行えばよい。

これにより、選択信号Ｓが変化することから、セレクタ１７１は、選択信号Ｓに応じて基準電圧ＶＭＩＤ１〜ＶＭＩＤ５の選択を切り替える。例えば、初期状態において基準電圧ＶＭＩＤ３が選択されているとすれば、より電圧の高い基準電圧ＶＭＩＤ１又はＶＭＩＤ２を選択する。具体的にどの基準電圧を選択するかについては、例えば、インピーダンスのズレ量と選択すべき基準電圧との関係を示すテーブルをテスタ側に設けておき、このテーブルを参照することによって基準電圧の選択を行うことができる。この方法によれば、基準電圧の調整を高速に完了させることが可能となる。

若しくは、ステップＳ１３にて測定されたインピーダンスが目標値と比べて高いか低いかだけを判断し、これに基づいて基準電圧の選択を１段階だけ切り替えるという作業を複数回繰り返すことによって、最終的に選択すべき基準電圧を特定しても構わない。この方法によれば、基準電圧の調整に時間がかかるものの、より正確な調整が可能となる。

以上が基準電圧の調整動作である。このような基準電圧の調整動作が完了すると、基準電圧ＶＭＩＤは中間電圧（ＶＤＤ／２）からオフセットされた状態となる。

次に、キャリブレーション動作について説明する。キャリブレーション動作は、上述した基準電圧の調整動作を行った後、キャリブレーション動作を指示された場合に実行される。

図１０は、キャリブレーション動作を説明するためのフローチャートである。

まず、外部コマンドなどによってキャリブレーション動作が指示されると（ステップＳ２１：ＹＥＳ）、制御信号ＡＣＴ１を活性化させることによってインピーダンス調整回路１４１のカウント動作を開始させ（ステップＳ２２）、その後、制御信号ＡＣＴ１を非活性化させることによってインピーダンス調整回路１４１のカウント動作を停止させる（ステップＳ２３）。この動作は、基準電圧の調整動作におけるステップＳ１１，Ｓ１２と同じ動作である。これにより、インピーダンス調整回路１４１の出力であるカウント値は固定され、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルが確定する。

この時、比較回路１５１の反転入力端子（−）に供給される基準電圧ＶＭＩＤは、基準電圧の調整動作によってオフセットされたレベル、例えば、中間電圧（ＶＤＤ／２）よりも僅かに高い電圧となっている。この場合、レプリカバッファ１１０のインピーダンス目標値は、外部抵抗Ｒｅよりも僅かに低い値となる。したがって、レプリカバッファ１１０のインピーダンス目標値がＲｅ−Ｒｐとなるよう、基準電圧ＶＭＩＤをオフセットさせておけば、外部端子ＺＱｅから見たレプリカバッファ１１０のインピーダンスは、外部抵抗Ｒｅのインピーダンスとほぼ一致することになる。

上記の例で言えば、レプリカバッファ１１０のインピーダンスが２３９Ωとなるよう、基準電圧ＶＭＩＤをオフセットさせておけば、外部端子ＺＱｅから見たレプリカバッファ１１０のインピーダンスは正確に２４０Ω（＝２３９Ω＋１Ω）となる。ここで、加算された１Ωは、パッケージ上の抵抗Ｒｐに相当する。

図１に示すように、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５はレプリカバッファ１２０にも供給されることから、レプリカバッファ１２０のインピーダンスについても同じ値に設定される。

次に、制御信号ＡＣＴ２を活性化し、キャリブレーション回路１００に含まれるインピーダンス調整回路１４２のカウント動作を開始させる（ステップＳ２４）。初期状態においては、インピーダンス調整回路１４２の出力であるカウント値は、一例としてオール０（本例では、「０００００」）にリセットされている。そのため、インピーダンス調整回路１４２の出力であるインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は、いずれもローレベルである。したがって、レプリカバッファ１３０に含まれるトランジスタ１３１〜１３５は全てオフ状態となり、その結果、比較回路１５２の出力である比較信号ＣＯＭＰ２はハイレベルとなる。

これに応答してインピーダンス調整回路１４２はカウントアップを進め、これに連動して、トランジスタ１３１〜１３５のオン／オフ状態が切り替わる。この場合も、トランジスタ１３１〜１３５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることに対応して、インピーダンス調整回路１４２の最下位ビット（ＬＳＢ）がインピーダンス制御信号ＤＲＺＱＮ１として用いられ、最上位ビット（ＭＳＢ）がインピーダンス制御信号ＤＲＺＱＮ５として用いられる。これにより、レプリカバッファ１３０のインピーダンスを最小ピッチで変化させることができる。

このようなカウントアップが進むに連れて、レプリカバッファ１３０のインピーダンスは徐々に低下し、図１１に示すように、接点Ａの電位は徐々に低下する。そして、レプリカバッファ１３０のインピーダンスが目的とするインピーダンス（＝Ｒｅ−Ｒｐ）未満まで低下すると、接点Ａの電位は中間電圧（ＶＤＤ／２）を下回るため、比較回路１５２の出力である比較信号ＣＯＭＰ２はローレベルに反転する。これに応答してインピーダンス調整回路１４２はカウントダウンを進め、今度はレプリカバッファ１３０のインピーダンスを上昇させる。

このような動作を繰り返すことにより、接点Ａの電位は中間電圧（ＶＤＤ／２）近傍で安定する。その後、制御信号ＡＣＴ２を非活性化し、インピーダンス調整回路１４２のカウント動作を停止させる（ステップＳ２５）。これにより、インピーダンス調整回路１４２の出力であるカウント値は固定され、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルが確定する

以上の動作により、レプリカバッファ１３０のインピーダンスについても、目標値に正しく調整される。

そして、ステップＳ２１に戻り、外部コマンドなどによるキャリブレーション動作の指示を待ち、キャリブレーション動作が指示されると（ステップＳ２１：ＹＥＳ）、上記一連の動作を再び実行する。

以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンス制御信号ＤＲＺＱＰ，ＤＲＺＱＮは、図５に示す前段回路２３０に供給される。このため、前段回路２３０によって制御される出力バッファ２１０についても、レプリカバッファの設定内容が反映される。

図５に示すように、チップ上のデータ入出力端子ＤＱとパッケージ上の外部端子ＤＱｅとの間には、同様の抵抗成分Ｒｐが存在する。このため、パッケージ上の外部端子ＤＱｅから見て、正確に所望のインピーダンス（例えば２４０Ω）で出力バッファ２１０を動作させることが可能となる。

このように、本実施形態によるキャリブレーション回路１００は、キャリブレーション動作時に使用する基準電圧ＶＭＩＤをオフセットさせる機能を有していることから、パッケージ上の抵抗Ｒｐなどを考慮した正しいインピーダンスに調整することが可能となる。

尚、上述した基準電圧の調整動作は、全ての半導体装置２００に対して行う必要はなく、同一仕様のパッケージを用いる他の半導体装置に対しては、基準電圧の調整動作を行うことなく、選択信号生成部１７２に共通の内容を書き込んでも構わない。

また、上記実施形態では、比較回路１５１に供給する基準電圧ＶＭＩＤをオフセットさせているが、比較回路１５２に供給する基準電圧をオフセットさせることも可能である。次に、比較回路１５２に供給する基準電圧をオフセット可能な実施形態について説明する。

図１２は、本発明の好ましい第２の実施形態によるキャリブレーション回路５００の回路図である。

本実施形態によるキャリブレーション回路５００は、図１に示した抵抗１８１，１８２が基準電圧生成回路５６０及び基準電圧調整回路５７０に置き換えられている点において、第１のキャリブレーション回路１００と相違する。その他の点については、図１に示した第１のキャリブレーション回路１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

本実施形態においては、比較回路１５２に供給される基準電圧ＶＭＩＤａを基準電圧生成回路５６０及び基準電圧調整回路５７０を用いてオフセットさせることが可能である。基準電圧生成回路５６０及び基準電圧調整回路５７０の回路構成は、図４に示した基準電圧生成回路１６０及び基準電圧調整回路１７０の回路構成と同様である。

基準電圧ＶＭＩＤａをオフセットさせる理由は、データ入出力端子ＤＱより出力される出力信号の立ち上がり波形と立ち下がり波形をより均一とするためである。つまり、出力バッファ２１０を構成するＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐのＩ−Ｖ特性（電流−電圧特性）と、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎのＩ−Ｖ特性との間には多少の差があるため、両者のオン抵抗を一致させたとしても、立ち上がり波形と立ち下がり波形が不均一となることがある。このような波形の相違は、出力バッファ２１０を構成するＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐのオン抵抗と、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎのオン抵抗との間に僅かな差を設けておくことによって解消することができる。

このような観点から、本実施形態によるキャリブレーション回路５００では、レプリカバッファ１３０のインピーダンス調整に用いる基準電圧についてもオフセット可能に構成している。したがって、本実施形態によるキャリブレーション回路５００を用いれば、上記実施形態による効果に加え、出力信号の立ち上がり波形と立ち下がり波形をより均一とすることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、レプリカバッファ１１０，１２０，１３０を構成するトランジスタのサイズとしては、出力バッファ２１０を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。

また、基準電圧生成回路１６０の消費電力を低減するためには、例えば、電源電位ＶＤＤと抵抗１６１との間にスイッチを設け、キャリブレーション動作や基準電圧の調整動作を行う時だけオンさせればよい。これによれば、基準電圧ＶＭＩＤを使用しない期間における消費電力を低減することが可能となる。

この場合、抵抗１６１〜１６３の合計抵抗値を高く設定すれば、基準電圧ＶＭＩＤを使用する期間における消費電力も低減可能であるが、抵抗１６１〜１６３の合計抵抗値が高すぎると、スイッチをオンさせてから正しい基準電圧ＶＭＩＤが出力されるまでの所要時間が長くなってしまう。したがって、抵抗１６１〜１６３の合計抵抗値としては、外部コマンドなどによってキャリブレーション動作が指示された後、１回目のカウント動作を開始するまでの期間内に、正しい基準電圧ＶＭＩＤを出力可能な限度において、できるだけ高く設定することが好ましい。

また、上記実施形態では、出力バッファやレプリカバッファを構成する並列回路として、５つのトランジスタからなる並列回路を用いているが、並列接続するトランジスタ数としてはこれに限定されるものではない。

本発明の好ましい第１の実施形態によるキャリブレーション回路１００の回路図である。 レプリカバッファ１１０の回路図である。 レプリカバッファ１３０の回路図である。 基準電圧生成回路１６０及び基準電圧調整回路１７０の回路図である。 キャリブレーション回路１００を備える半導体装置２００の主要部を示すブロック図である。 出力バッファ２１０の回路図である。 前段回路２３０の回路図である。 基準電圧の調整動作を説明するためのフローチャートである。 キャリブレーション端子ＺＱの電位変化を示すグラフである。 キャリブレーション動作を説明するためのフローチャートである。 接点Ａの電位変化を示すグラフである。 本発明の好ましい第２の実施形態によるキャリブレーション回路５００の回路図である。

符号の説明

１００ キャリブレーション回路
１１０，１２０，１３０ レプリカバッファ
１１１〜１１５，２１１ｐ〜２１５ｐ ＰチャンネルＭＯＳトランジスタ
１１９，１３９，２１８，２１９ 抵抗
１３１〜１３５，２１１ｎ〜２１５ｎ ＮチャンネルＭＯＳトランジスタ
１４１，１４２ インピーダンス調整回路
１５１，１５２ 比較回路
１６０，５６０ 基準電圧生成回路
１６１〜１６３ 抵抗
１７０，５７０ 基準電圧調整回路
１７１ セレクタ
１７２ 選択信号生成部
１８１，１８２ 抵抗
２００ 半導体装置
２１０ 出力バッファ
２２０ 入力バッファ
２３０ 前段回路
２４０ 出力制御回路
３０１〜３０５ ＯＲ回路
３１１〜３１５ ＡＮＤ回路

Claims (17)

1. キャリブレーション端子を駆動するレプリカバッファと、基準電圧を生成する基準電圧生成回路と、前記キャリブレーション端子に現れる電圧と前記基準電圧とを比較する比較回路と、前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるインピーダンス調整回路と、前記基準電圧を調整する基準電圧調整回路とを備えることを特徴とするキャリブレーション回路。
2. 前記基準電圧生成回路は、互いにレベルの異なる複数の基準電圧を生成し、前記基準電圧調整回路は、前記複数の基準電圧の中からいずれか一つの基準電圧を選択することを特徴とする請求項１に記載のキャリブレーション回路。
3. 前記基準電圧調整回路は、選択信号に基づき前記複数の基準電圧の中からいずれか一つの基準電圧を選択するセレクタと、前記選択信号を生成する選択信号生成部とを含んでおり、前記選択信号生成部は、不揮発性記憶素子によって構成されていることを特徴とする請求項２に記載のキャリブレーション回路。
4. 前記不揮発性記憶素子は、電気的に書き込み可能な素子であることを特徴とする請求項３に記載のキャリブレーション回路。
5. 前記不揮発性記憶素子がアンチヒューズであることを特徴とする請求項４に記載のキャリブレーション回路。
6. 前記基準電圧生成回路は高抵抗部と低抵抗部を含んでおり、前記複数の基準電圧は前記低抵抗部から取り出されることを特徴とする請求項２乃至５のいずれか一項に記載のキャリブレーション回路。
7. 前記高抵抗部は拡散層抵抗であり、前記低抵抗部は配線抵抗であることを特徴とする請求項６に記載のキャリブレーション回路。
8. 前記レプリカバッファは、プルアップ機能及びプルダウン機能のいずれか一方を有し、他方を有していないことを特徴とする請求項１乃至７のいずれか一項に記載のキャリブレーション回路。
9. データ出力端子と、前記データ出力端子を駆動する出力バッファと、請求項１乃至８のいずれか一項に記載のキャリブレーション回路とを備え、前記出力バッファの一部が前記レプリカバッファと同じ回路構成を有していることを特徴とする半導体装置。
10. 前記出力バッファの出力インピーダンスは、前記インピーダンス調整回路によって調整されることを特徴とする請求項９に記載の半導体装置。
11. キャリブレーション端子を駆動する第１のレプリカバッファと、前記第１のレプリカバッファと同じ回路構成を有する第２のレプリカバッファと、前記第２のレプリカバッファに接続された第３のレプリカバッファと、第１及び第２の基準電圧をそれぞれ生成する第１及び第２の基準電圧生成回路と、前記キャリブレーション端子に現れる電圧と前記第１の基準電圧とを比較する第１の比較回路と、前記第２及び第３のレプリカバッファの接点に現れる電圧と前記第２の基準電圧とを比較する第２の比較回路と、前記第１の比較回路による比較の結果に基づいて前記第１及び第２のレプリカバッファの出力インピーダンスを変化させる第１のインピーダンス調整回路と、前記第２の比較回路による比較の結果に基づいて前記第３のレプリカバッファの出力インピーダンスを変化させる第２のインピーダンス調整回路と、前記第１及び第２の基準電圧をそれぞれ調整する第１及び第２の基準電圧調整回路とを備えることを特徴とするキャリブレーション回路。
12. 前記第１及び第２のレプリカバッファは、プルアップ機能及びプルダウン機能の一方を有し、前記第３のレプリカバッファは、プルアップ機能及びプルダウン機能の他方を有していることを特徴とする請求項１１に記載のキャリブレーション回路。
13. データ出力端子と、前記データ出力端子を駆動する出力バッファと、請求項１１又は１２に記載のキャリブレーション回路とを備え、前記出力バッファが前記第２及び第３のレプリカバッファと同じ回路構成を有していることを特徴とする半導体装置。
14. 前記出力バッファに含まれるプルアップ回路及びプルダウン回路の一方の出力インピーダンスは、前記第１のインピーダンス調整回路によって調整され、前記出力バッファに含まれる前記プルアップ回路及び前記プルダウン回路の他方の出力インピーダンスは、前記第２のインピーダンス調整回路によって調整されることを特徴とする請求項１３に記載の半導体装置。
15. キャリブレーション端子を駆動するレプリカバッファと、基準電圧を生成する基準電圧生成回路と、前記キャリブレーション端子に現れる電圧と前記基準電圧とを比較する比較回路と、前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるインピーダンス調整回路とを備える半導体装置の出力特性調整方法であって、
    前記レプリカバッファのインピーダンスを調整する第１のステップと、前記レプリカバッファのインピーダンスを測定する第２のステップと、前記レプリカバッファのインピーダンスに基づいて、前記基準電圧を調整する第３のステップとを備えることを特徴とする半導体装置の出力特性調整方法。
16. 前記第１のステップは、前記キャリブレーション端子に現れる電圧と前記基準電圧とがほぼ一致するよう、前記レプリカバッファのインピーダンスを調整することを特徴とする請求項１５に記載の半導体装置の出力特性調整方法。
17. 前記第３のステップは、前記外部端子から見た前記レプリカバッファのインピーダンスが所定の値となるよう、前記基準電圧をオフセットさせることにより行うことを特徴とする請求項１６に記載の半導体装置の出力特性調整方法。
    

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