JP6084764B2 - 半導体装置 - Google Patents
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Description
110,120,130 レプリカバッファ
140 コントロール回路
151,152 比較回路
160 コマンドデコーダ
170 分周クロック生成回路
200,200a,200b 基準電位生成回路
210 第1の電位発生部
211,212 スイッチ素子
220 第2の電位発生部
230 ローパスフィルタ回路
240 補償容量
300 半導体装置
310 出力バッファ
320 入力バッファ
330 インピーダンス制御回路
340 出力制御回路
EN イネーブル信号
R 抵抗素子
Re 外部抵抗
ZQ キャリブレーション端子
Claims (7)
- キャリブレーション端子を駆動するレプリカバッファと、
基準電位を生成する基準電位生成回路と、
前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路と、
前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路と、を備え、
前記基準電位生成回路は、イネーブル信号に応答して活性化される第1の電位発生部と、前記イネーブル信号に関わらず活性化される第2の電位発生部とを含み、前記第1の電位発生部の出力ノードと前記第2の電位発生部の出力ノードが前記比較回路に共通接続されており、
前記基準電位発生回路は、前記第1及び第2の電位発生部の出力ノードに接続されたローパスフィルタ回路と、前記ローパスフィルタ回路の入力ノードに接続された補償容量とをさらに含むことを特徴とする半導体装置。 - 前記第2の電位発生部に流れる電流は、活性化時において前記第1の電位発生部に流れる電流よりも小さいことを特徴とする請求項1に記載の半導体装置。
- 前記第1及び第2の電位発生部はいずれも、第1の電源配線と第2の電源配線との間に直列接続された複数の抵抗素子を含むことを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1の電位発生部は、前記複数の抵抗素子に直列接続されたスイッチ素子をさらに備え、前記スイッチ素子の制御ノードに前記イネーブル信号が供給されることを特徴とする請求項3に記載の半導体装置。
- 前記レプリカバッファは、プルアップ機能及びプルダウン機能のいずれか一方を有していることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- データ出力端子と、前記データ出力端子を駆動する出力バッファとをさらに備え、前記出力バッファの一部が前記レプリカバッファと同じ回路構成を有していることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記出力バッファの出力インピーダンスは、前記コントロール回路によって調整されることを特徴とする請求項6に記載の半導体装置。
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