JP4939327B2 - キャリブレーション回路及びこれを備える半導体装置、並びに、メモリモジュール - Google Patents
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Description
110,120,130 レプリカバッファ
110a,120a,130a レプリカ制御回路
111〜115,111a〜115a トランジスタ
119,119a,139 抵抗
131〜135 トランジスタ
140 アップダウンカウンタ
141,142 ラッチ回路
151,152 コンパレータ回路
161 終了判定回路
171,172 プリエンファシス回路
171a,172a プリエンファシス制御回路
173 ダミー容量
180 スタートコード発生回路
191,192 基準電位生成回路
200 半導体装置
210 出力バッファ
211n〜215n,211p〜215p トランジスタ
218,219 抵抗
220 入力バッファ
230 前段回路
240 出力制御回路
290 メモリモジュール
291 回路基板
301〜305 OR回路
311〜315 AND回路
300 データ処理システム
310 システムバス
320 データプロセッサ
340 ストレージデバイス
350 I/Oデバイス
Claims (13)
- キャリブレーション端子を駆動する第1のレプリカバッファと、前記第1のレプリカバッファに並列接続された第1のプリエンファシス回路と、少なくとも前記キャリブレーション端子に現れる電圧に基づいて前記第1のレプリカバッファのインピーダンスを変化させる制御部とを備え、
前記制御部は、前記第1のレプリカバッファの導通期間の初期において前記第1のプリエンファシス回路を導通させることを特徴とするキャリブレーション回路。 - 前記第1のプリエンファシス回路は、インピーダンスが可変であることを特徴とする請求項1に記載のキャリブレーション回路。
- 前記制御部は、前記第1のレプリカバッファのインピーダンスに応じて、前記第1のプリエンファシス回路のインピーダンスを変化させることを特徴とする請求項2に記載のキャリブレーション回路。
- 前記第1のレプリカバッファと実質的に同じ回路構成を有する第2のレプリカバッファと、前記第2のレプリカバッファに直列接続された第3のレプリカバッファと、前記第3のレプリカバッファに並列接続された第2のプリエンファシス回路とをさらに備え、
前記制御部は、前記第2のレプリカバッファと前記第3のレプリカバッファの接続点に現れる電圧に基づいて前記第3のレプリカバッファのインピーダンスを変化させることを特徴とする請求項1乃至3のいずれか一項に記載のキャリブレーション回路。 - 前記第2のプリエンファシス回路は、少なくとも前記第3のレプリカバッファの導通期間において非導通状態に保持されることを特徴とする請求項4に記載のキャリブレーション回路。
- 前記第2のレプリカバッファと前記第3のレプリカバッファの接続点に設けられたダミー容量をさらに備え、
前記制御部は、前記第3のレプリカバッファの導通期間の初期において前記第2のプリエンファシス回路を導通させることを特徴とする請求項4に記載のキャリブレーション回路。 - 前記第2のプリエンファシス回路はインピーダンスが可変であり、前記制御部は、前記第3のレプリカバッファのインピーダンスに応じて、前記第2のプリエンファシス回路のインピーダンスを変化させることを特徴とする請求項6に記載のキャリブレーション回路。
- 前記ダミー容量は、前記キャリブレーション端子に接続される容量成分とほぼ同等の容量値を有していることを特徴とする請求項6又は7に記載のキャリブレーション回路。
- 前記ダミー容量の容量値が可変であることを特徴とする請求項6乃至8のいずれか一項に記載のキャリブレーション回路。
- データ出力端子と、前記データ出力端子を駆動する出力バッファと、請求項1乃至9のいずれか一項に記載のキャリブレーション回路とを備え、前記出力バッファの一部が前記レプリカバッファと同じ回路構成を有していることを特徴とする半導体装置。
- 前記出力バッファのインピーダンスは、前記制御部によって調整されることを特徴とする請求項10に記載の半導体装置。
- 請求項10又は11に記載の半導体装置と、前記半導体装置が搭載された回路基板と、前記回路基板に搭載され、前記キャリブレーション端子に接続された抵抗素子とを備えることを特徴とするメモリモジュール。
- 前記回路基板に前記半導体装置が複数個搭載されており、複数個の半導体装置に対して前記抵抗素子が共有されていることを特徴とする請求項12に記載のメモリモジュール。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007181359A JP4939327B2 (ja) | 2007-07-10 | 2007-07-10 | キャリブレーション回路及びこれを備える半導体装置、並びに、メモリモジュール |
US12/216,676 US7902858B2 (en) | 2007-07-10 | 2008-07-09 | Calibration circuit, semiconductor device including the same, and memory module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007181359A JP4939327B2 (ja) | 2007-07-10 | 2007-07-10 | キャリブレーション回路及びこれを備える半導体装置、並びに、メモリモジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009021705A JP2009021705A (ja) | 2009-01-29 |
JP4939327B2 true JP4939327B2 (ja) | 2012-05-23 |
Family
ID=40252609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007181359A Expired - Fee Related JP4939327B2 (ja) | 2007-07-10 | 2007-07-10 | キャリブレーション回路及びこれを備える半導体装置、並びに、メモリモジュール |
Country Status (2)
Country | Link |
---|---|
US (1) | US7902858B2 (ja) |
JP (1) | JP4939327B2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7626416B2 (en) * | 2005-12-12 | 2009-12-01 | Micron Technology, Inc. | Method and apparatus for high resolution ZQ calibration |
JP2010166299A (ja) * | 2009-01-15 | 2010-07-29 | Elpida Memory Inc | キャリブレーション回路及びキャリブレーション方法 |
JP2011040983A (ja) * | 2009-08-11 | 2011-02-24 | Renesas Electronics Corp | 半導体集積回路、半導体記憶装置、及びインピーダンス調整方法 |
KR20110027387A (ko) * | 2009-09-10 | 2011-03-16 | 삼성전자주식회사 | 송수신 시스템, 이 시스템의 반도체 장치, 및 이 시스템의 데이터 송수신 방법 |
KR20110096845A (ko) | 2010-02-23 | 2011-08-31 | 삼성전자주식회사 | 캘리브레이션 회로 |
JP2012049838A (ja) * | 2010-08-27 | 2012-03-08 | Elpida Memory Inc | 半導体装置およびその特性調整方法 |
KR20150142426A (ko) * | 2014-06-12 | 2015-12-22 | 에스케이하이닉스 주식회사 | 캘리브레이션 동작을 수행하는 메모리들을 포함하는 반도체 장치 |
US9269404B1 (en) | 2014-08-07 | 2016-02-23 | Qualcomm Incorporated | Semiconductor package on package memory channels with arbitration for shared calibration resources |
KR101870840B1 (ko) | 2016-11-02 | 2018-06-26 | 삼성전자주식회사 | 출력 버퍼 회로 및 그것을 포함하는 메모리 장치 |
US10348270B2 (en) | 2016-12-09 | 2019-07-09 | Micron Technology, Inc. | Apparatuses and methods for calibrating adjustable impedances of a semiconductor device |
US10193711B2 (en) | 2017-06-22 | 2019-01-29 | Micron Technology, Inc. | Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device |
US10615798B2 (en) | 2017-10-30 | 2020-04-07 | Micron Technology, Inc. | Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance |
US10720191B2 (en) | 2017-12-21 | 2020-07-21 | Samsung Electronics Co., Ltd. | Storage device including calibration device |
KR20200100337A (ko) * | 2019-02-18 | 2020-08-26 | 에스케이하이닉스 주식회사 | 캘리브레이션 회로 및 이를 포함하는 반도체 장치 |
US10734974B1 (en) * | 2019-04-12 | 2020-08-04 | Nxp Usa, Inc. | Transmitter circuit having a pre-emphasis driver circuit |
US10747245B1 (en) | 2019-11-19 | 2020-08-18 | Micron Technology, Inc. | Apparatuses and methods for ZQ calibration |
KR20220049395A (ko) | 2020-10-14 | 2022-04-21 | 삼성전자주식회사 | 히든 최하위 비트(hlsb)를 이용하는 고 레졸루션 zq 캘리브레이션 방법 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002152032A (ja) | 2000-11-16 | 2002-05-24 | Hitachi Ltd | 出力回路および半導体集積回路 |
US6759868B2 (en) * | 2001-02-27 | 2004-07-06 | Agilent Technologies, Inc. | Circuit and method for compensation if high-frequency signal loss on a transmission line |
KR100465759B1 (ko) * | 2002-06-14 | 2005-01-13 | 삼성전자주식회사 | 반도체 장치 |
JP3807351B2 (ja) | 2002-06-21 | 2006-08-09 | 日本電気株式会社 | 半導体集積回路のインピーダンス制御方法およびインピーダンス制御回路 |
JP4290537B2 (ja) | 2003-11-26 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体装置 |
JP2005217999A (ja) * | 2004-02-02 | 2005-08-11 | Hitachi Ltd | デジタルデータ伝送回路 |
KR100558559B1 (ko) * | 2004-07-07 | 2006-03-10 | 삼성전자주식회사 | 프로그래머블 임피던스 컨트롤 장치 및 그의 동작 방법 |
JP2006060751A (ja) * | 2004-08-24 | 2006-03-02 | Ricoh Co Ltd | 出力装置、差動出力装置、半導体レーザ変調駆動装置、画像形成装置及び電子機器 |
JP4159553B2 (ja) * | 2005-01-19 | 2008-10-01 | エルピーダメモリ株式会社 | 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法 |
KR100588601B1 (ko) * | 2005-06-09 | 2006-06-14 | 삼성전자주식회사 | 임피던스 제어 회로 |
JP4618600B2 (ja) | 2005-10-17 | 2011-01-26 | エルピーダメモリ株式会社 | キャリブレーション回路及びこれを備えた半導体装置 |
JP4920512B2 (ja) * | 2007-07-04 | 2012-04-18 | エルピーダメモリ株式会社 | キャリブレーション回路及びこれを備える半導体装置、並びに、データ処理システム |
-
2007
- 2007-07-10 JP JP2007181359A patent/JP4939327B2/ja not_active Expired - Fee Related
-
2008
- 2008-07-09 US US12/216,676 patent/US7902858B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7902858B2 (en) | 2011-03-08 |
US20090015312A1 (en) | 2009-01-15 |
JP2009021705A (ja) | 2009-01-29 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100616 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120203 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150302 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
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