JP2006270331A - インピーダンス調整回路及び集積回路装置 - Google Patents

Abstract

【課題】 チップ内のバラツキに起因するインピーダンスの調整精度の低下を抑制できるインピーダンス調整回路及びこれを搭載した集積回路装置を提供する。
【解決手段】 ＮＭＯＳ用インピーダンス調整回路において、外部の基準抵抗及びＮＭＯＳアレイによる分圧電位Ｖｉｎと参照電位ＶＲＥＦｎとを比較する比較回路を設け、ＮＭＯＳアレイがこの比較結果に基づいて出力バッファ回路のインピーダンスをシミュレートするようにする。比較回路１４には差動回路Ｄ１乃至Ｄ３を設け、２入力のナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２３及び３入力のナンドゲートＮＡＮＤ２４が、差動回路Ｄ１乃至Ｄ３の出力値の多数決をとって比較回路１４から出力するようにする。
【選択図】 図５

Description

本発明は、入力及び／又は出力バッファ回路のインピーダンスを調整するインピーダンス調整回路及びそれを備えた集積回路装置に関する。

高速動作するインタフェースにおいては、送信回路、受信回路、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）間の伝送線路をいずれも分布定数回路として取り扱い、インピーダンス整合を行うことが不可欠である。伝送線路のインピーダンスと負荷回路のインピーダンスとが整合していないと、伝送線路と負荷回路との境界で反射波が生じ、この反射波が入力バッファ回路を誤動作させてしまう。従来、インピーダンスの整合を行うために、出力バッファ回路に抵抗を付加していた。この抵抗は、ＬＳＩに内蔵されるか、又はＬＳＩの外部に外付けされていた。

このような出力バッファ回路に付加する抵抗においては、抵抗値全体における温度変動及びプロセス変動の影響を受けにくい抵抗素子の抵抗値の割合を大きくする必要がある。例えばこの抵抗をＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）トランジスタによって構成する場合には、ＭＯＳトランジスタのサイズを大きくする必要がある。しかしながら、これにより、ＬＳＩ内部領域における収容性の悪化及び貫通電流の増加を引き起こし、ノイズ及び消費電力の増加を引き起こす。

このような問題点を解決し、インピーダンスの調整精度を向上させるために、ＬＳＩ内部にインピーダンス調整回路を設ける技術が開発されている（例えば、特許文献１参照。）。その調整方法としては、精度が高い外部抵抗素子に合わせてインピーダンスの調整を行う方法が主流である。インピーダンス調整回路を設けることにより、ＭＯＳトランジスタのサイズを大きくする必要がなくなり、収容性の改善並びにノイズ及び消費電力を低減することができ、且つ、インタフェースの高速化を図ることができる。

特開２００５−０２６８９０号公報

しかしながら、上述の従来の技術には以下に示すような問題点がある。近時、インタフェースがより高速化することにより、インピーダンス調整回路のより一層の高精度が要求されている。このため、インピーダンスを電位に変換したときの電位レベルの検出精度を向上させることが要求されている。例えば、電源電圧が１Ｖであるときに、数ｍＶの電位差を検出することが求められている。しかしながら、最近のテクロノジでは、集積回路の微細化により、チップ内における素子のバラツキが顕著に見え始めており、回路設計においてそのバラツキを考慮する必要が出始めている。局所的なバラツキモデルとしてはｐｅｌｇｒｏｍ等のモデルが知られている。このようなバラツキにより、従来と同様な回路方式では数ｍＶの電位差を検出する差動回路が作製できなくなってきており、要求されるインピーダンスの調整精度を実現することが困難になってきている。

本発明はかかる問題点に鑑みてなされたものであって、チップ内のバラツキに起因するインピーダンスの調整精度の低下を抑制できるインピーダンス調整回路及びこれを搭載した集積回路装置を提供することを目的とする。

本発明に係るインピーダンス調整回路は、集積回路装置のバッファ回路をシミュレートし、そのシミュレート結果に応じた電位を参照電位と比較し、その比較結果に基づいて前記バッファ回路のインピーダンスを調整するインピーダンス調整回路において、前記比較は３個以上の差動回路により行い、前記比較結果は各差動回路による個別比較結果の多数決をとることによって得ることを特徴とする。

本発明においては、シミュレート結果に応じた電位と前記参照電位との比較を、３個以上の差動回路による個別比較結果の多数決をとることによって行うことにより、誤検出の影響を排除し、正確な比較結果を出力することができる。

また、前記バッファ回路は、入力された電位に基づいて出力配線に基準電位を印加するものであり、前記バッファ回路のインピーダンスの調整は、前記バッファ回路における前記出力配線と前記基準電位との間の抵抗値を調整することにより行ってもよい。このとき、前記インピーダンス調整回路は、前記バッファ回路の抵抗値を制御するための制御信号と同じ制御信号が入力されることにより前記バッファ回路の前記抵抗値をシミュレートするシミュレート回路と、このシミュレート回路の抵抗値に応じた電位を前記参照電位と比較することにより前記シミュレート結果に応じた電位と参照電位との比較を行う比較回路と、この比較結果に基づいて前記制御信号を生成し前記バッファ回路及び前記シミュレート回路に対して出力することにより前記バッファ回路のインピーダンスの調整を行う制御回路と、を有し、前記比較回路は、前記シミュレート回路の抵抗値に応じた電位を前記参照電位と比較してその結果を出力する前記３個以上の差動回路と、前記３個以上の差動回路のうち過半数の差動回路による個別比較結果を前記比較結果として出力する多数決回路と、を有していてもよい。

更に、前記差動回路の数が奇数であることが好ましい。

更にまた、前記差動回路の数が３であり、前記多数決回路が、第１乃至第３の２入力アンドゲートと、３入力アンドゲートと、を有し、前記第１の２入力アンドゲートの一方の入力端子に第１の前記差動回路の出力が入力され、他方の入力端子に第２の前記差動回路の出力が入力されるようになっており、前記第２の２入力アンドゲートの一方の入力端子に前記第１の差動回路の出力が入力され、他方の入力端子に第３の前記差動回路の出力が入力されるようになっており、前記第３の２入力アンドゲートの一方の入力端子に前記第３の差動回路の出力が入力され、他方の入力端子に前記第２の差動回路の出力が入力されるようになっており、前記３入力アンドゲートの入力端子に夫々前記第１乃至第３の２入力アンドゲートの出力が入力されるようになっていてもよい。

本発明に係る集積回路装置は、バッファ回路と、このバッファ回路をシミュレートし、そのシミュレート結果に応じた電位を参照電位と比較し、その比較結果に基づいて前記バッファ回路のインピーダンスを調整するインピーダンス調整回路と、を有し、前記インピーダンス調整回路は、前記比較を３個以上の差動回路により行い、前記比較結果は各差動回路による個別比較結果の多数決をとることによって得ることを特徴とする。

本発明によれば、比較回路が３個の差動回路の多数決をとることにより、差動回路の誤検出の影響を排除し、正確な比較結果を出力して、チップ内のバラツキに起因するインピーダンスの調整精度の低下を抑制できる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１は、本実施形態に係る集積回路装置を示すブロック図であり、図２は、図１に示す出力バッファ回路を示すブロック図であり、図３は、図１に示すインピーダンス調整回路を示すブロック図であり、図４は、図３に示すＮＭＯＳアレイを示すブロック図であり、図５は、図３に示す比較回路を示すブロック図であり、図６は、図３に示すＰＭＯＳアレイを示すブロック図である。

図１に示すように、本実施形態に係る集積回路装置であるＬＳＩ１においては、データの演算及び記憶等の信号処理を行う内部回路２が設けられている。また、内部回路２から出力された信号をＬＳＩ１の外部に出力する出力端子３が設けられており、内部回路２と出力端子３との間には、出力バッファ回路４が設けられている。出力バッファ回路４は、内部回路２から入力される２値の入力信号Ｄｉｎのダイナミックレンジ及び電流駆動能力を拡大して２値の出力信号Ｄｏｕｔとし、出力端子３を介してＬＳＩ１の外部に出力するものである。また、ＬＳＩ１には、出力バッファ回路４のインピーダンスを調整するインピーダンス調整回路５が設けられている。

図２に示すように、出力バッファ回路４には、内部回路２（図１参照）から入力信号Ｄｉｎが入力される入力配線Ｌｉｎと、出力端子３に対して出力信号Ｄｏｕｔを出力する出力配線Ｌｏｕｔとが接続されている。出力バッファ回路４には、入力信号Ｄｉｎがロウレベルであるときに出力配線Ｌｏｕｔの電位を電源電位（ＶＤＤ）に引き上げるプルアップ回路ＰＵと、入力信号Ｄｏｕｔがハイレベルであるときに出力配線Ｌｏｕｔの電位を接地電位（ＧＮＤ）に引き下げるプルダウン回路ＰＤとが設けられている。

プルアップ回路ＰＵにおいては、４つのナンドゲートＮＡＮＤ１乃至ＮＡＮＤ４、及び５つのＰＭＯＳトランジスタＰ１乃至Ｐ５が設けられている。ナンドゲートＮＡＮＤ１乃至ＮＡＮＤ４の反転入力端子は入力配線Ｌｉｎに接続されており、ナンドゲートＮＡＮＤ１乃至ＮＡＮＤ４の正転入力端子には、インピーダンス調整回路５から４ビットのバイナリ信号を構成するビット信号ＰＣＢ１乃至ＰＣＢ４が夫々入力されるようになっている。また、ＰＭＯＳトランジスタＰ１乃至Ｐ５は、そのソースに電源電圧ＶＤＤが印加されるようになっており、ドレインが出力配線Ｌｏｕｔに接続されている。そして、ＰＭＯＳトランジスタＰ１乃至Ｐ４のゲートは夫々ナンドゲートＮＡＮＤ１乃至ＮＡＮＤ４の出力端子に接続されており、ＰＭＯＳトランジスタＰ５のゲートは入力配線Ｌｉｎに接続されている。

ＰＭＯＳトランジスタＰ１乃至Ｐ４のソース−ドレイン間のオン抵抗は重み付けされており、ＰＭＯＳトランジスタＰ１のオン抵抗をＲｐ１とし、コンダクタンスをＣｐ１とすると、ＰＭＯＳトランジスタＰ２のオン抵抗は（２×Ｒｐ１）、コンダクタンスは（Ｃｐ１／２）であり、ＰＭＯＳトランジスタＰ３のオン抵抗は（４×Ｒｐ１）、コンダクタンスは（Ｃｐ１／４）であり、ＰＭＯＳトランジスタＰ４のオン抵抗は（８×Ｒｐ１）、コンダクタンスは（Ｃｐ１／８）である。また、ＰＭＯＳトランジスタＰ５のオン抵抗とコンダクタンスは、ＰＭＯＳトランジスタＰ１及びＰ５からなる並列回路のインピーダンスが出力バッファ回路４が目的とする出力インピーダンスと一致するように適宜設定されている。

プルダウン回路ＰＤにおいては、４つのアンドゲートＡＮＤ１乃至ＡＮＤ４、及び５つのＮＭＯＳトランジスタＮ１乃至Ｎ５が設けられている。アンドゲートＡＮＤ１乃至ＡＮＤ４の一方の入力端子は入力配線Ｌｉｎに接続されており、他方の入力端子には、インピーダンス調整回路５から４ビットのバイナリ信号を構成するビット信号ＮＣＢ１乃至ＮＣＢ４が夫々入力されるようになっている。また、ＮＭＯＳトランジスタＮ１乃至Ｎ５は、そのソースに接地電圧ＧＮＤが印加されるようになっており、ドレインが出力配線Ｌｏｕｔに接続されている。そして、ＮＭＯＳトランジスタＮ１乃至Ｎ４のゲートは夫々アンドゲートＡＮＤ１乃至ＡＮＤ４の出力端子に接続されており、ＮＭＯＳトランジスタＮ５のゲートは入力配線Ｌｉｎに接続されている。

ＮＭＯＳトランジスタＮ１乃至Ｎ４のソース−ドレイン間のオン抵抗は重み付けされており、ＮＭＯＳトランジスタＮ１のオン抵抗をＲｎ１とし、コンダクタンスをＣｎ１とすると、ＮＭＯＳトランジスタＮ２のオン抵抗は（２×Ｒｎ１）、コンダクタンスは（Ｃｎ１／２）であり、ＮＭＯＳトランジスタＮ３のオン抵抗は（４×Ｒｎ１）、コンダクタンスは（Ｃｎ１／４）であり、ＮＭＯＳトランジスタＮ４のオン抵抗は（８×Ｒｎ１）、コンダクタンスは（Ｃｎ１／８）である。また、ＮＭＯＳトランジスタＮ５のオン抵抗とコンダクタンスは、例えば、ＮＭＯＳトランジスタＮ１及びＮ５からなる並列回路のインピーダンスが出力バッファ回路４が目的とする出力インピーダンスと一致するように適宜設定されている。

図３に示すように、インピーダンス調整回路５においては、ＮＭＯＳ用インピーダンス調整回路１１及びＰＭＯＳ用インピーダンス調整回路２１が設けられている。ＮＭＯＳ用インピーダンス調整回路１１は、出力バッファ回路４のプルダウン回路（図２参照）のインピーダンスを調整するものであり、ＰＭＯＳ用インピーダンス調整回路２１は、出力バッファ回路４のＰＤプルアップ回路ＰＵ（図２参照）のインピーダンスを調整するものである。

ＮＭＯＳ用インピーダンス調整回路１１においては、ＮＭＯＳ用Ａ／Ｄコンバータ１２及びＮＭＯＳ用カウンタ値保持回路１３が設けられており、ＮＭＯＳ用Ａ／Ｄコンバータ１２には、比較回路１４、ＮＭＯＳ用調停回路１５、制御回路としての４ビットのＵＰ／ＤＯＷＮカウンタ１６及びシミュレート回路としてのＮＭＯＳアレイ１７が設けられている。比較回路１４の第１の入力端子はＬＳＩ１の外部端子１８に接続されており、第２の入力端子には参照電位ＶＲＥＦｎが印加されるようになっている。外部端子１８は、ＬＳＩ１の外部に設けられた抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端には、電源電位（ＶＤＤ）が印加されるようになっている。抵抗Ｒ１は正確な基準抵抗である。比較回路１４は、外部端子１８の電位と参照電位ＶＲＦＥｎとを比較して、外部端子１８の電位が参照電位ＶＲＦＥｎよりも高いときにはハイレベルの信号を出力し、外部端子１８の電位が参照電位ＶＲＦＥｎよりも低いときにはロウレベルの信号を出力するものである。

ＮＭＯＳ用調停回路１５には、比較回路１４の出力信号ＵＤ０及びクロック信号Ｃ３が入力されるようになっている。ＮＭＯＳ用調停回路１５は、比較回路１４の出力信号をクロック信号Ｃ３に同期させて、アップダウン信号ＵＤとしてＵＰ／ＤＯＷＮカウンタ１６に対して出力するものである。ＵＰ／ＤＯＷＮカウンタ１６には、ＮＭＯＳ用調停回路１５の出力信号（アップダウン信号ＵＤ）及びクロック信号Ｃ１が入力されるようになっている。ＵＰ／ＤＯＷＮカウンタ１６は同期カウンタであり、クロック信号Ｃ１に同期してＮＭＯＳ用調停回路１５の出力信号を読み込み、ＮＭＯＳ用調停回路１５の出力信号がハイレベルであればカウント値を１だけ増加させ、ＮＭＯＳ用調停回路１５の出力信号がロウレベルであればカウント値を１だけ減少させて、そのカウント値を、ビット信号ＮＣＢ１乃至ＮＣＢ４からなる４ビットのバイナリ信号として、ＮＭＯＳアレイ１７及びＮＭＯＳ用カウンタ値保持回路１３に対して出力するものである。ＮＭＯＳ用カウンタ値保持回路１３は、このビット信号ＮＣＢ１乃至ＮＣＢ４をクロック信号Ｃ２に同期して取り込んで保持し、出力バッファ回路４に対して出力するものである。

ＮＭＯＳアレイ１７は、図２に示すプルダウン回路ＰＤと同様な構成となっており、プルダウン回路ＰＤのインピーダンス、即ち、出力配線Ｌｉｎと接地電位との間の抵抗値をシミュレートするようになっている。即ち、図４に示すように、ＮＭＯＳアレイ１７においては、４つのアンドゲートＡＮＤ１１乃至ＡＮＤ１４及び５つのＮＭＯＳトランジスタＮ１１乃至Ｎ１５が設けられている。ＮＭＯＳアレイ１７のアンドゲートＡＮＤ１１乃至ＡＮＤ１４は、夫々プルダウン回路ＰＤのアンドゲートＡＮＤ１乃至ＡＮＤ４と実質的に同一なものであり、ＮＭＯＳアレイ１７のＮＭＯＳトランジスタＮ１１乃至Ｎ１５は、夫々プルダウン回路ＰＤのＮＭＯＳトランジスタＮ１乃至Ｎ５と実質的に同一なものであり、同一のプロセスで同一のサイズに形成されたものである。

但し、ＮＭＯＳアレイ１７においては、プルダウン回路ＰＤとは異なり、ＮＭＯＳトランジスタＮ１１乃至Ｎ１５のドレインは、出力配線Ｌｏｕｔではなく外部端子１８と比較回路１４の第１の入力端子との間のノードに接続されており、アンドゲートＡＮＤ１１乃至ＡＮＤ１４の一方の入力端子及びＮＭＯＳトランジスタＮ１５のゲートには、入力信号Ｄｉｎではなくイネーブル信号ＥＮＮが入力されるようになっている。イネーブル信号ＥＮＮとは、ＮＭＯＳ用インピーダンス調整回路１１がインピーダンス調整を行うときにはハイレベルとなり、それ以外のときにはロウレベルとなる信号である。ＮＭＯＳアレイ１７におけるアンドゲートＡＮＤ１１乃至ＡＮＤ１４及びＮＭＯＳトランジスタＮ１１乃至Ｎ１５の相互間の接続及び上記以外のＮＭＯＳアレイ１７の外部との接続は、プルダウン回路ＰＤにおけるアンドゲートＡＮＤ１乃至ＡＮＤ４及びＮＭＯＳトランジスタＮ１乃至Ｎ５の相互間及び外部との接続と同じである。即ち、アンドゲートＡＮＤ１１乃至ＡＮＤ１４の他方の入力端子には、ＵＰ／ＤＯＷＮカウンタ１６から４ビットのバイナリ信号のビット信号ＮＣＢ１乃至ＮＣＢ４が夫々入力されるようになっており、ＮＭＯＳトランジスタＮ１１乃至Ｎ１５のソースには、接地電位が印加されるようになっている。これにより、電源電位（ＶＤＤ）と接地電位（ＧＮＤ）との間に、抵抗Ｒ１及びＮＭＯＳアレイ１７がこの順に直列に接続された直列回路が形成され、比較回路１４の第１の入力端子には、電源電位（ＶＤＤ）と接地電位（ＧＮＤ）との間の電位差を抵抗Ｒ１及びＮＭＯＳアレイ１７によって分圧した電位（以下、単に分圧電位Ｖｉｎともいう）が入力されるようになっている。

図５に示すように、比較回路１４においては、３つの差動回路Ｄ１乃至Ｄ３が設けられており、各差動回路の第１の入力端子はいずれも比較回路１４の第１の入力端子に接続されており、従って外部端子１８に接続されている。これにより、各差動回路の第１の入力端子には、前述の抵抗Ｒ１及びＮＭＯＳアレイ１７による分圧電位Ｖｉｎが入力されるようになっている。また、各差動回路の第２の入力端子はいずれも比較回路１４の第２の入力端子に接続されており、参照電位ＶＲＥＦｎが入力されるようになっている。差動回路Ｄ１乃至Ｄ３は、第１の入力端子に入力された電位、即ち、前述の分圧電位Ｖｉｎが、第２の入力端子に入力された電位、即ち、参照電位ＶＲＥＦｎよりも高いときに、ハイレベルの信号を出力し、第１の入力端子に入力された電位が、第２の入力端子に入力された電位よりも低いときに、ロウレベルの信号を出力するものである。

また、比較回路１４においては、４つのナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２４が設けられている。ナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２３は２入力のナンドゲートであり、ＮＡＮＤ２１の一方の入力端子は差動回路Ｄ１の出力端子に接続されており、他方の入力端子は差動回路Ｄ２の出力端子に接続されており、ＮＡＮＤ２２の一方の入力端子は差動回路Ｄ１の出力端子に接続されており、他方の入力端子は差動回路Ｄ３の出力端子に接続されており、ＮＡＮＤ２３の一方の入力端子は差動回路Ｄ３の出力端子に接続されており、他方の入力端子は差動回路Ｄ２の出力端子に接続されている。ナンドゲートＮＡＮＤ２４は３入力のナンドゲートであり、その３つの入力端子は夫々ナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２３の出力端子に接続されており、その出力端子は比較回路１４の出力端子となっており、ＮＭＯＳ用調停回路１５の入力端子に接続されている。ナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２４により、多数決回路が構成されている。

一方、ＰＭＯＳ用インピーダンス調整回路２１の構成は、ＮＭＯＳ用インピーダンス調整回路１１の構成と同様であるが、その極性が逆になっている。以下、ＰＭＯＳ用インピーダンス調整回路２１の構成について詳細に説明する。

ＰＭＯＳ用インピーダンス調整回路２１においては、ＰＭＯＳ用Ａ／Ｄコンバータ２２及びＰＭＯＳ用カウンタ値保持回路２３が設けられており、ＰＭＯＳ用Ａ／Ｄコンバータ２２には、比較回路２４、ＰＭＯＳ用調停回路２５、４ビットのＵＰ／ＤＯＷＮカウンタ２６及びＰＭＯＳアレイ２７が設けられている。比較回路２４の第１の入力端子には参照電位ＶＲＥＦｐが印加されるようになっており、第２の入力端子はＬＳＩ１の外部端子２８に接続されている。外部端子２８は、ＬＳＩ１の外部に設けられた抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端には、接地電位（ＧＮＤ）が印加されるようになっている。抵抗Ｒ２は正確な基準抵抗である。比較回路２４は、参照電位ＶＲＦＥｐと外部端子２８の電位とを比較して、参照電位ＶＲＦＥｐが外部端子２８の電位よりも高いときにはハイレベルの信号を出力し、参照電位ＶＲＦＥｐが外部端子２８の電位よりも低いときにはロウレベルの信号を出力するものである。

ＰＭＯＳ用調停回路２５は、比較回路２４の出力信号ＵＤ０及びクロック信号Ｃ３が入力され、比較回路２４の出力信号をクロック信号Ｃ３に同期させて、ＵＰ／ＤＯＷＮカウンタ２６に対してアップダウン信号ＵＤとして出力するものである。ＵＰ／ＤＯＷＮカウンタ２６は、クロック信号Ｃ１に同期してＰＭＯＳ用調停回路２５の出力信号（アップダウン信号ＵＤ）を読み込み、ＰＭＯＳ用調停回路２５の出力信号がハイレベルであればカウント値を１だけ増加させ、ＰＭＯＳ用調停回路２５の出力信号がロウレベルであればカウント値を１だけ減少させて、そのカウント値を、ビット信号ＰＣＢ１乃至ＰＣＢ４からなる４ビットのバイナリ信号として、ＰＭＯＳアレイ２７及びＰＭＯＳ用カウンタ値保持回路２３に対して出力するものである。ＰＭＯＳ用カウンタ値保持回路２３は、このビット信号ＰＣＢ１乃至ＰＣＢ４をクロック信号Ｃ２に同期して取り込んで保持し、出力バッファ回路４に対して出力するものである。

ＰＭＯＳアレイ２７は、図２に示すプルアップ回路ＰＵと同様な構成となっており、プルアップ回路ＰＵのインピーダンスをシミュレートするようになっている。即ち、図６に示すように、ＰＭＯＳアレイ２７においては、４つのナンドゲートＮＡＮＤ１１乃至ＮＡＮＤ１４及び５つのＰＭＯＳトランジスタＰ１１乃至Ｐ１５が設けられている。ＰＭＯＳアレイ２７のナンドゲートＮＡＮＤ１１乃至ＮＡＮＤ１４は、夫々プルアップ回路ＰＵのナンドゲートＮＡＮＤ１乃至ＮＡＮＤ４と実質的に同一なものであり、ＰＭＯＳアレイ２７のＰＭＯＳトランジスタＰ１１乃至Ｐ１５は、夫々プルアップ回路ＰＵのＰＭＯＳトランジスタＰ１乃至Ｐ５と実質的に同一なものであり、同一のプロセスで同一のサイズに形成されたものである。

但し、ＰＭＯＳアレイ２７においては、プルアップ回路ＰＵとは異なり、ＰＭＯＳトランジスタＰ１１乃至Ｐ１５のドレインは、出力配線Ｌｏｕｔではなく外部端子２８と比較回路２４の第２の入力端子との間のノードに接続されており、ナンドゲートＮＡＮＤ１１乃至ＮＡＮＤ１４の反転入力端子及びＰＭＯＳトランジスタＰ１５のゲートには、入力信号Ｄｉｎではなくイネーブル信号ＥＮＰが入力されるようになっている。イネーブル信号ＥＮＰとは、ＰＭＯＳ用インピーダンス調整回路２１がインピーダンス調整を行うときにはハイレベルとなり、それ以外のときにはロウレベルとなる信号である。ＰＭＯＳアレイ２７におけるナンドゲートＮＡＮＤ１１乃至ＮＡＮＤ１４及びＰＭＯＳトランジスタＰ１１乃至Ｐ１５の相互間の接続及び上記以外のＰＭＯＳアレイ２７の外部との接続は、プルアップ回路ＰＵにおけるナンドゲートＮＡＮＤ１乃至ＮＡＮＤ４及びＰＭＯＳトランジスタＰ１乃至Ｐ５の相互間及び外部との接続と同じである。即ち、ナンドゲートＮＡＮＤ１１乃至ＮＡＮＤ１４の正転入力端子には、ＵＰ／ＤＯＷＮカウンタ２６から４ビットのバイナリ信号のビット信号ＰＣＢ１乃至ＰＣＢ４が夫々入力されるようになっており、ＰＭＯＳトランジスタＰ１１乃至Ｐ１５のソースには、電源電位が印加されるようになっている。これにより、電源電位（ＶＤＤ）と接地電位（ＧＮＤ）との間に、ＰＭＯＳアレイ２７及び抵抗Ｒ２がこの順に直列に接続された直列回路が形成され、比較回路２４の第１の入力端子には、電源電位（ＶＤＤ）と接地電位（ＧＮＤ）との間の電位差をＰＭＯＳアレイ２７及び抵抗Ｒ２によって分圧した電位が入力されるようになっている。

比較回路２４の構成は、図５に示す比較回路１４の構成と同様である。即ち、比較回路２４においては、３つの差動回路が設けられており、各差動回路の第１の入力端子には参照電位ＶＲＥＦｐが入力されるようになっており、各差動回路の第２の入力端子には、外部端子２８を介して、前述のＰＭＯＳアレイ２７及び抵抗Ｒ２による分圧電位Ｖｉｎが入力されるようになっている。各差動回路は、第１の入力端子に入力された電位、即ち、参照電位ＶＲＥＦｐが、第２の入力端子に入力された電位、即ち、前述の分圧電位Ｖｉｎよりも高いときに、ハイレベルの信号を出力し、第１の入力端子に入力された電位が第２の入力端子に入力された電位よりも低いときに、ロウレベルの信号を出力するものである。比較回路２４における上記以外の構成は、比較回路１４と同じである。即ち、比較回路２４には、４つのナンドゲートが設けられており、比較回路１４と同様な構成によって、３つの差動回路に接続されている。

次に、上述の如く構成された本実施形態に係る集積回路装置（ＬＳＩ１）の動作について説明する。図７は、横軸に時間をとり、縦軸に各信号のレベルをとって、本実施形態におけるＮＭＯＳ用インピーダンス調整回路の動作を示すグラフ図である。図３及び図４に示すように、ＬＳＩ１においては、内部回路２から出力されたデータ信号が入力信号Ｄｉｎとして出力バッファ回路４に入力される。そして、出力バッファ回路４においては、入力信号Ｄｉｎがロウレベルであるときにはプルアップ回路ＰＵによって出力配線Ｌｏｕｔの電位が電源電位（ＶＤＤ）に引き上げられ、入力信号Ｄｉｎがハイレベルであるときにはプルダウン回路ＰＤによって出力配線Ｌｏｕｔの電位が接地電位（ＧＮＤ）に引き下げられる。このように、出力バッファ回路４は、入力信号Ｄｉｎのダイナミックレンジ及び電流駆動能力を拡大して、出力信号Ｄｏｕｔとして出力端子３を介してＬＳＩ１の外部に出力する。このとき、プルダウン回路ＰＤのインピーダンスはＮＭＯＳ用インピーダンス調整回路１１によって調整され、プルアップ回路ＰＵのインピーダンスはＰＭＯＳ用インピーダンス調整回路２１によって調整される。

先ず、ＮＭＯＳ用インピーダンス調整回路１１によりプルダウン回路ＰＤのインピーダンスを調整する動作について説明する。図７に示す時刻ｔ１において、図３に示すＬＳＩ１に電源電位（ＶＤＤ）及び接地電位（ＧＮＤ）が印加されると、外部端子１８の電位が、抵抗Ｒ１及びＮＭＯＳアレイ１７によって決まる分圧電位Ｖｉｎとなる。これにより、比較回路１４の第１の入力端子に分圧電位Ｖｉｎが印加される。

次に、図７に示す時刻ｔ２において、比較回路１４の第２の入力端子に参照電位ＶＲＥＦｎを印加する。参照電位ＶＲＥＦｎは、例えば（ＶＤＤ／２）とする。また、イネーブル信号ＥＮＮ（図４参照）をハイレベルとする。これにより、図５に示すように、比較回路１４においては、差動回路Ｄ１乃至Ｄ３の第１の入力端子には分圧電位Ｖｉｎが入力され、第２の入力端子には参照電位ＶＲＥＦｎが入力される。そして、差動回路Ｄ１乃至Ｄ３は夫々、第１の入力端子に入力された分圧電位Ｖｉｎが第２の入力端子に入力された参照電位ＶＲＥＦｎよりも高い場合にはハイレベルの信号を出力し、分圧電位Ｖｉｎが参照電位ＶＲＥＦｎよりも低い場合にはロウレベルの信号を出力する。

このとき、通常は３つの差動回路Ｄ１乃至Ｄ３の出力レベルは同一となる。即ち、３つともハイレベルになるか、３つともロウレベルになる。差動回路Ｄ１乃至Ｄ３の出力レベルが全てハイレベルであるときには、ナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２３の入力端子には、全てハイレベルの信号が入力される。これにより、ナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２３の出力レベルはいずれもロウレベルとなり、従って、ナンドゲートＮＡＮＤ２４の出力レベルはハイレベルとなる。この結果、比較回路１４から多数決論理ＵＯ０として、ハイレベルの信号が出力される。

一方、差動回路Ｄ１乃至Ｄ３の出力レベルが全てロウレベルであるときには、ナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２３の入力端子には、全てロウレベルの信号が入力される。これにより、ナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２３の出力レベルはいずれもハイレベルとなり、ナンドゲートＮＡＮＤ２４の出力レベルはロウレベルとなる。この結果、比較回路１４から多数決論理ＵＯ０として、ロウレベルの信号が出力される。

しかしながら、差動回路のサイズが小さくなると、プロセス上のばらつきの影響が大きくなる。このため、比較回路１４の第１の入力端子に入力される分圧電位Ｖｉｎが、参照電位ＶＲＥＦｎに近い場合、例えば、数ｍＶ以下である場合には、差動回路が誤検出する可能性がある。以下、３つの差動回路のうちの１つ、例えば、差動回路Ｄ２が誤検出した場合について説明する。例えば、分圧電位Ｖｉｎが参照電位ＶＲＥＦｎよりも僅かに高く、差動回路Ｄ１及びＤ３はその差を正しく検出してハイレベルの信号を出力したが、差動回路Ｄ２は誤検出してロウレベルの信号を出力した場合について説明する。

このとき、ナンドゲートＮＡＮＤ２１の一方の入力端子にはハイレベルの信号が入力され、他方の入力端子にはロウレベルの信号が入力される。これにより、ナンドゲートＮＡＮＤ２１からはハイレベルの信号が出力される。また、ナンドゲートＮＡＮＤ２２の一方の入力端子にはハイレベルの信号が入力され、他方の入力端子にはハイレベルの信号が入力される。これにより、ナンドゲートＮＡＮＤ２２からはロウレベルの信号が出力される。更に、ナンドゲートＮＡＮＤ２３の一方の入力端子にはハイレベルの信号が入力され、他方の入力端子にはロウレベルの信号が入力される。これにより、ナンドゲートＮＡＮＤ２３からはハイレベルの信号が出力される。この結果、ナンドゲートＮＡＮＤ２４の３つの入力端子には夫々、ハイレベル、ロウレベル、ハイレベルの信号が入力され、ナンドゲートＮＡＮＤ２４の出力信号はハイレベルとなる。

次に、例えば、分圧電位Ｖｉｎが参照電位ＶＲＥＦｎよりも僅かに低く、差動回路Ｄ１及びＤ３はその差を正しく検出してロウレベルの信号を出力したが、差動回路Ｄ２は誤検出してハイレベルの信号を出力した場合について説明する。このとき、ナンドゲートＮＡＮＤ２１の一方の入力端子にはロウレベルの信号が入力され、他方の入力端子にはハイレベルの信号が入力される。これにより、ナンドゲートＮＡＮＤ２１からはハイレベルの信号が出力される。また、ナンドゲートＮＡＮＤ２２の一方の入力端子にはロウレベルの信号が入力され、他方の入力端子にはロウレベルの信号が入力される。これにより、ナンドゲートＮＡＮＤ２２からはハイレベルの信号が出力される。更に、ナンドゲートＮＡＮＤ２３の一方の入力端子にはロウレベルの信号が入力され、他方の入力端子にはハイレベルの信号が入力される。これにより、ナンドゲートＮＡＮＤ２３からはハイレベルの信号が出力される。この結果、ナンドゲートＮＡＮＤ２４の３つの入力端子には夫々、ハイレベル、ハイレベル、ハイレベルの信号が入力され、ナンドゲートＮＡＮＤ２４の出力信号はロウレベルとなる。このように、比較回路１４は、差動回路Ｄ２が誤検出した場合においても、３つの差動回路の多数決論理をとることにより、誤検出の影響を排除して正しい検出結果を出力することができる。

なお、上述の説明においては、差動回路Ｄ２が誤検出した場合を示したが、差動回路Ｄ１又はＤ３が誤検出して、他の２つの差動回路が正しい検出を行った場合においても、上述の動作と同様な動作により、誤検出の影響を排除できる。

そして、比較回路１４の出力信号、即ち、多数決論理ＵＤ０が、ＮＭＯＳ用調停回路１５に対して出力される。その後、図７に示す時刻ｔ３において、ＮＭＯＳ用調停回路１５は、多数決論理ＵＤ０をクロック信号Ｃ３の立ち上がりのタイミングに同期して読み込み、アップダウン信号ＵＤとしてＵＰ／ＤＯＷＮカウンタ１６に対して出力する。

次に、図７に示す時刻ｔ４において、ＵＰ／ＤＯＷＮカウンタ１６がクロック信号Ｃ１の立ち上がりに同期してアップダウン信号ＵＤを読み込む。ＵＰ／ＤＯＷＮカウンタ１６は、４ビットのカウンタ値、即ち、００００乃至１１１１のバイナリ値を保持しており、アップダウン信号ＵＤがハイレベルである場合に、そのカウンタ値を１だけ増加させ、アップダウン信号ＵＤがロウレベルである場合に、そのカウンタ値を１だけ減少させる。なお、カウンタ値が最下位値（００００）に達したときは、それ以上のカウントダウンは行わず、カウンタ値が最上位値（１１１１）に達したときは、それ以上のカウントアップは行わない。そして、ＵＰ／ＤＯＷＮカウンタ１６は、カウンタ値を、ビット信号ＮＣＢ１乃至ＮＣＢ４として、ＮＭＯＳ用カウンタ値保持回路１３及びＮＭＯＳアレイ１７に対して出力する。ビット信号ＮＣＢ１乃至ＮＣＢ４は、カウンタ値の各ビットの数値を表す。

このとき、図４に示すように、ＮＭＯＳアレイ１７においては、イネーブル信号ＥＮＮがハイレベルであるため、ビット信号ＮＣＢ１がハイレベルであれば、アンドゲートＡＮＤ１１の出力レベルがハイレベルとなり、ＮＭＯＳトランジスタＮ１１が導通する。同様に、ビット信号ＮＣＢ２乃至ＮＣＢ４がハイレベルであれば、アンドゲートＡＮＤ１２乃至ＡＮＤ１４の出力レベルが夫々ハイレベルとなり、ＮＭＯＳトランジスタＮ１２乃至Ｎ１４が夫々導通する。このように、ＮＭＯＳアレイ１７においては、カウンタ値に応じて導通するＮＭＯＳトランジスタが選択され、カウンタ値が大きいほど、ＮＭＯＳアレイ１７の抵抗値が小さくなる。即ち、カウンタ値が１つ増加すると、ＮＭＯＳアレイ１７の抵抗値が小さくなり、カウンタ値が１つ減少すると、ＮＭＯＳアレイ１７の抵抗値が大きくなる。

これにより、ＮＭＯＳアレイ１７の抵抗値が抵抗Ｒ１よりも大きい場合は、分圧電位Ｖｉｎが参照電位ＶＲＥＦｎ（＝ＶＤＤ／２）よりも高くなり、多数決論理ＵＤ０及びアップダウン信号ＵＤがハイレベルとなり、ＵＰ／ＤＯＷＮカウンタ１６のカウンタ値が１だけ増加する。この結果、ＮＭＯＳアレイ１７の抵抗値が小さくなる。また、ＮＭＯＳアレイ１７の抵抗値が抵抗Ｒ１よりも小さい場合は、分圧電位Ｖｉｎが参照電位ＶＲＥＦｎ（＝ＶＤＤ／２）よりも低くなり、多数決論理ＵＤ０及びアップダウン信号ＵＤがロウレベルとなり、ＵＰ／ＤＯＷＮカウンタ１６のカウンタ値が１だけ減少する。この結果、ＮＭＯＳアレイ１７の抵抗値が大きくなる。この動作は、ＮＭＯＳアレイ１７の抵抗値が所望の抵抗値、例えば、抵抗Ｒ１の抵抗値に予定された許容誤差範囲内で一致するまで繰り返される。

一方、ＵＰ／ＤＯＷＮカウンタ１６の出力信号は、クロック信号Ｃ２の立ち上がりに同期してＮＭＯＳ用カウンタ値保持回路１３に取り込まれ、出力バッファ回路４のプルダウン回路ＰＤ（図２参照）に供給される。これにより、プルダウン回路ＰＤの抵抗値は、ＮＭＯＳアレイ１７の抵抗値と同調して変化し、所望の抵抗値、例えば、外付けの基準抵抗である抵抗Ｒ１の抵抗値と等しくなるように、調整されていく。

このように、ＮＭＯＳ用インピーダンス調整回路１１は、外部抵抗Ｒ１を使用して検出された分圧電位をアナログ・デジタル変換してデジタル・コード化することによって、プルダウン回路ＰＤの出力駆動能力を調整し、出力バッファ回路の出力インピーダンスをこの出力バッファ回路によって駆動される外部素子のインピーダンスに一致させる。

ＰＭＯＳ用インピーダンス調整回路２１によりプルアップ回路ＰＵのインピーダンスを調整する動作も、上述のＮＭＯＳ用インピーダンス調整回路１１によりプルダウン回路ＰＤのインピーダンスを調整する動作と同様である。即ち、図３に示すように、ＬＳＩ１に電源電位（ＶＤＤ）及び接地電位（ＧＮＤ）が印加されることにより、比較回路２４の第２の入力端子に、ＰＭＯＳアレイ２７及び外付けの基準抵抗Ｒ２による分圧電位Ｖｉｎが入力される。比較回路２４の各差動回路は、この分圧電位Ｖｉｎと参照電位ＶＲＥＦｐとを比較し、比較回路２４は各差動回路の比較結果を多数決論理により採択して、ＰＭＯＳ用調停回路２５に対して出力する。このとき、プロセス上のバラツキ等に起因して、３つの差動回路のうち１つが誤検出しても、他の２つの差動回路が正しい検出を行えば、比較回路２４全体としては正しい検出結果を出力することができる。

ＰＭＯＳ用調停回路２５は、この多数決論理ＵＤ０をクロック信号Ｃ３に同期して取り込み、アップダウン信号ＵＤとしてＵＰ／ＤＯＷＮカウンタ２６に対して出力する。このとき、参照電位ＶＲＥＦｐが分圧電位Ｖｉｎよりも高ければ、ＵＰ／ＤＯＷＮカウンタ２６にハイレベルの信号が入力され、カウンタ値が１だけ増加する。一方、参照電位ＶＲＥＦｐが分圧電位Ｖｉｎよりも低ければ、ＵＰ／ＤＯＷＮカウンタ２６にロウレベルの信号が入力され、カウンタ値が１だけ減少する。そして、カウンタ値が増加すれば、ＰＭＯＳアレイ２７の抵抗値が減少し、分圧電位Ｖｉｎが上昇する。一方、カウンタ値が減少すれば、ＰＭＯＳアレイ２７の抵抗値が増加し、分圧電位Ｖｉｎが低下する。これにより、分圧電位Ｖｉｎが参照電位ＶＲＥＦｐと等しくなるように、ＰＭＯＳアレイ２７の抵抗値が調整されていく。これに伴い、出力バッファ回路４のプルアップ回路ＰＵの抵抗値も調整され、出力インピーダンスが調整される。このようにして、出力バッファ回路４のプルダウン回路ＰＤ及びプルアップ回路ＰＵの電流駆動能力を調整することにより、インピーダンスマッチングを行う。

次に、本実施形態の効果について説明する。集積回路装置の微細化を進めていくと、プロセス上のバラツキの影響が大きくなり、比較回路を構成する差動回路バラツキが大きくなる。このため、比較回路が分圧電位と参照電位との比較を行う際に、両電位の差が僅かであると、差動回路が誤検出してしまうことがある。従来のインピーダンス調整回路においては、比較回路を１つの差動回路により構成しているため、差動回路が誤検出した場合は、この誤検出の結果がそのまま比較回路から出力されてしまい、ＵＰ／ＤＯＷＮカウンタを誤動作させ、出力バッファ回路のインピーダンスを正しく調整することができない。

これに対して、本実施形態においては、インピーダンス調整回路５の比較回路１４及び２４において、夫々差動回路を３つ設け、各差動回路による検出結果の多数決を採用しているため、１つの差動回路が誤検出しても、この誤検出の影響を排除し、比較回路全体としては正しい検出結果を出力することができる。これにより、集積回路装置を微細化することにより、プロセス上のバラツキの影響が大きくなり、比較回路を構成する差動回路の１つが誤検出することがあっても、比較回路の検出精度が低下することを防止でき、インピーダンス調整回路が誤動作することを防止できる。

なお、本実施形態においては、比較回路に各３つの差動回路を設ける例を示したが、本発明はこれに限定されず、比較回路に設ける差動回路の数は、３以上であればいくつでもよい。但し、検出結果が同数ずつ分かれた場合の取り扱いの問題を回避するために、差動回路の数は奇数とすることが好ましい。例えば、５個、７個又は９個とすることができる。また、比較回路に設ける差動回路は相互に全く同じ回路である必要はなく、参照電位との比較ができる回路であれば、回路構成が相互に異なっていても問題ない。

更に、本実施形態においては、インピーダンス調整回路により出力バッファ回路のインピーダンスを調整する例を示したが、本発明はこれに限定されず、例えば、入ｒｙ区バッファ回路のインピーダンスを調整するために適用することもできる。

本発明の実施形態に係る集積回路装置を示すブロック図である。 図１に示す出力バッファ回路を示すブロック図である。 図１に示すインピーダンス調整回路を示すブロック図であり、 図３に示すＮＭＯＳアレイを示すブロック図である。 図３に示す比較回路を示すブロック図である。 図３に示すＰＭＯＳアレイを示すブロック図である。 横軸に時間をとり、縦軸に各信号のレベルをとって、本実施形態におけるＮＭＯＳ用インピーダンス調整回路の動作を示すグラフ図である。

符号の説明

１；ＬＳＩ
２；内部回路
３；出力端子
４；出力バッファ回路
５；インピーダンス調整回路
１１；ＮＭＯＳ用インピーダンス調整回路
１２；ＮＭＯＳ用Ａ／Ｄコンバータ
１３；ＮＭＯＳ用カウンタ値保持回路
１４；比較回路
１５；ＮＭＯＳ用調停回路
１６；ＵＰ／ＤＯＷＮカウンタ
１７；ＮＭＯＳアレイ
１８；外部端子
２１；ＰＭＯＳ用インピーダンス調整回路
２２；ＰＭＯＳ用Ａ／Ｄコンバータ
２３；ＰＭＯＳ用カウンタ値保持回路
２４；比較回路
２５；ＰＭＯＳ用調停回路
２６；ＵＰ／ＤＯＷＮカウンタ
２７；ＰＭＯＳアレイ
２８；外部端子
ＡＮＤ１〜ＡＮＤ４、ＡＮＤ１１〜ＡＮＤ１４；アンドゲート
Ｃ１、Ｃ２、Ｃ３；クロック信号
Ｄ１〜Ｄ３；差動回路
Ｄｉｎ；入力信号
Ｄｏｕｔ；出力信号
ＥＮＮ、ＥＮＰ；イネーブル信号
Ｎ１〜Ｎ５、Ｎ１１〜Ｎ１５；ＮＭＯＳトランジスタ
ＮＡＮＤ１〜ＮＡＮＤ４、ＮＡＮＤ１１〜ＮＡＮＤ１４、ＮＡＮＤ２１〜ＮＡＮＤ２４；ナンドゲート
ＮＣＢ１〜ＮＣＢ４、ＰＣＢ１〜ＰＣＢ４；ビット信号
Ｌｉｎ；入力配線
Ｌｏｕｔ；出力配線
Ｐ１〜Ｐ５、Ｐ１１〜Ｐ１５；ＰＭＯＳトランジスタ
ＰＤ；プルダウン回路
ＰＵ；プルアップ回路
Ｒ１、Ｒ２；抵抗
ＵＤ；アップダウン信号
ＵＤ０；多数決論理
Ｖｉｎ；分圧電位
ＶＲＥＦｎ、ＶＲＥＦｐ；参照電位

Claims (8)

1. 集積回路装置のバッファ回路をシミュレートし、そのシミュレート結果に応じた電位を参照電位と比較し、その比較結果に基づいて前記バッファ回路のインピーダンスを調整するインピーダンス調整回路において、前記比較は３個以上の差動回路により行い、前記比較結果は各差動回路による個別比較結果の多数決をとることによって得ることを特徴とするインピーダンス調整回路。
2. 前記バッファ回路は、入力された電位に基づいて出力配線に基準電位を印加するものであり、前記バッファ回路のインピーダンスの調整は、前記バッファ回路における前記出力配線と前記基準電位との間の抵抗値を調整することにより行い、前記バッファ回路の抵抗値を制御するための制御信号と同じ制御信号が入力されることにより前記バッファ回路の前記抵抗値をシミュレートするシミュレート回路と、このシミュレート回路の抵抗値に応じた電位を前記参照電位と比較することにより前記シミュレート結果に応じた電位と参照電位との比較を行う比較回路と、この比較結果に基づいて前記制御信号を生成し前記バッファ回路及び前記シミュレート回路に対して出力することにより前記バッファ回路のインピーダンスの調整を行う制御回路と、を有し、前記比較回路は、前記シミュレート回路の抵抗値に応じた電位を前記参照電位と比較してその結果を出力する前記３個以上の差動回路と、前記３個以上の差動回路のうち過半数の差動回路による個別比較結果を前記比較結果として出力する多数決回路と、を有することを特徴とする請求項１に記載のインピーダンス調整回路。
3. 前記差動回路の数が奇数であることを特徴とする請求項２に記載のインピーダンス調整回路。
4. 前記差動回路の数が３であり、前記多数決回路が、第１乃至第３の２入力アンドゲートと、３入力アンドゲートと、を有し、前記第１の２入力アンドゲートの一方の入力端子に第１の前記差動回路の出力が入力され、他方の入力端子に第２の前記差動回路の出力が入力されるようになっており、前記第２の２入力アンドゲートの一方の入力端子に前記第１の差動回路の出力が入力され、他方の入力端子に第３の前記差動回路の出力が入力されるようになっており、前記第３の２入力アンドゲートの一方の入力端子に前記第３の差動回路の出力が入力され、他方の入力端子に前記第２の差動回路の出力が入力されるようになっており、前記３入力アンドゲートの入力端子に夫々前記第１乃至第３の２入力アンドゲートの出力が入力されるようになっていることを特徴とする請求項３に記載のインピーダンス調整回路。
5. バッファ回路と、このバッファ回路をシミュレートし、そのシミュレート結果に応じた電位を参照電位と比較し、その比較結果に基づいて前記バッファ回路のインピーダンスを調整するインピーダンス調整回路と、を有し、前記インピーダンス調整回路は、前記比較を３個以上の差動回路により行い、前記比較結果は各差動回路による個別比較結果の多数決をとることによって得ることを特徴とする集積回路装置。
6. 前記バッファ回路は、入力された電位に基づいて出力配線に基準電位を印加するものであり、前記インピーダンス調整回路は、前記バッファ回路のインピーダンスの調整を前記バッファ回路における前記出力配線と前記基準電位との間の抵抗値を調整することにより行うものであり、前記バッファ回路の抵抗値を制御するための制御信号と同じ制御信号が入力されることにより前記バッファ回路の前記抵抗値をシミュレートするシミュレート回路と、このシミュレート回路の抵抗値に応じた電位を前記参照電位と比較することにより前記シミュレート結果に応じた電位と参照電位との比較を行う比較回路と、この比較結果に基づいて前記制御信号を生成し前記バッファ回路及び前記シミュレート回路に対して出力することにより前記バッファ回路のインピーダンスの調整を行う制御回路と、を有し、前記比較回路は、前記シミュレート回路の抵抗値に応じた電位を前記参照電位と比較してその結果を出力する前記３個以上の差動回路と、前記３個以上の差動回路のうち過半数の差動回路による個別比較結果を前記比較結果として出力する多数決回路と、を有することを特徴とする請求項５に記載の集積回路装置。
7. 前記差動回路の数が奇数であることを特徴とする請求項６に記載の集積回路装置。
8. 前記差動回路の数が３であり、前記多数決回路が、第１乃至第３の２入力アンドゲートと、３入力アンドゲートと、を有し、前記第１の２入力アンドゲートの一方の入力端子に第１の前記差動回路の出力が入力され、他方の入力端子に第２の前記差動回路の出力が入力されるようになっており、前記第２の２入力アンドゲートの一方の入力端子に前記第１の差動回路の出力が入力され、他方の入力端子に第３の前記差動回路の出力が入力されるようになっており、前記第３の２入力アンドゲートの一方の入力端子に前記第３の差動回路の出力が入力され、他方の入力端子に前記第２の差動回路の出力が入力されるようになっており、前記３入力アンドゲートの入力端子に夫々前記第１乃至第３の２入力アンドゲートの出力が入力されるようになっていることを特徴とする請求項７に記載の集積回路装置。

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