JP2012049499A - 半導体装置およびその制御方法 - Google Patents

Abstract

【課題】リカバリ損失の低減が図れ、かつ、ノイズによるセルフターンオンが生じ難い構造の半導体装置を提供する。
【解決手段】ゲート電極８を深さの異なる第１、第２ゲート電極８ａ、８ｂを備えたダブルゲート構造とする。このような構造では、第１、第２ゲート電極８ａ、８ｂのうちの第１ゲート電極８ａのみをオンさせることで、ｐ型ベース領域３に対して反転層を形成しながらも、その反転層がｎ^-型ドリフト層２とｎ⁺型不純物領域４とを繋ぐ深さまでは形成されないようにすることができる。この第１ゲート電極８ａを過剰キャリア注入抑制ゲートとして機能させる。
【選択図】図１

Description

本発明は、絶縁ゲート構造の半導体スイッチング素子とフリーホイールダイオード（以下、ＦＷＤという）とが並列接続された半導体装置およびその制御方法に関するもので、特に、トレンチゲート構造の縦型ＭＯＳＦＥＴが備えられる半導体装置およびその制御方法に関するものである。

従来、インバータに用いるＭＯＳＦＥＴの構造の簡素化のために、縦型ＭＯＳＦＥＴとＦＷＤとを１チップ化する構造が提案されている（例えば、特許文献１参照）。このように縦型ＭＯＳＦＥＴとＦＷＤとが１チップ化された半導体装置では、縦型ＭＯＳＦＥＴに備えられるボディ層とドリフト層とによって構成されるＰＮ接合によりＦＷＤを構成している。

特開２００４−２２７１６号公報

しかしながら、上記従来の構成では、インバータ動作時に外付けのＦＷＤを要しなくてもダイオード動作を実現可能にできるため、必要部品数が少なく、小型化、低コスト化が可能になるという利点があるが、ダイオード動作時に過剰キャリアが排出され、逆回復電荷Ｑｒｒとして流れ出すため、リカバリ損失が大きくなるという問題がある。

この問題を解決すべく、本出願人らは、先に、ＭＯＳＦＥＴの駆動用のゲートを用いて、ダイオード動作の際にＭＯＳＦＥＴの閾値よりも僅かに低い正の電圧を印加することで弱反転層を形成し、注入された過剰キャリアの再結合を促進したり、空乏層を形成してダイオードとして使用する面積を縮小させることで、過剰キャリア注入抑制を行う手法を提案している（特願２０１０−６５４９参照）。

この方法は、ダイオード動作時の損失を増大させることなく過剰キャリアの注入を抑制して逆回復電荷Ｑｒｒを低減することができるという効果を得ることができる。ところが、ＭＯＳＦＥＴ動作と過剰キャリア注入抑制動作を同一のゲートで受け持っているため、過剰キャリア注入抑制時にゲートにノイズが入ってゲート電圧が変動した場合、容易にＭＯＳＦＥＴの閾値を超えてしまう可能性がある。この場合、意図していないのにＭＯＳＦＥＴがオンしてしまうセルフターンオンを発生させることになる。

なお、ここでは絶縁ゲート構造の半導体スイッチング素子として縦型のＭＯＳＦＥＴを例に挙げて説明したが、トレンチゲート型やプレーナ型およびコンケーブ型のいずれに縦型ＭＯＳＦＥＴについても上記問題があり、横型のＭＯＳＦＥＴに対しても同様の問題がある。また、縦型および横型のＩＧＢＴについても同様の問題がある。さらに、このような問題は、絶縁ゲート構造の半導体スイッチング素子とＦＷＤとが並列接続された構造の半導体装置であれば、絶縁ゲート構造の半導体スイッチング素子とＦＷＤとが１チップ化されているものに限らず、別チップに形成されている半導体装置についても発生する。つまり、半導体スイッチング素子とＦＷＤとを別チップで構成する場合にも、上記過剰キャリア注入抑制を行うことができるが、この手法を適用したとしても、リカバリ対策は行えるもののセルフターンオンの問題が生じる。

本発明は上記点に鑑みて、リカバリ損失の低減が図れ、かつ、ノイズによるセルフターンオンが生じ難い構造の半導体装置およびその制御方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、ベース領域（３、５１）のうち、ゲート絶縁膜（７、５５）を挟んでゲート電極（８、５６）と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて第１電極（９、５８）と第２電極（１０、５９）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、第１導電型層（２、５０、６０）と、第１導電型層（２、５０、６０）上に形成された第２導電型層（３、５１、６１）と、第１導電型層（２、５０、６０）側に接続される第１電極（９、５８、６２）と、第２導電型層（３、５１、６１）側に接続される第２電極（１０、５９、６３）とを備え、第１導電型層（２、５０、６０）と第２導電型層（３、５１、６１）とによるＰＮ接合によって構成され、第１電極（９、５８、６２）と第２電極（１０、５９、６３）との間に電流を流すＦＷＤを備えており、半導体スイッチング素子に対してＦＷＤが並列接続されてなる半導体装置において、フリーホイールダイオードには、第２導電型層（３、５１、６１）の表層部に形成され、第１導電型層（２、５０、６０）よりも高不純物濃度とされた第１導電型の第１不純物領域（４、５２、６４）が備えられていると共に、該第１不純物領域（４、５２、６４）と第１導電型層（２、５０、６０）の間に挟まれた第２導電型層（３、５１、６１）の表面にゲート絶縁膜（７、５５、６６）を介して形成されたゲート電極（８、５６、６７）が形成されており、該フリーホイールダイオードに備えられたゲート電極（８、５６、６７）には、該ゲート電極（８、５６、６７）に対してゲート電圧を印加することにより、第２導電型層（３、５１、６１）のうち、第１不純物領域（４、５２、６４）側から、該第２導電型層（３、５１、６１）を挟んで第１不純物領域（４、５２、６４）と反対側に位置する第１導電型層（２、５０、６０）に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）が備えられていることを特徴としている。

このように、第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）を備え、ゲート電圧を印加したときに、第２導電型層（３、５１、６１）のうち、第１不純物領域（４、５２、６４）側から、第２導電型層（３、５１、６１）を挟んで第１不純物領域（４、５２、６４）と反対側に位置する第１導電型層（２、５０、６０）に向かう途中位置まで、チャネルが形成されるようにすることで、過剰キャリア注入抑制ゲートとすることができる。

これにより、ＦＷＤをダイオード動作させているタイミングから半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、過剰キャリアが注入されることを抑制して、第２導電型層（３、５１、６１）内に存在していた過剰キャリアを減少させることが可能となり、リカバリ損失を低減することが可能となる。

また、第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）にのみゲート電圧を印加して反転層を形成し、第２ゲート電極（８ｂ、８ｄ、８ｆ、８ｈ、５６ｂ、５６ｄ）には何ら電圧を印加しないでリカバリ損失の低減を図ることができるため、第２ゲート電極（８ｂ、８ｄ、８ｆ、８ｈ、５６ｂ、５６ｄ）に対してノイズによるゲート電圧が印加されても、半導体スイッチング素子をオンさせる閾値を超えにくい。したがって、ノイズによるセルフターンオンが生じ難い構造の半導体装置とすることが可能となる。

例えば、請求項２に記載したように、半導体スイッチング素子とフリーホイールダイオードを１チップに形成することができる。この場合、半導体スイッチング素子におけるドリフト層（２、５０）にてフリーホイールダイオードにおける第１導電型層を構成し、半導体スイッチング素子におけるベース領域（３、５１）にてフリーホイールダイオードにおける第２導電型層を構成し、半導体スイッチング素子における第１電極（９、５８）にてフリーホイールダイオードにおける第１電極を構成し、半導体スイッチング素子における第２電極（１０、５９）にてフリーホイールダイオードにおける第２電極を構成し、半導体スイッチング素子における第１不純物領域（４、５２）にてフリーホイールダイオードにおける第１不純物領域を構成しており、半導体スイッチング素子に備えられるゲート電極（８、５６）に、第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ）が含まれた物となる。

具体的には、例えば、請求項３に記載したように、第１ゲート電極（８ａ、８ｃ、５６ａ、５６ｃ）は、ゲート絶縁膜（７、５５）を挟んで第１不純物領域（４、５２）からベース領域（３、５１）の途中位置と対向する場所まで形成された構造とされる。このような構造は、例えば、請求項４〜１３に示したようなダブルゲート構造によって実現することができる。

具体的には、請求項４に記載したように、ゲート電極（８、５６）は、ゲート絶縁膜（７、５５）を挟んでベース領域（３、５１）の途中位置からドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｂ、５６ｂ）を有し、第１ゲート電極（８ａ、５６ａ）および第２ゲート電極（８ｂ、５６ｂ）が、ゲート電圧の印加により、ベース領域（３、５１）に対して第１不純物領域（４、５２）とドリフト層（２、５０）とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能する構成とすることができる。

この場合、請求項５に記載したように、第１不純物領域（４、５２）からベース領域（３、５１）を貫通してドリフト層（２、５０）に達するトレンチ（６、５４）を形成し、トレンチ（６、５４）内に絶縁膜（１１、５５ａ）を挟んで第１、第２ゲート電極（８ａ、８ｂ、５６ａ、５６ｂ）を共に配置することでダブルゲート構造としたトレンチゲート構造の半導体スイッチング素子とすることができる。このようなトレンチゲート構造とする場合、例えば請求項６〜９に記載の構造を採用できる。

例えば、請求項６に記載したように、第２不純物領域を構成する第１導電型の半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）上に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、トレンチ（６）を第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように形成する構造であって、ベース領域（３）のうちトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴとすることができる。

また、請求項７に記載したように、第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）上に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、トレンチ（６）を第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように形成する構造であって、ベース領域（３）のうちトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＩＧＢＴとすることもできる。

また、請求項８に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第１導電型としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、トレンチ（５４）をドリフト層（５０）の表面と平行な方向において、第１不純物領域（５２）からベース領域（５１）を貫通してドリフト層（５０）に達するように形成した構造であって、ベース領域（５１）のうちトレンチ（５４）の側面に位置する部分にチャネルを形成し、ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＭＯＳＦＥＴとすることもできる。

さらに、請求項９に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第２導電型領域（５７ｂ）が備えられた構成としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、トレンチ（５４）をドリフト層（５０）の表面と平行な方向において、第１不純物領域（５２）からベース領域（５１）を貫通してドリフト層（５０）に達するように形成した構造であって、ベース領域（５１）のうちトレンチ（５４）の側面に位置する部分にチャネルを形成し、ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＩＧＢＴとすることもできる。

また、請求項４に記載の構造は、トレンチゲート構造以外の構造についても適用できる。例えば、請求項１０に記載したように、第２不純物領域を構成する第１導電型の半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）の表層部に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、ベース領域（３）のうち第１不純物領域（４）とドリフト層（２）の間に位置する部分の表面上に、ゲート絶縁膜（７）を介して第１ゲート電極（８ａ）および第２ゲート電極（８ｂ）を形成した構造であって、ベース領域（３）の表面において半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＭＯＳＦＥＴとすることもできる。

また、請求項１１に記載したように、第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）の表層部に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、ベース領域（３）のうち第１不純物領域（４）とドリフト層（２）の間に位置する部分の表面上に、ゲート絶縁膜（７）を介して第１ゲート電極（８ａ）および第２ゲート電極（８ｂ）を形成した構造であって、ベース領域（３）の表面において半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＩＧＢＴとすることもできる。

また、請求項１２に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第１導電型としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、ベース領域（５１）のうち第１不純物領域（５２）とドリフト層（５０）の間に位置する部分の表面上に、ゲート絶縁膜（５５）を介して第１ゲート電極（５６ａ）および第２ゲート電極（５６ｂ）が形成された構造であって、第１ゲート電極（５６ａ）および第２ゲート電極（５６ｂ）と対向するベース領域（５１）の表面において、ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＭＯＳＦＥＴとすることもできる。

また、請求項１３に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第２導電型領域（５７ｂ）が備えられた構成としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、ベース領域（５１）のうち第１不純物領域（５２）とドリフト層（５０）の間に位置する部分の表面上に、ゲート絶縁膜（５５）を介して第１ゲート電極（５６ａ）および第２ゲート電極（５６ｂ）が形成された構造であって、第１ゲート電極（５６ａ）および第２ゲート電極（５６ｂ）と対向するベース領域（５１）の表面において、ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＩＧＢＴとすることもできる。

一方、請求項３に記載した構造は、請求項１４〜２３に示したようなシングルゲート構造によって実現することもできる。

例えば、請求項１４に記載したように、ゲート電極（８、５６）は、ゲート絶縁膜（７、５５）を挟んで第１不純物領域（４、５２）からドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｄ、５６ｄ）を有し、第２ゲート電極（８ｄ、５６ｄ）は、ゲート電圧の印加により、ベース領域（３、５１）に対して第１不純物領域（４、５２）とドリフト層（２、５０）とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能する構成とすることができる。

この場合、請求項１５に記載したように、第１不純物領域（４、５２）からベース領域（３、５１）を貫通してドリフト層（２、５０）に達するトレンチ（６、５４）を形成し、第１、第２ゲート電極（８ｃ、８ｄ、５６ｃ、５６ｄ）を異なるトレンチ（６、５４）内に配置したトレンチゲート構造を構成したトレンチゲート構造の半導体スイッチング素子とすることができる。このようなトレンチゲート構造とする場合、例えば請求項１６〜２１に記載の構造を採用できる。

例えば、請求項１６に記載したように、第２不純物領域を構成する第１導電型の半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）上に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、第１ゲート電極（８ｃ）が配置されるトレンチ（６）を第１不純物領域（４）からベース領域（３）の途中位置まで形成すると共に、第２ゲート電極（８ｄ）が配置されるトレンチ（６）を第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように形成した構造であって、ベース領域（３）のうち第２ゲート電極（８ｄ）が配置されたトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴとすることができる。

また、請求項１７に記載したように、第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）上に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、第１ゲート電極（８ｃ）が配置されるトレンチ（６）を第１不純物領域（４）からベース領域（３）の途中位置まで形成すると共に、第２ゲート電極（８ｄ）が配置されるトレンチ（６）を第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように形成した構造であって、ベース領域（３）のうち第２ゲート電極（８ｄ）が配置されたトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＩＧＢＴとすることもできる。

また、請求項１８に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、第２不純物領域（５７）を第１導電型としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、第１ゲート電極（５６ｃ）が配置されるトレンチ（５４）をドリフト層（５０）の表面と平行な方向において第１不純物領域（５２）からベース領域（５１）の途中位置まで形成すると共に、第２ゲート電極（５６ｄ）が配置されるトレンチ（５４）をドリフト層（５０）の表面と平行な方向において第１不純物領域（５２）からベース領域（５１）を貫通してドリフト層（５０）に達するように形成した構造であって、ベース領域（５１）のうち第２ゲート電極（５６ｄ）が配置されるトレンチ（５４）の側面に位置する部分にチャネルを形成し、ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＭＯＳＦＥＴとすることもできる。

また、請求項１９に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、第２不純物領域（５７）を第２導電型領域（５７ｂ）が備えられた構成としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、第１ゲート電極（５６ｃ）が配置されるトレンチ（５４）をドリフト層（５０）の表面と平行な方向において第１不純物領域（５２）からベース領域（５１）の途中位置まで形成すると共に、第２ゲート電極（５６ｄ）が配置されるトレンチ（５４）をドリフト層（５０）の表面と平行な方向において第１不純物領域（５２）からベース領域（５１）を貫通してドリフト層（５０）に達するように形成した構造であって、ベース領域（５１）のうち第２ゲート電極（５６ｄ）が配置されるトレンチ（５４）の側面に位置する部分にチャネルを形成し、ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＩＧＢＴとすることもできる。

また、請求項３に記載の構造は、トレンチゲート構造以外の構造についても適用できる。例えば、請求項２０に記載したように、第２不純物領域を構成する第１導電型の半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）の表層部に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、ベース領域（３）のうち第１不純物領域（４）とドリフト層（２）の間に位置する部分の表面上に、ゲート絶縁膜（７）を介して第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）を形成した構造であって、第２ゲート電極（８ｄ）と対向するベース領域（３）の表面において半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＭＯＳＦＥＴとすることもできる。

また、請求項２１に記載したように、第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を用い、ドリフト層（２）を半導体基板（１）上に形成すると共に、ベース領域（３）をドリフト層（２）の表層部に形成し、かつ、第１不純物領域（４）をベース領域（３）の表層部に形成し、ベース領域（３）のうち第１不純物領域（４）とドリフト層（２）の間に位置する部分の表面上に、ゲート絶縁膜（７）を介して第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）を形成した構造であって、第２ゲート電極（８ｄ）と対向するベース領域（３）の表面において半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＩＧＢＴとすることもできる。

また、請求項２２に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第１導電型としてドリフト層（５０）の表層部においてベース領域（５１）から離間して形成し、ベース領域（５１）のうち第１不純物領域（５２）とドリフト層（５０）の間に位置する部分の表面上の異なる位置に、ゲート絶縁膜（５５）を介して第１ゲート電極（５６ｃ）および第２ゲート電極（５６ｄ）を形成した構造であって、第２ゲート電極（５６ｄ）と対向するベース領域（５１）の表面において、ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＭＯＳＦＥＴとすることができる。

また、請求項２３に記載したように、ベース領域（５１）をドリフト層（５０）の表層部に形成すると共に、第１不純物領域（５２）をベース領域（５１）内における該ベース領域（５１）の表層部に形成し、かつ、第２不純物領域（５７）を第２導電型領域（５７ｂ）が備えられた構成としてドリフト層（５０）の表層部においてベース領域（５１）から離間し、ベース領域（５１）のうち第１不純物領域（５２）とドリフト層（５０）の間に位置する部分の表面上の異なる位置に、ゲート絶縁膜（５５）を介して第１ゲート電極（５６ｃ）および第２ゲート電極（５６ｄ）を形成した構造であって、第２ゲート電極（５６ｄ）と対向するベース領域（５１）の表面において、ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＩＧＢＴとすることができる。

さらに、請求項２に記載の構造は、請求項２４および２５に記載の構造によって構成することもできる。例えば、請求項２４に記載したように、第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように深さが同じ複数のトレンチ（６）を形成して、第１ゲート電極（８ｅ）と第２ゲート電極（８ｆ）とを異なる位置に形成されたトレンチ（６）内に備え、ベース領域（３）のうち第２ゲート電極（８ｆ）が配置されたトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであって、第１ゲート電極（８ｅ）が備えられるトレンチ（６）内に形成されたゲート絶縁膜（７）は、ベース領域（３）の上部よりも深く、かつ、ドリフト層（２）の上部よりも浅い位置を中間位置として、該中間位置よりも深い第１部分（７ａ）と浅い第２部分（７ｂ）とにおいて厚さが異なっており、第１部分（７ａ）において第２部分（７ｂ）よりも厚さが厚くされた構造とすることもできる。

また、請求項２５に記載したように、第１不純物領域（４）からベース領域（３）を貫通してドリフト層（２）に達するように深さが同じ複数のトレンチ（６）が形成して、第１ゲート電極（８ｇ）と第２ゲート電極（８ｈ）とを異なる位置に形成されたトレンチ（６）内に備え、ベース領域（３）のうち第２ゲート電極（８ｈ）が配置されたトレンチ（６）の側面に位置する部分にチャネルを形成し、半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであって、第１ゲート電極（８ｇ）が備えられるトレンチ（６）の側面に位置するベース領域（３）の不純物濃度は、ベース領域（３）の上部よりも深く、かつ、ドリフト層（２）の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第１領域（３０）と深い第２領域（３１）とにおいて異なっており、第２領域（３１）において第１領域（３０）よりも不純物濃度が濃くされた構造とすることもできる。

さらに、請求項２６に示すように、半導体スイッチング素子とＦＷＤを別チップに形成しても良い。この場合にも、例えば、請求項２７に記載したように、第１ゲート電極（６７）は、ゲート絶縁膜（６６）を挟んで第１不純物領域（４、５２）から第２導電型領域（６１）の途中位置と対向する場所まで形成されている。そして、上記請求項１４〜２５に記載した構造と同様の構造について、請求項２８〜３９に示したように、半導体スイッチング素子とＦＷＤとを別チップに形成する場合にも適用することができる。

これら請求項１ないし３９に記載された半導体装置の制御方法としては、例えば、請求項４０に記載したように、ＦＷＤをダイオード動作させているタイミングから、半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、半導体スイッチング素子をオンさせる前に、第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）に対してゲート電圧を印加することにより、第２導電型層（３、５１、６１）のうちゲート絶縁膜（７、５５、６６）を挟んで第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）と対向する部分に反転層（１２）を形成することで、請求項１に記載の効果を得ることができる。

さらに、請求項３に記載した構造は、請求項４１に記載した構造によって実現することもできる。例えば、ゲート電極（８、５６）を、ゲート絶縁膜（７、５５）を挟んでベース領域（３、５１）の途中位置からドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｂ、５６ｂ）を有した構成とし、第１ゲート電極（８ａ、５６ａ）および第２ゲート電極（８ｂ、５６ｂ）を異なる仕事関数の材料で構成し、仕事関数差に基づいて、第１電極（８ａ、５６ａ）に対して印加したゲート電圧が第２ゲート電極（８ｂ、５６ｂ）にも印加される構成とすることができる。このような構造では、第１、第２ゲート電極（８ａ、８ｂ、５６ａ、５６ｂ）の間にさらに仕事関数の異なる材料で構成された中間材料（１３）を備えたり、さらに数多くの異なる仕事関数の材料を積層したりすることもできる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。 図１に示す半導体装置の動作説明図である。 図２に続く半導体装置の動作説明図である。 図１に示す半導体装置の動作中のタイミングチャートである。 図１に示す半導体装置におけるトレンチゲート構造の斜視模式図である。 本発明の第２実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。 本発明の第３実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。 図７に示す半導体装置のトレンチゲート構造の形成工程を示した断面図である。 本発明の第４実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。 本発明の第５実施形態にかかるトレンチゲート構造の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＡ−Ａ’の断面図である。 本発明の第６実施形態にかかるトレンチゲート構造の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＢ−Ｂ’の断面図、（ｃ）は、（ａ）のＣ−Ｃ’の断面図である。 本発明の第７実施形態にかかるトレンチゲート構造の縦型ＩＧＢＴおよびＦＷＤの断面図である。 本発明の第８実施形態にかかるトレンチゲート構造の縦型ＩＧＢＴおよびＦＷＤの断面図である。 本発明の第９実施形態にかかるトレンチゲート構造の横型ＩＧＢＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＤ−Ｄ’の断面図、（ｃ）は、（ａ）のＥ−Ｅ’の断面図である。 本発明の第１０実施形態にかかるトレンチゲート構造の横型ＩＧＢＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＦ−Ｆ’の断面図、（ｃ）は、（ａ）のＧ−Ｇ’の断面図である。 本発明の第１１実施形態にかかるプレーナ型の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。 本発明の第１２実施形態にかかるプレーナ型の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図である。 本発明の第１３実施形態にかかるプレーナ型の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＨ−Ｈ’の断面図である。 本発明の第１４実施形態にかかるプレーナ型の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＩ−Ｉ’の断面図、（ｃ）は、（ａ）のＪ−Ｊ’の断面図である。 本発明の第１５実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。 本発明の第１６実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。 本発明の第１６実施形態の変形例にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。 他の実施形態で説明する図１に示す半導体装置におけるトレンチゲート構造の斜視模式図である。 他の実施形態で説明する図１に示す半導体装置のレイアウト例を示した斜視図である。 他の実施形態で説明する図７に示す半導体装置におけるトレンチゲート構造の斜視模式図である。 他の実施形態で説明する図７に示す半導体装置のレイアウト例を示した斜視図である。 他の実施形態で説明する半導体装置の斜視レイアウト図である。 他の実施形態で説明する縦型ＭＯＳＦＥＴにスーパージャンクション構造を適用した半導体装置の断面図である。 他の実施形態で説明するトレンチ構造の縦型ＩＧＢＴとＦＷＤとを別チップで構成した場合の断面模式図である。 他の実施形態で説明するトレンチ構造の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成した場合の断面図である。 他の実施形態で説明するトレンチ構造の縦型ＩＧＢＴとＦＷＤとを別チップで構成した場合の断面模式図である。 他の実施形態で説明するトレンチ構造の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成した場合の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の一実施形態について説明する。本実施形態では、セル領域にｎチャネルタイプの縦型ＭＯＳＦＥＴとＦＷＤを形成した半導体装置について説明する。図１は、本実施形態にかかる半導体装置の断面図である。以下、この図に基づいて本実施形態の半導体装置の構造について説明する。

図１に示す半導体装置は、縦型ＭＯＳＦＥＴおよびＦＷＤが形成されたセル領域と、セル領域を囲む外周耐圧構造が形成された外周領域を備えた構造とされているが、図１ではセル領域についてのみ示してある。半導体装置のうち、セル領域以外の構造については従来と同様であるため、ここではセル領域についてのみ説明する。

半導体装置は、不純物濃度が高濃度とされたシリコン等の半導体材料によって構成されたｎ⁺型の半導体基板１を用いて形成されている。ｎ⁺型の半導体基板１の表面上には、ｎ⁺型の半導体基板１よりも不純物濃度が低濃度とされたｎ^-型ドリフト層２と、比較的不純物濃度が低く設定されたｐ型ベース領域３とが順に形成されている。

また、ｐ型ベース領域３の表層部には、ｎ^-型ドリフト層２よりも不純物濃度が高濃度とされたソース領域に相当するｎ⁺型不純物領域４が備えられていると共に、ｐ型ベース領域３よりも不純物濃度が高濃度とされたｐ⁺型コンタクト領域５が形成されている。そして、基板表面側からｎ⁺型不純物領域４およびｐ型ベース領域３を貫通してｎ^-型ドリフト層２まで達するトレンチ６が形成されており、このトレンチ６の内壁面を覆うようにゲート絶縁膜７が形成されていると共に、このゲート絶縁膜７の表面にドープトＰｏｌｙ−Ｓｉによって構成されたゲート電極８が備えられている。これらトレンチ６、ゲート絶縁膜７およびゲート電極８によって構成されるトレンチゲート構造は、例えばトレンチ６を複数本紙面垂直方向に並べて形成したストライプ状のレイアウトとされている。

また、ゲート電極８を覆うように酸化膜などで構成された層間絶縁膜（図示せず）が形成され、この層間絶縁膜の上にソース電極に相当する第１電極９が形成されている。第１電極９は、層間絶縁膜に形成されたコンタクトホールを通じてｎ⁺型不純物領域４およびｐ⁺型コンタクト領域５に電気的に接続されている。なお、ここでは第１電極９のうちのコンタクトホール内に配置される部分についてのみ図示してあるが、実際には第１電極９は図示しない層間絶縁膜上にも第１電極９が形成されている。

さらに、ｎ⁺型の半導体基板１のうちｎ^-型ドリフト層２とは反対側の面にドレイン電極に相当する第２電極１０が形成されている。このような構成により、縦型ＭＯＳＦＥＴの基本構造が構成されている。そして、図１では縦型ＭＯＳＦＥＴの２セル分しか図示していないが、図１に示した縦型パワーＭＯＳＦＥＴのセルが複数セル集まってセル領域が構成されている。

このような基本構造を有する縦型ＭＯＳＦＥＴにおいて、本実施形態の半導体装置では、ゲート電極８をダブルゲート構造としている。具体的には、ゲート電極８は、トレンチ６の上部側に配置された第１ゲート電極８ａと、第１ゲート電極８ａの下方、つまりトレンチ６の底部側に配置された第２ゲート電極８ｂとを有した構成とされている。第１ゲート電極８ａは、過剰キャリア注入抑制ゲートおよびＭＯＳＦＥＴ駆動用ゲートとして機能し、第２ゲート電極８ｂは、第１ゲート電極８ａと共にＭＯＳＦＥＴ駆動用ゲートとして機能する。

第１ゲート電極８ａは、ｐ型ベース領域３の中間位置となる深さからそれよりも上方に至るように形成されており、第２ゲート電極８ｂは、ｐ型ベース領域３の中間位置となる深さからｎ^-型ドリフト層２に達する深さまで形成されている。これら第１ゲート電極８ａと第２ゲート電極８ｂとは、これらの間に配置された酸化膜などによって構成される絶縁膜１１によって絶縁分離されており、それぞれ独立して電圧を制御できる構成とされている。すなわち、図中に示したように、第１、第２ゲート電極８ａ、８ｂは、別々のゲート配線を通じて外部と電気的に接続されており、それぞれに印加される電圧を独立して制御できるようになっている。なお、図中では、第１ゲート電極８ａやそれに繋がるゲート配線を“Ａ”、第２ゲート電極８ｂやそれに繋がるゲート配線を“Ｂ”として表記し、これら“Ａ”、“Ｂ”の表記に基づいて第１、第２ゲート電極８ａの状態について説明する。

このような構造により、トレンチ６の側面に位置するｐ型ベース領域３に反転層を形成することによりｎ⁺型不純物領域４とｎ^-型ドリフト層２およびドレイン領域に相当するｎ⁺型の半導体基板１を通じてソース−ドレイン間に電流を流す縦型ＭＯＳＦＥＴと、ｐ型ベース領域３とｎ^-型ドリフト層２との間に形成されるＰＮ接合を利用したＦＷＤとを備えた半導体装置が構成されている。

続いて、上記のように構成された縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の動作について説明する。

まず、第１電極９を接地すると共に第２電極１０に正の電圧を印加すると、ｐ型ベース領域３とｎ^-型ドリフト層２との間に形成されるＰＮ接合は、逆電圧状態となる。このため、第１、第２ゲート電極８ａ、８ｂに電圧を印加せずにオフしている状態のときには、上記ＰＮ接合に空乏層が形成され、ソース−ドレイン間の電流は遮断される。

次に、縦型ＭＯＳＦＥＴをオンする際には、第１電極９を接地すると共に第２電極１０に正の電圧を印加した状態で、第１、第２ゲート電極８ａ、８ｂを共に正の電圧を印加することでオンの状態にする。これにより、第１、第２ゲート電極８ａ、８ｂの周辺において、ｐ型ベース領域３のうちトレンチ６に接している部分に反転層が形成され、ソース−ドレイン間に電流が流れる。

また、縦型ＭＯＳＦＥＴをオフし、ＦＷＤをダイオード動作させる際には、第１電極９と第２電極１０に印加する電圧をスイッチングし、第１電極９に正の電圧を印加すると共に第２電極１０を接地し、かつ、第１、第２ゲート電極８ａ、８ｂへの電圧印加を止めてオフの状態にする。これにより、ｐ型ベース領域３に反転層が形成されなくなるため、ソース−ドレイン間に形成されたＦＷＤがダイオード動作を行う。

このように、縦型ＭＯＳＦＥＴをオンするときと、縦型ＭＯＳＦＥＴをオフしてＦＷＤをダイオード動作させるときとをスイッチングすることで、本実施形態の半導体装置を用いたインバータによる直流−交流変換を行うことができる。

このような動作を行うに際し、縦型ＭＯＳＦＥＴをオフしてＦＷＤをダイオード動作させているときから縦型ＭＯＳＦＥＴをオンに切り替える直前に、リカバリ損失を低減するための制御を行う。この制御方法について、図２および図３に示す半導体装置の動作を示した模式図と図４に示す動作中のタイミングチャートを参照して説明する。

図２（ａ）は、縦型ＭＯＳＦＥＴをオフしてＦＷＤをダイオード動作させている状態を示している。この状態は、図４の期間Ｔ１として表され、ソース−ドレイン間には、ｐ型ベース領域３とｎ^-型ドリフト層２との間に形成されるＰＮ接合を利用したＦＷＤが形成されているため、第１電極９に正の電圧、第２電極１０に負の電圧を印加すると、ＦＷＤがオンし、過剰キャリアがＰＮ接合部に注入されていく。この際には、第１、第２ゲート電極８ａ、８ｂには共にゲート電圧を印加していないオフの状態とされている。この状態から図２（ｂ）に示す制御を行うことにより、以下の動作が行われる。

具体的には、図４の期間Ｔ２の初期時においては、図２（ｂ）に示すように、第２ゲート電極８ｂをオフのままにしつつ、第１ゲート電極８ａに正の電圧を印加して第１ゲート電極８ａをオンの状態にする。これにより、第１ゲート電極８ａの周辺にｐ型ベース領域３内の少数キャリアである電子が引き寄せられ、トレンチ６の側面のうち第１ゲート電極８ａと対応する場所に反転層１２が形成される。

また、図４の期間Ｔ２の後半においては、図２（ｃ）に示すように、ｐ型ベース領域３内の少数キャリアが減少したことで、電荷中性条件からｐ型ベース領域３内の多数キャリアである正孔も少なくなる。したがって、ｐ型ベース領域３は従来の抵抗成分以上となり、注入効率が低下する。その結果、ＦＷＤのＶｆも増加して、過剰キャリア注入が抑制されるか、もしくは、反転層１２内の多数キャリアがｐ型ベース領域３内の多数キャリアと再結合する。

続いて、図３（ａ）に示すように、過剰キャリア注入が抑制されたことで、元々ｎ^-型ドリフト層２に多量に注入されていることで溜まっていた過剰キャリアがライフタイムのため、存在し切れなくなって消滅していく。すなわち、従来のように通常のダイオード動作が行われる場合には、ｎ^-型ドリフト層２内の過剰キャリアが多量に注入される状態であったため、過剰キャリアが減少していかなかったが、過剰キャリア注入を抑制することで、過剰キャリアを減少させることが可能となる。

このようにｎ^-型ドリフト層２内の過剰キャリアが少なくなったところで、図３（ｂ）に示すように第１電極９と第２電極１０に印加する電圧をスイッチングする。すなわち、第１電極９の負の電圧、第２電極１０に正の電圧を印加するという逆電圧印加を行う。これにより、図４の期間Ｔ３において、リカバリ動作が行われ、逆回復電荷Ｑｒｒが発生するが、ｎ^-型ドリフト層２内の過剰キャリアが少ないため、上記した第１ゲート電極８ａのみをオンの状態にして過剰キャリア注入を抑制していない場合と比べて、逆回復電荷Ｑｒｒを十分に小さな値にすることが可能となる。そして、第１、第２ゲート電極８ａ、８ｂに対して共に正の電圧を印加してオンの状態にすることで、図４の期間Ｔ４において、第１、第２ゲート電極８ａ、８ｂの周辺において、ｐ型ベース領域３のうちトレンチ６に接している部分に反転層が形成され、ソース−ドレイン間に電流が流れ、縦型ＭＯＳＦＥＴをオンさせることができる。

以上説明したように、本実施形態では、ゲート電極８を深さの異なる第１、第２ゲート電極８ａ、８ｂを備えたダブルゲート構造としている。このため、第１、第２ゲート電極８ａ、８ｂのうちの第１ゲート電極８ａのみをオンさせることで、ｐ型ベース領域３に対して反転層１２を形成しながらも、その反転層１２がｎ^-型ドリフト層２とｎ⁺型不純物領域４とを繋ぐ深さまでは形成されないようにすることができる。このため、第１ゲート電極８ａを過剰キャリア注入抑制ゲートとして機能させることが可能となる。

具体的には、ＦＷＤをダイオード動作させているタイミングから縦型ＭＯＳＦＥＴをオンさせるタイミングへの切り替えの際に、第１ゲート電極８ａのみをオンさせるという制御を行うようにしている。これにより、ＦＷＤをダイオード動作させているタイミングから縦型ＭＯＳＦＥＴをオンさせるタイミングへの切り替えの際に、過剰キャリアが注入されることを抑制して、ｎ^-型ドリフト層２内に存在していた過剰キャリアを減少させることが可能となり、リカバリ損失を低減することが可能となる。

そして、このような構造の半導体装置によれば、第１ゲート電極８ａにのみ正の電圧を印加して反転層を形成し、第２ゲート電極８ｂには何ら電圧を印加しないでリカバリ損失の低減を図ることができるため、第２ゲート電極８ｂに対してノイズによるゲート電圧が印加されても、縦型ＭＯＳＦＥＴをオンさせる閾値を超えにくい。したがって、ノイズによるセルフターンオンが生じ難い構造の半導体装置とすることが可能となる。

なお、このように形成される半導体装置の製造方法は、基本的には、従来のようにゲート電極８を１層構造とする場合とほぼ同様であるが、ダブルゲート構造を形成する工程について変更すればよい。

具体的には、トレンチ６の形成後に、熱酸化等によってゲート絶縁膜７を形成したあと、ドープトＰｏｌｙ−Ｓｉを成膜することでトレンチ６内を埋め込むようにゲート電極８を形成するが、このときドープトＰｏｌｙ−Ｓｉをｐ型ベース領域３の上部よりも深い位置までエッチバックされるようにする。その後、熱酸化等によって絶縁膜１１を形成したのち、再びドープトＰｏｌｙ−Ｓｉを成膜することでトレンチ６内を埋込み、今度はドープトＰｏｌｙ−Ｓｉがｐ型ベース領域３の上部よりも高い位置まで残るようにエッチバックを行う。このようにして、ダブルゲート構造を構成することができる。

また、本実施形態のようなダブルゲート構造では、第１ゲート電極８ａと第２ゲート電極８ｂをそれぞれ別々にゲート配線を引き出すことになる。このため、例えば、図５に示すトレンチゲート構造の斜視模式図に示すように、トレンチ６の長手方向の途中（例えば中央位置）において第２ゲート電極８ｂが基板表面まで形成されるようにし、この位置でゲート配線を引き出すように、もしくは、この位置にパッドを形成するようにすれば良い。第２ゲート電極８ｂを部分的に基板表面まで形成されるようにするには、エッチバックの際に、その部分にエッチングマスクを配置しておくことにより実現できる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図６は、本実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。

図６に示すように、本実施形態では、トレンチ６の深さをセル内で変えることにより、ゲート電極８を異なる位置において深さを変えた第１、第２ゲート電極８ｃ、８ｄにて構成している。第１ゲート電極８ｃは、過剰キャリア注入抑制ゲートとして機能するもので、第２ゲート電極８ｄよりも深さが浅く、ｎ^-型ドリフト層２まで達しない深さとされている。第２ゲート電極８ｄは、ＭＯＳＦＥＴ駆動用ゲートとして機能するもので、ｎ^-型ドリフト層２に達する深さとされている。

このように、ゲート電極８を異なる位置において深さを変えて形成した第１、第２ゲート電極８ｃ、８ｄとする場合にも、第１ゲート電極８ｃを第１実施形態で説明した第１ゲート電極８ａと同様に動作させると共に、第２ゲート電極８ｄを第１実施形態で説明した第２ゲート電極８ｂと同様に動作させることにより、第１実施形態と同様の効果を得ることができる。

なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、第１ゲート電極８ｃと第２ゲート電極８ｄが配置されるトレンチ６の深さが異なっていることから、これらを別々のエッチングマスクを用いて形成することになる。それ以外の工程については、従来のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様である。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図７は、本実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。

図７に示すように、本実施形態では、ゲート電極８の深さについてはすべて同じ深さとしているが、ゲート電極８の周囲の構成を変えることで、過剰キャリア注入抑制ゲートとして機能する第１ゲート電極８ｅと、ＭＯＳＦＥＴ駆動用ゲートとして機能する第２ゲート電極８ｆを構成している。

具体的には、第１ゲート電極８ｅの周囲に形成されるゲート絶縁膜７の厚みを変化させており、ゲート絶縁膜７のうちｐ型ベース領域３の上部よりも下方かつｎ^-型ドリフト層２よりも上方に位置する部分であって、ｐ型ベース領域３の上部から所定距離離間した中間位置より深い部分（第１部分）７ａの厚みがそれよりも浅い部分（第２部分）７ｂよりも厚くなるようにしている。つまり、ゲート絶縁膜７の厚みを変えることにより、厚みが厚くされている部分７ａにおいて、厚みが薄くされている部分７ｂと比較して、反転層の形成により縦型ＭＯＳＦＥＴをオンさせることができる閾値が高くなるようにしている。

これにより、第１ゲート電極８ｅに正の電圧を印加したときに、ゲート絶縁膜７の厚みが薄くされた部分７ｂでは反転層が形成され、厚みが厚くされた部分７ａでは反転層が形成されないようにすることができる。つまり、第１ゲート電極８ｅの周囲において、ｎ^-型ドリフト層２まで達しない深さの反転層のみを形成することができる。したがって、本実施形態のような構造の半導体装置でも、第１ゲート電極８ｅを第１実施形態で説明した第１ゲート電極８ａと同様に動作させると共に、第２ゲート電極８ｆを第１実施形態で説明した第２ゲート電極８ｂと同様に動作させることにより、第１実施形態と同様の効果を得ることができる。

なお、本実施形態のような構造の半導体装置も、基本的には従来のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、ゲート絶縁膜７の形成前に、第１ゲート電極８ｅが形成されるトレンチ６の底部にダメージ層を形成する工程を行うようにしている。図８は、この工程を示した断面図である。まず、図８（ａ）に示すように、ｐ型ベース領域３の表面に図示しないマスクを配置してエッチングすることでトレンチ６を形成する。次に、図８（ｂ）に示すように、第１ゲート電極８ｅが形成されるトレンチ６の底部に酸素イオン（Ｏ⁺）やアルゴンイオン（Ａｒ⁺）のイオン注入を行う。これにより、図８（ｃ）に示すように、トレンチ６の底部にダメージ層２０が形成される。そして、図８（ｄ）に示すように、熱酸化によってゲート絶縁膜７を形成すると、ダメージ層２０が形成された場所で酸化レートが他の場所よりも早くなり、トレンチ６の底部側の部分７ａにおいてそれよりも上方の部分７ｂよりも厚くなるようにゲート絶縁膜７が形成される。この後は、従来と同様の工程を行うことで、本実施形態の半導体装置を製造することができる。

ここで、図８では、ｐ型ベース領域３の表層部にｎ⁺型不純物領域４やｐ⁺型コンタクト領域５を形成する前にトレンチ６を形成する場合について説明したが、これらを形成した後にトレンチ６を形成しても良い。また、ダメージ層２０を形成するためのイオン注入についても、トレンチ６の形成後に限らず、トレンチ６の形成前に行っても良い。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図９は、本実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。

図９に示すように、本実施形態も、ゲート電極８の深さについてはすべて同じ深さとしているが、ゲート電極８の周囲の構成を変えることで、過剰キャリア注入抑制ゲートとして機能する第１ゲート電極８ｇと、ＭＯＳＦＥＴ駆動用ゲートとして機能する第２ゲート電極８ｈを構成している。

具体的には、第１ゲート電極８ｇの周囲におけるトレンチ６の側面と接する位置に、不純物濃度が異なるｐ^-型領域（第１領域）３０とｐ⁺型領域（第２領域）３１とを備えた構造としている。ｐ^-型領域３０は、ｐ型ベース領域３の上部よりも下方かつｎ^-型ドリフト層２よりも上方に位置する部分に形成され、ｐ⁺型領域３１は、ｐ^-型領域３０よりも深く、かつ、ｐ型ベース領域３の上部から所定距離離間した位置よりｎ^-型ドリフト層２に達する深さまで形成されている。このように、不純物濃度が異なるｐ^-型領域３０とｐ⁺型領域３１とを形成しているため、ｐ⁺型領域３１において、ｐ^-型領域３０と比較して、反転層が形成されて縦型ＭＯＳＦＥＴをオンさせる閾値が高くなるようにしている。

これにより、第１ゲート電極８ｇに正の電圧を印加したときに、ｐ^-型領域３０では反転層が形成され、ｐ⁺型領域３１では反転層が形成されないようにすることができる。したがって、本実施形態のような構造の半導体装置でも、第１ゲート電極８ｇを第１実施形態で説明した第１ゲート電極８ａと同様に動作させると共に、第２ゲート電極８ｈを第１実施形態で説明した第２ゲート電極８ｂと同様に動作させることにより、第１実施形態と同様の効果を得ることができる。

本実施形態のような構造の半導体装置も、基本的には従来のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、第１ゲート電極８ｅが形成されるトレンチ６を形成する前にｐ^-型領域３０およびｐ⁺型領域３１の形成工程を行う。これらの形成は、ｐ^-型領域３０およびｐ⁺型領域３１の形成予定領域が開口するマスクを用いたｐ型不純物のイオン注入および活性化によって行える。ｐ^-型領域３０を形成する際とｐ⁺型領域３１を形成する際とで、ｐ型不純物のドーズ量およびイオン注入エネルギーを変化させれば、不純物濃度が異なるｐ^-型領域３０およびｐ⁺型領域３１を形成できる。

なお、ｐ^-型領域３０については、ｐ⁺型領域３０よりも不純物濃度が低ければよいため、ｐ型ベース領域３をそのままｐ^-型領域３０として機能させても良い。つまり、ｐ⁺型領域３１のみを形成し、トレンチ６の側面に位置するｐ型ベース領域３のうちｐ⁺型領域３１よりも上方の部分をｐ^-型領域３０としても良い。また、ｐ^-型領域３０を形成する際には、ｐ型不純物をイオン注入する場合に限らず、ｎ型不純物をイオン注入してｐ型ベース領域３の一部のキャリア濃度を低下させることでｐ^-型領域３０を形成するようにしても良い。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様の構造をトレンチゲート構造の横型ＭＯＳＦＥＴに適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１０は、本実施形態にかかるトレンチゲート構造の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＡ−Ａ’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。

図１０に示すように、本実施形態の半導体装置は、ｎ型ドリフト層を構成するｎ型領域５０の所定領域にトレンチゲート構造の横型ＭＯＳＦＥＴおよびＦＷＤを構成する各部が形成されることで構成されている。ｎ型領域５０は、ｎ型基板によって構成されていても良いが、半導体基板内に形成されたｎ型ウェル領域などによって構成されていても良い。

ｎ型領域５０の表層部の所定領域には、所定深さのｐ型ベース領域５１が形成されていると共に、このｐ型ベース領域５１内における所定領域にｐ型ベース領域５１よりも浅いソース領域に相当するｎ⁺型の不純物領域５２およびｐ⁺型コンタクト領域５３が形成されている。これらｐ型ベース領域５１とｎ⁺型の不純物領域５２およびｐ⁺型コンタクト領域５３は、同方向を長手方向として延設されている。

また、ｎ型領域５０やｐ型ベース領域５１の表層部のうち、ｎ⁺型の不純物領域５２を挟んでｐ⁺型コンタクト領域５３と反対側において、ｎ⁺型の不純物領域５２からｐ型ベース領域５１を貫通してｎ型領域５０に達するようにトレンチ５４が形成されている。このトレンチ５４内に、ゲート絶縁膜５５を介して、第１ゲート電極５６ａおよび第２ゲート電極５６ｂを有するダブルゲート構造のゲート電極５６が形成されている。第１ゲート電極５６ａおよび第２ゲート電極５６ｂは、絶縁膜５５ａによって分離されている。第１ゲート電極５６ａは、過剰キャリア注入抑制ゲートとして機能し、ゲート絶縁膜５５を挟んでｎ⁺型の不純物領域５２と対向する場所からｐ型ベース領域５１の途中位置と対向する場所まで形成されている。第２ゲート電極５６ｂは、ＭＯＳＦＥＴ駆動用ゲートとして機能し、ゲート絶縁膜５５を挟んでｐ型ベース領域５１の途中位置と対向する場所からｎ型領域５０と対向する場所に達するように形成されている。

さらに、ｎ型領域５０の表層部には、ｐ型ベース領域５１やｎ⁺型の不純物領域５２およびｐ⁺型コンタクト領域５３から離間して、ドレイン領域に相当するｎ⁺型の不純物領域５７が形成されている。そして、ｎ⁺型の不純物領域５２およびｐ⁺型コンタクト領域５３がソース電極に相当する第１電極５８と電気的に接続されると共にｎ⁺型の不純物領域５７がドレイン電極に相当する第２電極５９と電気的に接続され、さらに第１ゲート電極５６ａと第２ゲート電極５６ｂがそれぞれ別々のゲート配線に接続されることで印加される電圧を独立して制御できるように構成されている。

このような構造により、トレンチゲート構造の横型ＭＯＳＦＥＴとＦＷＤとが並列接続された半導体装置が構成されている。この半導体装置では、トレンチゲート構造の横型ＭＯＳＦＥＴは、第１ゲート電極５６ａおよび第２ゲート電極５６ｂの双方に対して正電圧を印加することにより、ゲート電極５６の側面に位置するｐ型ベース領域５１にチャネルが形成されることで、第１電極５８と第２電極５９との間において、基板水平方向（横方向）に電流を流すという動作を行う。このような構造の半導体装置は、電流を流す方向が第１実施形態のような基板垂直方向（縦方向）と異なるが、それ以外の基本動作については第１実施形態と同様である。

以上説明したように、第１実施形態と同様の構造をトレンチゲート構造の横型ＭＯＳＦＥＴに適用することも可能である。このような構造としても、第１実施形態と同様の効果を得ることができる。

なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の横型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、第１ゲート電極５６ａと第２ゲート電極５６ｂおよび絶縁膜５５ａの形成方法について異なる。例えば、ドープトＰｏｌｙ−Ｓｉをパターニングして第１、第２ゲート電極５６ａ、５６ｂを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第１、第２ゲート電極５６ａ、５６ｂの間にも入り込ませることで絶縁膜５５ａを形成する。このようにすれば、図１０に示すトレンチゲート構造の横型ＭＯＳＦＥＴを製造することができる。

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第２実施形態と同様の構造を第５実施形態で説明したようなトレンチゲート構造の横型ＭＯＳＦＥＴに適用したものである。本実施形態の半導体装置の基本構造については第５実施形態と同様であるため、第５実施形態と異なる部分についてのみ説明する。

図１１は、本実施形態にかかるトレンチゲート構造の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＢ−Ｂ’の断面図、（ｃ）は、（ａ）のＣ−Ｃ’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。

図１１に示すように、本実施形態の半導体装置は、トレンチ５４の長さをセル内で変えることにより、ゲート電極５６を異なる位置において長さを変えた第１、第２ゲート電極５６ｃ、５６ｄにて構成している。第１ゲート電極５６ｃは、過剰キャリア注入抑制ゲートとして機能するもので、第２ゲート電極５６ｄよりも長さが短く、ｎ⁺型の不純物領域５２からｎ⁺型の不純物領域５７側に向けて延設されているものの、ｎ型領域５０まで達せず、ゲート絶縁膜５５を挟んでｎ⁺型の不純物領域５２と対向する場所からｐ型ベース領域５１の途中位置と対向する場所までで終端する長さとされている。第２ゲート電極５６ｄは、ＭＯＳＦＥＴ駆動用ゲートとして機能するもので、ゲート絶縁膜５５を挟んでｎ⁺型の不純物領域５２と対向する場所からｎ型領域５０と対向する場所まで達する長さとされている。

このように、ゲート電極５６を異なる位置において長さを変えて形成した第１、第２ゲート電極５６ｃ、５６ｄとする場合にも、第１ゲート電極５６ｃを第５実施形態で説明した第１ゲート電極５６ａと同様に動作させると共に、第２ゲート電極５６ｄを第５実施形態で説明した第２ゲート電極５６ｂと同様に動作させることにより、第５実施形態と同様の効果を得ることができる。

なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の横型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、マスクパターンの設計により、第１ゲート電極５６ｃと第２ゲート電極５６ｄが配置されるトレンチ５４の長さを変えるようにする。それ以外の工程については、従来のトレンチゲート構造の横型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様である。

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様の構造を縦型ＭＯＳＦＥＴではなく縦型ＩＧＢＴに対して適用したものである。本実施形態の半導体装置の基本構造については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１２は、本実施形態にかかるトレンチゲート構造の縦型ＩＧＢＴおよびＦＷＤの断面図である。この図に示されるように、本実施形態では、半導体基板１をｎ⁺型不純物領域１ａとｐ⁺型不純物領域１ｂとを例えば交互にストライプ状に形成した構造としている。ｎ⁺型不純物領域１ａとｐ⁺型不純物領域１ｂは、半導体基板１をｎ⁺型で構成しておいてｐ⁺型不純物領域１ｂをイオン注入などによって形成する手法、もしくは半導体基板１をｐ⁺型で構成しておいてｎ⁺型不純物領域１ａをイオン注入などによって形成する手法等によって形成できる。

このような構造とすれば、ｎ⁺型不純物領域１ａとｎ^-型ドリフト層２およびｐ型ベース領域３とｐ⁺型コンタクト領域５とによるＰＮ接合によってＦＷＤを構成し、ｐ⁺型不純物領域１ｂとｎ^-型ドリフト層２とｐ型ベース領域３とｎ⁺型不純物領域４およびトレンチゲート構造によって縦型ＩＧＢＴを構成することができる。

このようなトレンチゲート構造の縦型ＩＧＢＴとＦＷＤとが並列接続される構造において、第１実施形態と同様に、ゲート電極８を第１、第２ゲート電極８ａ、８ｂを有するダブルゲート構造とし、第１ゲート電極８ａを過剰キャリア注入抑制ゲートおよびＩＧＢＴ駆動用ゲートとして機能させると共に、第２ゲート電極８ｂを第１ゲート電極８ａと共にＩＧＢＴ駆動用ゲートとして機能させることができる。これにより、第１実施形態と同様の効果を得ることができる。

（第８実施形態）
本発明の第８実施形態について説明する。本実施形態の半導体装置は、第２実施形態と同様の構造を縦型ＭＯＳＦＥＴではなく縦型ＩＧＢＴに対して適用したものである。本実施形態の半導体装置の基本構造については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。

図１３は、本実施形態にかかるトレンチゲート構造の縦型ＩＧＢＴおよびＦＷＤの断面図である。この図に示されるように、本実施形態も、第７実施形態と同様に、半導体基板１をｎ⁺型不純物領域１ａとｐ⁺型不純物領域１ｂとを例えば交互にストライプ状に形成した構造としている。

このような構造とすれば、ｎ⁺型不純物領域１ａとｎ^-型ドリフト層２およびｐ型ベース領域３とｐ⁺型コンタクト領域５とによるＰＮ接合によってＦＷＤを構成し、ｐ⁺型不純物領域１ｂとｎ^-型ドリフト層２とｐ型ベース領域３とｎ⁺型不純物領域４およびトレンチゲート構造によって縦型ＩＧＢＴを構成することができる。

このようなトレンチゲート構造の縦型ＩＧＢＴとＦＷＤとが並列接続される構造において、第２実施形態と同様に、ゲート電極８を異なる場所に異なる深さで形成した第１、第２ゲート電極８ｃ、８ｄを有する構造とし、第１ゲート電極８ｃを過剰キャリア注入抑制ゲートとして機能させると共に、第２ゲート電極８ｄをＭＯＳＦＥＴ駆動用ゲートとして機能させることができる。これにより、第２実施形態と同様の効果を得ることができる。

（第９実施形態）
本発明の第９実施形態について説明する。本実施形態の半導体装置は、第５実施形態と同様の構造を横型ＭＯＳＦＥＴではなく横型ＩＧＢＴに対して適用したものである。本実施形態の半導体装置の基本構造については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１４は、本実施形態にかかるトレンチゲート構造の横型ＩＧＢＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＤ−Ｄ’の断面図、（ｃ）は、（ａ）のＥ−Ｅ’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。

図１４に示すように、本実施形態の半導体装置は、不純物領域５７をｎ⁺型の不純物領域５２と同方向に延設しつつ、ｎ⁺型の第１不純物領域５７ａとｐ⁺型の第２不純物領域５７ｂとを交互に形成した構造としている。

このような構造とすれば、ｎ⁺型の第１不純物領域５７ａとｎ型領域５０およびｐ型ベース領域５１とｐ⁺型コンタクト領域５３とによるＰＮ接合によってＦＷＤを構成し、ｐ⁺型の第２不純物領域５７ｂとｎ型領域５０とｐ型ベース領域５１とｎ⁺型の不純物領域５２およびトレンチゲート構造によって横型ＩＧＢＴを構成することができる。

このようなトレンチゲート構造の横型ＩＧＢＴとＦＷＤとが並列接続される構造により、第５実施形態と同様に、ゲート電極５６を第１、第２ゲート電極５６ａ、５６ｂを有するダブルゲート構造とし、第１ゲート電極５６ａを過剰キャリア注入抑制ゲートおよびＩＧＢＴ駆動用ゲートとして機能させると共に、第２ゲート電極５６ｂを第１ゲート電極５６ａと共にＭＯＳＦＥＴ駆動用ゲートとして機能させることができる。これにより、第５実施形態と同様の効果を得ることができる。

（第１０実施形態）
本発明の第１０実施形態について説明する。本実施形態の半導体装置は、第６実施形態と同様の構造を第９実施形態で説明したようなトレンチゲート構造の横型ＩＧＢＴに適用したものである。本実施形態の半導体装置の基本構造については第９実施形態と同様であるため、第９実施形態と異なる部分についてのみ説明する。

図１５は、本実施形態にかかるトレンチゲート構造の横型ＩＧＢＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＦ−Ｆ’の断面図、（ｃ）は、（ａ）のＧ−Ｇ’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。

図１５に示すように、本実施形態の半導体装置も、不純物領域５７をｎ⁺型の不純物領域５２と同方向に延設しつつ、不純物領域５７をｎ⁺型の第１不純物領域５７ａとｐ⁺型の第２不純物領域５７ｂとを交互に形成した構造としている。そして、トレンチ５４の長さをセル内で変えることにより、ゲート電極５６を異なる位置において長さを変えた第１、第２ゲート電極５６ｃ、５６ｄにて構成している。このようなトレンチゲート構造の横型ＩＧＢＴとＦＷＤとが並列接続される構造により、第６実施形態と同様に、第１ゲート電極５６ｃを過剰キャリア注入抑制ゲートとして機能させると共に、第２ゲート電極５６ｄをＩＧＢＴ駆動用ゲートとして機能させることができる。

このように、ゲート電極５６を異なる位置において長さを変えて形成した第１、第２ゲート電極５６ｃ、５６ｄとする形態をトレンチゲート構造の横型ＩＧＢＴに適用することができる。これにより、第６実施形態と同様の効果を得ることができる。

（第１１実施形態）
本発明の第１１実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様の構造をプレーナ型の縦型ＭＯＳＦＥＴに適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１６は、本実施形態にかかるプレーナ型の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。

図１６に示すように、ｎ⁺型の半導体基板１の上にｎ^-型ドリフト層２が形成され、ｎ^-型ドリフト層２の表層部の所定領域にｐ型ベース領域３が形成されていると共に、ソース領域を構成するｎ⁺型不純物領域４およびｐ⁺型コンタクト領域５が形成されている。これらｐ型ベース領域３やｎ⁺型不純物領域４およびｐ⁺型コンタクト領域５は、紙面垂直方向を長手方向として延設されており、隣り合うｐ型ベース領域３やｎ⁺型不純物領域４およびｐ⁺型コンタクト領域５が所定間隔空けて配置され、その間にｎ^-型ドリフト層２の表面が部分的に露出させられている。そして、ｐ型ベース領域３のうちｎ⁺型不純物領域４と表面が露出させられたｎ^-型ドリフト層２との間に位置する部分の表面部をチャネル領域として、このチャネル領域とｎ^-型ドリフト層２の露出表面上に、ゲート絶縁膜７を介してゲート電極８が形成されている。

ゲート電極８は、チャネル幅方向（ｐ型ベース領域３などの長手方向）に延設されており、チャネル長方向において分割されることで第１、第２ゲート電極８ａ、８ｂが構成されており、これらの間に配置された絶縁膜１１によって絶縁分離されている。第１ゲート電極８ａは、過剰キャリア注入抑制ゲートおよびＭＯＳＦＥＴ駆動用ゲートとして機能し、ゲート絶縁膜７を挟んでｎ⁺型不純物領域４と対向する場所からｐ型ベース領域３の途中位置と対向する場所まで形成されている。第２ゲート電極８ｂは、ＭＯＳＦＥＴ駆動用ゲートとして機能し、ゲート絶縁膜７を挟んでｐ型ベース領域３の途中位置と対向する場所からｎ^-型ドリフト層２と対向する場所まで達するように形成されている。

そして、ｎ⁺型不純物領域４およびｐ⁺型コンタクト領域５に電気的に接続されたソース電極に相当する第１電極９が備えられていると共に、半導体基板１の裏面にドレイン電極に相当する第２電極１０が形成されることで、本実施形態の半導体装置が構成されている。

このような構造により、プレーナ型の縦型ＭＯＳＦＥＴとＦＷＤとが並列接続された半導体装置が構成されている。この半導体装置では、プレーナ型の縦型ＭＯＳＦＥＴは、第１ゲート電極８ａおよび第２ゲート電極８ｂの双方に対して正電圧を印加することにより、ゲート電極８の下方に位置するｐ型ベース領域３にチャネルが形成されることで、ｎ^-型ドリフト層２の表面と平行な方向において第１電極９と第２電極１０との間に電流を流すという動作を行う。このように、本実施形態では、ゲート電極８を基板表面に形成し、チャネルを基板表面に形成している点において第１実施形態と異なるが、それ以外の基本動作については第１実施形態と同様である。

以上説明したように、第１実施形態と同様の構造をプレーナ型の縦型ＭＯＳＦＥＴに適用することも可能である。このような構造としても、第１実施形態と同様の効果を得ることができる。

なお、本実施形態のような構造の半導体装置は、基本的には従来のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、第１ゲート電極８ａと第２ゲート電極８ｂおよび絶縁膜１１の形成方法について異なる。例えば、ドープトＰｏｌｙ−Ｓｉをパターニングして第１、第２ゲート電極８ａ、８ｂを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第１、第２ゲート電極８ａ、８ｂの間にも入り込ませることで絶縁膜１１を形成する。このようにすれば、図１６に示すプレーナ型の縦型ＭＯＳＦＥＴを製造することができる。

（第１２実施形態）
本発明の第１２実施形態について説明する。本実施形態の半導体装置は、第２実施形態と同様の構造を第１１実施形態で説明したようなプレーナ型の縦型ＭＯＳＦＥＴに適用したものである。本実施形態の半導体装置の基本構造については第１１実施形態と同様であるため、第１１実施形態と異なる部分についてのみ説明する。

図１７は、本実施形態にかかるプレーナ型の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図である。

図１７に示すように、本実施形態の半導体装置は、過剰キャリア注入抑制ゲートとして機能させるセルと、ＭＯＳＦＥＴ駆動用ゲートとして機能させるセルとを異なる位置に設けている。具体的には、過剰キャリア注入抑制ゲートとして機能させるセルには、ゲート電極８として、ゲート絶縁膜７を挟んでｎ⁺型不純物領域４と対向する場所からｐ型ベース領域３の途中位置と対向する場所まで形成された第１ゲート電極８ｃを備えてある。また、ＭＯＳＦＥＴ駆動用ゲートとして機能させるセルには、ゲート電極８として、ゲート絶縁膜７を挟んでｎ⁺型不純物領域４と対向する場所からｐ型ベース領域３と対向する場所を経て、ｎ^-型ドリフト層２と対向する場所まで達する第２ゲート電極８ｄを備えてある。

このように、ゲート電極８を異なる位置において長さを変えて形成した第１、第２ゲート電極８ｃ、８ｄとする場合にも、第１ゲート電極８ｃを第２実施形態で説明した第１ゲート電極８ａと同様に動作させると共に、第２ゲート電極８ｄを第２実施形態で説明した第２ゲート電極８ｂと同様に動作させることにより、第２実施形態と同様の効果を得ることができる。

なお、本実施形態のような構造の半導体装置は、基本的に第１１実施形態の構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成され、ゲート電極８を形成する際のマスクパターンを変更するだけで良い。

（第１３実施形態）
本発明の第１３実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様の構造をプレーナ型の横型ＭＯＳＦＥＴに適用したものである。プレーナ型の横型ＭＯＳＦＥＴの基本構造は、第５実施形態で説明したトレンチゲート構造の横型ＭＯＳＦＥＴと同様であるため、第５実施形態と異なる部分についてのみ説明する。

図１８は、本実施形態にかかるプレーナ型の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＨ−Ｈ’の断面図である。図１８（ａ）は断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下、この図を参照して、本実施形態の半導体装置について説明する。

図１８に示すように、ｎ型領域５０の表層部の所定領域にｐ型ベース領域５１が形成されていると共に、このｐ型ベース領域５１内における所定領域にｎ⁺型の不純物領域５２およびｐ⁺型コンタクト領域５３が形成されている。

ゲート電極５６は、チャネル幅方向（ｐ型ベース領域５１などの長手方向）に延設され、チャネル長方向において分割されることで第１、第２ゲート電極５６ａ、５６ｂが構成されており、これらの間に配置された絶縁膜５５ａによって絶縁分離されている。第１ゲート電極５６ａは、過剰キャリア注入抑制ゲートおよびＭＯＳＦＥＴ駆動用ゲートとして機能し、ゲート絶縁膜５５を挟んでｎ⁺型の不純物領域５２と対向する場所からｐ型ベース領域５１の途中位置と対向する場所まで形成されている。第２ゲート電極５６ｂは、ＭＯＳＦＥＴ駆動用ゲートとして機能し、ゲート絶縁膜５５を挟んでｐ型ベース領域５１の途中位置と対向する場所からｎ型領域５０と対向する場所まで達するように形成されている。

そして、ｎ⁺型の不純物領域５２およびｐ⁺型コンタクト領域５３に電気的に接続された第１電極５８が備えられていると共に、ｐ型ベース領域５１やｎ⁺型の不純物領域５２およびｐ⁺型コンタクト領域５３から離間して形成されたｎ⁺型の不純物領域５７に電気的に接続された第２電極５９が備えられることで、本実施形態の半導体装置が構成されている。

このような構造により、プレーナ型の横型ＭＯＳＦＥＴとＦＷＤとが並列接続された半導体装置が構成されている。この半導体装置では、プレーナ型の横型ＭＯＳＦＥＴは、第１ゲート電極５６ａおよび第２ゲート電極５６ｂの双方に対して正電圧を印加することにより、ゲート電極５６の下方に位置するｐ型ベース領域５１にチャネルが形成されることで、第１電極５８と第２電極５９との間において、基板水平方向（横方向）に電流を流すという動作を行うが、それ以外の基本動作については第１実施形態と同様である。

以上説明したように、第１実施形態と同様の構造をプレーナ型の横型ＭＯＳＦＥＴに適用することも可能である。このような構造としても、第１実施形態と同様の効果を得ることができる。

なお、本実施形態のような構造の半導体装置は、基本的には従来のプレーナ型の横型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成されるが、第１ゲート電極５６ａと第２ゲート電極５６ｂおよび絶縁膜５５ａの形成方法について異なる。例えば、ドープトＰｏｌｙ−Ｓｉをパターニングして第１、第２ゲート電極５６ａ、５６ｂを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第１、第２ゲート電極５６ａ、５６ｂの間にも入り込ませることで絶縁膜５５ａを形成する。このようにすれば、図１８に示すプレーナ型の縦型ＭＯＳＦＥＴを製造することができる。

（第１４実施形態）
本発明の第１４実施形態について説明する。本実施形態の半導体装置は、第２実施形態と同様の構造を第１３実施形態で説明したようなプレーナ型の横型ＭＯＳＦＥＴに適用したものである。本実施形態の半導体装置の基本構造については第１３実施形態と同様であるため、第１３実施形態と異なる部分についてのみ説明する。

図１９は、本実施形態にかかるプレーナ型の横型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置を示した図であり、（ａ）はレイアウト図、（ｂ）は、（ａ）のＩ−Ｉ’の断面図、（ｃ）は、（ａ）のＪ−Ｊ’の断面図である。

図１９に示すように、本実施形態の半導体装置は、過剰キャリア注入抑制ゲートとして機能させるセルと、ＭＯＳＦＥＴ駆動用ゲートとして機能させるセルとを異なる位置に設けている。具体的には、過剰キャリア注入抑制ゲートとして機能させるセルには、ゲート電極５６として、ゲート絶縁膜５５を挟んでｎ⁺型の不純物領域５２と対向する場所からｐ型ベース領域５１の途中位置と対向する場所まで形成された第１ゲート電極５６ｃを備えてある。また、ＭＯＳＦＥＴ駆動用ゲートとして機能させるセルには、ゲート電極５６として、ゲート絶縁膜５５を挟んでｎ⁺型の不純物領域５２と対向する場所からｐ型ベース領域５１と対向する場所を経て、ｎ型領域５０と対向する場所に達する第２ゲート電極５６ｄを備えてある。

このように、ゲート電極５６を異なる位置において長さを変えて形成した第１、第２ゲート電極５６ｃ、５６ｄとする場合にも、第１ゲート電極５６ｃを第２実施形態で説明した第１ゲート電極５６ａと同様に動作させると共に、第２ゲート電極５６ｄを第２実施形態で説明した第２ゲート電極５６ｂと同様に動作させることにより、第２実施形態と同様の効果を得ることができる。

なお、本実施形態のような構造の半導体装置は、基本的に第１３実施形態の構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法と同様の手法によって形成され、ゲート電極５６を形成する際のマスクパターンを変更するだけで良い。

（第１５実施形態）
本発明の第１５実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様のダブルゲート構造をゲート電極８の一部にのみ形成する形態としたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図２０は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。この図に示したように、本実施形態では、紙面垂直方向に延設されたトレンチゲート構造が複数本並列的に配列されている。これらのうちの一定割合をダブルゲート構造のゲート電極８としている。例えば、図２０の例では、ＭＯＳＦＥＴ駆動用ゲートとして機能させるシングルゲート構造のゲート電極８に対して第１ゲート電極８ａおよび第２ゲート電極８ｂを有するダブルゲート構造のゲート電極８の割合が３：１の割合でレイアウトしている。

このように、ゲート電極８のすべてをダブルゲート構造とせず、ゲート電極８のうちの一部のみをダブルゲート構造とすることもできる。また、このような構造とする場合、ＭＯＳＦＥＴ駆動用ゲートとして機能させるシングルゲート構造のゲート電極８については、ダブルゲート構造のゲート電極８と比較して幅狭とすることができることから、その分、集積化を図ることが可能となる。これにより、より半導体装置の小型化、もしくは同一サイズで半導体装置を構成した場合に流せる電流量の増加を図ることが可能となる。

（第１６実施形態）
本発明の第１６実施形態について説明する。本実施形態の半導体装置は、第１実施形態と同様のダブルゲート構造をゲート電極８を絶縁膜１１無しで構成するものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図２１は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置の断面図である。この図に示したように、本実施形態では、第１ゲート電極８ａと第２ゲート電極８ｂとの間に絶縁膜１１を備えていないが、第１ゲート電極８ａと第２ゲート電極８ｂとを仕事関数の異なる材料で構成し、これらの仕事関数差に基づいて第１ゲート電極８ａを過剰キャリア注入抑制ゲートとして機能させると共に、第２ゲート電極８ｂを第１ゲート電極８ａと共にＭＯＳＦＥＴ駆動用ゲートとして機能させる。

例えば、第１ゲート電極８ａはｐ型ドープのＰｏｌｙ−Ｓｉ、第２ゲート電極８ｂはｎ型ドープのＰｏｌｙ−Ｓｉによって構成される。このような構成の場合、ゲート電極８に対して正の電圧が印加されると、まず第１ゲート電極８ａにその電圧が印加されることで、第１ゲート電極８ａの深さまでｐ型ベース領域３が反転する。したがって、第１ゲート電極８ａを過剰キャリア注入抑制ゲートとして機能させることができる。続いて、ゲート電極８に印加される電圧が、第１ゲート電極８ａと第２ゲート電極８ｂとの仕事関数差以上増加させられると、第２ゲート電極８ｂの深さまでｐ型ベース領域３が反転し、チャネルが形成される。これにより、ＭＯＳＦＥＴを動作させることが可能となる。したがって、第２ゲート電極８ｂを第１ゲート電極８ａと共にＭＯＳＦＥＴ駆動用ゲートとして機能させることができる。

このように、第１ゲート電極８ａと第２ゲート電極８ｂとを仕事関数の異なる材料で構成するようにしても、第１実施形態と同様の効果を得ることができる。ただし、第１ゲート電極８ａと第２ゲート電極８ｂとの仕事関数差については、第１ゲート電極８ａとゲート絶縁膜７との間の仕事関数差よりも小さくなるように、第１、第２ゲート電極８ａ、８ｂの材料を選択する必要がある。すなわち、仮に第１ゲート電極８ａとゲート絶縁膜７との間の仕事関数差の方が第１ゲート電極８ａと第２ゲート電極８ｂとの間の仕事関数差よりも小さければ、第２ゲート電極８ｂに電圧が印加されずに、ほぼすべてのゲート電圧が第１ゲート電極８ａとゲート絶縁膜７との間に印加されることになる。このため、この条件を満たすように第１、第２ゲート電極８ａ、８ｂの材料を選択する。

なお、ここでは第１ゲート電極８ａと第２ゲート電極をそれぞれｐ型ドープやｎ型ドープのＰｏｌｙ−Ｓｉにて構成する場合について説明したが、仕事関数の異なる２種類の金属材料によって第１、第２ゲート電極８ａ、８ｂを構成しても良い。

さらに、図２２に示す変形例のように、第１、第２ゲート電極８ａ、８ｂの間にこれらとは異なる材料で構成される中間部材１３を備えるようにすることもできる。例えば、第１ゲート電極８ａ、中間部材１３および第２ゲート電極８ｂは、順に、ｐ型ドープのＰｏｌｙ−Ｓｉ、金属、ｎ型ドープのＰｏｌｙ−Ｓｉなどで構成される。このような形態の場合、ゲート電圧を印加すると、第１ゲート電極８ａ→中間部材１３→第２ゲート電極８ｂの順にゲート電圧が印加されることになり、その電圧を制御することにより、ｐ型ベース領域３のうち反転層が形成される位置を第１ゲート電極８ａの深さまでにしたり、第２ゲート電極８ｂの深さまでにしたりすることができる。このようにしても、図１２に示す半導体装置と同様の動作を行うことができる。なお、このような構造とする場合において、第１ゲート電極８ａ、中間部材１３および第２ゲート電極８ｂの材料は金属もしくは半導体材料を問わず、どのような組み合わせであっても構わない。また、このような構造では、第１、第２ゲート電極８ａ、８ｂの間に１層の中間材料１３を備えるだけでなく、さらに数多くの異なる仕事関数の材料を積層したりすることもできる。

（他の実施形態）
上記第１実施形態では、ゲート電極８をダブルゲート構造とする場合において、第２ゲート電極８ｂをトレンチ６の長手方向の途中において基板表面まで形成するようにした。しかしながら、これはゲート電極８の引き出し方の一例を示したに過ぎず、他の構造としても構わない。例えば、図２３に示すトレンチゲート構造の斜視模式図に示すように、トレンチ６の長手方向先端位置において第２ゲート電極８ｂが基板表面まで形成されるようにし、この位置でゲート配線を引き出すように、もしくは、この位置にパッドを形成するようにしても良い。

図２４は、第２ゲート電極８ｂを、図６に示すようにトレンチ６の長手方向の途中において基板表面まで形成するようにした場合や、図２３に示すようにトレンチ６の長手方向先端位置において基板表面まで形成されるようにした場合の半導体装置のレイアウト例を示した斜視図である。この図に示すように、半導体装置を構成するチップの中央位置にパッド４０を形成していると共に、チップの端部にパッド４１を形成している。

図６に示すように、トレンチ６の長手方向の途中において第２ゲート電極８ｂを基板表面まで形成する場合には、図２４に示すパッド４０が第２ゲート電極８ｂに接続されるものとして用いられ、パッド４１が第１ゲート電極８ａに接続されるものとして用いられる。また、図２３に示すように、トレンチ６の長手方向先端位置において第２ゲート電極８ｂを基板表面まで形成する場合には、図２４に示すパッド４０が第１ゲート電極８ａに接続されるものとして用いられ、パッド４１が第２ゲート電極８ｂに接続されるものとして用いられる。

また、第２〜第４実施形態では、トレンチゲート構造をストライプ状にする場合、つまり第１ゲート電極８ｃ、８ｅ、８ｇと第２ゲート電極８ｄ、８ｆ、８ｈとをストライプ状にレイアウトする場合について説明した。しかしながら、これらも単なる一例を示したにすぎず、様々なレイアウトとすることができる。図２５は、第２実施形態にかかる第１、第２ゲート電極８ｃ、８ｄのレイアウト例を示した斜視図である。この図に示すように、第２ゲート電極８ｄをストライプ状に配置しつつ、第１ゲート電極８ｄが第２ゲート電極８ｄの間に部分的に配置されるような構成とすることができる。

図２６は、上記のように第１ゲート電極８ｃが第２ゲート電極８ｄの間に部分的に配置されるような構成とする場合の半導体装置のレイアウト例を示した斜視図である。この図に示されるように、半導体装置を構成するチップの中央位置にパッド４０を形成していると共に、チップの端部にパッド４１を形成している。

図２５のように、第１ゲート電極８ｃが第２ゲート電極８ｄの間に部分的に配置されるような構成とする場合、パッド４０が第１ゲート電極８ｃに接続されるものとして用いられ、パッド４１が第２ゲート電極８ｄに接続されるものとして用いられる。なお、ここでは第２実施形態の半導体装置として説明したが、第３、第４実施形態でも同様のレイアウトを採用することができる。

また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。

また、上記第２〜第４実施形態では、ＭＯＳＦＥＴ駆動用ゲートと過剰キャリア注入抑制ゲートを構成するゲート電極８を隣同士に配置し、これらが１：１の割合で形成されるレイアウトを例に挙げて説明したが、これは単なる一例を挙げたに過ぎず、他のレイアウトとしても構わない。図２７は、他のレイアウト例を示した斜視レイアウト図である。なお、図２７では、ゲート電極８のレイアウトのみを図示してある。また、図２７は断面図ではないが、図を見易くするために便宜上ゲート電極８をハッチングで示してある。

図２７（ａ）に示すように、ＭＯＳＦＥＴ駆動用ゲートを構成するゲート電極８ｄ、８ｆ、８ｈを複数本（本図では２本）配置するごとに過剰キャリア注入抑制ゲートを構成するゲート電極８ｃ、８ｅ、８ｇが１本配置されるレイアウトとされていても良い。このようにすれば、ＭＯＳＦＥＴ駆動用ゲートと過剰キャリア注入抑制ゲートを構成するゲート電極８を１：１の割合で形成する場合と比較して、ＭＯＳＦＥＴとして動作させられる部分の面積を増やすことができる。

また、図２７（ｂ）に示すように、複数本並列的に並べたゲート電極８のうちの中央部などに、部分的に過剰キャリア注入抑制ゲートを構成するゲート電極８ｃ、８ｅ、８ｇを集中させ、それ以外の場所ではＭＯＳＦＥＴ駆動用ゲートを構成するゲート電極８ｄ、８ｆ、８ｈとするレイアウトにすることもできる。

さらに、図２７（ｃ）に示すように、ＭＯＳＦＥＴ駆動用ゲートを構成するゲート電極８ｄ、８ｆ、８ｈを複数本並列的に並べておき、中央部においてのみ、その間に部分的に過剰キャリア注入抑制ゲートを構成するゲート電極８ｃ、８ｅ、８ｇを備え、それ以外の場所ではＭＯＳＦＥＴ駆動用ゲートを構成するゲート電極８ｄ、８ｆ、８ｈのみとするレイアウトにすることもできる。

同様に、第１５実施形態で説明したシングルゲート構造とダブルゲート構造のゲート電極８を両方とも形成する場合においても、図２７に示した構造を採用することができる。すなわち、図２７（ａ）〜（ｃ）に示した過剰キャリア注入抑制ゲートを構成するゲート電極８ｃ、８ｅ、８ｇの位置をダブルゲート構造のゲート電極８とし、ＭＯＳＦＥＴ駆動用ゲートを構成するゲート電極８ｄ、８ｆ、８ｈの位置をシングルゲート構造のゲート電極８とすることができる。

なお、ここでは図２７（ａ）〜（ｃ）に示すレイアウト例について説明したが、勿論、図２７（ａ）〜（ｃ）以外のレイアウトとされても良い。

また、上記した絶縁ゲート構造の半導体スイッチング素子として縦型や横型およびプレーナ型のＭＯＳＦＥＴを適用した半導体装置について、スーパージャンクション構造を適用することもできる。

図２８は、第１実施形態で説明した縦型ＭＯＳＦＥＴを有する半導体装置について、縦型ＭＯＳＦＥＴにスーパージャンクション構造を適用したものである。具体的には、ｎ^-型ドリフト層２内にトレンチを形成してｐ^-型層を埋め込むこと、もしくは、ｎ^-型ドリフト層２の成長中にｐ型不純物を複数段階に分けてイオン注入することによって、ｎ^-型カラム２ａとｐ^-型層カラム２ｂとが交互に繰り返されたスーパージャンクション構造を備えてある。このように、スーパージャンクション構造とする場合についても、第１実施形態と同様のトレンチゲート構造とすることで、第１実施形態と同様の効果を得ることができる。なお、ここでは第１実施形態に対してスーパージャンクション構造を適用する場合について説明したが、勿論、他のＭＯＳＦＥＴを適用した半導体装置についても、スーパージャンクション構造を適用することもできる。

また、上記各実施形態では、絶縁ゲート構造の半導体スイッチング素子として縦型や横型およびプレーナ型のＭＯＳＦＥＴやＩＧＢＴを例に挙げて説明したが、他の構造のＭＯＳＦＥＴやＩＧＢＴ、例えばコンケーブ型などのいずれの半導体スイッチング素子についても本発明を適用することができる。また、上記第１１〜第１４実施形態では、ＭＯＳＦＥＴを例に挙げたが、同様の構造のＩＧＢＴを構成しても良い。すなわち、半導体基板１をｎ⁺型不純物領域１ａとｐ⁺型不純物領域１ｂとによって構成したり、不純物領域５７をｎ⁺型の第１不純物領域５７ａとｐ⁺型の第２不純物領域５７ｂとによって構成すれば良い。さらに、上記各実施形態では、絶縁ゲート構造の半導体スイッチング素子とＦＷＤとが１チップ化された構造について説明したが、これらが並列接続された構造の半導体装置であれば、絶縁ゲート構造の半導体スイッチング素子がＦＷＤとが１チップ化されているものに限らず、別チップに形成されている半導体装置についても本発明を適用できる。

なお、ＩＧＢＴの場合、ＩＧＢＴとＦＷＤとを別チップで構成する場合、半導体基板１にはｎ⁺型不純物領域１ａを形成する必要が無く、不純物領域５７にはｎ⁺型の第１不純物領域５７ａを形成する必要が無くなる。

図２９は、トレンチ構造の縦型ＩＧＢＴとＦＷＤとを別チップで構成した場合の断面模式図である。また、図３０は、トレンチ構造の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成した場合の断面図である。

これらの図に示されるように、縦型ＩＧＢＴや縦型ＭＯＳＦＥＴが形成されたチップでは、上記各実施形態と同様の構造によって縦型ＩＧＢＴや縦型ＭＯＳＦＥＴが構成されている。すなわち、ｐ⁺型もしくはｎ⁺型の半導体基板１の上にｎ^-型ドリフト層２とｐ型ベース領域３が形成され、ｐ型ベース領域３の表層部にｎ⁺型不純物領域４が形成されている。そして、トレンチ６内にゲート絶縁膜７を介してゲート電極８が形成され、さらにｎ⁺型不純物領域４およびｐ⁺型コンタクト領域５を介してｐ型ベース領域３に接続される第１電極９や半導体基板１に電気的に接続される第２電極１０が形成されている。

ＦＷＤが形成されたチップでは、第１導電型層を構成するｎ型カソード層６０とこの上に形成された第２導電型層を構成するｐ型アノード層６１とによってＰＮ接合が構成されている。また、ｐ型アノード層６１に対してアノード電極を構成する第１電極６２が電気的に接続されていると共に、ｎ型カソード層６０に対してカソード電極を構成する第２電極６３が電気的に接続されている。さらに、ｐ型アノード層６１の表層部に、ｎ型カソード層６０よりも高不純物濃度とされた第１不純物領域を構成するｎ⁺型不純物領域６４が形成され、このｎ⁺型不純物領域６４からｐ型アノード領域６１に達するトレンチ６５が形成されている。そして、トレンチ６５内にゲート絶縁膜６６を介して第１ゲート電極を構成するゲート電極６７が形成されている。

このような構造により、別チップにＦＷＤを形成することができる。そして、各チップの互いの第１電極９、６２が電気的に接続されると共に、互いの第２電極１０、６３が電気的に接続されることで、別チップで構成された縦型ＩＧＢＴや縦型ＭＯＳＦＥＴとＦＷＤとが並列接続された半導体装置が構成されている。このように、縦型ＩＧＢＴや縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成することもできる。

縦型ＩＧＢＴとＦＷＤとを別チップで構成する場合、縦型ＩＧＢＴはリカバリしないため、ＦＷＤに過剰キャリア注入抑制ゲートが必要になる。したがって、ＦＷＤが形成されるチップに対して過剰キャリア注入抑制ゲートを構成するゲート電極６７を形成することで、第１実施形態等と同様の効果を得ることが可能となる。また、縦型ＭＯＳＦＥＴとＦＷＤとを形成する場合、これらを１チップ化した構造では、縦型ＭＯＳＦＥＴとＦＷＤを別チップとした場合と比較して、どうしてもＦＷＤの性能が劣ってしまう。このため、ＦＷＤを縦型ＭＯＳＦＥＴとは別チップで構成し、ＦＷＤを外付けするようにしても良い。

なお、ここでは、トレンチ構造の縦型ＩＧＢＴや縦型ＭＯＳＦＥＴに対してＦＷＤを別チップで構成する場合について説明したが、トレンチ構造に限らずプレーナ型の縦型ＩＧＢＴや縦型ＭＯＳＦＥＴに対してＦＷＤを別チップで構成しても良い。また、縦型ＩＧＢＴや縦型ＭＯＳＦＥＴに限らず、横型ＩＧＢＴや横型ＭＯＳＦＥＴについても同様のことが言える。

また、第３、第４実施形態で説明した図７、図９に示す半導体装置についても、縦型ＩＧＢＴとＦＷＤとを別チップで構成することができる。図３１および図３２は、第３、第４実施形態について、トレンチ構造の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成した場合の断面模式図である。

図３１に示す半導体装置では、縦型ＭＯＳＦＥＴが形成されたチップに関しては図３０と同様の構造とされており、ＦＷＤが形成されたチップに関しては、図３０とほぼ同様の構造とされているが、過剰キャリア注入抑制ゲートの構造が異なっている。すなわち、ゲート絶縁膜６６は、ｎ型カソード層６０の上部よりも深く、かつ、ｎ型カソード層６０の上部よりも浅い位置を中間位置として、該中間位置よりも深い第１部分６６ａと浅い第２部分６６ｂとにおいて厚さが異なっており、第１部分６６ａにおいて第２部分６６ｂよりも厚さが厚くされている。このような構造とすることで、第３実施形態と同様の動作を行う半導体装置の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成することができる。

また、図３２に示す半導体装置も、縦型ＭＯＳＦＥＴが形成されたチップに関しては図３０と同様の構造とされており、ＦＷＤが形成されたチップに関しては、図３０とほぼ同様の構造とされているが、過剰キャリア注入抑制ゲートの周囲においてｐ型アノード層６１の構造が異なっている。すなわち、トレンチ６５の側面に位置するｐ型アノード層６１の不純物濃度は、当該ｐ型アノード層６１の上部よりも深く、かつ、ｎ型カソード層６０の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第１領域６１ａと深い第２領域６１ｂとにおいて異なっており、第２領域６１ｂにおいて第１領域６１ａよりも不純物濃度が濃くされている。このような構造とすることで、第４実施形態と同様の動作を行う半導体装置の縦型ＭＯＳＦＥＴとＦＷＤとを別チップで構成することができる。

１ 半導体基板
２ ｎ^-型ドリフト層
３ ｐ型ベース領域
４ ｎ⁺型不純物領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
８ａ、８ｃ、８ｅ、８ｇ 第１ゲート電極
８ｂ、８ｄ、８ｆ、８ｈ 第２ゲート電極
９ 第１電極
１０ 第２電極
１１ 絶縁膜
１２ 反転層
２０ ダメージ層
３０ ｐ^-型領域
３１ ｐ⁺型領域
５０ ｎ型領域
５１ ｐ型ベース領域
５２ ｎ⁺型の不純物領域
５３ ｐ⁺型コンタクト領域
５４ トレンチ
５５ ゲート絶縁膜
５５ａ 絶縁膜
５６ ゲート電極
５６ａ、５６ｃ 第１ゲート電極
５６ｂ、５６ｄ 第２ゲート電極
５７ 不純物領域
５７ａ 第１不純物領域
５７ｂ 第２不純物領域
５８ 第１電極
５９ 第２電極
６０ ｐ型アノード層
６１ ｎ型カソード層
６２ 第１電極
６３ 第２電極
６４ ｎ⁺型不純物領域
６５ トレンチ
６６ ゲート絶縁膜
６７ ゲート電極

Claims (41)

1. 第１導電型のドリフト層（２、５０）と、
   前記第１導電型のドリフト層（２、５０）上に形成された第２導電型のベース領域（３、５１）と、
   前記ベース領域（３、５１）内における該ベース領域（３、５１）の表層部に形成され、該ベース領域（３、５１）を挟んで前記ドリフト層（２、５０）から離間して形成され、前記ドリフト層（２、５０）より高不純物濃度とされた第１導電型の第１不純物領域（４、５２）と、
   前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）の間に挟まれた前記ベース領域（３、５１）の表面にゲート絶縁膜（７、５５）を介して形成されたゲート電極（８、５６）と、
   前記ドリフト層（２、５０）と接触し、該ドリフト層（２、５０）よりも高不純物濃度とされ、前記ベース領域（３、５１）から離間して形成された第１または第２導電型の第２不純物領域（１、５７）と、
   前記第１不純物領域（４、５２）および前記ベース領域（３、５１）と電気的に接続された第１電極（９、５８）と、
   前記第２不純物領域（１、５７）と電気的に接続された第２電極（１０、５９）と、を有し、
   前記ベース領域（３、５１）のうち、前記ゲート絶縁膜（７、５５）を挟んで前記ゲート電極（８、５６）と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第１電極（９、５８）と前記第２電極（１０、５９）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
   第１導電型層（２、５０、６０）と、
   前記第１導電型層（２、５０、６０）上に形成された第２導電型層（３、５１、６１）と、
   前記第１導電型層（２、５０、６０）側に接続される第１電極（９、５８、６２）と、
   前記第２導電型層（３、５１、６１）側に接続される第２電極（１０、５９、６３）とを備え、前記第１導電型層（２、５０、６０）と前記第２導電型層（３、５１、６１）とによるＰＮ接合によって構成され、前記第１電極（９、５８、６２）と前記第２電極（１０、５９、６３）との間に電流を流すフリーホイールダイオードを備えており、
   前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
   前記フリーホイールダイオードには、前記第２導電型層（３、５１、６１）の表層部に形成され、前記第１導電型層（２、５０、６０）よりも高不純物濃度とされた第１導電型の第１不純物領域（４、５２、６４）が備えられていると共に、該第１不純物領域（４、５２、６４）と前記第１導電型層（２、５０、６０）の間に挟まれた前記第２導電型層（３、５１、６１）の表面にゲート絶縁膜（７、５５、６６）を介して形成されたゲート電極（８、５６、６７）が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極（８、５６、６７）には、該ゲート電極（８、５６、６７）に対してゲート電圧を印加することにより、前記第２導電型層（３、５１、６１）のうち、前記第１不純物領域（４、５２、６４）側から、該第２導電型層（３、５１、６１）を挟んで前記第１不純物領域（４、５２、６４）と反対側に位置する前記第１導電型層（２、５０、６０）に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）が備えられていることを特徴とする半導体装置。
2. 前記半導体スイッチング素子と前記フリーホイールダイオードは１チップに形成されており、
   前記半導体スイッチング素子における前記ドリフト層（２、５０）にて前記フリーホイールダイオードにおける前記第１導電型層を構成し、
   前記半導体スイッチング素子における前記ベース領域（３、５１）にて前記フリーホイールダイオードにおける前記第２導電型層を構成し、
   前記半導体スイッチング素子における前記第１電極（９、５８）にて前記フリーホイールダイオードにおける前記第１電極を構成し、
   前記半導体スイッチング素子における前記第２電極（１０、５９）にて前記フリーホイールダイオードにおける前記第２電極を構成し、
   前記半導体スイッチング素子における前記第１不純物領域（４、５２）にて前記フリーホイールダイオードにおける前記第１不純物領域を構成しており、
   前記半導体スイッチング素子に備えられる前記ゲート電極（８、５６）に、前記第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ）が含まれていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１ゲート電極（８ａ、８ｃ、５６ａ、５６ｃ）は、前記ゲート絶縁膜（７、５５）を挟んで前記第１不純物領域（４、５２）から前記ベース領域（３、５１）の途中位置と対向する場所まで形成されていることを特徴とする請求項２に記載の半導体装置。
4. 前記ゲート電極（８、５６）は、
   前記ゲート絶縁膜（７、５５）を挟んで前記ベース領域（３、５１）の途中位置から前記ドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｂ、５６ｂ）を有し、
   前記第１ゲート電極（８ａ、５６ａ）および前記第２ゲート電極（８ｂ、５６ｂ）は、ゲート電圧の印加により、前記ベース領域（３、５１）に対して前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする請求項３に記載の半導体装置。
5. 前記第１不純物領域（４、５２）から前記ベース領域（３、５１）を貫通して前記ドリフト層（２、５０）に達するトレンチ（６、５４）が形成され、
   前記トレンチ（６、５４）内に前記第１、第２ゲート電極（８ａ、８ｂ、５６ａ、５６ｂ）が共に、絶縁膜（１１、５５ａ）を挟んで配置されることでダブルゲート構造のトレンチゲート構造が構成され、
   前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項４に記載の半導体装置。
6. 前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
   前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
   前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
   前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
   前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
   前記半導体スイッチング素子は、前記ベース領域（３）のうち前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであることを特徴とする請求項５に記載の半導体装置。
7. 前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
   前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
   前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
   前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
   前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
   前記半導体スイッチング素子は、前記ベース領域（３）のうち前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＩＧＢＴであることを特徴とする請求項５に記載の半導体装置。
8. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
   前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
   前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
   前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（５０）に達するように形成されており、
   前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＭＯＳＦＥＴであることを特徴とする請求項５に記載の半導体装置。
9. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
   前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
   前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
   前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（２）に達するように形成されており、
   前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＩＧＢＴであることを特徴とする請求項５に記載の半導体装置。
10. 前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（５０）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ａ）および前記第２ゲート電極（８ｂ）が形成されており、
    前記半導体スイッチング素子は、前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＭＯＳＦＥＴであることを特徴とする請求項４に記載の半導体装置。
11. 前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（２）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ａ）および前記第２ゲート電極（８ｂ）が形成されており、
    前記半導体スイッチング素子は、前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＩＧＢＴであることを特徴とする請求項４に記載の半導体装置。
12. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
    前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
    前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
    前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ａ）および前記第２ゲート電極（５６ｂ）が形成されており、
    前記半導体スイッチング素子は、前記第１ゲート電極（５６ａ）および前記第２ゲート電極（５６ｂ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＭＯＳＦＥＴであることを特徴とする請求項４に記載の半導体装置。
13. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
    前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
    前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
    前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ａ）および前記第２ゲート電極（５６ｂ）が形成されており、
    前記半導体スイッチング素子は、前記第１ゲート電極（５６ａ）および前記第２ゲート電極（５６ｂ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＩＧＢＴであることを特徴とする請求項４に記載の半導体装置。
14. 前記ゲート電極（８、５６）は、
    前記ゲート絶縁膜（７、５５）を挟んで前記第１不純物領域（４、５２）から前記ドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｄ、５６ｄ）を有し、
    前記第２ゲート電極（８ｄ、５６ｄ）は、ゲート電圧の印加により、前記ベース領域（３、５１）に対して前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする請求項３に記載の半導体装置。
15. 前記第１不純物領域（４、５２）から前記ベース領域（３、５１）を貫通して前記ドリフト層（２、５０）に達するトレンチ（６、５４）が形成され、
    前記第１、第２ゲート電極（８ｃ、８ｄ、５６ｃ、５６ｄ）が異なる前記トレンチ（６、５４）内に配置されたトレンチゲート構造が構成され、
    前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項１４に記載の半導体装置。
16. 前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記第１ゲート電極（８ｃ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）の途中位置まで形成されており、
    前記第２ゲート電極（８ｄ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
    前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｄ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであることを特徴とする請求項１５に記載の半導体装置。
17. 前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記第１ゲート電極（８ｃ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）の途中位置まで形成されており、
    前記第２ゲート電極（８ｄ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
    前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｄ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＩＧＢＴであることを特徴とする請求項１５に記載の半導体装置。
18. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
    前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
    前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
    前記第１ゲート電極（５６ｃ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）の途中位置まで形成されており、
    前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（５０）に達するように形成されており、
    前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＭＯＳＦＥＴであることを特徴とする請求項１５に記載の半導体装置。
19. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
    前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
    前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
    前記第１ゲート電極（５６ｃ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）の途中位置まで形成されており、
    前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（５０）に達するように形成されており、
    前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＩＧＢＴであることを特徴とする請求項１５に記載の半導体装置。
20. 前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（２）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）が形成されており、
    前記半導体スイッチング素子は、前記第２ゲート電極（８ｄ）と対向する前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＭＯＳＦＥＴであることを特徴とする請求項１５に記載の半導体装置。
21. 前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（２）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）が形成されており、
    前記半導体スイッチング素子は、前記第２ゲート電極（８ｄ）と対向する前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＩＧＢＴであることを特徴とする請求項１５に記載の半導体装置。
22. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
    前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
    前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
    前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ｃ）および前記第２ゲート電極（５６ｄ）が形成されており、
    前記半導体スイッチング素子は、前記第２ゲート電極（５６ｄ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＭＯＳＦＥＴであることを特徴とする請求項１４に記載の半導体装置。
23. 前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
    前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
    前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
    前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ｃ）および前記第２ゲート電極（５６ｄ）が形成されており、
    前記半導体スイッチング素子は、前記第２ゲート電極（５６ｄ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＩＧＢＴであることを特徴とする請求項１４に記載の半導体装置。
24. 前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように深さが同じ複数のトレンチ（６）が形成されており、
    前記第１ゲート電極（８ｅ）と前記第２ゲート電極（８ｆ）とは、異なる位置に形成された前記トレンチ（６）内に備えられ、
    前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｆ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであり、
    前記第１ゲート電極（８ｅ）が備えられる前記トレンチ（６）内に形成された前記ゲート絶縁膜（７）は、前記ベース領域（３）の上部よりも深く、かつ、前記ドリフト層（２）の上部よりも浅い位置を中間位置として、該中間位置よりも深い第１部分（７ａ）と浅い第２部分（７ｂ）とにおいて厚さが異なっており、前記第１部分（７ａ）において前記第２部分（７ｂ）よりも厚さが厚くされていることを特徴とする請求項２に記載の半導体装置。
25. 前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように深さが同じ複数のトレンチ（６）が形成されており、
    前記第１ゲート電極（８ｇ）と前記第２ゲート電極（８ｈ）とは、異なる位置に形成された前記トレンチ（６）内に備えられ、
    前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｈ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであり、
    前記第１ゲート電極（８ｇ）が備えられる前記トレンチ（６）の側面に位置する前記ベース領域（３）の不純物濃度は、前記ベース領域（３）の上部よりも深く、かつ、前記ドリフト層（２）の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第１領域（３０）と深い第２領域（３１）とにおいて異なっており、前記第２領域（３１）において前記第１領域（３０）よりも不純物濃度が濃くされていることを特徴とする請求項２に記載の半導体装置。
26. 前記半導体スイッチング素子と前記フリーホイールダイオードは別チップに形成されていることを特徴とする請求項１に記載の半導体装置。
27. 前記第１ゲート電極（６７）は、前記ゲート絶縁膜（６６）を挟んで前記第１不純物領域（４、５２）から前記第２導電型領域（６１）の途中位置と対向する場所まで形成されていることを特徴とする請求項２６に記載の半導体装置。
28. 前記半導体スイッチング素子は、前記ゲート電極（８、５６）として、
    前記ゲート絶縁膜（７、５５）を挟んで前記第１不純物領域（４、５２）から前記ドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｄ、５６ｄ）を有し、
    前記第２ゲート電極（８ｄ、５６ｄ）は、ゲート電圧の印加により、前記ベース領域（３、５１）に対して前記第１不純物領域（４、５２）と前記ドリフト層（２、５０）とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする請求項２７に記載の半導体装置。
29. 前記半導体スイッチング素子が形成されたチップでは、前記第１不純物領域（４、５２）から前記ベース領域（３、５１）を貫通して前記ドリフト層（２、５０）に達するトレンチ（６、５４）が形成され、
    前記フリーホイールダイオードが形成されたチップでは、前記第１不純物領域（６４）から前記第２導電型層（６１）に達するトレンチ（６５）が形成され、
    前記第１、第２ゲート電極（８ｃ、８ｄ、５６ｃ、５６ｄ）が異なる前記トレンチ（６、５４、６５）内に配置されたトレンチゲート構造が構成され、
    前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項２８に記載の半導体装置。
30. 前記半導体スイッチング素子が形成されたチップでは、
    前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記第１ゲート電極（８ｃ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）の途中位置まで形成されており、
    前記第２ゲート電極（８ｄ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
    前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｄ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＭＯＳＦＥＴであることを特徴とする請求項２９に記載の半導体装置。
31. 前記半導体スイッチング素子が形成されたチップでは、
    前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）上に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記第１ゲート電極（８ｃ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）の途中位置まで形成されており、
    前記第２ゲート電極（８ｄ）が配置される前記トレンチ（６）は、前記第１不純物領域（４）から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されており、
    前記半導体スイッチング素子は、前記ベース領域（３）のうち前記第２ゲート電極（８ｄ）が配置された前記トレンチ（６）の側面に位置する部分にチャネルを形成し、前記半導体基板（１）の垂直方向に電流を流す縦型ＩＧＢＴであることを特徴とする請求項２９に記載の半導体装置。
32. 前記半導体スイッチング素子が形成されたチップでは、
    前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
    前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
    前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
    前記第１ゲート電極（５６ｃ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）の途中位置まで形成されており、
    前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（５０）に達するように形成されており、
    前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＭＯＳＦＥＴであることを特徴とする請求項２９に記載の半導体装置。
33. 前記半導体スイッチング素子が形成されたチップでは、
    前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
    前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
    前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
    前記第１ゲート電極（５６ｃ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）の途中位置まで形成されており、
    前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）は、前記ドリフト層（５０）の表面と平行な方向において、前記第１不純物領域（５２）から前記ベース領域（５１）を貫通して前記ドリフト層（５０）に達するように形成されており、
    前記半導体スイッチング素子は、前記ベース領域（５１）のうち前記第２ゲート電極（５６ｄ）が配置される前記トレンチ（５４）の側面に位置する部分にチャネルを形成し、前記ドリフト層（５０）の表面と平行となる横方向に電流を流す横型ＩＧＢＴであることを特徴とする請求項２９に記載の半導体装置。
34. 前記半導体スイッチング素子が形成されたチップでは、
    前記第２不純物領域を構成する第１導電型の半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（２）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）が形成されており、
    前記半導体スイッチング素子は、前記第２ゲート電極（８ｄ）と対向する前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＭＯＳＦＥＴであることを特徴とする請求項２８に記載の半導体装置。
35. 前記半導体スイッチング素子が形成されたチップでは、
    前記第２不純物領域を構成する第２導電型領域（１ｂ）を含む半導体基板（１）を有し、
    前記ドリフト層（２）は、前記半導体基板（１）上に形成されており、
    前記ベース領域（３）は、前記ドリフト層（２）の表層部に形成されており、
    前記第１不純物領域（４）は、前記ベース領域（３）の表層部に形成され、
    前記ベース領域（３）のうち前記第１不純物領域（４）と前記ドリフト層（２）の間に位置する部分の表面上に、前記ゲート絶縁膜（７）を介して前記第１ゲート電極（８ｃ）および第２ゲート電極（８ｄ）が形成されており、
    前記半導体スイッチング素子は、前記第２ゲート電極（８ｄ）と対向する前記ベース領域（３）の表面において前記半導体基板（１）の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板（１）の垂直方向に電流を流すプレーナ型の縦型ＩＧＢＴであることを特徴とする請求項２８に記載の半導体装置。
36. 前記半導体スイッチング素子が形成されたチップでは、
    前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
    前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
    前記第２不純物領域（５７）は、第１導電型とされ、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
    前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ｃ）および前記第２ゲート電極（５６ｄ）が形成されており、
    前記半導体スイッチング素子は、前記第２ゲート電極（５６ｄ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＭＯＳＦＥＴであることを特徴とする請求項２８に記載の半導体装置。
37. 前記半導体スイッチング素子が形成されたチップでは、
    前記ベース領域（５１）は、前記ドリフト層（５０）の表層部に形成され、
    前記第１不純物領域（５２）は、前記ベース領域（５１）内における該ベース領域（５１）の表層部に形成され、
    前記第２不純物領域（５７）は、第２導電型領域（５７ｂ）を有して構成され、前記ドリフト層（５０）の表層部において、前記ベース領域（５１）から離間して形成されており、
    前記ベース領域（５１）のうち前記第１不純物領域（５２）と前記ドリフト層（５０）の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜（５５）を介して前記第１ゲート電極（５６ｃ）および前記第２ゲート電極（５６ｄ）が形成されており、
    前記半導体スイッチング素子は、前記第２ゲート電極（５６ｄ）と対向する前記ベース領域（５１）の表面において、前記ドリフト層（５０）の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型ＩＧＢＴであることを特徴とする請求項２８に記載の半導体装置。
38. 前記フリーホイールダイオードが形成されたチップでは、
    前記第１不純物領域（６４）から前記第２導電型層（６１）を貫通して前記第１導電型層（６０）に達するトレンチ（６５）が形成されており、
    前記第１ゲート電極（６７）は前記トレンチ（６５）内に備えられ、
    前記第１ゲート電極（６７）が備えられる前記トレンチ（６５）内に形成された前記ゲート絶縁膜（６６）は、前記第２導電型層（６１）の上部よりも深く、かつ、前記第１導電型層（６０）の上部よりも浅い位置を中間位置として、該中間位置よりも深い第１部分（６６ａ）と浅い第２部分（６６ｂ）とにおいて厚さが異なっており、前記第１部分（６６ａ）において前記第２部分（６６ｂ）よりも厚さが厚くされていることを特徴とする請求項２６に記載の半導体装置。
39. 前記フリーホイールダイオードが形成されたチップでは、
    前記第１不純物領域（６４）から前記第２導電型層（６１）を貫通して前記第１導電型層（６０）に達するトレンチ（６５）が形成されており、
    前記第１ゲート電極（６７）は前記トレンチ（６５）内に備えられ、
    前記第１ゲート電極（６７）が備えられる前記トレンチ（６５）の側面に位置する前記第２導電型層（６１）の不純物濃度は、当該第２導電型層（６１）の上部よりも深く、かつ、前記第１導電型層（６０）の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第１領域（６１ａ）と深い第２領域（６１ｂ）とにおいて異なっており、前記第２領域（６１ｂ）において前記第１領域（６１ａ）よりも不純物濃度が濃くされていることを特徴とする請求項２６に記載の半導体装置。
40. 請求項１ないし３９のいずれか１つに記載の半導体装置の制御方法であって、
    前記フリーホイールダイオードをダイオード動作させているタイミングから、前記半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、前記半導体スイッチング素子をオンさせる前に、前記第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）に対してゲート電圧を印加することにより、前記第２導電型層（３、５１、６１）のうち前記ゲート絶縁膜（７、５５、６６）を挟んで前記第１ゲート電極（８ａ、８ｃ、８ｅ、８ｇ、５６ａ、５６ｃ、６７）と対向する部分に反転層（１２）を形成することを特徴とする半導体装置の制御方法。
41. 前記ゲート電極（８、５６）は、
    前記ゲート絶縁膜（７、５５）を挟んで前記ベース領域（３、５１）の途中位置から前記ドリフト層（２、５０）と対向する場所まで形成されている第２ゲート電極（８ｂ、５６ｂ）を有し、
    前記第１ゲート電極（８ａ、５６ａ）および前記第２ゲート電極（８ｂ、５６ｂ）は、異なる仕事関数の材料で構成され、仕事関数差に基づいて、前記第１電極（８ａ、５６ａ）に対して印加したゲート電圧が前記第２ゲート電極（８ｂ、５６ｂ）にも印加されるように構成されていることを特徴とする請求項３に記載の半導体装置。

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