JP5768395B2 - 半導体装置およびその制御方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 448
- 238000000034 method Methods 0.000 title claims description 44
- 239000010410 layer Substances 0.000 claims description 489
- 239000012535 impurity Substances 0.000 claims description 384
- 239000000758 substrate Substances 0.000 claims description 110
- 239000002344 surface layer Substances 0.000 claims description 110
- 238000002347 injection Methods 0.000 claims description 49
- 239000007924 injection Substances 0.000 claims description 49
- 239000000463 material Substances 0.000 claims description 14
- 230000002401 inhibitory effect Effects 0.000 claims description 7
- 230000000452 restraining effect Effects 0.000 claims 2
- 230000001629 suppression Effects 0.000 description 27
- 238000010586 diagram Methods 0.000 description 23
- 239000000969 carrier Substances 0.000 description 19
- 230000000694 effects Effects 0.000 description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 238000011084 recovery Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
本発明の一実施形態について説明する。本実施形態では、セル領域にnチャネルタイプの縦型MOSFETとFWDを形成した半導体装置について説明する。図1は、本実施形態にかかる半導体装置の断面図である。以下、この図に基づいて本実施形態の半導体装置の構造について説明する。
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態の半導体装置も、第1実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態の半導体装置も、第1実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第5実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造をトレンチゲート構造の横型MOSFETに適用したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第6実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を第5実施形態で説明したようなトレンチゲート構造の横型MOSFETに適用したものである。本実施形態の半導体装置の基本構造については第5実施形態と同様であるため、第5実施形態と異なる部分についてのみ説明する。
本発明の第7実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造を縦型MOSFETではなく縦型IGBTに対して適用したものである。本実施形態の半導体装置の基本構造については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第8実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を縦型MOSFETではなく縦型IGBTに対して適用したものである。本実施形態の半導体装置の基本構造については第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。
本発明の第9実施形態について説明する。本実施形態の半導体装置は、第5実施形態と同様の構造を横型MOSFETではなく横型IGBTに対して適用したものである。本実施形態の半導体装置の基本構造については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第10実施形態について説明する。本実施形態の半導体装置は、第6実施形態と同様の構造を第9実施形態で説明したようなトレンチゲート構造の横型IGBTに適用したものである。本実施形態の半導体装置の基本構造については第9実施形態と同様であるため、第9実施形態と異なる部分についてのみ説明する。
本発明の第11実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造をプレーナ型の縦型MOSFETに適用したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第12実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を第11実施形態で説明したようなプレーナ型の縦型MOSFETに適用したものである。本実施形態の半導体装置の基本構造については第11実施形態と同様であるため、第11実施形態と異なる部分についてのみ説明する。
本発明の第13実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造をプレーナ型の横型MOSFETに適用したものである。プレーナ型の横型MOSFETの基本構造は、第5実施形態で説明したトレンチゲート構造の横型MOSFETと同様であるため、第5実施形態と異なる部分についてのみ説明する。
本発明の第14実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を第13実施形態で説明したようなプレーナ型の横型MOSFETに適用したものである。本実施形態の半導体装置の基本構造については第13実施形態と同様であるため、第13実施形態と異なる部分についてのみ説明する。
本発明の第15実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様のダブルゲート構造をゲート電極8の一部にのみ形成する形態としたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第16実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様のダブルゲート構造をゲート電極8を絶縁膜11無しで構成するものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
上記第1実施形態では、ゲート電極8をダブルゲート構造とする場合において、第2ゲート電極8bをトレンチ6の長手方向の途中において基板表面まで形成するようにした。しかしながら、これはゲート電極8の引き出し方の一例を示したに過ぎず、他の構造としても構わない。例えば、図23に示すトレンチゲート構造の斜視模式図に示すように、トレンチ6の長手方向先端位置において第2ゲート電極8bが基板表面まで形成されるようにし、この位置でゲート配線を引き出すように、もしくは、この位置にパッドを形成するようにしても良い。
2 n-型ドリフト層
3 p型ベース領域
4 n+型不純物領域
6 トレンチ
7 ゲート絶縁膜
8 ゲート電極
8a、8c、8e、8g 第1ゲート電極
8b、8d、8f、8h 第2ゲート電極
9 第1電極
10 第2電極
11 絶縁膜
12 反転層
20 ダメージ層
30 p-型領域
31 p+型領域
50 n型領域
51 p型ベース領域
52 n+型の不純物領域
53 p+型コンタクト領域
54 トレンチ
55 ゲート絶縁膜
55a 絶縁膜
56 ゲート電極
56a、56c 第1ゲート電極
56b、56d 第2ゲート電極
57 不純物領域
57a 第1不純物領域
57b 第2不純物領域
58 第1電極
59 第2電極
60 p型アノード層
61 n型カソード層
62 第1電極
63 第2電極
64 n+型不純物領域
65 トレンチ
66 ゲート絶縁膜
67 ゲート電極
Claims (38)
- 第1導電型のドリフト層(2、50)と、
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(2、50)と、
前記第1導電型層(2、50)上に形成された第2導電型層(3、51)と、
前記第2導電型層(3、51)側に接続される第1電極(9、58)と、
前記第1導電型層(2、50)側に接続される第2電極(10、59)とを備え、前記第1導電型層(2、50)と前記第2導電型層(3、51)とによるPN接合によって構成され、前記第1電極(9、58)と前記第2電極(10、59)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなり、
前記フリーホイールダイオードには、前記第2導電型層(3、51)の表層部に形成され、前記第1導電型層(2、50)よりも高不純物濃度とされた第1導電型の第1不純物領域(4、52)が備えられていると共に、該第1不純物領域(4、52)と前記第1導電型層(2、50)の間に挟まれた前記第2導電型層(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(8、56)には、該ゲート電極(8、56)に対してゲート電圧を印加することにより、前記第2導電型層(3、51)のうち、前記第1不純物領域(4、52)側から、該第2導電型層(3、51)を挟んで前記第1不純物領域(4、52、64)と反対側に位置する前記第1導電型層(2、50)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8a、56a)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは1チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層(2、50)にて前記フリーホイールダイオードにおける前記第1導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域(3、51)にて前記フリーホイールダイオードにおける前記第2導電型層を構成し、
前記半導体スイッチング素子における前記第1電極(9、58)にて前記フリーホイールダイオードにおける前記第1電極を構成し、
前記半導体スイッチング素子における前記第2電極(10、59)にて前記フリーホイールダイオードにおける前記第2電極を構成し、
前記半導体スイッチング素子における前記第1不純物領域(4、52)にて前記フリーホイールダイオードにおける前記第1不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極(8、56)に、前記第1ゲート電極(8a、56a)が含まれ、
前記第1ゲート電極(8a、56a)は、前記ゲート絶縁膜(7、55)を挟んで前記第1不純物領域(4、52)から前記ベース領域(3、51)の途中位置と対向する場所まで形成され、
前記ゲート電極(8、56)は、
前記ゲート絶縁膜(7、55)を挟んで前記ベース領域(3、51)の途中位置から前記ドリフト層(2、50)と対向する場所まで形成されている第2ゲート電極(8b、56b)を有し、
前記第1ゲート電極(8a、56a)および前記第2ゲート電極(8b、56b)は、ゲート電圧の印加により、前記ベース領域(3、51)に対して前記第1不純物領域(4、52)と前記ドリフト層(2、50)とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能する半導体装置の制御方法であって、
前記フリーホイールダイオードをダイオード動作させているタイミングから、前記半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、前記半導体スイッチング素子をオンさせる前に、前記第1ゲート電極(8a、56a)に対してゲート電圧を印加することにより、前記第2導電型層(3、51)のうち前記ゲート絶縁膜(7、55)を挟んで前記第1ゲート電極(8a、56a)と対向する部分に反転層(12)を形成することを特徴とする半導体装置の制御方法。 - 前記第1不純物領域(4、52)から前記ベース領域(3、51)を貫通して前記ドリフト層(2、50)に達するトレンチ(6、54)が形成され、
前記トレンチ(6、54)内に前記第1、第2ゲート電極(8a、8b、56a、56b)が共に、絶縁膜(11、55a)を挟んで配置されることでダブルゲート構造のトレンチゲート構造が構成され、
前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項1に記載の半導体装置の制御方法。 - 前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型MOSFETであることを特徴とする請求項2に記載の半導体装置の制御方法。 - 前記第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型IGBTであることを特徴とする請求項2に記載の半導体装置の制御方法。 - 前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(50)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型MOSFETであることを特徴とする請求項2に記載の半導体装置の制御方法。 - 前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型IGBTであることを特徴とする請求項2に記載の半導体装置の制御方法。 - 前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(50)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8a)および前記第2ゲート電極(8b)が形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型MOSFETであることを特徴とする請求項1に記載の半導体装置の制御方法。 - 前記第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(2)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8a)および前記第2ゲート電極(8b)が形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型IGBTであることを特徴とする請求項1に記載の半導体装置の制御方法。 - 前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56a)および前記第2ゲート電極(56b)が形成されており、
前記半導体スイッチング素子は、前記第1ゲート電極(56a)および前記第2ゲート電極(56b)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETであることを特徴とする請求項1に記載の半導体装置の制御方法。 - 前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56a)および前記第2ゲート電極(56b)が形成されており、
前記半導体スイッチング素子は、前記第1ゲート電極(56a)および前記第2ゲート電極(56b)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTであることを特徴とする請求項1に記載の半導体装置の制御方法。 - 第1導電型のドリフト層(2、50)と、
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(2、50)と、
前記第1導電型層(2、50)上に形成された第2導電型層(3、51)と、
前記第2導電型層(3、51)側に接続される第1電極(9、58)と、
前記第1導電型層(2、50)側に接続される第2電極(10、59)とを備え、前記第1導電型層(2、50)と前記第2導電型層(3、51)とによるPN接合によって構成され、前記第1電極(9、58)と前記第2電極(10、59)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(3、51)の表層部に形成され、前記第1導電型層(2、50)よりも高不純物濃度とされた第1導電型の第1不純物領域(4、52)が備えられていると共に、該第1不純物領域(4、52)と前記第1導電型層(2、50)の間に挟まれた前記第2導電型層(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(8、56)には、該ゲート電極(8、56)に対してゲート電圧を印加することにより、前記第2導電型層(3、51)のうち、前記第1不純物領域(4、52)側から、該第2導電型層(3、51)を挟んで前記第1不純物領域(4、52)と反対側に位置する前記第1導電型層(2、50)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8c、56c)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは1チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層(2、50)にて前記フリーホイールダイオードにおける前記第1導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域(3、51)にて前記フリーホイールダイオードにおける前記第2導電型層を構成し、
前記半導体スイッチング素子における前記第1電極(9、58)にて前記フリーホイールダイオードにおける前記第1電極を構成し、
前記半導体スイッチング素子における前記第2電極(10、59)にて前記フリーホイールダイオードにおける前記第2電極を構成し、
前記半導体スイッチング素子における前記第1不純物領域(4、52)にて前記フリーホイールダイオードにおける前記第1不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極(8、56)に、前記第1ゲート電極(8c、56c)が含まれ、
前記第1ゲート電極(8c、56c)は、前記ゲート絶縁膜(7、55)を挟んで前記第1不純物領域(4、52)から前記ベース領域(3、51)の途中位置と対向する場所まで形成され、
さらに、前記ゲート電極(8、56)は、
前記ゲート絶縁膜(7、55)を挟んで前記第1不純物領域(4、52)から前記ドリフト層(2、50)と対向する場所まで形成されている第2ゲート電極(8d、56d)を有し、
前記第2ゲート電極(8d、56d)は、ゲート電圧の印加により、前記ベース領域(3、51)に対して前記第1不純物領域(4、52)と前記ドリフト層(2、50)とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする半導体装置。 - 前記第1不純物領域(4、52)から前記ベース領域(3、51)を貫通して前記ドリフト層(2、50)に達するトレンチ(6、54)が形成され、
前記第1、第2ゲート電極(8c、8d、56c、56d)が異なる前記トレンチ(6、54)内に配置されたトレンチゲート構造が構成され、
前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項11に記載の半導体装置。 - 前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1ゲート電極(8c)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)の途中位置まで形成されており、
前記第2ゲート電極(8d)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8d)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型MOSFETであることを特徴とする請求項12に記載の半導体装置。 - 前記第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1ゲート電極(8c)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)の途中位置まで形成されており、
前記第2ゲート電極(8d)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8d)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型IGBTであることを特徴とする請求項12に記載の半導体装置。 - 前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記第1ゲート電極(56c)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)の途中位置まで形成されており、
前記第2ゲート電極(56d)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(50)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記第2ゲート電極(56d)が配置される前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型MOSFETであることを特徴とする請求項12に記載の半導体装置。 - 前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記第1ゲート電極(56c)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)の途中位置まで形成されており、
前記第2ゲート電極(56d)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(50)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記第2ゲート電極(56d)が配置される前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型IGBTであることを特徴とする請求項12に記載の半導体装置。 - 前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(2)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8c)および第2ゲート電極(8d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(8d)と対向する前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型MOSFETであることを特徴とする請求項12に記載の半導体装置。 - 前記第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(2)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8c)および第2ゲート電極(8d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(8d)と対向する前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型IGBTであることを特徴とする請求項12に記載の半導体装置。 - 前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56c)および前記第2ゲート電極(56d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(56d)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETであることを特徴とする請求項11に記載の半導体装置。 - 前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56c)および前記第2ゲート電極(56d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(56d)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTであることを特徴とする請求項11に記載の半導体装置。 - 第1導電型のドリフト層(2、50)と、
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(60)と、
前記第1導電型層(60)上に形成された第2導電型層(61)と、
前記第2導電型層(61)側に接続される第1電極(62)と、
前記第1導電型層(60)側に接続される第2電極(63)とを備え、前記第1導電型層(60)と前記第2導電型層(61)とによるPN接合によって構成され、前記第1電極(62)と前記第2電極(63)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(61)の表層部に形成され、前記第1導電型層(60)よりも高不純物濃度とされた第1導電型の第1不純物領域(64)が備えられていると共に、該第1不純物領域(64)と前記第1導電型層(60)の間に挟まれた前記第2導電型層(61)の表面にゲート絶縁膜(66)を介して形成されたゲート電極(67)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(67)には、該ゲート電極(67)に対してゲート電圧を印加することにより、前記第2導電型層(61)のうち、前記第1不純物領域(64)側から、該第2導電型層(61)を挟んで前記第1不純物領域(64)と反対側に位置する前記第1導電型層(60)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8c、56c、67)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは別チップに形成されていることを特徴とする半導体装置。 - 前記第1ゲート電極(67)は、前記ゲート絶縁膜(66)を挟んで前記第1不純物領域(64)から前記第2導電型層(61)の途中位置と対向する場所まで形成されていることを特徴とする請求項21に記載の半導体装置。
- 前記半導体スイッチング素子は、前記ゲート電極(8、56)として、
前記ゲート絶縁膜(7、55)を挟んで前記第1不純物領域(4、52)から前記ドリフト層(2、50)と対向する場所まで形成されている第2ゲート電極(8d、56d)を有し、
前記第2ゲート電極(8d、56d)は、ゲート電圧の印加により、前記ベース領域(3、51)に対して前記第1不純物領域(4、52)と前記ドリフト層(2、50)とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする請求項22に記載の半導体装置。 - 前記半導体スイッチング素子が形成されたチップでは、前記第1不純物領域(4、52)から前記ベース領域(3、51)を貫通して前記ドリフト層(2、50)に達するトレンチ(6、54)が形成され、
前記フリーホイールダイオードが形成されたチップでは、前記第1不純物領域(64)から前記第2導電型層(61)に達するトレンチ(65)が形成され、
前記第1、第2ゲート電極(8c、8d、56c、56d)が異なる前記トレンチ(6、54、65)内に配置されたトレンチゲート構造が構成され、
前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項23に記載の半導体装置。 - 前記半導体スイッチング素子が形成されたチップでは、
前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1ゲート電極(8c)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)の途中位置まで形成されており、
前記第2ゲート電極(8d)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8d)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型MOSFETであることを特徴とする請求項24に記載の半導体装置。 - 前記半導体スイッチング素子が形成されたチップでは、
前記第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1ゲート電極(8c)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)の途中位置まで形成されており、
前記第2ゲート電極(8d)が配置される前記トレンチ(6)は、前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8d)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型IGBTであることを特徴とする請求項24に記載の半導体装置。 - 前記半導体スイッチング素子が形成されたチップでは、
前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記第1ゲート電極(56c)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)の途中位置まで形成されており、
前記第2ゲート電極(56d)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(50)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記第2ゲート電極(56d)が配置される前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型MOSFETであることを特徴とする請求項24に記載の半導体装置。 - 前記半導体スイッチング素子が形成されたチップでは、
前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記第1ゲート電極(56c)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)の途中位置まで形成されており、
前記第2ゲート電極(56d)が配置される前記トレンチ(54)は、前記ドリフト層(50)の表面と平行な方向において、前記第1不純物領域(52)から前記ベース領域(51)を貫通して前記ドリフト層(50)に達するように形成されており、
前記半導体スイッチング素子は、前記ベース領域(51)のうち前記第2ゲート電極(56d)が配置される前記トレンチ(54)の側面に位置する部分にチャネルを形成し、前記ドリフト層(50)の表面と平行となる横方向に電流を流す横型IGBTであることを特徴とする請求項24に記載の半導体装置。 - 前記半導体スイッチング素子が形成されたチップでは、
前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(2)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8c)および第2ゲート電極(8d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(8d)と対向する前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型MOSFETであることを特徴とする請求項23に記載の半導体装置。 - 前記半導体スイッチング素子が形成されたチップでは、
前記第2不純物領域を構成する第2導電型領域(1b)を含む半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)の表層部に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記ベース領域(3)のうち前記第1不純物領域(4)と前記ドリフト層(2)の間に位置する部分の表面上に、前記ゲート絶縁膜(7)を介して前記第1ゲート電極(8c)および第2ゲート電極(8d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(8d)と対向する前記ベース領域(3)の表面において前記半導体基板(1)の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板(1)の垂直方向に電流を流すプレーナ型の縦型IGBTであることを特徴とする請求項23に記載の半導体装置。 - 前記半導体スイッチング素子が形成されたチップでは、
前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第1導電型とされ、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56c)および前記第2ゲート電極(56d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(56d)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETであることを特徴とする請求項23に記載の半導体装置。 - 前記半導体スイッチング素子が形成されたチップでは、
前記ベース領域(51)は、前記ドリフト層(50)の表層部に形成され、
前記第1不純物領域(52)は、前記ベース領域(51)内における該ベース領域(51)の表層部に形成され、
前記第2不純物領域(57)は、第2導電型領域(57b)を有して構成され、前記ドリフト層(50)の表層部において、前記ベース領域(51)から離間して形成されており、
前記ベース領域(51)のうち前記第1不純物領域(52)と前記ドリフト層(50)の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜(55)を介して前記第1ゲート電極(56c)および前記第2ゲート電極(56d)が形成されており、
前記半導体スイッチング素子は、前記第2ゲート電極(56d)と対向する前記ベース領域(51)の表面において、前記ドリフト層(50)の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTであることを特徴とする請求項23に記載の半導体装置。 - 第1導電型のドリフト層(2)と、
前記第1導電型のドリフト層(2)上に形成された第2導電型のベース領域(3)と、
前記ベース領域(3)内における該ベース領域(3)の表層部に形成され、該ベース領域(3)を挟んで前記ドリフト層(2)から離間して形成され、前記ドリフト層(2)より高不純物濃度とされた第1導電型の第1不純物領域(4)と、
前記第1不純物領域(4)と前記ドリフト層(2)の間に挟まれた前記ベース領域(3)の表面にゲート絶縁膜(7)を介して形成されたゲート電極(8)と、
前記ドリフト層(2)と接触し、該ドリフト層(2)よりも高不純物濃度とされ、前記ベース領域(3)から離間して形成された第1または第2導電型の第2不純物領域(1)と、
前記第1不純物領域(4)および前記ベース領域(3)と電気的に接続された第1電極(9)と、
前記第2不純物領域(1)と電気的に接続された第2電極(10)と、を有し、
前記ベース領域(3)のうち、前記ゲート絶縁膜(7)を挟んで前記ゲート電極(8)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9)と前記第2電極(10)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(2)と、
前記第1導電型層(2)上に形成された第2導電型層(3)と、
前記第2導電型層(3)側に接続される第1電極(9)と、
前記第1導電型層(2)側に接続される第2電極(10)とを備え、前記第1導電型層(2)と前記第2導電型層(3)とによるPN接合によって構成され、前記第1電極(9)と前記第2電極(10)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(3)の表層部に形成され、前記第1導電型層(2)よりも高不純物濃度とされた第1導電型の第1不純物領域(4)が備えられていると共に、該第1不純物領域(4)と前記第1導電型層(2)の間に挟まれた前記第2導電型層(3)の表面にゲート絶縁膜(7)を介して形成されたゲート電極(8)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(8)には、該ゲート電極(8)に対してゲート電圧を印加することにより、前記第2導電型層(3)のうち、前記第1不純物領域(4)側から、該第2導電型層(3)を挟んで前記第1不純物領域(4)と反対側に位置する前記第1導電型層(2)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8e)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは1チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層(2)にて前記フリーホイールダイオードにおける前記第1導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域(3)にて前記フリーホイールダイオードにおける前記第2導電型層を構成し、
前記半導体スイッチング素子における前記第1電極(9)にて前記フリーホイールダイオードにおける前記第1電極を構成し、
前記半導体スイッチング素子における前記第2電極(10)にて前記フリーホイールダイオードにおける前記第2電極を構成し、
前記半導体スイッチング素子における前記第1不純物領域(4)にて前記フリーホイールダイオードにおける前記第1不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極(8)に、前記第1ゲート電極(8e)が含まれ、
さらに、前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように深さが同じ複数のトレンチ(6)が形成されており、
前記第1ゲート電極(8e)と前記第2ゲート電極(8f)とは、異なる位置に形成された前記トレンチ(6)内に備えられ、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8f)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型MOSFETであり、
前記第1ゲート電極(8e)が備えられる前記トレンチ(6)内に形成された前記ゲート絶縁膜(7)は、前記ベース領域(3)の上部よりも深く、かつ、前記ドリフト層(2)の上部よりも浅い位置を中間位置として、該中間位置よりも深い第1部分(7a)と浅い第2部分(7b)とにおいて厚さが異なっており、前記第1部分(7a)において前記第2部分(7b)よりも厚さが厚くされていることを特徴とする半導体装置。 - 第1導電型のドリフト層(2)と、
前記第1導電型のドリフト層(2)上に形成された第2導電型のベース領域(3)と、
前記ベース領域(3)内における該ベース領域(3)の表層部に形成され、該ベース領域(3)を挟んで前記ドリフト層(2)から離間して形成され、前記ドリフト層(2)より高不純物濃度とされた第1導電型の第1不純物領域(4)と、
前記第1不純物領域(4)と前記ドリフト層(2)の間に挟まれた前記ベース領域(3)の表面にゲート絶縁膜(7)を介して形成されたゲート電極(8)と、
前記ドリフト層(2)と接触し、該ドリフト層(2)よりも高不純物濃度とされ、前記ベース領域(3)から離間して形成された第1または第2導電型の第2不純物領域(1)と、
前記第1不純物領域(4)および前記ベース領域(3)と電気的に接続された第1電極(9)と、
前記第2不純物領域(1)と電気的に接続された第2電極(10)と、を有し、
前記ベース領域(3)のうち、前記ゲート絶縁膜(7)を挟んで前記ゲート電極(8)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9)と前記第2電極(10)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(2)と、
前記第1導電型層(2)上に形成された第2導電型層(3)と、
前記第2導電型層(3)側に接続される第1電極(9)と、
前記第1導電型層(2)側に接続される第2電極(10)とを備え、前記第1導電型層(2)と前記第2導電型層(3)とによるPN接合によって構成され、前記第1電極(9)と前記第2電極(10)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(3)の表層部に形成され、前記第1導電型層(2)よりも高不純物濃度とされた第1導電型の第1不純物領域(4)が備えられていると共に、該第1不純物領域(4)と前記第1導電型層(2)の間に挟まれた前記第2導電型層(3)の表面にゲート絶縁膜(7)を介して形成されたゲート電極(8)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(8)には、該ゲート電極(8)に対してゲート電圧を印加することにより、前記第2導電型層(3)のうち、前記第1不純物領域(4)側から、該第2導電型層(3)を挟んで前記第1不純物領域(4)と反対側に位置する前記第1導電型層(2)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8g)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは1チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層(2)にて前記フリーホイールダイオードにおける前記第1導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域(3)にて前記フリーホイールダイオードにおける前記第2導電型層を構成し、
前記半導体スイッチング素子における前記第1電極(9)にて前記フリーホイールダイオードにおける前記第1電極を構成し、
前記半導体スイッチング素子における前記第2電極(10)にて前記フリーホイールダイオードにおける前記第2電極を構成し、
前記半導体スイッチング素子における前記第1不純物領域(4)にて前記フリーホイールダイオードにおける前記第1不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極(8)に、前記第1ゲート電極(8g)が含まれ、
さらに、前記第2不純物領域を構成する第1導電型の半導体基板(1)を有し、
前記ドリフト層(2)は、前記半導体基板(1)上に形成されており、
前記ベース領域(3)は、前記ドリフト層(2)上に形成されており、
前記第1不純物領域(4)は、前記ベース領域(3)の表層部に形成され、
前記第1不純物領域(4)から前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように深さが同じ複数のトレンチ(6)が形成されており、
前記第1ゲート電極(8g)と前記第2ゲート電極(8h)とは、異なる位置に形成された前記トレンチ(6)内に備えられ、
前記半導体スイッチング素子は、前記ベース領域(3)のうち前記第2ゲート電極(8h)が配置された前記トレンチ(6)の側面に位置する部分にチャネルを形成し、前記半導体基板(1)の垂直方向に電流を流す縦型MOSFETであり、
前記第1ゲート電極(8g)が備えられる前記トレンチ(6)の側面に位置する前記ベース領域(3)の不純物濃度は、前記ベース領域(3)の上部よりも深く、かつ、前記ドリフト層(2)の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第1領域(30)と深い第2領域(31)とにおいて異なっており、前記第2領域(31)において前記第1領域(30)よりも不純物濃度が濃くされていることを特徴とする半導体装置。 - 第1導電型のドリフト層(2、50)と、
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(60)と、
前記第1導電型層(60)上に形成された第2導電型層(61)と、
前記第2導電型層(61)側に接続される第1電極(62)と、
前記第1導電型層(60)側に接続される第2電極(63)とを備え、前記第1導電型層(60)と前記第2導電型層(61)とによるPN接合によって構成され、前記第1電極(62)と前記第2電極(63)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(61)の表層部に形成され、前記第1導電型層(60)よりも高不純物濃度とされた第1導電型の第1不純物領域(64)が備えられていると共に、該第1不純物領域(64)と前記第1導電型層(60)の間に挟まれた前記第2導電型層(61)の表面にゲート絶縁膜(66)を介して形成されたゲート電極(67)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(67)には、該ゲート電極(67)に対してゲート電圧を印加することにより、前記第2導電型層(61)のうち、前記第1不純物領域(64)側から、該第2導電型層(61)を挟んで前記第1不純物領域(64)と反対側に位置する前記第1導電型層(60)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(67)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは別チップに形成されており、
前記フリーホイールダイオードが形成されたチップでは、
前記第1不純物領域(64)から前記第2導電型層(61)を貫通して前記第1導電型層(60)に達するトレンチ(65)が形成されており、
前記第1ゲート電極(67)は前記トレンチ(65)内に備えられ、
前記第1ゲート電極(67)が備えられる前記トレンチ(65)内に形成された前記ゲート絶縁膜(66)は、前記第2導電型層(61)の上部よりも深く、かつ、前記第1導電型層(60)の上部よりも浅い位置を中間位置として、該中間位置よりも深い第1部分(66a)と浅い第2部分(66b)とにおいて厚さが異なっており、前記第1部分(66a)において前記第2部分(66b)よりも厚さが厚くされていることを特徴とする半導体装置。 - 第1導電型のドリフト層(2、50)と、
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(60)と、
前記第1導電型層(60)上に形成された第2導電型層(61)と、
前記第2導電型層(61)側に接続される第1電極(62)と、
前記第1導電型層(60)側に接続される第2電極(63)とを備え、前記第1導電型層(60)と前記第2導電型層(61)とによるPN接合によって構成され、前記第1電極(62)と前記第2電極(63)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(61)の表層部に形成され、前記第1導電型層(60)よりも高不純物濃度とされた第1導電型の第1不純物領域(64)が備えられていると共に、該第1不純物領域(64)と前記第1導電型層(60)の間に挟まれた前記第2導電型層(61)の表面にゲート絶縁膜(66)を介して形成されたゲート電極(67)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(67)には、該ゲート電極(67)に対してゲート電圧を印加することにより、前記第2導電型層(61)のうち、前記第1不純物領域(64)側から、該第2導電型層(61)を挟んで前記第1不純物領域(64)と反対側に位置する前記第1導電型層(60)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(67)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは別チップに形成されており、
前記フリーホイールダイオードが形成されたチップでは、
前記第1不純物領域(64)から前記第2導電型層(61)を貫通して前記第1導電型層(60)に達するトレンチ(65)が形成されており、
前記第1ゲート電極(67)は前記トレンチ(65)内に備えられ、
前記第1ゲート電極(67)が備えられる前記トレンチ(65)の側面に位置する前記第2導電型層(61)の不純物濃度は、当該第2導電型層(61)の上部よりも深く、かつ、前記第1導電型層(60)の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第1領域(61a)と深い第2領域(61b)とにおいて異なっており、前記第2領域(61b)において前記第1領域(61a)よりも不純物濃度が濃くされていることを特徴とする半導体装置。 - 請求項11ないし36のいずれか1つに記載の半導体装置の制御方法であって、
前記フリーホイールダイオードをダイオード動作させているタイミングから、前記半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、前記半導体スイッチング素子をオンさせる前に、前記第1ゲート電極(8c、8e、8g、56c、67)に対してゲート電圧を印加することにより、前記第2導電型層(3、51、61)のうち前記ゲート絶縁膜(7、55、66)を挟んで前記第1ゲート電極(8c、8e、8g、56c、67)と対向する部分に反転層(12)を形成することを特徴とする半導体装置の制御方法。 - 第1導電型のドリフト層(2、50)と、
前記第1導電型のドリフト層(2、50)上に形成された第2導電型のベース領域(3、51)と、
前記ベース領域(3、51)内における該ベース領域(3、51)の表層部に形成され、該ベース領域(3、51)を挟んで前記ドリフト層(2、50)から離間して形成され、前記ドリフト層(2、50)より高不純物濃度とされた第1導電型の第1不純物領域(4、52)と、
前記第1不純物領域(4、52)と前記ドリフト層(2、50)の間に挟まれた前記ベース領域(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)と、
前記ドリフト層(2、50)と接触し、該ドリフト層(2、50)よりも高不純物濃度とされ、前記ベース領域(3、51)から離間して形成された第1または第2導電型の第2不純物領域(1、57)と、
前記第1不純物領域(4、52)および前記ベース領域(3、51)と電気的に接続された第1電極(9、58)と、
前記第2不純物領域(1、57)と電気的に接続された第2電極(10、59)と、を有し、
前記ベース領域(3、51)のうち、前記ゲート絶縁膜(7、55)を挟んで前記ゲート電極(8、56)と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極(9、58)と前記第2電極(10、59)の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、
第1導電型層(2、50)と、
前記第1導電型層(2、50)上に形成された第2導電型層(3、51)と、
前記第2導電型層(3、51)側に接続される第1電極(9、58)と、
前記第1導電型層(2、50)側に接続される第2電極(10、59)とを備え、前記第1導電型層(2、50)と前記第2導電型層(3、51)とによるPN接合によって構成され、前記第1電極(9、58)と前記第2電極(10、59)との間に電流を流すフリーホイールダイオードを備えており、
前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、
前記フリーホイールダイオードには、前記第2導電型層(3、51)の表層部に形成され、前記第1導電型層(2、50)よりも高不純物濃度とされた第1導電型の第1不純物領域(4、52)が備えられていると共に、該第1不純物領域(4、52)と前記第1導電型層(2、50)の間に挟まれた前記第2導電型層(3、51)の表面にゲート絶縁膜(7、55)を介して形成されたゲート電極(8、56)が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極(8、56)には、該ゲート電極(8、56)に対してゲート電圧を印加することにより、前記第2導電型層(3、51)のうち、前記第1不純物領域(4、52)側から、該第2導電型層(3、51)を挟んで前記第1不純物領域(4、52)と反対側に位置する前記第1導電型層(2、50)に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極(8c、56c)が備えられていて、
前記半導体スイッチング素子と前記フリーホイールダイオードは1チップに形成されており、
前記半導体スイッチング素子における前記ドリフト層(2、50)にて前記フリーホイールダイオードにおける前記第1導電型層を構成し、
前記半導体スイッチング素子における前記ベース領域(3、51)にて前記フリーホイールダイオードにおける前記第2導電型層を構成し、
前記半導体スイッチング素子における前記第1電極(9、58)にて前記フリーホイールダイオードにおける前記第1電極を構成し、
前記半導体スイッチング素子における前記第2電極(10、59)にて前記フリーホイールダイオードにおける前記第2電極を構成し、
前記半導体スイッチング素子における前記第1不純物領域(4、52)にて前記フリーホイールダイオードにおける前記第1不純物領域を構成しており、
前記半導体スイッチング素子に備えられる前記ゲート電極(8、56)に、前記第1ゲート電極(8c、56c)が含まれ、
前記第1ゲート電極(8c、56c)は、前記ゲート絶縁膜(7、55)を挟んで前記第1不純物領域(4、52)から前記ベース領域(3、51)の途中位置と対向する場所まで形成され、
さらに、前記ゲート電極(8、56)は、
前記ゲート絶縁膜(7、55)を挟んで前記ベース領域(3、51)の途中位置から前記ドリフト層(2、50)と対向する場所まで形成されている第2ゲート電極(8b、56b)を有し、
前記第1ゲート電極(8a、56a)および前記第2ゲート電極(8b、56b)は、異なる仕事関数の材料で構成され、仕事関数差に基づいて、前記第1電極(8a、56a)に対して印加したゲート電圧が前記第2ゲート電極(8b、56b)にも印加されるように構成されていることを特徴とする半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2011027994A JP5768395B2 (ja) | 2010-07-27 | 2011-02-11 | 半導体装置およびその制御方法 |
DE102011079747A DE102011079747A1 (de) | 2010-07-27 | 2011-07-25 | Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür |
US13/190,798 US8890252B2 (en) | 2010-07-27 | 2011-07-26 | Semiconductor device having switching element and free wheel diode and method for controlling the same |
CN201410381254.2A CN104157648B (zh) | 2010-07-27 | 2011-07-27 | 具有开关元件和续流二极管的半导体装置及其控制方法 |
CN201110211992.9A CN102347356B (zh) | 2010-07-27 | 2011-07-27 | 具有开关元件和续流二极管的半导体装置及其控制方法 |
CN201410381270.1A CN104157685B (zh) | 2010-07-27 | 2011-07-27 | 具有开关元件和续流二极管的半导体装置及其控制方法 |
US14/513,685 US9515067B2 (en) | 2010-07-27 | 2014-10-14 | Semiconductor device having switching element and free wheel diode and method for controlling the same |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010168300 | 2010-07-27 | ||
JP2010168300 | 2010-07-27 | ||
JP2011027994A JP5768395B2 (ja) | 2010-07-27 | 2011-02-11 | 半導体装置およびその制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012049499A JP2012049499A (ja) | 2012-03-08 |
JP5768395B2 true JP5768395B2 (ja) | 2015-08-26 |
Family
ID=45903987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011027994A Active JP5768395B2 (ja) | 2010-07-27 | 2011-02-11 | 半導体装置およびその制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5768395B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11437503B2 (en) | 2020-03-23 | 2022-09-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
DE102022119539A1 (de) | 2021-09-06 | 2023-03-09 | Mitsubishi Electric Corporation | Halbleitervorrichtung und Verfahren zum Steuern einer Halbleitervorrichtung |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5674530B2 (ja) * | 2010-09-10 | 2015-02-25 | ルネサスエレクトロニクス株式会社 | 半導体装置の制御装置 |
JP2013251395A (ja) * | 2012-05-31 | 2013-12-12 | Denso Corp | 半導体装置 |
KR101934893B1 (ko) | 2013-03-27 | 2019-01-03 | 삼성전자 주식회사 | 그루브 소스 컨택 영역을 가진 반도체 소자의 제조 방법 |
KR101828495B1 (ko) | 2013-03-27 | 2018-02-12 | 삼성전자주식회사 | 평탄한 소스 전극을 가진 반도체 소자 |
US9711637B2 (en) | 2014-01-31 | 2017-07-18 | Renesas Electronics Corporation | Semiconductor device |
JP2016054181A (ja) * | 2014-09-03 | 2016-04-14 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング素子 |
JP2016092163A (ja) * | 2014-11-03 | 2016-05-23 | 株式会社デンソー | 半導体装置 |
JP6063915B2 (ja) * | 2014-12-12 | 2017-01-18 | 株式会社豊田中央研究所 | 逆導通igbt |
JP2016162788A (ja) | 2015-02-27 | 2016-09-05 | ソニー株式会社 | 撮像素子、撮像装置、並びに、製造装置および方法 |
US10530360B2 (en) | 2016-02-29 | 2020-01-07 | Infineon Technologies Austria Ag | Double gate transistor device and method of operating |
US10276681B2 (en) | 2016-02-29 | 2019-04-30 | Infineon Technologies Austria Ag | Double gate transistor device and method of operating |
JP6742925B2 (ja) * | 2017-01-18 | 2020-08-19 | 株式会社 日立パワーデバイス | 半導体装置、及びそれを用いた電力変換装置 |
JP6926869B2 (ja) * | 2017-09-13 | 2021-08-25 | 富士電機株式会社 | 半導体装置 |
JP2018082202A (ja) * | 2017-12-27 | 2018-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP7077112B2 (ja) * | 2018-04-10 | 2022-05-30 | 株式会社豊田中央研究所 | 半導体装置 |
CN109037337A (zh) * | 2018-06-28 | 2018-12-18 | 华为技术有限公司 | 一种功率半导体器件及制造方法 |
JP6996461B2 (ja) * | 2018-09-11 | 2022-01-17 | 株式会社デンソー | 半導体装置 |
JP2020047726A (ja) * | 2018-09-18 | 2020-03-26 | トヨタ自動車株式会社 | 半導体装置 |
JP6952667B2 (ja) | 2018-09-19 | 2021-10-20 | 株式会社東芝 | 半導体装置 |
JP7250473B2 (ja) * | 2018-10-18 | 2023-04-03 | 三菱電機株式会社 | 半導体装置 |
JP7158317B2 (ja) * | 2019-03-07 | 2022-10-21 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3176954B2 (ja) * | 1990-09-28 | 2001-06-18 | 株式会社東芝 | 絶縁ゲート付き電力用半導体素子 |
JP3356644B2 (ja) * | 1997-03-17 | 2002-12-16 | 株式会社東芝 | 半導体整流装置の駆動方法 |
US6870220B2 (en) * | 2002-08-23 | 2005-03-22 | Fairchild Semiconductor Corporation | Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses |
-
2011
- 2011-02-11 JP JP2011027994A patent/JP5768395B2/ja active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US11437503B2 (en) | 2020-03-23 | 2022-09-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
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Also Published As
Publication number | Publication date |
---|---|
JP2012049499A (ja) | 2012-03-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131002 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140926 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141028 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141225 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20150108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20150109 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150608 |
|
R151 | Written notification of patent or utility model registration |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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