JP2011239664A - 電源回路 - Google Patents

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Abstract

【課題】回路の動作が劣化するのを抑制すること、及び、回路全体の面積を抑制することを課題とする。
【解決手段】第１の電圧が入力される第１の端子と、第２の電圧が入力される第２の端子と、前記第１の端子及び第２の端子に接続され、前記第１の電圧と第２の電圧を比較するコンパレータと、前記コンパレータから出力された第１のデジタル信号を、平均化し、積分し、デジタルＰＷＭ処理するデジタル回路と、前記デジタル回路から出力された第２のデジタル信号を増幅するＰＷＭ出力ドライバと、前記増幅された第２のデジタル信号を平滑する平滑化回路とを有する電源回路を提供する。
【選択図】図１

Description

開示される発明の一様態は、電源回路（スイッチングレギュレータ）に適用できるデジタル回路に関する。
電源回路（スイッチングレギュレータ）における誤差増幅回路（エラーアンプともいう）は、電源回路の帰還回路の動作を決める中枢となる回路である。
誤差増幅回路は、アナログ信号処理を行うアナログ回路である。そして誤差増幅回路は、コンデンサや抵抗のような、面積の大きい受動素子を接続した構成が一般的である（特許文献１参照及び非特許文献１参照）。
特開２００６−２３８０６２号公報
藤井信生、「アナログ電子回路−集積回路化時代の−」、昭晃堂、２００４年、Ｐ１６１
アナログ回路を構成する素子、例えばトランジスタの特性のばらつきがあると、トランジスタの特性のばらつきに起因して、出力される信号が乱れる恐れがある。出力される信号が乱れると、該アナログ回路の回路動作が劣化する恐れがある。該アナログ回路の回路動作が劣化すると、該アナログ回路を含む電源回路が劣化する恐れがある。
また、アナログ回路を構成する受動素子は面積が大きく、該アナログ回路を含む電源回路全体の面積が大きくなる恐れがある。これにより、該電源回路の価格の上昇につながる。
以上を鑑みて、開示される発明の一様態では、電源回路の回路動作が劣化することを抑制することを課題の一とする。
また、開示される発明の一様態では、電源回路の面積を抑制することを課題の一とする。
また、開示される発明の一様態では、電源回路の面積を抑制することにより、電源回路のコストを抑制することを課題の一とする。
開示される発明の一様態においては、アナログ回路である誤差増幅回路を、デジタル制御方式の回路で置き換える。具体的には、誤差増幅回路により行われていた、電圧差比較機能、積分機能、電圧出力の機能を、コンパレータ、デジタル演算処理回路、パルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ（ＰＷＭ））ドライバ、ローパスフィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ＬＰＦ）に置き換える。上述のように置き換えることにより、コンパレータとローパスフィルタ以外を、全てデジタル回路とする事ができる。
置き換えられたデジタル制御方式の回路において、電圧差比較はコンパレータで行う。積分機能やパルス幅変調の位相設定はデジタル演算処理回路で行う。電力出力と周波数応答はパルス幅変調出力ドライバとローパスフィルタで行う。
開示される発明の一様態は、第１の電圧と第２の電圧を比較するコンパレータと、当該コンパレータから出力されたデジタル信号を、平均化し、積分し、デジタルパルス幅変調処理するデジタル演算処理回路と、当該デジタル演算処理回路から出力されたデジタル信号を増幅するパルス幅変調出力ドライバと、当該増幅されたデジタル信号を平滑する平滑化回路とを有することを特徴とする電源回路に関する。
開示される発明の一様態において、当該コンパレータ、当該デジタル演算処理回路、及び、当該パルス幅変調出力ドライバのそれぞれは、チャネル形成領域である酸化物半導体膜と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜を含むトランジスタを有することを特徴とする。
開示される発明の一様態は、第１の電圧と第２の電圧を比較するコンパレータと、当該コンパレータから出力されたデジタル信号を平均化する加算回路と、当該平均化されたデジタル信号を積分する加減算回路と、当該積分されたデジタル信号をデジタルパルス幅変調処理するカウント比較回路及びラッチ回路と、当該ラッチ回路から出力されたデジタル信号を増幅するパルス幅変調出力ドライバと、当該増幅されたデジタル信号を平滑する平滑化回路とを有することを特徴とする電源回路に関する。
開示される発明の一様態において、当該電源回路は、ＤＣ−ＤＣコンバータを有することを特徴とする。
開示される発明の一様態において、当該ＤＣ−ＤＣコンバータは、コイルと、ダイオードと、チャネル形成領域として酸化物半導体膜を含むトランジスタとを含むことを特徴とする。
開示される発明の一様態において、当該コンパレータ、当該加算回路、当該加減算回路、当該カウント比較回路、当該ラッチ回路、及び、当該パルス幅変調出力ドライバのそれぞれは、チャネル形成領域である酸化物半導体膜と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜を含むトランジスタを有することを特徴とする。
開示される発明の一様態において、当該トランジスタは、トップゲート型トランジスタであり、かつ当該酸化物半導体膜の上面と当該ソース電極及びドレイン電極が接することを特徴とする。
開示される発明の一様態において、当該トランジスタは、トップゲート型トランジスタであり、かつ当該酸化物半導体膜の下面と当該ソース電極及びドレイン電極が接することを特徴とする。
開示される発明の一様態において、当該トランジスタは、ボトムゲート型トランジスタであり、かつ当該酸化物半導体膜の上面と当該ソース電極及びドレイン電極が接することを特徴とする。
開示される発明の一様態において、当該トランジスタは、ボトムゲート型トランジスタであり、かつ当該酸化物半導体膜の下面と当該ソース電極及びドレイン電極が接することを特徴とする。
開示される発明の一様態において、前記平滑化回路は、ローパスフィルタであることを特徴とする。
電源回路にデジタル制御方式の回路を用いることにより、トランジスタ特性にバラツキがあっても、電源回路の回路動作の劣化を抑制することが可能となる。
電源回路にデジタル制御方式の回路を用いることにより、電源回路の面積を抑制することが可能となる。
電源回路の面積を抑制することにより、電源回路のコストを抑制することが可能となる。
電源回路の回路構成を示す図。 デジタルパルス幅変調処理化の方法について説明する図。 チャネル形成領域に酸化物半導体膜を用いるトランジスタの上面図及び断面図。 チャネル形成領域に酸化物半導体膜を用いるトランジスタの作製工程を示す断面図。 チャネル形成領域に酸化物半導体膜を用いるトランジスタの断面図。 加算回路を示す回路図。 加算器を示す回路図。 加減算回路、カウント比較回路、及びラッチ回路を示す回路図。 加減算回路を示す回路図。 加算器を示す回路図。 カウント比較回路を示す回路図。 ラッチ回路を示す回路図。
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
［実施の形態１］
図１は電源回路１０１の構成例である。電源回路１０１は、電圧変換回路１０２及び電圧変換回路１０２の制御回路１０３を有している。電圧変換回路１０２は、トランジスタ１１１、コイル１１２、ダイオード１１３、及びコンデンサ１１４を有するＤＣ−ＤＣコンバータである。制御回路１０３は、三角波発生回路１２１、デジタル制御方式の回路１５０、パルス幅変調出力ドライバ１２３、抵抗１２４、及び抵抗１２５を有している。また点線の矢印１２７は帰還回路のループを表している。抵抗１２４の出力電圧である帰還電圧Ｖｆｂは、デジタル制御方式の回路１５０に入力される。
ＤＣ−ＤＣコンバータは、直流電圧を、別の直流電圧に変換する回路である。ＤＣ−ＤＣコンバータの変換方式としては、リニア方式やスイッチング方式が代表的であるが、スイッチング方式のＤＣ−ＤＣコンバータは変換効率に優れる。本実施の形態では、スイッチング方式、特にチョッパ方式であり、トランジスタ、コイル、ダイオード、及びコンデンサを有するＤＣ−ＤＣコンバータを電圧変換回路１０２として用いる。
デジタル制御方式の回路１５０は、コンパレータ１５１、デジタル演算処理回路１５２、パルス幅変調出力ドライバ１５３、及びローパスフィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ＬＰＦ）１５４を有している。
誤差増幅回路をデジタル制御方式の回路１５０に置き換えると、回路１５０を構成する素子の特性にばらつきがあっても問題とはならない。デジタル制御方式の回路１５０のうち、デジタル演算処理回路１５２及びパルス幅変調出力ドライバ１５３はデジタル回路である。デジタル回路は、回路を流れる信号の基準に対する高低によって、１か０（ゼロ）かを判断する。デジタル回路は、１か０（ゼロ）かを判断するため、デジタル回路を構成する素子の特性がばらついても、正しく処理する事が可能である。
またデジタル制御方式の回路１５０は、占有面積の大きい受動素子（例えば、容量や抵抗）の使用を抑制してるので、回路の占有面積を小さくすることができるという点で好適である。
コンパレータ１５１は、反転入力端子ＲＥＦから入力される参照電圧Ｖｒｅｆと、非反転入力端子から入力される帰還電圧Ｖｆｂとを比較して、Ｈ（ハイレベル）かＬ（ローレベル）、すなわち１か０（ゼロ）であるデジタル信号を出力する。
デジタル演算処理回路１５２は、デジタル平均化・積分器１５２ａ及びデジタルパルス幅変調器１５２ｂを有している。デジタル平均化・積分器１５２ａは、さらにデジタル平均化回路１５２ａ＿１及びデジタル積分器１５２ａ＿２を有している。またデジタル演算処理回路１５２には、外部からクロック分割器１５５が接続され、クロック分割器１５５からのクロック信号が入力される。
デジタル演算処理回路１５２は、コンパレータ１５１から出力されたデジタル信号を、平均化処理、積分化処理、及び、デジタルパルス幅変調処理を行う。デジタル平均化・積分器１５２ａ中のデジタル平均化回路１５２ａ＿１が平均化処理を行い、及びデジタル積分器１５２ａ＿２が積分化処理を行う。デジタルパルス幅変調器１５２ｂがデジタルパルス幅変調処理を行う。
デジタル演算処理回路１５２では、まず、コンパレータ１５１から出力されたデジタル信号（Ｈ（ハイレベル）またはＬ（ローレベル））をＮビット保持し、ＨとＬの回数を比較し、多い方の信号を出力する。これによりデジタル信号の平均化が行われる。
図６及び図７に、図１のデジタル平均化・積分器１５２ａのうち、平均化を行う回路であるデジタル平均化回路１５２ａ＿１の具体的な回路構成を示す。図６に示す加算回路２０１は、デジタル平均化回路１５２ａ＿１の一例である。
加算回路２０１は、１カウント毎に、コンパレータ１５１から信号ＣＯＭＰの値を検出し、信号ＣＯＭＰの値がＨ（ハイレベル）であれば、Ｈ（ハイレベル）を保持する。加算回路２０１は、例えば７カウント毎に平均化されたデジタル信号ＤＩＧ＿ＡＶＥを出力する。本実施の形態では、信号ＣＯＭＰのＨ（ハイレベル）が４以上であればＨ（ハイレベル）のデジタル信号ＤＩＧ＿ＡＶＥを出力し、信号ＣＯＭＰのＨ（ハイレベル）が３以下であればＬ（ローレベル）のデジタル信号ＤＩＧ＿ＡＶＥを出力する。またリセット信号ＲＳＴにより、８カウント毎に保持した信号ＣＯＭＰをリセットする。
加算回路２０１は、加算器２５１、加算器２５２、及び加算器２５３を有している。
加算器２５１の第１の端子には、加算器２５２の第１の端子及び加算器２５３の第１の端子が接続されており、制御リセット信号ＣＮＴ＿ＲＳＴが入力される。制御リセット信号ＣＮＴ＿ＲＳＴは、加算回路２０１のデータをリセットする信号である。加算器２５１の第２の端子には、コンパレータ１５１から信号ＣＯＭＰが入力される。加算器２５１の第３の端子には、加算器２５２の第３の端子及び加算器２５３の第３の端子が接続されており、クロック信号ＣＬＫが入力される。加算器２５１の第４の端子には、加算器２５２の第４の端子及び加算器２５３の第４の端子が接続されており、リセット信号ＲＳＴが入力される。リセット信号ＲＳＴは、後述のフリップフロップ２１４のデータをリセットする信号である。加算器２５１の第５の端子には、加算器２５２の第２の端子が接続されており、出力信号ＣＯＵＴを出力する。
加算器２５２の第１の端子には、加算器２５１の第１の端子及び加算器２５３の第１の端子が接続されており、制御リセット信号ＣＮＴ＿ＲＳＴが入力される。加算器２５２の第２の端子には、加算器２５１の第５の端子が接続されている。加算器２５１の第５の端子から出力された出力信号ＣＯＵＴが、入力信号ＣＩＮとして加算器２５２の第２の端子に入力される。加算器２５２の第３の端子には、加算器２５１の第３の端子及び加算器２５３の第３の端子が接続されており、クロック信号ＣＬＫが入力される。加算器２５２の第４の端子には、加算器２５１の第４の端子及び加算器２５３の第４の端子が接続されており、リセット信号ＲＳＴが入力される。加算器２５２の第５の端子には、加算器２５３の第２の端子が接続されており、出力信号ＣＯＵＴを出力する。
加算器２５３の第１の端子には、加算器２５１の第１の端子及び加算器２５２の第１の端子が接続されており、制御リセット信号ＣＮＴ＿ＲＳＴが入力される。加算器２５３の第２の端子には、加算器２５２の第５の端子が接続されている。加算器２５２の第５の端子から出力された出力信号ＣＯＵＴが、入力信号ＣＩＮとして加算器２５３の第２の端子に入力される。加算器２５３の第３の端子には、加算器２５１の第３の端子及び加算器２５２の第３の端子が接続されており、クロック信号ＣＬＫが入力される。加算器２５３の第４の端子には、加算器２５１の第４の端子及び加算器２５２の第４の端子が接続されており、リセット信号ＲＳＴが入力される。加算器２５３の第５の端子は、平均化されたデジタル信号ＤＩＧ＿ＡＶＥを出力する。
図７に、加算器２５１乃至加算器２５３各々の回路図を示す。加算器２５１乃至加算器２５３各々の回路は、ＡＮＤゲート２１１、ＡＮＤゲート２１２、ＸＯＲゲート２１３、フリップフロップ（Ｆｌｉｐ−Ｆｌｏｐ（ＦＦ））２１４を有している。
ＡＮＤゲート２１１の第１の入力端子には、ＸＯＲゲート２１３の第１の入力端子が接続され、入力信号ＣＩＮが入力される。ＡＮＤゲート２１１の第２の入力端子には、ＸＯＲゲート２１３の第２の入力端子及びフリップフロップ２１４の第４の端子が接続される。ＡＮＤゲート２１１の出力端子から、出力信号ＣＯＵＴが出力される。
ＡＮＤゲート２１２の第１の入力端子には、制御リセット信号ＣＮＴ＿ＲＳＴが入力される。ＡＮＤゲート２１２の第２の入力端子には、ＸＯＲゲート２１３の出力端子が接続される。ＡＮＤゲート２１２の出力端子には、フリップフロップ２１４の第１の端子が接続される。
ＸＯＲゲート２１３の第１の入力端子には、ＡＮＤゲート２１１の第１の入力端子が接続されており、入力信号ＣＩＮが入力される。ＸＯＲゲート２１３の第２の入力端子には、ＡＮＤゲート２１１の第２の入力端子及びフリップフロップ２１４の第４の端子が接続されている。ＸＯＲゲート２１３の出力端子には、ＡＮＤゲート２１２の第２の入力端子が接続されている。
フリップフロップ２１４の第１の端子には、ＡＮＤゲート２１２の出力端子が接続されている。フリップフロップ２１４の第２の端子には、リセット信号ＲＳＴが入力される。フリップフロップ２１４の第３の端子には、クロック信号ＣＬＫが入力される。フリップフロップ２１４の第４の端子には、ＡＮＤゲート２１１の第２の入力端子及びＸＯＲゲート２１３の第２の入力端子が接続されている。
次いで、デジタル積分器１５２ａ＿２により、平均化されたデジタル信号ＤＩＧ＿ＡＶＥに応じて、平均化されたデジタル信号ＤＩＧ＿ＡＶＥがＨ（ハイレベル）であれば「−１」、Ｌ（ローレベル）であれば「＋１」を加えて積算する。これにより、平均化されたデジタル信号ＤＩＧ＿ＡＶＥが積分される。
図８に、図１のデジタル平均化・積分器１５２ａのうち、積分を行う具体的な回路であるデジタル積分器１５２ａ＿２（加減算回路２０２）、並びに図１のデジタルパルス幅変調器１５２ｂの回路構成（カウント比較回路２０３及びラッチ回路２０４）を示す。
加減算回路２０２の第１の端子には、ラッチ回路２０４の第１の端子が接続されており、リセット信号ＲＳＴが入力される。加減算回路２０２の第２の端子には、クロック信号ＣＬＫが入力される。加減算回路２０２の第３の端子には、平均化されたデジタル信号ＤＩＧ＿ＡＶＥが入力される。加減算回路２０２の第４の端子には、カウント比較回路２０３の第１の端子が接続され、信号ＳＥＴ−ＣＮＴ０を出力する。加減算回路２０２の第５の端子には、カウント比較回路２０３の第２の端子が接続され、信号ＳＥＴ−ＣＮＴ１を出力する。加減算回路２０２の第６の端子には、カウント比較回路２０３の第３の端子が接続され、信号ＳＥＴ−ＣＮＴ２を出力する。加減算回路２０２の第７の端子には、カウント比較回路２０３の第４の端子が接続され、信号ＳＥＴ−ＣＮＴ３を出力する。加減算回路２０２の第８の端子には、カウント比較回路２０３の第５の端子が接続され、信号ＳＥＴ−ＣＮＴ４を出力する。加減算回路２０２の第９の端子には、カウント比較回路２０３の第６の端子が接続され、信号ＳＥＴ−ＣＮＴ５を出力する。加減算回路２０２の第１０の端子には、カウント比較回路２０３の第７の端子が接続され、リミット信号ＬＩＭＩＴを出力する。
信号ＳＥＴ−ＣＮＴ０〜信号ＳＥＴ−ＣＮＴ５は、クロック信号ＣＬＫが入力される毎に、入力されるデジタル信号ＤＩＧ＿ＡＶＥがＨ（ハイレベル）の場合は「−１」を加算されて出力され、Ｌ（ローレベル）の場合は「＋１」を加算されて出力される信号である。
信号ＳＥＴ−ＣＮＴ０〜信号ＳＥＴ−ＣＮＴ５は、後述するパルス幅Ｗを有するパルス信号ｐｕｌｓｅを生成するのに必要な信号である。本実施の形態では、信号ＳＥＴ−ＣＮＴ０〜信号ＳＥＴ−ＣＮＴ５により、２６位相、すなわち６４位相のパルス信号ｐｕｌｓｅが生成される。
リミット信号ＬＩＭＩＴは、後述する、パルス幅Ｗを有するパルス信号ｐｕｌｓｅを生成する過程において、位相制限を行う信号である。本実施の形態では、リミット信号ＬＩＭＩＴにより、例えば信号ＳＥＴ−ＣＮＴ０〜信号ＳＥＴ−ＣＮＴ５は８以上５６以下に制限される。これによりパルス信号ｐｕｌｓｅのパルス幅Ｗの最大値がパルス信号ｐｕｌｓｅの周期に、パルス幅Ｗの最小値が、０（ゼロ）に近づくのを制限する。
カウント比較回路２０３の第１の端子には、加減算回路２０２の第４の端子が接続され、信号ＳＥＴ−ＣＮＴ０が入力される。カウント比較回路２０３の第２の端子には、加減算回路２０２の第５の端子が接続され、信号ＳＥＴ−ＣＮＴ１が入力される。カウント比較回路２０３の第３の端子には、加減算回路２０２の第６の端子が接続され、信号ＳＥＴ−ＣＮＴ２が入力される。カウント比較回路２０３の第４の端子には、加減算回路２０２の第７の端子が接続され、信号ＳＥＴ−ＣＮＴ３が入力される。カウント比較回路２０３の第５の端子には、加減算回路２０２の第８の端子が接続され、信号ＳＥＴ−ＣＮＴ４が入力される。カウント比較回路２０３の第６の端子には、加減算回路２０２の第９の端子が接続され、信号ＳＥＴ−ＣＮＴ５が入力される。カウント比較回路２０３の第７の端子には、加減算回路２０２の第１０の端子が接続され、リミット信号ＬＩＭＩＴが入力される。カウント比較回路２０３の第８の端子には、信号ＣＮＴ０が入力される。カウント比較回路２０３の第９の端子には、信号ＣＮＴ１が入力される。カウント比較回路２０３の第１０の端子には、信号ＣＮＴ２が入力される。カウント比較回路２０３の第１１の端子には、信号ＣＮＴ３が入力される。カウント比較回路２０３の第１２の端子には、信号ＣＮＴ４が入力される。カウント比較回路２０３の第１３の端子には、信号ＣＮＴ５が入力される。カウント比較回路２０３の第１４の端子は、信号ＨＩＧＨ−ＳＥＴを出力する。カウント比較回路２０３の第１５の端子は、信号ＬＯＷ−ＳＥＴを出力する。
信号ＣＮＴ０乃至信号ＣＮＴ５は、カウント信号である。本実施の形態では、信号ＣＮＴ０乃至信号ＣＮＴ５の入力により、０〜６３が数えられる。
信号ＨＩＧＨ−ＳＥＴ及び信号ＬＯＷ−ＳＥＴは、パルス幅変調出力信号ＰＷＭのＨ（ハイレベル）又はＬ（ローレベル）を決定する信号である。信号ＨＩＧＨ−ＳＥＴが入力されると、パルス幅変調出力信号ＰＷＭはＨ（ハイレベル）となる。また信号ＬＯＷ−ＳＥＴが入力されると、パルス幅変調出力信号ＰＷＭはＬ（ローレベル）となる。
ラッチ回路２０４の第１の端子には、加減算回路２０２の第１の端子が接続され、リセット信号ＲＳＴが入力される。ラッチ回路２０４の第２の端子には、カウント比較回路２０３の第１４の端子が接続され、信号ＨＩＧＨ−ＳＥＴが入力される。ラッチ回路２０４の第３の端子には、カウント比較回路２０３の第１５の端子が接続され、信号ＬＯＷ−ＳＥＴが入力される。ラッチ回路２０４の第４の端子から、パルス幅変調出力信号ＰＷＭが出力される。ラッチ回路２０４の第５の端子には、クロック信号ＣＬＫが入力される。
図９に、加減算回路２０２の具体的な回路構成を示す。
図９に示す加減算回路２０２は、インバータ２６１、インバータ２６２、ＮＯＲゲート２６３、加算器２５４、加算器２５５、加算器２５６、加算器２５７、加算器２５８、加算器２５９を有している。
インバータ２６１の入力端子には、平均化されたデジタル信号ＤＩＧ＿ＡＶＥが入力される。インバータ２６１の出力端子は、ＮＯＲゲート２６３の第１の入力端子に接続される。
インバータ２６２の入力端子には、ＮＯＲゲート２６３の第２の入力端子が接続され、リミット信号ＬＩＭＩＴが入力される。インバータ２６２の出力端子には、加算器２５４の第１の端子が接続される。
ＮＯＲゲート２６３の第１の入力端子には、インバータ２６１の出力端子が接続される。ＮＯＲゲート２６３の第２の入力端子には、インバータ２６２の入力端子が接続され、リミット信号ＬＩＭＩＴが入力される。
加算器２５４の第１の端子には、インバータ２６２の出力端子が接続される。加算器２５４の第２の端子には、加算器２５５の第２の端子、加算器２５６の第２の端子、加算器２５７の第２の端子、加算器２５８の第２の端子、加算器２５９の第２の端子が接続されており、クロック信号ＣＬＫが入力される。加算器２５４の第３の端子には、加算器２５５の第３の端子、加算器２５６の第３の端子、加算器２５７の第３の端子、加算器２５８の第３の端子、加算器２５９の第３の端子が接続されており、リセット信号ＲＳＴが入力される。加算器２５４の第４の端子には、ＮＯＲゲート２６３の出力端子、加算器２５５の第４の端子、加算器２５６の第４の端子、加算器２５７の第４の端子、加算器２５８の第４の端子、加算器２５９の第４の端子が接続されている。加算器２５４の第５の端子には、加算器２５５の第１の端子が接続されており、信号ＳＥＴ＿ＣＮＴ０を出力する。
加算器２５５の第１の端子には、加算器２５４の第５の端子が接続され、信号ＳＥＴ＿ＣＮＴ０が入力される。加算器２５５の第２の端子には、加算器２５４の第２の端子、加算器２５６の第２の端子、加算器２５７の第２の端子、加算器２５８の第２の端子、加算器２５９の第２の端子が接続されており、クロック信号ＣＬＫが入力される。加算器２５５の第３の端子には、加算器２５４の第３の端子、加算器２５６の第３の端子、加算器２５７の第３の端子、加算器２５８の第３の端子、加算器２５９の第３の端子が接続されており、リセット信号ＲＳＴが入力される。加算器２５５の第４の端子には、ＮＯＲゲート２６３の出力端子、加算器２５４の第４の端子、加算器２５６の第４の端子、加算器２５７の第４の端子、加算器２５８の第４の端子、加算器２５９の第４の端子が接続されている。加算器２５５の第５の端子には、加算器２５６の第１の端子が接続されており、信号ＳＥＴ＿ＣＮＴ１を出力する。
加算器２５６の第１の端子には、加算器２５５の第５の端子が接続され、信号ＳＥＴ＿ＣＮＴ１が入力される。加算器２５６の第２の端子には、加算器２５４の第２の端子、加算器２５５の第２の端子、加算器２５７の第２の端子、加算器２５８の第２の端子、加算器２５９の第２の端子が接続されており、クロック信号ＣＬＫが入力される。加算器２５６の第３の端子には、加算器２５４の第３の端子、加算器２５５の第３の端子、加算器２５７の第３の端子、加算器２５８の第３の端子、加算器２５９の第３の端子が接続されており、リセット信号ＲＳＴが入力される。加算器２５６の第４の端子には、ＮＯＲゲート２６３の出力端子、加算器２５４の第４の端子、加算器２５５の第４の端子、加算器２５７の第４の端子、加算器２５８の第４の端子、加算器２５９の第４の端子が接続されている。加算器２５６の第５の端子には、加算器２５７の第１の端子が接続されており、信号ＳＥＴ＿ＣＮＴ２を出力する。
加算器２５７の第１の端子には、加算器２５６の第５の端子が接続され、信号ＳＥＴ＿ＣＮＴ２が入力される。加算器２５７の第２の端子には、加算器２５４の第２の端子、加算器２５５の第２の端子、加算器２５６の第２の端子、加算器２５８の第２の端子、加算器２５９の第２の端子が接続されており、クロック信号ＣＬＫが入力される。加算器２５７の第３の端子には、加算器２５４の第３の端子、加算器２５５の第３の端子、加算器２５６の第３の端子、加算器２５８の第３の端子、加算器２５９の第３の端子が接続されており、リセット信号ＲＳＴが入力される。加算器２５７の第４の端子には、ＮＯＲゲート２６３の出力端子、加算器２５４の第４の端子、加算器２５５の第４の端子、加算器２５６の第４の端子、加算器２５８の第４の端子、加算器２５９の第４の端子が接続されている。加算器２５７の第５の端子には、加算器２５８の第１の端子が接続されており、信号ＳＥＴ＿ＣＮＴ３を出力する。
加算器２５８の第１の端子には、加算器２５７の第５の端子が接続され、信号ＳＥＴ＿ＣＮＴ３が入力される。加算器２５８の第２の端子には、加算器２５４の第２の端子、加算器２５５の第２の端子、加算器２５６の第２の端子、加算器２５７の第２の端子、加算器２５９の第２の端子が接続されており、クロック信号ＣＬＫが入力される。加算器２５８の第３の端子には、加算器２５４の第３の端子、加算器２５５の第３の端子、加算器２５６の第３の端子、加算器２５７の第３の端子、加算器２５９の第３の端子が接続されており、リセット信号ＲＳＴが入力される。加算器２５８の第４の端子には、ＮＯＲゲート２６３の出力端子、加算器２５４の第４の端子、加算器２５５の第４の端子、加算器２５６の第４の端子、加算器２５７の第４の端子、加算器２５９の第４の端子が接続されている。加算器２５８の第５の端子には、加算器２５９の第１の端子が接続されており、信号ＳＥＴ＿ＣＮＴ４を出力する。
加算器２５９の第１の端子には、加算器２５８の第５の端子が接続され、信号ＳＥＴ＿ＣＮＴ４が入力される。加算器２５９の第２の端子には、加算器２５４の第２の端子、加算器２５５の第２の端子、加算器２５６の第２の端子、加算器２５７の第２の端子、加算器２５８の第２の端子が接続されており、クロック信号ＣＬＫが入力される。加算器２５９の第３の端子には、加算器２５４の第３の端子、加算器２５５の第３の端子、加算器２５６の第３の端子、加算器２５７の第３の端子、加算器２５８の第３の端子が接続されており、リセット信号ＲＳＴが入力される。加算器２５９の第４の端子には、ＮＯＲゲート２６３の出力端子、加算器２５４の第４の端子、加算器２５５の第４の端子、加算器２５６の第４の端子、加算器２５７の第４の端子、加算器２５８の第４の端子、が接続されている。加算器２５９の第５の端子は、信号ＳＥＴ＿ＣＮＴ５を出力する。
図１０に、加算器２５４乃至加算器２５９各々の回路図を示す。加算器２５４乃至加算器２５９各々の回路は、ＡＮＤゲート２２１、ＡＮＤゲート２２２、ＯＲゲート２２４、ＸＯＲゲート２２５、ＸＯＲゲート２２６、フリップフロップ２２７を有している。
ＡＮＤゲート２２１の第１の入力端子には、ＸＯＲゲート２２５の第１の入力端子が接続されており、制御信号ＣＯＮＴが入力される。制御信号ＣＯＮＴは、次の段の加算器に加算か減算かを伝える信号である。ＡＮＤゲート２２１の第２の入力端子には、ＸＯＲゲート２２５の第２の入力端子及びフリップフロップ２２７の第４の端子が接続されている。ＡＮＤゲート２２１の出力端子には、ＯＲゲート２２４の第１の入力端子が接続されている。
ＡＮＤゲート２２２の第１の入力端子には、ＸＯＲゲート２２６の第１の入力端子が接続されており、入力信号ＣＩＮが入力される。ＡＮＤゲート２２２の第２の入力端子には、ＸＯＲゲート２２５の出力端子及びＸＯＲゲート２２６の第２の入力端子が接続されている。ＡＮＤゲート２２２の出力端子には、ＯＲゲート２２４の第２の入力端子が接続されている。
ＯＲゲート２２４の第１の入力端子には、ＡＮＤゲート２２１の出力端子が接続されている。ＯＲゲート２２４の第２の入力端子には、ＡＮＤゲート２２２の出力端子が接続されている。ＯＲゲート２２４の出力端子は、出力信号ＣＯＵＴを出力する。
ＸＯＲゲート２２５の第１の入力端子には、ＡＮＤゲート２２１の第１の入力端子が接続されており、制御信号ＣＯＮＴが入力される。ＸＯＲゲート２２５の第２の入力端子には、ＡＮＤゲート２２１の第２の入力端子及びフリップフロップ２２７の第４の端子が接続されている。ＸＯＲゲート２２５の出力端子には、ＡＮＤゲート２２２の第２の入力端子及びＸＯＲゲート２２６の第２の入力端子が接続されている。
ＸＯＲゲート２２６の第１の入力端子には、ＡＮＤゲート２２２の第１の入力端子が接続されており、入力信号ＣＩＮが入力される。ＸＯＲゲート２２６の第２の入力端子には、ＡＮＤゲート２２２の第２の入力端子及びＸＯＲゲート２２５の出力端子が接続されている。ＸＯＲゲート２２６の出力端子には、フリップフロップ２２７の第１の端子に接続されている。
フリップフロップ２２７の第１の端子には、ＸＯＲゲート２２６の出力端子が接続されている。フリップフロップ２２７の第２の端子には、リセット信号ＲＳＴが入力される。フリップフロップ２２７の第３の端子には、クロック信号ＣＬＫが入力される。フリップフロップ２２７の第４の端子には、ＡＮＤゲート２２１の第２の入力端子及びＸＯＲゲート２２５の第２の入力端子が接続されている。
デジタルパルス幅変調器１５２ｂは、積分されたデジタル信号に応じて、パルス幅変調の位相位置の設定を行う。これによりデジタルパルス幅変調処理化が行われる。デジタルパルス幅変調処理化されたパルス幅変調出力信号ＰＷＭは、パルス幅変調出力ドライバ１５３に入力される。
図１１及び図１２に、デジタルパルス幅変調器１５２ｂの具体的な回路構成を示す。図１１に示すカウント比較回路２０３及び図１２に示すラッチ回路２０４は、デジタルパルス幅変調器１５２ｂの具体例である。カウント比較回路２０３で信号ＳＥＴ＿ＣＮＴ０乃至信号ＳＥＴ＿ＣＮＴ５により決められるデューティ比の設定値と信号ＣＮＴ０乃至信号ＣＮＴ５の値を比較し、一致するところでパルス幅変調出力信号ＰＷＭを生成する。
図１１にカウント比較回路２０３の回路図を示す。
カウント比較回路２０３は、ＸＯＲゲート２７１、ＸＯＲゲート２７２、ＸＯＲゲート２７３、ＸＯＲゲート２７４、ＸＯＲゲート２７５、ＸＯＲゲート２７６、ＮＡＮＤゲート２７７、ＡＮＤゲート２７８、ＯＲゲート２７９、ＮＡＮＤゲート２８１、ＮＡＮＤゲート２８２を有している。
ＸＯＲゲート２７１の第１の入力端子には、ＮＡＮＤゲート２８１の第１の入力端子が接続されており、信号ＣＮＴ０が入力される。ＸＯＲゲート２７１の第２の入力端子には、信号ＳＥＴ＿ＣＮＴ０が入力される。ＸＯＲゲート２７１の出力端子には、ＮＡＮＤゲート２８２の第１の入力端子が接続されている。
ＸＯＲゲート２７２の第１の入力端子には、ＮＡＮＤゲート２８１の第２の入力端子が接続されており、信号ＣＮＴ１が入力される。ＸＯＲゲート２７２の第２の入力端子には、信号ＳＥＴ＿ＣＮＴ１が入力される。ＸＯＲゲート２７２の出力端子には、ＮＡＮＤゲート２８２の第２の入力端子が接続されている。
ＸＯＲゲート２７３の第１の入力端子には、ＮＡＮＤゲート２８１の第３の入力端子が接続されており、信号ＣＮＴ２が入力される。ＸＯＲゲート２７３の第２の入力端子には、信号ＳＥＴ＿ＣＮＴ２が入力される。ＸＯＲゲート２７３の出力端子には、ＮＡＮＤゲート２８２の第３の入力端子が接続されている。
ＸＯＲゲート２７４の第１の入力端子には、ＮＡＮＤゲート２８１の第４の入力端子が接続されており、信号ＣＮＴ３が入力される。ＸＯＲゲート２７４の第２の入力端子には、ＮＡＮＤゲート２７７の第１の入力端子及びＡＮＤゲート２７８の第１の入力端子が接続されており、信号ＳＥＴ＿ＣＮＴ３が入力される。ＸＯＲゲート２７４の出力端子には、ＮＡＮＤゲート２８２の第４の入力端子が接続されている。
ＸＯＲゲート２７５の第１の入力端子には、ＮＡＮＤゲート２８１の第５の入力端子が接続されており、信号ＣＮＴ４が入力される。ＸＯＲゲート２７５の第２の入力端子には、ＮＡＮＤゲート２７７の第２の入力端子及びＡＮＤゲート２７８の第２の入力端子が接続されており、信号ＳＥＴ＿ＣＮＴ４が入力される。ＸＯＲゲート２７５の出力端子には、ＮＡＮＤゲート２８２の第５の入力端子が接続されている。
ＸＯＲゲート２７６の第１の入力端子には、ＮＡＮＤゲート２８１の第６の入力端子が接続されており、信号ＣＮＴ５が入力される。ＸＯＲゲート２７６の第２の入力端子には、ＮＡＮＤゲート２７７の第３の入力端子及びＡＮＤゲート２７８の第３の入力端子が接続されており、信号ＳＥＴ＿ＣＮＴ５が入力される。ＸＯＲゲート２７６の出力端子には、ＮＡＮＤゲート２８２の第６の入力端子が接続されている。
ＮＡＮＤゲート２７７の第１の入力端子には、ＸＯＲゲート２７４の第２の入力端子及びＡＮＤゲート２７８の第１の入力端子が接続されており、信号ＳＥＴ＿ＣＮＴ３が入力される。ＮＡＮＤゲート２７７の第２の入力端子には、ＸＯＲゲート２７５の第２の入力端子及びＡＮＤゲート２７８の第２の入力端子が接続されており、信号ＳＥＴ＿ＣＮＴ４が入力される。ＮＡＮＤゲート２７７の第３の入力端子には、ＸＯＲゲート２７６の第２の入力端子及びＡＮＤゲート２７８の第３の入力端子が接続されており、信号ＳＥＴ＿ＣＮＴ５が入力される。ＮＡＮＤゲート２７７の出力端子には、ＯＲゲート２７９の第１の入力端子が接続されている。
ＡＮＤゲート２７８の第１の入力端子には、ＸＯＲゲート２７４の第２の入力端子及びＮＡＮＤゲート２７７の第１の入力端子が接続されており、信号ＳＥＴ＿ＣＮＴ３が入力される。ＡＮＤゲート２７８の第２の入力端子には、ＸＯＲゲート２７５の第２の入力端子及びＮＡＮＤゲート２７７の第２の入力端子が接続されており、信号ＳＥＴ＿ＣＮＴ４が入力される。ＡＮＤゲート２７８の第３の入力端子には、ＸＯＲゲート２７６の第２の入力端子及びＮＡＮＤゲート２７７の第３の入力端子が接続されており、信号ＳＥＴ＿ＣＮＴ５が入力される。ＡＮＤゲート２７８の出力端子には、ＯＲゲート２７９の第２の入力端子が接続されている。
ＯＲゲート２７９の第１の入力端子には、ＮＡＮＤゲート２７７の出力端子が接続されている。ＯＲゲート２７９の第２の入力端子には、ＡＮＤゲート２７８の出力端子が接続されている。ＯＲゲート２７９の出力端子は、リミット信号ＬＩＭＩＴを出力する。
ＮＡＮＤゲート２８１の第１の入力端子には、ＸＯＲゲート２７１の第１の入力端子が接続されており、信号ＣＮＴ０が入力される。ＮＡＮＤゲート２８１の第２の入力端子には、ＸＯＲゲート２７２の第１の入力端子が接続されており、信号ＣＮＴ１が入力される。ＮＡＮＤゲート２８１の第３の入力端子には、ＸＯＲゲート２７３の第１の入力端子が接続されており、信号ＣＮＴ２が入力される。ＮＡＮＤゲート２８１の第４の入力端子には、ＸＯＲゲート２７４の第１の入力端子が接続されており、信号ＣＮＴ３が入力される。ＮＡＮＤゲート２８１の第５の入力端子には、ＸＯＲゲート２７５の第１の入力端子が接続されており、信号ＣＮＴ４が入力される。ＮＡＮＤゲート２８１の第６の入力端子には、ＸＯＲゲート２７６の第１の入力端子が接続されており、信号ＣＮＴ５が入力される。ＮＡＮＤゲート２８１の出力端子は、信号ＬＯＷ−ＳＥＴを出力する。
ＮＡＮＤゲート２８２の第１の入力端子には、ＸＯＲゲート２７１の出力端子が接続される。ＮＡＮＤゲート２８２の第２の入力端子には、ＸＯＲゲート２７２の出力端子が接続される。ＮＡＮＤゲート２８２の第３の入力端子には、ＸＯＲゲート２７３の出力端子が接続される。ＮＡＮＤゲート２８２の第４の入力端子には、ＸＯＲゲート２７４の出力端子が接続される。ＮＡＮＤゲート２８２の第５の入力端子には、ＸＯＲゲート２７５の出力端子が接続される。ＮＡＮＤゲート２８２の第６の入力端子には、ＸＯＲゲート２７６の出力端子が接続される。ＮＡＮＤゲート２８２の出力端子は、信号ＨＩＧＨ−ＳＥＴを出力する。
図１２にラッチ回路２０４の回路図を示す。ラッチ回路２０４は、フリップフロップ２４１、フリップフロップ２４２、ＮＯＲゲート２４３、ＮＯＲゲート２４４を有する。
フリップフロップ２４１の第１の端子には、信号ＬＯＷ−ＳＥＴが入力される。フリップフロップ２４１の第２の端子には、フリップフロップ２４２の第２の端子、ＮＯＲゲート２４３の第２の入力端子、及びＮＯＲゲート２４４の第２の入力端子が接続されており、リセット信号ＲＳＴが入力される。フリップフロップ２４１の第３の端子には、フリップフロップ２４２の第３の端子が接続されており、クロック信号ＣＬＫが入力される。フリップフロップ２４１の第４の端子には、ＮＯＲゲート２４３の第１の入力端子が接続されている。
フリップフロップ２４２の第１の端子には、信号ＨＩＧＨ−ＳＥＴが入力される。フリップフロップ２４２の第２の端子には、フリップフロップ２４１の第２の端子、ＮＯＲゲート２４３の第２の入力端子、及びＮＯＲゲート２４４の第２の入力端子が接続されており、リセット信号ＲＳＴが入力される。フリップフロップ２４２の第３の端子には、フリップフロップ２４１の第３の端子が接続されており、クロック信号ＣＬＫが入力される。フリップフロップ２４２の第４の端子は、ＮＯＲゲート２４４の第１の入力端子が接続されている。
ＮＯＲゲート２４３の第１の入力端子には、フリップフロップ２４１の第４の端子が接続されている。ＮＯＲゲート２４３の第２の入力端子には、フリップフロップ２４１の第２の端子、フリップフロップ２４２の第２の端子、及びＮＯＲゲート２４４の第２の入力端子が接続されており、リセット信号ＲＳＴが入力される。ＮＯＲゲート２４３の第３の入力端子には、ＮＯＲゲート２４４の出力端子が接続されている。ＮＯＲゲート２４３の出力端子には、ＮＯＲゲート２４４の第３の入力端子が接続されている。
ＮＯＲゲート２４４の第１の入力端子には、フリップフロップ２４２の第４の端子が接続されている。ＮＯＲゲート２４４の第２の入力端子には、フリップフロップ２４１の第２の端子、フリップフロップ２４２の第２の端子、及びＮＯＲゲート２４３の第２の入力端子が接続されており、リセット信号ＲＳＴが入力される。ＮＯＲゲート２４４の第３の入力端子には、ＮＯＲゲート２４３の出力端子が接続されている。ＮＯＲゲート２４４の出力端子には、ＮＯＲゲート２４３の第３の入力端子が接続されており、パルス幅変調出力信号ＰＷＭが出力される。
ここで、図２（Ａ）〜図２（Ｃ）を用いてデジタルパルス幅変調処理化の方法について説明する。
デジタル信号のパルス信号ｐｕｌｓｅのパルス幅をＷ、パルス周期をＴとする（図２（Ａ）参照）。パルス信号ｐｕｌｓｅは、クロック分割器１５５からのクロックおよび信号ＳＥＴ＿ＣＮＴ０乃至ＳＥＴ＿ＣＮＴ５により制御される位相に基づいて、生成される。パルス信号ｐｕｌｓｅがパルス幅変調出力信号ＰＷＭに相当する。またデューティ比Ｄｉは、以下の式１に表される。
Ｄｉ＝（Ｗ／Ｔ）＝（ｉ／２ｎ）（ｉ＝１，２，…，ｍ） （式１）
上記式１で、ｎ＝６の場合、ｉ＝３２、ｉ＝４８、ｉ＝１６のときのそれぞれのパルス信号ｐｕｌｓｅを、それぞれ図２（Ａ）、図２（Ｂ）、図２（Ｃ）に示す。
ｉ＝３２、ｉ＝４８、ｉ＝１６それぞれの、デューティ比は、Ｄ３２＝０．５、Ｄ４８＝０．７５、Ｄ１６＝０．２５となる。後述する電源電圧Ｖｄｄは、このデューティ比に応じて生成されることとなる。デジタル信号がアナログ信号となり、ＤＡコンバータと同様の動作を行う。
例として、１ＭＨｚのクロックから、１５．５２５ｋＨｚのパルス幅変調処理化されたパルス幅変調出力信号を出力する方法について説明する。
１ＭＨｚ（１μ秒）のクロックで、１５．５２５ｋＨｚ（６４μ秒）のパルス幅変調信号を生成すると、６４位相のパルス幅変調出力信号の出力が可能となる。
デジタルパルス幅変調処理化されたパルス幅変調出力信号は、パルス幅変調出力ドライバ１５３に入力される。パルス幅変調出力信号は、パルス幅変調出力ドライバ１５３によって、信号強度を高められる。すなわち、パルス幅変調出力信号は、パルス幅変調出力ドライバ１５３によって増幅される。
信号強度を高められたパルス幅変調出力信号は、平滑化回路であるローパスフィルタ１５４に入力される。
ローパスフィルタ１５４に入力されたパルス幅変調出力信号は、高周波成分が遮断されて平滑化される。ローパスフィルタ１５４に入力されたパルス幅変調出力信号から、上述のデューティ比に応じた電圧が出力される。その出力電圧Ｖｅｒｒは、出力電圧Ｖｅｒｒ＝（デューティ比）×（パルス幅変調出力ドライバ１５３の電源電圧）で表される。
すなわち、デジタル信号がアナログ信号となり、ＤＡコンバータと同様の動作を行い、さらにローパスフィルタ１５４によって、周波数応答が加わる。
本実施の形態では、デジタル制御方式の回路１５０を用いることにより、電源回路１０１の回路動作の劣化を抑制することができる。
また、電源回路１０１にデジタル制御方式の回路１５０を用いることにより、電源回路の面積を抑制することができる。
制御回路１０３の他の素子について、以下に説明する。
三角波発生回路１２１は、パルス幅変調信号に必要な三角波Ｖｏｓｃを発生させる回路である。
パルス幅変調出力ドライバ１２３の反転入力端子にはデジタル制御方式の回路１５０の出力電圧Ｖｅｒｒが入力され、非反転入力端子には三角波発生回路１２１が生成した三角波Ｖｏｓｃが入力される。
パルス幅変調出力ドライバ１２３は、デジタル制御方式の回路１５０の出力電圧Ｖｅｒｒと三角波Ｖｏｓｃの信号レベルを比較し、三角波Ｖｏｓｃの信号レベルがデジタル制御方式の回路１５０の出力電圧Ｖｅｒｒの信号レベルより大きい場合は、Ｈ（ハイレベル）をパルス幅変調信号としてトランジスタ１１１に出力する。一方、三角波Ｖｏｓｃの信号レベルがデジタル制御方式の回路１５０の出力電圧Ｖｅｒｒの信号レベルより小さい場合は、Ｌ（ローレベル）をパルス幅変調信号としてトランジスタ１１１に出力する。
アナログ回路を減少させることにより、回路を構成する素子の特性がばらついても、回路の動作の劣化を抑制することができる。
また回路の動作の劣化を抑制することにより、該電源回路を有する電気素子、及び、このような電気素子を有する電気機器に不具合を引き起こす要因を減らすことが可能になる。
アナログ回路を減少させることにより、面積が大きなアナログ回路の設置を抑制することができる。
面積が大きいアナログ回路の設置を抑制することにより、集積回路及びその集積回路を用いて構成される電気機器の面積を抑制することが可能である。よって、集積回路及びその集積回路を用いて構成される電気機器のコストを抑制することが可能である。
また、デジタル回路の出力は１か０（ゼロ）しかないので、デジタル回路を構成するトランジスタに単極性のトランジスタ、例えば、ｎチャネル型トランジスタを用いることが可能となる。複雑なアナログ信号処理は、単極性のトランジスタからなるアナログ回路では非常に難しい。従って、本実施の形態では、デジタル回路を単極性のトランジスタのみを用いて作製することが可能となる。
［実施の形態２］
本実施の形態では、実施の形態１で述べられた、トランジスタ１１１、並びに、コンパレータ１５１、デジタル演算処理回路１５２、及びパルス幅変調出力ドライバ１５３のそれぞれに含まれるトランジスタについて説明する。
本実施の形態を、図３（Ａ）〜図３（Ｂ）、図４（Ａ）〜図４（Ｅ）を用いて説明する。
まず、図３（Ａ）及び図３（Ｂ）にトランジスタの上面及び断面構造の一例を示す。図３（Ａ）はトップゲート構造のトランジスタ４１０の上面図であり、図３（Ｂ）は図３（Ａ）の線Ａ−Ａ’における断面図である。
トランジスタ４１０は、酸化物半導体膜４１２、第１の電極（ソース電極及びドレイン電極の一方）４１５ａ、第２の電極（ソース電極及びドレイン電極の他方）４１５ｂ、ゲート絶縁膜４０２、及びゲート電極４１１を有し、第１の電極４１５ａ、第２の電極４１５ｂにはそれぞれ第１の配線４１４ａ、第２の配線４１４ｂが接して設けられ、電気的に接続されている。トランジスタ４１０は、ソース電極及びドレイン電極である第１の電極４１５ａ及び第２の電極４１５ｂが、チャネル形成領域である酸化物半導体膜４１２の上面で接しているので、トップコンタクト型のトランジスタと言える。
なお、図３（Ａ）に示すトランジスタ４１０はシングルゲート構造のトランジスタであるが、開示される発明の一様態は、この構成に限定されるものではなく、ゲート電極を複数有し、チャネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
なお図３（Ａ）及び図３（Ｂ）に示すトランジスタは、チャネル形成領域である酸化物半導体膜４１２上に、第１の電極（ソース電極及びドレイン電極の一方）４１５ａ、並びに、第２の電極（ソース電極及びドレイン電極の他方）４１５ｂが形成されているが、開示される発明の一様態は、この構成に限定されるものではない。第１の電極（ソース電極及びドレイン電極の一方）４１５ａ、並びに、第２の電極（ソース電極及びドレイン電極の他方）４１５ｂ上に、チャネル形成領域である酸化物半導体膜４１２を形成してもよい。
また図３（Ａ）及び図３（Ｂ）に示すトランジスタは、トップゲート構造のトランジスタであるが、開示される発明の一様態は、この構成に限定されるものではない。トランジスタ４１０は、ボトムゲート構造のトランジスタでもよい。さらに、トランジスタ４１０としてボトムゲート構造のトランジスタを用いた場合、ソース電極及びドレイン電極、並びに、チャネル形成領域である酸化物半導体膜は、どちらが上に積層されていてもよい。すなわち、チャネル形成領域である酸化物半導体膜上に、ソース電極及びドレイン電極が形成されていても良いし、ソース電極及びドレイン電極上に、チャネル形成領域である酸化物半導体膜が形成されていてもよい。
トランジスタ４１０の酸化物半導体膜４１２として、高純度の酸化物半導体膜を用いると、トランジスタ４１０の特性が向上する。このような高純度の酸化物半導体膜、及び、高純度の酸化物半導体膜を有するトランジスタの特徴について、以下に詳細に説明する。
高純度の酸化物半導体膜は、酸化物半導体膜を用いたトランジスタの電気特性に悪影響を与える不純物が極めて少ないレベルにまで低減されたものである。電気特性に悪影響を与える不純物の代表例としては、水素が挙げられる。水素は、酸化物半導体膜中でキャリアの供与体（ドナー）となり得る不純物であり、酸化物半導体膜中に水素が多量に含まれていると、酸化物半導体膜がｎ型化されてしまう。このように水素が多量に含まれた酸化物半導体を用いたトランジスタは、ノーマリーオンとなってしまう。そして、トランジスタのオン・オフ比を十分にとることができない。したがって、本明細書における「高純度の酸化物半導体」は、酸化物半導体における水素が極力低減されているものであって、真性な半導体を指す。高純度の酸化物半導体の一例としては、キャリア濃度が１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、または６．０×１０１０／ｃｍ３未満である酸化物半導体が挙げられる。酸化物半導体膜に含まれる水素を徹底的に除去することにより得られる高純度の酸化物半導体をチャネル形成領域に用いたトランジスタは、シリコンをチャネル形成領域に用いたトランジスタ等に比較して、オフ電流が非常に小さいという特徴を有している。また、本実施の形態においては、高純度の酸化物半導体を用いたトランジスタは、ｎチャネル型のトランジスタであるものとして以下説明する。
なお、本明細書においてオフ電流（リーク電流ともいう）とは、ｎチャネル型のトランジスタでしきい値Ｖｔｈが正である場合、室温において−２０Ｖ以上−５Ｖ以下の範囲で任意のゲート電圧を印加したときにトランジスタのソース−ドレイン間を流れる電流のことを指す。なお、室温は、１５度以上２５度以下とする。本明細書に開示する酸化物半導体を用いたトランジスタは、室温において、チャネル幅（ｗ）１μｍあたりの電流値が１００ｚＡ以下、好ましくは１０ｚＡ以下である。
なお、オフ電流とドレイン電圧との値が分かればオームの法則からトランジスタがオフ状態のときの抵抗値（オフ抵抗Ｒ）を算出することができ、チャネル形成領域の断面積Ａとチャネル長Ｌが分かればρ＝ＲＡ／Ｌの式（Ｒはオフ抵抗を表す）からオフ抵抗率ρを算出することもできる。オフ抵抗率は１×１０９Ω・ｍ以上（または１×１０１０Ω・ｍ以上）が好ましい。ここで、断面積Ａは、チャネル形成領域の膜厚をｄとし、チャネル幅をＷとするとき、Ａ＝ｄＷから算出することができる。
また、酸化物半導体膜のエネルギーギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
また、高純度の酸化物半導体を用いたトランジスタは温度特性が良好である。代表的には、−２５℃から１５０℃までの温度範囲におけるトランジスタの電流電圧特性において、オン電流、オフ電流、電界効果移動度、Ｓ値、及びしきい値電圧の変動がほとんどなく、温度による電流電圧特性の劣化がほとんど見られない。
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化について説明する。
ホットキャリア劣化とは、高速に加速された電子がチャネル中のドレイン近傍でゲート絶縁膜中に注入されて固定電荷となったり、高速に加速された電子がゲート絶縁膜界面にトラップ準位を形成することにより、しきい電圧の変動やゲートリーク等のトランジスタ特性の劣化が生じることであり、ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。
シリコンはバンドギャップが１．１２ｅＶと小さいため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁膜への障壁を越えられるほど高速に加速される電子数が増加する。一方、本実施の形態で示す酸化物半導体は、バンドギャップが３．１５ｅＶと広いため、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化に対する耐性が高い。
なお、高耐圧材料の一つであるシリコンカーバイドのバンドキャップと酸化物半導体のバンドギャップは同等である。しかし、シリコンカーバイトよりも、酸化物半導体の方が移動度が２桁程小さいため、電子が加速されにくい。また、ゲート絶縁膜である酸化膜との障壁が、シリコンカーバイド、窒化ガリウム、シリコンよりも、酸化物半導体の方が大きいため、酸化膜に注入される電子が極めて少ない。酸化膜に注入される電子が極めて少ないため、シリコンカーバイド、窒化ガリウム、シリコンよりも、酸化物半導体の方がホットキャリア劣化が生じにくく、ドレイン耐圧が高いといえる。このため、チャネルとして機能する酸化物半導体と、ソース電極及びドレイン電極との間に、意図的に低濃度不純物領域を形成する必要が無く、トランジスタ構造が極めて簡単になり、製造工程数を低減できる。
以上のように、酸化物半導体を用いたトランジスタはドレイン耐圧が高く、具体的には１００Ｖ以上、好ましくは５００Ｖ、好ましくは１ｋＶ以上のドレイン耐圧を有することが可能である。
次に、図４（Ａ）〜図４（Ｅ）を用いて、トランジスタ４１０を作製する工程について説明する。
まず、基板４００上に下地膜となる絶縁層４０７を形成する。
基板４００として使用可能な基板に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。基板４００の具体例としては、ガラス基板、結晶化ガラス基板、セラミック基板、石英基板、サファイア基板、プラスチック基板等が挙げられる。また、ガラス基板の具体的な材料例としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスが挙げられる。
絶縁層４０７としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。絶縁層４０７の形成方法としては、プラズマＣＶＤ法、スパッタリング法等を用いることができるが、絶縁層４０７中に水素が多量に含まれないようにするためには、スパッタリング法で絶縁層４０７を成膜することが好ましい。本実施の形態においては、絶縁層４０７としてスパッタリング法により酸化シリコン層を形成する。具体的には、基板４００を処理室へ搬送した後、水素及び水分を除去し、かつ高純度酸素を含むスパッタガスを導入し、シリコンまたはシリコン酸化物のターゲットを用いて、基板４００上に絶縁層４０７として酸化シリコン層を成膜する。なお、成膜時の基板４００は室温でもよいし、加熱されていてもよい。
成膜条件の具体例としては、ターゲットとして石英（好ましくは合成石英）を用い、基板温度１０８℃、基板４００とターゲット間の距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により酸化シリコン層を成膜する。膜厚は１００ｎｍとする。なお、ターゲットとして石英（好ましくは合成石英）に代えてシリコンターゲットを用いることもできる。また、スパッタガスとして酸素及びアルゴンの混合ガスに代えて酸素ガスを用いてもよい。ここで、絶縁層４０７を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物の濃度がｐｐｍレベル、好ましくはｐｐｂレベルまで低減された高純度ガスを用いる。
また、絶縁層４０７の成膜時において、処理室内の残留水分を除去しつつ絶縁層４０７を成膜することにより、絶縁層４０７に水素、水、水酸基又は水素化物などが含まれないようにすることが好ましい。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いればよい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることできる。また、排気手段としては、ターボポンプにコールドトラップを組み合わせて使用することが好ましい。クライオポンプを用いて排気した成膜室は、水素原子や、水（Ｈ２Ｏ）等の水素原子を含む化合物等が排気されるため、当該成膜室で成膜した絶縁層４０７は、水素原子が極力取り込まれにくく好ましい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置可能な多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタリング法を用いるスパッタ装置を用いることができる。
また、スパッタリング法を用いる成膜方法としては、成膜中にターゲット物質とスパッタガス成分とを化学反応させ、それらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
また、絶縁層４０７は単層構造に限定されず、積層構造でもよい。例えば、基板４００側から窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁層と、上記酸化物絶縁層との積層構造としてもよい。
例えば、基板上に高純度窒素を含むスパッタガスを導入し、シリコンターゲットを用いて窒化シリコン層を成膜し、その後、スパッタガスを高純度酸素ガスを含むものに切り替えて、酸化シリコン層を成膜する。この場合においても、先に説明したものと同様に、処理室内の残留水分を除去しつつ窒化シリコン層や酸化シリコン層を成膜することが好ましい。また、成膜時に基板を加熱してもよい。
次に、絶縁層４０７上に酸化物半導体膜をスパッタリング法により形成する。
酸化物半導体膜に水素、水酸基及び水分が極力含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁層４０７が形成された基板４００を予備加熱し、基板４００に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段は、水素原子や、水（Ｈ２Ｏ）等の水素原子を含む化合物等を排気するためクライオポンプが好ましい。また、この予備加熱は、後に形成するゲート絶縁膜４０２の成膜前の基板４００に対して行うことが好ましい。また、後に形成する第１の電極４１５ａ及び第２の電極４１５ｂまで形成した基板４００に対しても同様に行うことが好ましい。ただし、これらの予備加熱の処理は省略してもよい。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層４０７の表面に付着しているゴミを除去することも好ましい。逆スパッタとは、アルゴン雰囲気下で基板に高周波電源を用いて電圧を印加することによって基板近傍にプラズマを形成し、表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素等を用いてもよい。
酸化物半導体膜のターゲットとしては、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。上記ターゲットとして、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１（ｍｏｌ数比）、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２（ｍｏｌ数比）、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４（ｍｏｌ数比）であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体膜の成膜の際は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス及び酸素混合雰囲気下とすればよい。ここで、酸化物半導体膜を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物の濃度がｐｐｍレベル、好ましくはｐｐｂレベルまで低減された高純度ガスを用いる。
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板４００上に成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を室温状態のままとするか、または４００℃未満の温度に加熱してもよい。
酸化物半導体膜の成膜条件の一例としては、基板温度を室温、基板とターゲットの間との距離を１１０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ＝１：２）雰囲気下の条件が挙げられる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜の膜厚は、膜厚２ｎｍ以上２００ｎｍ以下とすればよく、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体の材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
以上では、酸化物半導体として、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いる例を示したが、その他にも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、他の三元系金属の酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いることができる。また、上記酸化物半導体はＳｉを含んでいてもよい。また、これらの酸化物半導体は、非晶質であってもよいし、結晶質であってもよい。または、非単結晶であってもよいし、単結晶であってもよい。
なお本明細書において、三元系金属の酸化物とは、酸素（Ｏ）の他に３つの金属元素を含む物質を示している。同様にして、四元系金属の酸化物とは、酸素（Ｏ）の他に４つの金属元素を含む物質、二元系金属の酸化物とは、酸素（Ｏ）の他に２つの金属元素を含む物質を示している。
また、酸化物半導体膜として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることもできる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素である。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏが挙げられる。
次に、酸化物半導体膜を第１のフォトリソグラフィ工程により島状の酸化物半導体膜４１２に加工する（図４（Ａ）参照）。なお、島状の酸化物半導体膜４１２を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
ドライエッチングを行う場合、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましいが、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、またはこれらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス等を用いることもできる。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。エッチングの条件（エッチング液、エッチング時間、温度等）については、酸化物半導体の材料に合わせて適宜調節すればよい。
また、ウェットエッチングを行う場合、エッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれる材料（例えば、インジウム等のレアメタル）を回収して再利用することにより、資源を有効活用することができる。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体膜を島状の酸化物半導体膜４１２に加工する。
次に、酸化物半導体膜４１２に第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導体膜を得る。この第１の加熱処理によって酸化物半導体膜４１２から水素、水、及び水酸基等を除去することができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体としては、不活性ガス（代表的には、アルゴン等の希ガス）または窒素ガスを用いることができる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いることにより、短時間での高温加熱処理が可能となる。
第１の加熱処理の際の雰囲気には、水、水素などが含まれないようにすることが好ましい。または、加熱処理装置の装置内に導入する窒素、ヘリウム、ネオン、アルゴン等のガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、第１の加熱処理の条件、または酸化物半導体膜の材料によっては、第１の加熱処理により島状の酸化物半導体膜４１２が結晶化し、微結晶化または多結晶化する場合もある。例えば、結晶化率が８０％以上の微結晶の酸化物半導体膜となる場合もある。ただし、第１の加熱処理を行っても島状の酸化物半導体膜４１２が結晶化せず、非晶質の酸化物半導体膜となる場合もある。また、非晶質の酸化物半導体膜の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体膜となる場合もある。
また、酸化物半導体膜に対する第１の加熱処理は、島状の酸化物半導体膜に加工する前の酸化物半導体膜に行ってもよい。この場合、第１の加熱処理後に、加熱処理装置から基板を取り出し、第１のフォトリソグラフィ工程を行う。その他に、第１の加熱処理は、酸化物半導体膜上にソース電極及びドレイン電極を積層した後、またはソース電極及びドレイン電極上にゲート絶縁膜を形成した後、のいずれで行ってもよい。
第１の加熱処理においては、酸化物半導体膜中から水素、水、及び水酸基等の不純物を除去することを主な目的としているが、この加熱処理の際に酸化物半導体膜中に酸素欠損が生じてしまうおそれがある。このため、第１の加熱処理の後に、加酸化処理を行うことが好ましい。加酸化処理の具体例としては、第１の加熱処理の後、連続して酸素雰囲気または窒素及び酸素を含む雰囲気（例えば、窒素と酸素の体積比が４：１）での加熱処理を行う方法が挙げられる。また、酸素雰囲気下でのプラズマ処理を行う方法を用いることもできる。
第１の加熱処理は、酸化物半導体膜に対する脱水化、脱水素化の効果を奏する。
次に、絶縁層４０７及び酸化物半導体膜４１２上に、導電膜を形成する。導電膜は、スパッタリング法や真空蒸着法により形成すればよい。導電膜の材料としては、Ａｌ、Ｃｕ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｙなどの金属材料、該金属材料を成分とする合金材料、導電性を有する金属酸化物等が挙げられる。また、例えば、ヒロックやウィスカーの発生を防止するために、Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、Ｙなどの元素が添加されたＡｌ材料を用いてもよく、この場合、耐熱性を向上させることができる。導電性を有する金属酸化物としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または当該金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
また、導電膜は、単層構造としてもよいし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層した２層構造、Ｔｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を積層した３層構造が挙げられる。また、Ａｌ、Ｃｕなどの金属層と、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層とが積層された構成としてもよい。本実施の形態では、導電膜としてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
次に、第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って第１の電極４１５ａ及び第２の電極４１５ｂを形成した後、レジストマスクを除去する（図４（Ｂ）参照）。第１の電極４１５ａはソース電極及びドレイン電極の一方として機能し、第２の電極４１５ｂはソース電極及びドレイン電極の他方として機能する。ここで、第１の電極４１５ａ及び第２の電極４１５ｂの端部がテーパ形状となるようにエッチングすると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、第１の電極４１５ａ、第２の電極４１５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、導電膜のエッチングの際には、酸化物半導体膜４１２が除去されてその下の絶縁層４０７が露出しないようにそれぞれの材料及びエッチング条件を適宜調節する必要がある。そこで、本実施の形態では、酸化物半導体膜４１２としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用い、導電膜としてチタン膜を用い、エッチャントとして過水アンモニア水（アンモニア、水、過酸化水素水の混合液）を用いることにより、酸化物半導体膜４１２の一部がエッチングされないようにしているが、本発明はこの構成に限定されない。すなわち、第２のフォトリソグラフィ工程により、酸化物半導体膜４１２の一部をエッチングし、溝部（凹部）を有する酸化物半導体膜とすることもできる。
第２のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光を用いればよい。酸化物半導体膜４１２上で隣り合う第１の電極４１５ａの下端部と第２の電極４１５ｂの下端部との間隔幅によって、後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。このため、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能である。この場合、トランジスタの動作速度を高速化でき、さらにオフ電流値が極めて小さいため、トランジスタの低消費電力化を図ることができる。
次に、絶縁層４０７、酸化物半導体膜４１２、第１の電極４１５ａ、第２の電極４１５ｂ上にゲート絶縁膜４０２を形成する（図４（Ｃ）参照。）。
ゲート絶縁膜４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層又は積層して形成することができる。
ゲート絶縁膜４０２を形成する際は、水素が含まれないようにすることが好ましい。このため、成膜時の雰囲気に水素を極力減らすことが可能なスパッタリング法でゲート絶縁膜４０２を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素、または酸素及びアルゴンの混合ガスを用いて行う。
また、ゲート絶縁膜４０２は、基板４００側から順に酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。例えば、第１のゲート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁膜上に第２のゲート絶縁膜として膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を積層して、膜厚１００ｎｍのゲート絶縁膜としてもよい。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。
次に、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁膜４０２の一部を除去することにより、第１の電極４１５ａ、第２の電極４１５ｂに達する開口４１７ａ及び開口４１７ｂを形成する（図４（Ｄ）参照）。なお、レジストマスクをインクジェット法で形成する場合、フォトマスクを使用しないため、製造コストを低減できる。
次に、ゲート絶縁膜４０２、開口４１７ａ、及び開口４１７ｂ上に導電膜を形成した後、第４のフォトリソグラフィ工程によりゲート電極４１１、第１の配線４１４ａ、第２の配線４１４ｂを形成する（図４（Ｅ）参照）。
ゲート電極４１１、第１の配線４１４ａ、第２の配線４１４ｂの材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。ゲート電極４１１、第１の配線４１４ａ、及び第２の配線４１４ｂの２層構造の具体例としては、アルミニウム層上にモリブデン層が積層された構造、銅層上にモリブデン層が積層された構造、銅層上に窒化チタン層若しくは窒化タンタル層が積層された構造、または窒化チタン層上にモリブデン層が積層された構造が挙げられる。また、３層構造の具体例としては、タングステン層または窒化タングステン層と、アルミニウム及びシリコンの合金層またはアルミニウム及びチタンの合金層と、窒化チタン層またはチタン層とが積層された構造が挙げられる。なお、透光性を有する導電膜を用いてゲート電極を形成することもできる。透光性を有する導電膜の具体例としては、透光性を有する導電性酸化物が挙げられる。
本実施の形態では、ゲート電極４１１、第１の配線４１４ａ、第２の配線４１４ｂとしてスパッタリング法により形成した膜厚１５０ｎｍのチタン膜を用いる。
次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。なお、第２の加熱処理は、トランジスタ４１０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を更に行ってもよい。この加熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。
以上の工程により、水素、水分、水素化物、水酸化物の濃度が低減された、高純度の酸化物半導体膜４１２を有するトランジスタ４１０を形成することができる。
本実施の形態のトランジスタ４１０を、実施の形態１で述べられた、トランジスタ１１１、及び、コンパレータ１５１、デジタル演算処理回路１５２、パルス幅変調出力ドライバ１５３のそれぞれに含まれるトランジスタとして用いることができる。
また、トランジスタ４１０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。保護絶縁層としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層又は積層して形成することができる。また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることもできる。また、これらの材料で形成される絶縁膜を複数積層させることで平坦化絶縁層を形成してもよい。
ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコータ、カーテンコータ、ナイフコータ等を用いることができる。
上述したように、酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去することで、酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。
次に図３（Ｂ）に示すトランジスタと異なる構造の例、高純度の酸化物半導体を用いたトランジスタの構造の他の例を、図５（Ａ）〜図５（Ｃ）に示す。
図５（Ａ）に示すトランジスタ４２０は、ボトムゲート型トランジスタである。トランジスタ４２０は、基板４００上に形成されたゲート電極４２１と、ゲート電極４２１上のゲート絶縁膜４２２と、ゲート絶縁膜４２２上においてゲート電極４２１と重畳する酸化物半導体膜４２３と、酸化物半導体膜４２３上においてゲート電極４２１と重畳するチャネル保護膜４２４と、酸化物半導体膜４２３上に形成された導電膜４２５及び導電膜４２６とを有する。さらに、トランジスタ４２０は、酸化物半導体膜４２３上に形成された絶縁膜４２７を、その構成要素に含めても良い。トランジスタ４２０は、ソース電極及びドレイン電極である導電膜４２５及び導電膜４２６が、チャネル形成領域である酸化物半導体膜４２３の上面で接しているので、トップコンタクト型のトランジスタと言える。
チャネル保護膜４２４を設けることによって、酸化物半導体膜４２３のチャネル形成領域となる部分に対する、後の工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減りなど）を防ぐことができる。従ってトランジスタの信頼性を向上させることができる。
チャネル保護膜４２４には、酸素を含む無機材料（酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、または酸化窒化アルミニウムなど）を用いることができる。チャネル保護膜４２４は、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いて形成することができる。チャネル保護膜４２４は成膜後にエッチングにより形状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィによるマスクを用いてエッチング加工することでチャネル保護膜４２４を形成する。
また、島状の酸化物半導体膜４２３に接してチャネル保護膜４２４を形成すると、島状の酸化物半導体膜４２３中のチャネル保護膜４２４と接する領域が高抵抗化し、高抵抗化酸化物半導体領域となる。チャネル保護膜４２４の形成により、酸化物半導体膜４２３は、チャネル保護膜４２４との界面近傍に高抵抗化酸化物半導体領域を有することができる。
なお、トランジスタ４２０は、絶縁膜４２７上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜４２３のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極４２１と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ４２０の閾値電圧を制御することができる。
図５（Ｂ）に示すトランジスタ４３０は、ボトムゲート型トランジスタである。トランジスタ４３０は、基板４００上に形成されたゲート電極４３１と、ゲート電極４３１上のゲート絶縁膜４３２と、ゲート絶縁膜４３２上の導電膜４３３及び導電膜４３４と、ゲート電極４３１と重なっている酸化物半導体膜４３５とを有する。さらに、トランジスタ４３０は、酸化物半導体膜４３５上に形成された絶縁膜４３７を、その構成要素に含めても良い。トランジスタ４３０は、ソース電極及びドレイン電極である導電膜４３３及び導電膜４３４が、チャネル形成領域である酸化物半導体膜４３５の下面で接しているので、ボトムコンタクト型のトランジスタと言える。
また、ボトムコンタクト型のトランジスタ４３０の場合、導電膜４３３及び導電膜４３４の膜厚は、後に形成される酸化物半導体膜４３５が段切れを起こすのを防ぐために、薄くするのが望ましい。具体的には、１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。
なお、トランジスタ４３０は、絶縁膜４３７上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜４３５のチャネル形成領域と重畳するように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極４３１と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ４３０の閾値電圧を制御することができる。
図５（Ｃ）に示すトランジスタ４４０は、トップゲート型トランジスタである。トランジスタ４４０は、基板４００上に形成された導電膜４４１及び導電膜４４２と、導電膜４４１及び導電膜４４２上に形成された酸化物半導体膜４４３と、酸化物半導体膜４４３上のゲート絶縁膜４４４と、ゲート絶縁膜４４４上において酸化物半導体膜４４３と重なっているゲート電極４４５とを有する。さらに、トランジスタ４４０は、ゲート電極４４５上に形成された絶縁膜４４７を、その構成要素に含めても良い。トランジスタ４４０は、ソース電極及びドレイン電極である導電膜４４１及び導電膜４４２が、チャネル形成領域である酸化物半導体膜４４３の下面で接しているので、ボトムコンタクト型のトランジスタと言える。
また、トップゲート型のトランジスタ４４０の場合、導電膜４４１及び導電膜４４２の膜厚は、後に形成される酸化物半導体膜４４３が段切れを起こすのを防ぐために、薄くするのが望ましい。具体的には、１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。
本実施の形態により作製されるトランジスタ４１０、トランジスタ４２０、トランジスタ４３０、又はトランジスタ４４０は、ｎチャネル型トランジスタである。実施の形態１で述べたように、デジタル回路の出力は１か０（ゼロ）しかないので、デジタル回路を構成するトランジスタに、本実施の形態で述べたｎチャネル型トランジスタのみを用いて作製することが可能である。
特に、電圧変換回路１０２のトランジスタ１１１は、出力電圧が高いため、耐圧の高いトランジスタを用いると好適である。耐圧の高いトランジスタとしては、エネルギーギャップがシリコン半導体よりも大きい酸化物半導体膜をチャネル形成領域に有するトランジスタが好適である。
本実施の形態のトランジスタを用いた電源回路では、電源回路にデジタル制御方式の回路を用いることにより、トランジスタ特性にバラツキがあっても、電源回路の回路動作の劣化を抑制することが可能となる。
また本実施の形態のトランジスタを用いた電源回路では、電源回路にデジタル制御方式の回路を用いることにより、電源回路の面積を抑制することが可能となる。
また本実施の形態のトランジスタを用いた電源回路では、電源回路の面積を抑制することにより、電源回路のコストを抑制することが可能となる。
１０１ 電源回路
１０２ 電圧変換回路
１０３ 制御回路
１１１ トランジスタ
１１２ コイル
１１３ ダイオード
１１４ コンデンサ
１２１ 三角波発生回路
１２３ パルス幅変調出力ドライバ
１２４ 抵抗
１２５ 抵抗
１２７ 矢印
１５０ 回路
１５１ コンパレータ
１５２ デジタル演算処理回路
１５２ａ デジタル平均化・積分器
１５２ａ＿１ デジタル平均化回路
１５２ａ＿２ デジタル積分器
１５２ｂ デジタルパルス幅変調器
１５３ パルス幅変調出力ドライバ
１５４ ローパスフィルタ
１５５ クロック分割器
２０１ 加算回路
２０２ 加減算回路
２０３ カウント比較回路
２０４ ラッチ回路
２１１ ＡＮＤゲート
２１２ ＡＮＤゲート
２１３ ＸＯＲゲート
２１４ フリップフロップ
２２１ ＡＮＤゲート
２２２ ＡＮＤゲート
２２４ ＯＲゲート
２２５ ＸＯＲゲート
２２６ ＸＯＲゲート
２２７ フリップフロップ
２４１ フリップフロップ
２４２ フリップフロップ
２４３ ＮＯＲゲート
２４４ ＮＯＲゲート
２５１ 加算器
２５２ 加算器
２５３ 加算器
２５４ 加算器
２５５ 加算器
２５６ 加算器
２５７ 加算器
２５８ 加算器
２５９ 加算器
２６１ インバータ
２６２ インバータ
２６３ ＮＯＲゲート
２７１ ＸＯＲゲート
２７２ ＸＯＲゲート
２７３ ＸＯＲゲート
２７４ ＸＯＲゲート
２７５ ＸＯＲゲート
２７６ ＸＯＲゲート
２７７ ＮＡＮＤゲート
２７８ ＡＮＤゲート
２７９ ＯＲゲート
２８１ ＮＡＮＤゲート
２８２ ＮＡＮＤゲート
４００ 基板
４０２ ゲート絶縁膜
４０７ 絶縁層
４１０ トランジスタ
４１１ ゲート電極
４１２ 酸化物半導体膜
４１４ａ 配線
４１４ｂ 配線
４１５ａ 電極
４１５ｂ 電極
４１７ａ 開口
４１７ｂ 開口
４２０ トランジスタ
４２１ ゲート電極
４２２ ゲート絶縁膜
４２３ 酸化物半導体膜
４２４ チャネル保護膜
４２５ 導電膜
４２６ 導電膜
４２７ 絶縁膜
４３０ トランジスタ
４３１ ゲート電極
４３２ ゲート絶縁膜
４３３ 導電膜
４３４ 導電膜
４３５ 酸化物半導体膜
４３７ 絶縁膜
４４０ トランジスタ
４４１ 導電膜
４４２ 導電膜
４４３ 酸化物半導体膜
４４４ ゲート絶縁膜
４４５ ゲート電極
４４７ 絶縁膜
ＣＮＴ＿ＲＳＴ 制御リセット信号
ＣＮＴ０ 信号
ＣＮＴ１ 信号
ＣＮＴ２ 信号
ＣＮＴ３ 信号
ＣＮＴ４ 信号
ＣＮＴ５ 信号
ＣＯＭＰ 信号
ＲＳＴ リセット信号
ＣＬＫ クロック信号
ＣＩＮ 入力信号
ＣＯＵＴ 出力信号
ＬＩＭＩＴ リミット信号
ＤＩＧ＿ＡＶＥ 平均化されたデジタル信号
ＣＯＮＴ 制御信号
ＳＥＴ−ＣＮＴ０ 信号
ＳＥＴ−ＣＮＴ１ 信号
ＳＥＴ−ＣＮＴ２ 信号
ＳＥＴ−ＣＮＴ３ 信号
ＳＥＴ−ＣＮＴ４ 信号
ＳＥＴ−ＣＮＴ５ 信号
ＰＷＭ パルス幅変調出力信号
ＨＩＧＨ−ＳＥＴ 信号
ＬＯＷ−ＳＥＴ 信号
ｐｕｌｓｅ 信号

Claims (17)

  1. 第１の電圧が入力される第１の端子と、第２の電圧が入力される第２の端子と、
    前記第１の端子及び第２の端子に接続され、前記第１の電圧と第２の電圧を比較するコンパレータと、
    前記コンパレータから出力されたデジタル信号を、平均化し、積分し、デジタルパルス幅変調処理するデジタル演算処理回路と、
    前記デジタル演算処理回路から出力されたデジタル信号を増幅するパルス幅変調出力ドライバと、
    前記増幅されたデジタル信号を平滑する平滑化回路と、
    を有することを特徴とする電源回路。
  2. 請求項１において、
    前記電源回路は、ＤＣ−ＤＣコンバータを有することを特徴とする電源回路。
  3. 請求項１において、
    前記ＤＣ−ＤＣコンバータは、コイルと、ダイオードと、チャネル形成領域として酸化物半導体膜を含むトランジスタとを含むことを特徴とする電源回路。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記コンパレータ、前記デジタル演算処理回路、及び、前記パルス幅変調出力ドライバのそれぞれは、
    チャネル形成領域である酸化物半導体膜と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜を含むトランジスタを有することを特徴とする電源回路。
  5. 請求項３又は請求項４において、
    前記トランジスタは、トップゲート型トランジスタであり、かつ前記酸化物半導体膜の上面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。
  6. 請求項３又は請求項４において、
    前記トランジスタは、トップゲート型トランジスタであり、かつ前記酸化物半導体膜の下面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。
  7. 請求項３又は請求項４において、
    前記トランジスタは、ボトムゲート型トランジスタであり、かつ前記酸化物半導体膜の上面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。
  8. 請求項３又は請求項４において、
    前記トランジスタは、ボトムゲート型トランジスタであり、かつ前記酸化物半導体膜の下面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。
  9. 第１の電圧が入力される第１の端子と、第２の電圧が入力される第２の端子と、
    前記第１の端子及び第２の端子に接続され、前記第１の電圧と第２の電圧を比較するコンパレータと、
    前記コンパレータから出力されたデジタル信号を平均化する加算回路と、
    前記平均化されたデジタル信号を積分する加減算回路と、
    前記積分されたデジタル信号をデジタルパルス幅変調処理するカウント比較回路及びラッチ回路と、
    前記ラッチ回路から出力されたデジタル信号を増幅するパルス幅変調出力ドライバと、
    前記増幅されたデジタル信号を平滑する平滑化回路と、
    を有することを特徴とする電源回路。
  10. 請求項９において、
    前記電源回路は、ＤＣ−ＤＣコンバータを有することを特徴とする電源回路。
  11. 請求項１０において、
    前記ＤＣ−ＤＣコンバータは、コイルと、ダイオードと、チャネル形成領域として酸化物半導体膜を含むトランジスタとを含むことを特徴とする電源回路。
  12. 請求項９乃至請求項１１のいずれか一項において、
    前記コンパレータ、前記加算回路、前記加減算回路、前記カウント比較回路、前記ラッチ回路、及び、前記パルス幅変調出力ドライバのそれぞれは、
    チャネル形成領域である酸化物半導体膜と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜を含むトランジスタを有することを特徴とする電源回路。
  13. 請求項１１又は請求項１２において、
    前記トランジスタは、トップゲート型トランジスタであり、かつ前記酸化物半導体膜の上面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。
  14. 請求項１１又は請求項１２において、
    前記トランジスタは、トップゲート型トランジスタであり、かつ前記酸化物半導体膜の下面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。
  15. 請求項１１又は請求項１２において、
    前記トランジスタは、ボトムゲート型トランジスタであり、かつ前記酸化物半導体膜の上面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。
  16. 請求項１１又は請求項１２において、
    前記トランジスタは、ボトムゲート型トランジスタであり、かつ前記酸化物半導体膜の下面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。
  17. 請求項１乃至請求項１６のいずれか一項において、
    前記平滑化回路は、ローパスフィルタであることを特徴とする電源回路。
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