JP2011199274A5 - - Google Patents

Claims (5)

1. ソース線と、ビット線と、第１の信号線と、第２の信号線と、ワード線と、前記ソース線と前記ビット線との間に接続されたメモリセルと、を有し、
   前記メモリセルは、
   第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
   第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
   容量素子と、
   を有し、
   前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは異なる半導体材料を有すると共に、前記第１のトランジスタのしきい値電圧が正となるように導電性を付与する不純物元素が添加され、
   前記第１のゲート電極と、前記第２のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、
   前記ソース線と、前記第１のソース電極とは、電気的に接続され、
   前記ビット線と、前記第１のドレイン電極とは、電気的に接続され、
   前記第１の信号線と、前記第２のソース電極とは、電気的に接続され、
   前記第２の信号線と、前記第２のゲート電極とは、電気的に接続され、
   前記ワード線と、前記容量素子の電極の他方とは、電気的に接続された半導体装置。
2. 前記ノードには、前記第１のトランジスタのコンダクタンスを制御するための複数種類の電荷の一が与えられる請求項１に記載の半導体装置。
3. 前記第１のトランジスタのしきい値電圧は、前記ワード線に０Ｖを与える場合に、前記ノードが保持する前記電荷に関わらず前記第１のトランジスタがオフ状態となる電圧である請求項１又は２に記載の半導体装置。
4. 前記第２のチャネル形成領域は、酸化物半導体を有する請求項１乃至３のいずれか一に記載の半導体装置。
5. 前記第１のチャネル形成領域は、シリコンを有し、前記不純物元素として硼素、アルミニウム、またはガリウムの少なくとも一が添加されている請求項１乃至４のいずれか一に記載の半導体装置。