JP2011193674A - デジタル制御dc/dcコンバータ - Google Patents
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Abstract
【解決手段】デジタル演算によりデューティ比が求められるパルス幅変調信号に従いスイッチング素子をオン・オフ制御し、入力電圧を所望する出力電圧に変換するDC/DCコンバータであって、基準電圧Vrefにより遅延時間が制御されるディレイライン回路12と、出力電圧Voutにより遅延時間が制御されるディレイライン回路13と、ディレイライン回路12のl番目の出力タイミングでディレイライン回路13の出力信号を取り込みデジタル誤差信号e[n]に変換して出力する誤差出力回路14と、を有するAD変換回路11と、ディレイライン回路12のk番目以降の出力信号が順次出力されるタイミングに従いデジタル演算を実施するデジタル補償回路21と、を備える。
【選択図】 図1
Description
図7に、このディレイライン回路方式を用いたAD変換回路の構成例を示す。図7に示すAD変換回路10は、2つのディレイライン回路5および6と、誤差出力回路7と、スタート信号生成回路8と、発振回路40とから構成される。
まず、図6に示した第1の回路構成例では、デジタル誤差信号よりデューティコマンド信号をデジタル制御演算により算出するデジタル補償回路に高速の演算クロックを用いる必要があるため、消費電流が増大し電力変換効率が低下するという問題点がある。また、高速の演算クロックを用いない場合は、乗算回路や累積回路を並列に設置しなければならず、回路規模が増大するという問題点がある。
以下、本発明の実施形態に係るデジタル制御DC/DCコンバータについて、図面を参照しながら説明する。
[実施例2]
図4に、第2の実施例として本発明に係るAD変換回路11およびデジタル補償回路21の回路構成例を示す。図1および図2に示す実施例1と同じ部位には同じ符号を付して、詳細な説明は省略する。
まず、ラッチ信号A17によりAD変換回路11からデジタル誤差信号e[n]が出力されると、AD変換回路11からの演算クロックclk1を用いてデジタル補償回路21の誤差レジスタ23_1にデジタル誤差信号e[n]が読み込まれ、誤差レジスタ23_2および23_3には、1スイッチング周期前のデジタル誤差信号e[n−1]および2スイッチング周期前のデジタル誤差信号e[n−2]がそれぞれシフトして格納される。
上記(2)式に示すように、PI制御演算は2つの乗算と2つの加算が必要となるため、1スイッチング周期内で4回の演算処理を実施すればよい。すなわち、図4に示したPID演算制御の回路構成例から、演算クロックが2本、誤差レジスタ23_3、係数レジスタ24_3、を削減して構成することが可能である。
2 出力回路
3 平滑回路
4 負荷回路
5,6,12,13 ディレイライン回路
7,14 誤差出力回路
8,15 スタート信号生成回路
10,11 AD変換回路
20,21 デジタル補償回路
22 選択信号生成回路
23_1〜23_3 誤差レジスタ
24_1〜24_3 係数レジスタ
25,26 マルチプレクサ(MUX)回路
27 乗算回路
28 累積回路
29 出力レジスタ
30 PWM回路
40 発振回路
50 高周波発振回路
60 周期信号発生回路
70 カウンタ回路
80 デジタル信号発生回路
a1〜a8,A1〜Am,b1〜b8,B1〜Bm 遅延素子および遅延素子の出力信号
A,B,C 制御係数
Ain アナログ信号
C0 コンデンサ素子
clk1〜clks 演算クロック
d[n],d[n−1],d[n−2] デューティコマンド信号
Dout デジタル信号
DP,DN 駆動回路
e[n],e[n−1],e[n−2] デジタル誤差信号
Ib 遅延素子のバイアス電流
in 遅延素子の入力信号
INV インバータ
L インダクタ素子
o1,out 遅延素子の出力信号
QP,QP1 スイッチング素子(PMOS)
QN,QN1,QN2 スイッチング素子(NMOS)
P1〜PN 周期信号
sel_acc 累積回路の選択信号
sel_mux MUX回路の選択信号
start スタート信号
td,tdelay 遅延素子の遅延時間
Vb 遅延素子の制御電圧信号および制御電圧
Vin 入力電源端子および入力電圧
Vref 基準電圧端子および基準電圧
Vout 出力電源端子および出力電圧
Claims (3)
- デジタル演算によりデューティ比が求められるパルス幅変調信号に従いスイッチング素子をオン・オフ制御し、入力電圧を所望する出力電圧に変換するDC/DCコンバータであって、
遅延時間が基準電圧により制御される遅延素子が直列接続され、スタート信号を順次遅延して複数の出力信号を生成する第1のディレイライン回路と、遅延時間が出力電圧により制御される遅延素子が直列接続され、前記スタート信号を順次遅延して複数の出力信号を生成する第2のディレイライン回路と、前記第1のディレイライン回路の前記複数の出力信号の中のl(lは自然数)番目に出力される信号の出力タイミングで、前記第2のディレイライン回路の前記複数の出力信号を取り込み、前記基準電圧と前記出力電圧との誤差電圧に相当するデジタル誤差信号に変換する誤差出力回路と、を有するAD変換回路と、
前記第1のディレイライン回路のk(kは自然数)番目以降の出力信号が順次出力されるタイミングに従い、前記デジタル誤差信号を用いて前記デジタル演算を実施して前記デューティ比を算出するデジタル補償回路と、
を備えたことを特徴とするデジタル制御DC/DCコンバータ。 - 前記第1および第2のディレイライン回路は、入力される制御電圧により所望する遅延時間を生成する同一の遅延素子が複数直列接続されて構成され、前記第1のディレイライン回路の前記遅延素子の直列接続の段数は前記デジタル補償回路の演算処理数により規定され、前記第2のディレイライン回路の前記遅延素子の直列接続の段数は前記AD変換回路の変換精度により規定されることを特徴とする請求項1記載のデジタル制御DC/DCコンバータ。
- 前記デジタル補償回路は、前記デジタル演算としてPID演算もしくはPI演算の機能を有し、複数の演算処理を行うことによりデジタル演算を完了することを特徴とする請求項1記載のデジタル制御DC/DCコンバータ。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05259907A (ja) * | 1992-03-16 | 1993-10-08 | Nippondenso Co Ltd | A/d変換回路 |
US20060273831A1 (en) * | 2005-03-04 | 2006-12-07 | Dragan Maksimovic | Differential delay-line analog-to-digital converter |
WO2008041428A1 (fr) * | 2006-10-04 | 2008-04-10 | Nagasaki University, National University Corporation | Circuit de conversion analogique/numérique, circuit de génération de signal de minutage et dispositif de commande |
JP2009254095A (ja) * | 2008-04-04 | 2009-10-29 | Fuji Electric Device Technology Co Ltd | 電源装置 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05259907A (ja) * | 1992-03-16 | 1993-10-08 | Nippondenso Co Ltd | A/d変換回路 |
US20060273831A1 (en) * | 2005-03-04 | 2006-12-07 | Dragan Maksimovic | Differential delay-line analog-to-digital converter |
WO2008041428A1 (fr) * | 2006-10-04 | 2008-04-10 | Nagasaki University, National University Corporation | Circuit de conversion analogique/numérique, circuit de génération de signal de minutage et dispositif de commande |
JP2009254095A (ja) * | 2008-04-04 | 2009-10-29 | Fuji Electric Device Technology Co Ltd | 電源装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9871447B2 (en) | 2015-12-10 | 2018-01-16 | Industry-Academic Cooperation Foundation, Yonsei University | DC-DC converter |
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