JP5142342B2 - Ad変換回路 - Google Patents
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Description
それぞれ異なるタイミングでアナログ信号をサンプリングする複数のADコンバータをインターリーブ動作させることで、全体のサンプリングレートの向上を図るとともに、それぞれのADコンバータに対応した補正フィルタを用いて、インターリーブ動作のタイミング誤差の補正処理を行うシステムが提案されている(例えば、特許文献1)。補正フィルタは、本来サンプリングするべき値への復元を行うもので、予め、対象とするタイミング誤差値に応じた係数を記憶部に格納している。
また、2個のADコンバータの各々の出力を、補正フィルタとしてのFIRフィルタに入力し、そのFIRフィルタの一方の出力端子には一方の入力端子に入力した信号を遅延させてそのまま出力し、そのFIRフィルタの他方の出力端子には、両入力端子に入力された信号に所定の処理を施した信号を出力し、そのFIRフィルタの2個の出力信号をマルチプレクサで交互に切り替えて取り出し、インターリーブするものがある(例えば、特許文献2)。
請求項2にかかる発明は、請求項1記載のAD変換回路において、前記同相のクロック信号が供給されて動作する第1および第2の分解化デシメーションフィルタを含み、前記第1の補正済みデジタル信号列が第1の分解化デシメーションフィルタを通過したデジタル信号列と、前記第2の補正済みデジタル信号列が第2の分解化デシメーションフィルタを通過したデジタル信号列とを加算して、出力デジタル信号列を生成するデシメーションフィルタをさらに備え、前記第1および第2の分解化デシメーションフィルタが、それぞれ、前記クロック信号の1周期分だけ信号を遅延させる遅延素子を内部に、含むことを特徴とする。
請求項3にかかる発明は、請求項1または2記載のAD変換回路において、前記補正フィルタは、前記第1の同位相化デジタル信号列を遅延させる遅延素子と、前記第2の同位相化デジタル信号列が入力する前記第1の分解化補正フィルタと、前記遅延素子から出力するデジタル信号列と前記第1の分解化補正フィルタから出力するデジタル信号列を加算して前記第1の補正済みデジタル信号列を出力する加算器と、前記第2の同位相化デジタル信号列を入力して前記第2の補正済みデジタル信号列を出力する前記第2の分解化補正フィルタとからなり、前記FIFOから出力する前記第2の同位相化デジタル信号列の誤差を補正することを特徴とする。
請求項4にかかる発明は、請求項3記載のAD変換回路において、前記デシメーションフィルタは、第1のデシメーショフィルタと、第2のデシメーションフィルタと、前記第1のデシメーションフィルタと前記第2のデシメーションフィルタの出力を加算する第2の加算器とからなり、前記第1のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第2の分解化補正フィルタの出力の一方が入力され、前記第2のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第2の分解化補正フィルタの出力の他方が入力される、ことを特徴とする。
請求項5にかかる発明は、請求項1、2、3または4記載のAD変換回路において、前記第1および第2の分解化補正フィルタそれぞれは、それぞれが前記遅延素子を複数含む固定係数のFIR型サブフィルタをN SUB 個(N SUB ≧2)備え、順番に、前段のサブフィルタの出力に前記誤差の値を正規化した正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型フィルタであることを特徴とする。
請求項6にかかる発明は、請求項5記載のAD変換回路において、前記誤差の値を測定して前記正規化誤差値を生成する誤差測定回路をさらに備えることを特徴とする。
請求項7にかかる発明は、請求項5または6記載のAD変換回路において、前記第1および第2の分解化補正フィルタが備えるFIR型サブフィルタの固定係数を、前記誤差がNer種の前記正規化誤差値のそれぞれである場合の補正に適するタップ数N T のNer個のFIR型仮想フィルタのインパルス応答が、タップ数N T のN SUB 個のFIR型仮想サブフィルタを備え、順番に、前段の仮想サブフィルタの出力に前記正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型仮想フィルタのインパルス応答に等しいと仮定して、前記N SUB 個のFIR型仮想サブフィルタのそれぞれ係数を算出し、該それぞれの係数を偶数次と奇数次とに分解することによって定めたことを特徴とする。
請求項8にかかる発明は、請求項1記載のAD変換回路において、前記補正フィルタは次の式で決まるインパルス応答を有することを特徴とする。
ただし、Ts’は第1および第2のADコンバータのサンプリング周期Tsの1/2、N T は補正フィルタのフィルタタップ数、nはインパルスのインデックスである。
図6に本発明の第1の実施例のAD変換回路を示す。11,12はADコンバータであり、周波数fs(=100MHz)のサンプリングクロックACLKによって、入力アナログ信号を第1および第2のデジタル信号に変換する。図6の回路例では、第1のADコンバータ11には、サンプリングクロックACLKが逆相で供給され、第2のADコンバータ12には、同一のサンプリングクロックACLKが正相で供給される。すなわち、第1のADコンバータ11はACLKの立ち下がりエッジのタイミングで、第2のADコンバータ12はACLKの立ち上がりエッジのタイミングで、入力アナログ信号をデジタル信号に変換する。従って、ADコンバータ12のサンプリングタイミングはADコンバータ11のサンプリングタイミングに対して、理想的にはサンプリング周期Tsの1/2だけずれている。しかしながら、現実には、(1)サンプリングクロックACLKのデューティ比を正確に50%に保つことはできない、(2)サンプリングクロックACLKを第1のADコンバータ11に供給するクロック供給経路の遅延時間と、第2のADコンバータ12に供給するクロック供給経路の遅延時間とを、正確に同一にすることはできない、等の原因によって、この理想的なタイミングからの誤差が発生する。
各タイミング誤差に対して理想的な補正フィルタのインパルス応答は式(1)で示すものであるので、式(2)の左辺を式(1)の右辺と置くと、式(3)のように、タイミング誤差e(=Δt)の行列と固定係数αの行列の乗算が理想インパルス応答hの行列となる方程式となる。この方程式の両辺の左からタイミング誤差eの行列の逆行列を乗算することで、固定係数αの行列が算出可能となる。
式(4)、(5)、(6)の添え字の範囲は、i=1〜Ner、j=1〜NT、l=1〜NSUBである。すなわち、Δtiはi番目の正規化誤差、hi,jはi番目の正規化誤差に対して理想的な補正フィルタのインパルス応答のインデックスj-1の値、αj[l-1]はl番目のサブフィルタ(図7のサブフィルタSUB(l-1))のj番目のタップの固定係数である。
図10に本発明の第2の実施例のAD変換回路を示す。前述の第1の実施例では、第1および第2のADコンバータ11,12の動作タイミングの誤差に起因する誤差を、分解化補正フィルタ32,33で補正した後の第1及び第2の補正済みデジタル信号列を、マルチプレクサ40が、ADコンバータ11,12のクロックACLKの1/2周期(図4の横軸の1目盛りに対応する時間)だけずらして並び替えて、出力するものであった。
デシメーションフィルタ部50は、補正フィルタ30と共通のクロックDCLKが供給されて動作する。このデシメーションフィルタ部50は、第1のデシメーションフィルタ51、第2のデシメーションフィルタ52および加算器53からなる。ここでは、第1および第2のデシメーションフィルタ51、52でもポリフェーズ分解を施す。このようにポリフェーズ分解した第1および第2のデシメーションフィルタ51、52が、分解化補正フィルタ32、33で補正した後のADコンバータ11,12の出力を処理する。具体的には、図11の偶数、奇数のインデックスの応答を有するタップ数7のダウンサンプリング1/2デシメーションフィルタを、図12に示すようにポリフェーズ分解している。501は乗算器、502は加算器、503は遅延素子(フリップフロップ)である。
21,22:FIFO
30:補正フィルタ、31:遅延素子、32,33:分解化補正フィルタ、34:加算器
40:マルチプレクサ
50:デシメーションフィルタ部、51,52:デシメーションフィルタ
60:タイミング誤差測定回路
Claims (8)
- 入力された信号を、第1の周期で、かつ、互いに異なった第1および第2のタイミングでデジタル信号に変換し、第1および第2のデジタル信号列を生成する第1および第2のADコンバータと、前記第2のタイミングの基準値からの誤差を補正する補正フィルタとを備えたインターリーブ型のAD変換回路であって、
前記第1および第2のデジタル信号列を受け取り、同一のタイミングで、第1および第2の同位相化デジタル信号列として出力するFIFOをさらに備え、
前記補正フィルタは、前記第1の周期を有する同相のクロック信号が供給されて動作する第1および第2の分解化補正フィルタを含み、前記第1の同位相化デジタル信号列と、前記第2の同位相化デジタル信号列が第1の分解化補正フィルタを通過した信号列とを加算した、第1の補正済みデジタル信号列を生成するとともに、前記第2の同位相化デジタル信号列が第2の分解化補正フィルタを通過した第2の補正済みデジタル信号列を生成するものであり、
前記第1および第2の分解化補正フィルタは、それぞれが、前記クロック信号の1周期分だけ信号を遅延させる遅延素子を内部に含むことを特徴とするAD変換回路。 - 前記同相のクロック信号が供給されて動作する第1および第2の分解化デシメーションフィルタを含み、前記第1の補正済みデジタル信号列が第1の分解化デシメーションフィルタを通過したデジタル信号列と、前記第2の補正済みデジタル信号列が第2の分解化デシメーションフィルタを通過したデジタル信号列とを加算して、出力デジタル信号列を生成するデシメーションフィルタをさらに備え、
前記第1および第2の分解化デシメーションフィルタが、それぞれ、前記クロック信号の1周期分だけ信号を遅延させる遅延素子を内部に含むことを特徴とする請求項1記載のAD変換回路。 - 前記補正フィルタは、
前記第1の同位相化デジタル信号列を遅延させる遅延素子と、
前記第2の同位相化デジタル信号列が入力する前記第1の分解化補正フィルタと、
前記遅延素子から出力するデジタル信号列と前記第1の分解化補正フィルタから出力するデジタル信号列を加算して前記第1の補正済みデジタル信号列を出力する加算器と、
前記第2の同位相化デジタル信号列を入力して前記第2の補正済みデジタル信号列を出力する前記第2の分解化補正フィルタとからなり、
前記FIFOから出力する前記第2の同位相化デジタル信号列の誤差を補正することを特徴とする請求項1または2記載のAD変換回路。 - 前記デシメーションフィルタは、第1のデシメーショフィルタと、第2のデシメーションフィルタと、前記第1のデシメーションフィルタと前記第2のデシメーションフィルタの出力を加算する第2の加算器とからなり、
前記第1のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第2の分解化補正フィルタの出力の一方が入力され、
前記第2のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第2の分解化補正フィルタの出力の他方が入力される、
ことを特徴とする請求項3記載のAD変換回路。 - 前記第1および第2の分解化補正フィルタそれぞれは、それぞれが前記遅延素子を複数含む固定係数のFIR型サブフィルタをN SUB 個(N SUB ≧2)備え、順番に、前段のサブフィルタの出力に前記誤差の値を正規化した正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型フィルタであることを特徴とする請求項1、2、3または4記載のAD変換回路。
- 前記誤差の値を測定して前記正規化誤差値を生成する誤差測定回路をさらに備えることを特徴とする請求項5記載のAD変換回路。
- 前記第1および第2の分解化補正フィルタが備えるFIR型サブフィルタの固定係数を、
前記誤差がNer種の前記正規化誤差値のそれぞれである場合の補正に適するタップ数N T のNer個のFIR型仮想フィルタのインパルス応答が、タップ数N T のN SUB 個のFIR型仮想サブフィルタを備え、順番に、前段の仮想サブフィルタの出力に前記正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型仮想フィルタのインパルス応答に等しいと仮定して、前記N SUB 個のFIR型仮想サブフィルタのそれぞれ係数を算出し、
該それぞれの係数を偶数次と奇数次とに分解することによって定めたことを特徴とする請求項5または6記載のAD変換回路。
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