KR100247912B1

KR100247912B1 - 주파수 체배회로

Info

Publication number: KR100247912B1
Application number: KR1019930002515A
Authority: KR
Inventors: 김흥석
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1993-02-23
Filing date: 1993-02-23
Publication date: 2000-03-15
Also published as: KR940020679A

Abstract

본 발명은 프로그램 가능한 특정 레지스터의 값에 따라서 내부 클럭의 주파수를 임의의 배수로 체배하기 위한 주파수 체배회로에 관한 것이다. 이를 위하여 본 발명에 의한 주파수 체배회로는 설정된 우수배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단과, N개의 배타부정논리합게이트로 구성되어 상기 체배수 및 듀티에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단과, 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단으로 구성된다. 따라서 특정 레지스터에 저장되어 있는 인에이블신호의 조합을 가변적으로 설정함으로써 임의의 체배수로 주파수 체배가 가능하고, 우수배로 주파수 체배할 경우 듀티를 가변시킬수 있을 뿐 아니라 주파수 체배된 클럭신호가 입력클럭신호에 비해 지연되더라도 동기화시킬수 있는 효과가 있다.

Description

주파수 체배회로

제1도는 종래의 주파수 체배회로를 나타낸 회로도.

제2a∼2g도는 제1도의 동작파형도.

제3도는 본 발명에 의한 주파수 체배회로의 제1실시예를 나타낸 회로도.

제4도는 본 발명에 의한 주파수 체배회로의 제2실시예를 나타낸 회로도.

제5도는 제3도 및 제4도에 있어서 배타부정논리합수단의 상세회로도.

제6a∼6n도는 제3도에 있어서 체배수가 4인 경우 동작파형도.

제7a∼7j도는 제3도에 있어서 체배수가 2인 경우 동작파형도.

제8a∼8i도는 제4도에 있어서 체배수가 3인 경우 동작파형도.

제9a∼9g도는 제3도에 있어서 듀티가 40%인 경우 동작파형도.

〈도면의 주요부분에 대한 부호의 설명〉

10 : 지연수단 20 : 배타부정논리합수단

30 : 역펄스가산수단 40 : 2분주수단

IV1,IV2 : 인버터 TG1,TG2 : 전송게이트

ND1 : 낸드게이트

본 발명은 주파수 체배회로에 관한 것으로, 특히 소프트웨어적으로 내부 클럭의 주파수를 임의의 배수로 체배하기 위한 주파수 체배회로에 관한 것이다.

종래의 주파수 체배회로는 마이크로 콘트롤러에 필수적으로 내장되는 클럭발생회로로부터 출력되는 내부 클럭 주파수를 하드웨어적으로 고정된 배수로 체배하여 칩(chip) 내부 또는 외부로 공급하였다.

제1도는 종래의 주파수 체배회로를 나타낸 회로도이다.

제1도에 도시된 회로도의 구성은, 입력단자(1)와, 상기 입력단자(1)에 연결된 제1일치회로(2)와, 상기 제1일치회로(2)의 출력단에 연결된 제2일치회로(3)와, (φ)입력단자에는 상기 제2일치회로(3)의 출력신호가 인가되고, (φ)입력단자에는 상기 제2일치회로(3)의 출력신호를 반전시킨 신호가 인가되고, (D)입력단자는 (Q)출력단자와 연결된 2분주회로(4)와, 상기 2분주회로(4)의 출력단에 연결된 듀티보정회로(5)와, 출력단자(6)로 이루어진다. 또한 제1일치회로(2)는 상기 입력단자에 연결된 제1지연회로(21)와, 일측 입력단자는 상기 입력단자(1)에 연결되고, 다른 일측 입력단자는 상기 제1지연회로(21)의 출력단에 연결된 제1익스클루시브 노아게이트(XNOR1)로 구성되고, 제2일치회로(3)는 상기 제1익스클루시브 노아게이트(XNOR1)의 출력단자에 연결된 제2지연회로(31)와, 일측 입력단자는 상기 제1익스클루시브 노아게이트(XNOR1)의 출력단자에 연결되고, 다른 일측 입력단자는 상기 제2지연회로(31)의 출력단에 연결된 제2익스클루시브 노아게이트(XNOR2)로 구성된다.

제1도의 구성에 따른 동작을 제2a∼2g도를 참조하여 설명하면 다음과 같다.

우선, 입력단자(1)를 통해 주파수(fo)의 클럭신호(제2a도)가 인가되면 제1지연회로(21)는 주파수(fo)의 클럭신호를 t_d1만큼 지연시키고 반전시킨 신호(제2b도)를 출력한다. 여기서 제1지연회로(21)는 (2n+1)(n은 1이상의 정수)개의 인버터로 구성되어 있다. 그리고 제1일치회로(2)는 일측 입력단자의 신호(제2a도)와 다른 일측 입력단자(제2b도)의 신호를 배타부정논리합시킨 신호(제2c도)를 제2지연회로(31)로 출력한다.

제2지연회로(31)는 제1일치회로(2)의 출력신호(제2c도)를 t_d2(t_d2〈t_d1)만큼 지연시키고 반전시킨 신호(제2d도)를 출력한다. 여기서 제2지연회로(31)는 (2n-m)(m은 1이상의 기수)개의 인버터로 구성되어 있다. 그리고 제2일치회로(3)는 일측 입력단자의 신호(제2c도)와 다른 일측 입력단자(제2d도)의 신호를 배타부정논리합시킨 신호(제2e도)를 2분주회로(4)로 출력한다.

2분주회로(4)는 제2일치회로(3)의 출력신호를 2분주시킨 신호(제2f도)를 듀티보정회로(5)로 출력하고, 듀티보정회로(5)는 2분주회로(4)의 출력신호(제2f도)의 듀티를 50%로 보정한 신호(제2g도)를 출력단자(6)로 출력한다.

상술한 바와 같이 종래의 주파수 체배회로는 반복 사용하더라도 2ⁿ(n은 자연수) 체배수의 주파수 체배만 가능하고, 체배수가 하드웨어적으로 고정되는 문제점이 있었다.

또한 주파수 체배된 클럭신호의 듀티를 보정하기 위한 회로가 별도로 필요할 뿐 아니라 체배된 클럭신호가 입력클럭신호에 비해 지연된 경우 동기화시킬수 없는 문제점이 있었다.

따라서 본 발명의 목적은 주파수 체배된 클럭신호의 가변적인 듀티조절과 입력클럭신호와의 동기화를 소프트웨어적으로 가능케하고, 우수배의 주파수 체배수를 제공하기 위한 주파수 체배회로를 제공하는데 있다.

본 발명의 다른 목적은 주파수 된 클럭신호의 50% 듀티조절과 입력클럭신호와의 동기화를 소프트웨어적으로 가능케하고, 기수배의 주파수 체배수를 제공하기 위한 주파수 체배회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 의한 주파수 체배회로는 설정된 우수배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단; N개의 배타부정논리합게이트로 구성되어 상기 체배수 및 듀티에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단; 및 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단을 구비하며, 상기 배타부정논리합게이트는 상기 인버터의 입력신호를 반전시키기 위한 제1인버터; 상기 인버터의 출력신호를 반전시키기 위한 제2인버터; 상기 제2인버터의 출력신호를 제1제어신호로 하고, 상기 제2인버터의 입력신호를 제2제어신호로 하여 상기 제1인버터의 출력신호를 전송하기 위한 제1전송게이트; 상기 제2인버터의 입력신호를 제1제어신호로 하고, 상기 제2인버터의 출력신호를 제2제어신호로 하여 상기 제1인버터의 입력신호를 전송하기 위한 제2전송게이트; 일측 입력단자에는 상기 인에이블신호가 인가되고, 다른 일측 입력단자에는 상기 제1전송게이트의 출력신호 및 상기 제2전송게이트의 출력신호가 인가되는 낸드게이트를 포함하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위하여 본 발명에 의한 주파수 체배회로는 설정된 (2*기수)배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단; N개의 배타부정논리합게이트로 구성되어 상기 체배수에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단; 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단;과 상기 역펄스가산수단에서 출력되는 상기 클럭신호를 2분주하여 기수배로 주파수 체배된 클럭신호를 출력하기 위한 2분주수단을 포함함을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명에 의한 주파수 체배회로를 설명하기로 한다.

제3도는 본 발명에 의한 주파수 체배회로의 제1실시예를 나타낸 회로도이다.

제3도에 도시된 회로도의 구성은, 설정된 우수배의 체배수(m)에 따라서 N개의 인버터(D1∼DN)로 구성되어 입력되는 주파수 (fo)의 클럭신호를 지연시키기 위한 지연수단(10)과, N개의 배타부정논리합게이트(XNOR1∼XNORN)로 구성되어 상기 체배수(m) 및 듀티에 따라 각각 설정되는 인에이블신호(E)에 따라서 상기 인버터(D1∼DN)의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단(20)과, 상기 배타부정논리합게이트(XNOR1∼XNORN)의 출력신호(Y1∼YN)를 반전시켜 가산하여 상기 체배수(m)로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단(30)으로 이루어진다.

제4도는 본 발명에 의한 주파수 체배회로의 제2실시예를 나나탠 회로도이다.

제4도에 도시된 회로도의 구성은, 설정된 (2*기수)배의 체배수에 따라서 N개의 인버터(D1∼DN)로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단(10)과, N개의 배타부정논리합게이트(XNOR1∼XNORN)로 구성되어 상기 체배수에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터(D1∼DN)의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단(20)과, 상기 배타부정논리합게이트(XNOR1∼XNORN)의 출력신호(Y1∼YN)를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단(30)과, 상기 역펄스가산수단(30)에서 출력되는 상기 클럭신호를 2분주하여 상기 기수배(n)로 주파수 체배된 클럭신호를 출력하기 위한 2분주수단(40)으로 이루어진다.

제5도는 제3도 및 제4도에 있어서 배타부정논리합게이트(XNOR1∼XNORN)의 상세회로도이다.

제5도에 도시된 회로도의 구성은, 상기 인버터(D1∼DN)의 입력신호를 반전시키기 위한 제1인버터(IV1)와, 상기 인버터(D1∼DN)의 출력신호를 반전시키기 위한 제2인버터(IV2)와, 상기 제2인버터(IV2)의 출력신호를 제1제어신호(C)로 하고, 상기 제2인버터(IV2)의 입력신호를 제2제어신호(C)로 하여 상기 제1인버터(IV1)의 출력신호를 전송하기 위한 제1전송게이트(TG1)와, 상기 제2인버터(IV2)의 입력신호를 제1제어신호(C)로 하고, 상기 제2인버터(IV2)의 출력신호를 제2제어신호(C)로 하여 상기 제1인버터(IV1)의 입력신호를 전송하기 위한 제2전송게이트(TG2)와, 일측 입력단자에는 인에이블신호(E)가 인가되고, 다른 일측 입력단자에는 상기 제1전송게이트(TG1)의 출력신호 및 상기 제2전송게이트(TG2)의 출력신호가 인가되는 낸드게이트(ND1)로 이루어진다.

제6a∼6n도는 제3도에 있어서 체배수(m)가 4인 경우의 동작 파형도로서, 인버터수(N)=8이고, 인에이블신호{E(0;7)}=11001100으로 세팅되어 있다. 여기서 제6a도는 인버터(D1)에 입력되는 주파수(fo)의 클럭신호이고, 제6b∼6d도는 각각 인버터(D1∼D3)의 출력신호(X1∼X3)이고, 제6e도는 인버터(D8)의 출력신호(X8)이고, 제6f∼6m도는 각각 배타부정논리합게이트(XNOR1∼XNOR8)의 출력신호(Y1∼Y8)이고, 제6n도는 역펄스가산수단(30)의 출력신호(mfo)이다.

제7a∼7j도는 제3도에 있어서 체배수(m)가 2이고, 주파수 체배된 클럭신호가 입력되는 클럭신호에 비해 T/2N(T;입력되는 클럭신호의 주기, N;인버터수)만큼 지연되어 보상해 주는 경우의 동작파형도로서, 인버터수(N)=8이고, 인에이블신호{E(0;7)}=11100001로 세팅되어 있다. 여기서 제7a도는 인버터(D1)에 입력되는 주파수 (fo)의 클럭신호이고, 제7b∼7i도는 각각 배타부정논리합 게이트(XNOR1∼XNOR8)의 출력신호(Y1∼Y8)이고, 제7j도는 역펄스 가산수단(30)의 출력신호(mfo)이다.

제8a∼8i도는 제4도에 있어서 체배수(n)가 3인 경우 동작파형도로서, 인버터수(N)=6이고, 인에이블신호{E(0;5)}=101010으로 세팅되어 있다. 여기서 제8a도는 인버터(D1)에 입력되는 주파수(fo)의 클럭신호이고, 제8b∼8g도는 각각 배타부정논리합게이트(XNOR1∼XNOR6)의 출력신호(Y1∼Y6)이고, 제8h도는 역펄스가산수단(30)의 출력신호이고, 제8i도는 2분주수단(40)의 출력신호(nfo)이다.

제9a∼9g도는 제3도에 있어서 듀티가 40%인 경우의 동작파형도로서, 인버터수(N)=5, 체배수(m)=2이고, 인에이블신호{E(0;4)}=11000으로 세팅되어 있다. 여기서 제9a도는 인버터(D1)에 입력되는 주파수 (fo)의 클럭신호이고, 제9b∼9f도는 각각 배타부정논리합게이트(XNOR1∼XNOR5)의 출력신호(Y1∼Y5)이고, 제9g도는 역펄스가산수단(30)의 출력신호(mfo)이다.

그러면 본 발명의 동작을 우수배의 체배수인 경우와 기수배의 체배수인 경우로 나누어서 설명하기로 한다.

먼저 우수배로 주파수 체배하는 경우에 대하여 제3도, 제6도, 제7도와 제9도를 참조하여 설명하기로 한다.

지연수단(10)은 입력되는 클럭신호의 반주기(T/2)를 N 등분한 펄스열을 얻기 위해 T/2N의 지연시간을 갖고 체배수에 따라 설정되는 N개의 인버터(D1∼DN)를 이용하여 T/2N만큼 연쇄적으로 지연된 클럭신호(X1∼XN)를 만들어 배타부정논리합수단(20)으로 출력한다. 제6도에서는 체배수(m)=4일때 8개의 인버터(D1∼D8)로 구현할 경우를 나타내고, 제7도에서는 체배수(m)=2일때 8개의 인버터(D1∼D8)로 구현할 경우를 나타낸다.

배타부정논리합수단(20)의 배타부정 논리합게이트(XNOR1∼XNORN)는 지연수단(10)의 각 인버터(D1∼DN)의 입력신호와 출력신호에 대해 배타부정논리합을 수행하여 출력신호(Y1∼YN)를 가산수단(30)으로 출력하는데, 이때 배타부정논리합게이트(XNOR1∼XNORN)는 프로그램에 의해 특정 레지스터에 저장되어 있는 인에이블신호(E)의 논리값에 따라서 인에이블 또는 디스에이블되고, 인에이블된 배타부정 논리합게이트는 배타부정논리합을 수행한 출력신호를 역펄스가산수단(30)으로 출력하고, 디스에이블된 배타부정논리합게이트는 '하이' 출력신호를 역펄스가산수단(30)으로 출력한다. 제6도에서는 인버터수(N)=8이고, 인에이블신호{E(0;7)} =11001100으로 세팅되어 체배수(m)=4이고, 듀티가 50%인 경우를 나타내고, 제7도에서는 인버터수(N)=8이고 인에이블신호{E(0;7)} =11100001로 세팅되어 체배수(m)=2이고, 듀티가 50%인 경우를 나타내고, 제9도에서는 인버터수(N)=5이고 인에이블신호{E(0;4)} =1100으로 세팅되어 체배수(m)=2이고, 듀티가 40%인 경우를 나타낸다.

역펄스가산수단(30)은 배타부정논리합수단(20)의 배타부정논리합게이트(XNOR1∼XNORN)의 출력신호(Y1∼YN)를 반전시켜 가산하여 제6n도, 제7j도와 제9g도와 같이 설정된 체배수(m)로 주파수 체배된 클럭신호를 출력한다.

제4도와 제8도에 의해 설명되는 기수배(n)로 주파수 체배하는 경우는 제3도와 동일한 지연수단(10), 배타부정논리합수단(20)과 역펄스가산수단(30)에 의해 먼저 (2*기수)배에 해당하는 우수배로 주파수 체배한 다음 2분주수단(40)에서 2분주시키면 제8i도와 같이 원하는 기수배(n)로 주파수 체배된 클럭신호를 얻을 수 있다.

상술한 바와 같이 본 발명에 의한 주파수 체배회로는 특정 레지스터에 저장되어 있는 인에이블신호의 조합을 가변적으로 설정함으로써 임의의 체배수로 주파수 체배가 가능하고, 우수배로 주파수 체배할 경우 듀티를 가변시킬수 있을 뿐 아니라 주파수 체배된 클럭신호가 입력클럭신호에 비해 지연되더라도 동기화시킬수 있는 효과가 있다.

Claims

설정된 우수배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단; N개의 배타부정논리합게이트로 구성되어 상기 체배수 및 듀티에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단; 및 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단을 구비하며, 상기 배타부정논리합게이트는 상기 인버터의 입력신호를 반전시키기 위한 제1인버터; 상기 인버터의 출력신호를 반전시키기 위한 제2인버터; 상기 제2인버터의 출력신호를 제1제어신호로 하고, 상기 제2인버터의 입력신호를 제2제어신호로 하여 상기 제1인버터의 출력신호를 전송하기 위한 제1전송게이트; 상기 제2인버터의 입력신호를 제1제어신호로 하고, 상기 제2인버터의 출력신호를 제2제어신호로 하여 상기 제1인버터의 입력신호를 전송하기 위한 제2전송게이트; 일측 입력단자에는 상기 인에이블신호가 인가되고, 다른 일측 입력단자에는 상기 제1전송게이트의 출력신호 및 상기 제2전송게이트의 출력신호가 인가되는 낸드게이트를 포함하는 것을 특징으로 하는 주파수 체배회로.
제1항에 있어서, 상기 N개의 인버터의 지연시간은 입력되는 클럭신호의 반주기(T/2)를 N 등분한 펄스열을 얻기 위해 T/2N로 함을 특징으로 하는 주파수 체배회로.
제1항에 있어서, 동일한 수의 상기 인버터로 구성된 경우에도 상기 인에이블신호의 조합에 따라서 체배수가 달라짐을 특징으로 하는 주파수 체배회로.
설정된 (2*기수)배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단; N개의 배타부정논리합게이트로 구성되어 상기 체배수에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단; 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단;과 상기 역펄스가산수단에서 출력되는 상기 클럭신호를 2분주하여 기수배로 주파수 체배된 클럭신호를 출력하기 위한 2분주수단을 포함함을 특징으로 하는 주파수 체배회로.
제4항에 있어서, 상기 체배수로 주파수 체배된 클럭신호의 듀티는 50%로 고정됨을 특징으로 하는 주파수 체배회로.
제4항에 있어서, 상기 배타부정논리합게이트는 상기 인버터의 입력신호를 반전시키기 위한 제1인버터; 상기 인버터의 출력신호를 반전시키기 위한 제2인버터; 상기 제2인버터의 출력신호를 제1제어신호로 하고, 상기 제2인버터의 입력신호를 제2제어신호로 하여 상기 제1인버터의 출력신호를 전송하기 위한 제1전송게이트; 상기 제2인버터의 입력신호를 제1제어신호로 하고, 상기 제2인버터의 출력신호를 제2제어신호로 하여 상기 제1인버터의 입력신호를 전송하기 위한 제2전송게이트; 일측 입력단자에는 상기 인에이블신호가 인가되고, 다른 일측 입력단자에는 상기 제1전송게이트의 출력신호 및 상기 제2전송게이트의 출력신호가 인가되는 낸드게이트로 구성됨을 특징으로 하는 주파수 체배회로.
제4항에 있어서, 상기 N개의 인버터의 지연시간은 입력되는 클럭신호의 반주기(T/2)를 N 등분한 펄스열을 얻기 위해 T/2N로 함을 특징으로 하는 주파수 체배회로.
제4항에 있어서, 동일한 수의 상기 인버터로 구성된 경우에도 상기 인에이블신호의 조합에 따라서 체배수가 달라짐을 특징으로 하는 주파수 체배회로.