WO2017158996A1 - アナログデジタル変換器、電子装置およびアナログデジタル変換器の制御方法 - Google Patents

アナログデジタル変換器、電子装置およびアナログデジタル変換器の制御方法 Download PDF

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WO2017158996A1
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digital
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雄貴 八木下
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ソニー株式会社
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    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Definitions

  • This technology relates to an analog-digital converter, an electronic device, and an analog-digital converter control method.
  • the present invention relates to an analog-digital converter including a comparator, an electronic device, and a method for controlling the analog-digital converter.
  • an analog-to-digital converter is provided for the purpose of converting an analog signal from a sensor or antenna into a digital signal.
  • ADC analog-to-digital converter
  • successive approximation ADCs are widely used because of low power consumption and circuit scale.
  • the successive approximation ADC generally includes a comparator that compares a sampled analog signal with a reference voltage, a reference voltage generation circuit that generates the reference voltage, and a control circuit that controls the reference voltage according to the output of the comparator. (For example, refer to Patent Document 1). With this configuration, the analog signal is converted into a multi-bit digital signal, and each bit is generated in order.
  • This technology has been created in view of such a situation, and aims to reduce power consumption of an analog-digital converter provided with a comparator.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology generates a comparison result by comparing an analog signal with a threshold value indicating a boundary of a predetermined range in the determination mode.
  • a mode for transitioning from the determination mode to the conversion mode when the comparator for converting the analog signal to a digital signal in the conversion mode and the comparison result indicating that the analog signal is not within the predetermined range are generated.
  • An analog-digital converter including a control unit and a control method thereof. Thereby, when a comparison result indicating that the analog signal is not within the predetermined range is generated, the analog signal is converted into a digital signal.
  • a digital-analog converter that generates a positive-side output signal and a negative-side output signal from the analog signal and a predetermined selection signal and outputs the output signal to the comparator; and the digital signal in the conversion mode
  • a successive approximation control unit that generates a predetermined control signal based on the selection mode, selects the predetermined threshold value in the conversion mode, supplies the predetermined selection signal as the predetermined selection signal to the digital-analog conversion unit, and outputs the predetermined control signal in the determination mode.
  • a selection unit that selects a control signal and supplies the selected selection signal to the digital-analog conversion unit as the predetermined selection signal, and the comparator may compare the positive-side output signal with the negative-side output signal. Thereby, a predetermined threshold value is selected in the conversion mode, and a predetermined control signal is selected in the determination mode.
  • the analog signal is a differential signal
  • the predetermined control signal includes a positive control signal and a negative control signal
  • the threshold includes a positive threshold and a negative threshold.
  • the selection unit selects the positive threshold value in the conversion mode, selects the positive control signal in the determination mode, selects the negative threshold value in the conversion mode, and You may provide the negative side selection part which selects the said negative side control signal in determination mode.
  • the differential signal is converted into a digital signal.
  • the analog signal is a single-ended signal
  • the predetermined control signal includes a positive-side control signal and a negative-side control signal
  • the selection unit is configured to transmit the positive-side signal in the conversion mode.
  • One of the control signal and the negative control signal is supplied as the selection signal
  • the digital-to-analog converter is configured to receive the analog signal, the predetermined selection signal, the positive control signal, and the other of the negative control signal.
  • the positive output signal and the negative output signal may be generated.
  • the single-ended signal is converted into a digital signal.
  • the threshold value includes an upper limit value and a lower limit value of the predetermined range
  • the selection unit may sequentially select the upper limit value and the lower limit value in the determination mode. . This brings about the effect that the upper limit value and the lower limit value are sequentially selected in the determination mode.
  • the comparison control unit generates the predetermined control signal in synchronization with a predetermined conversion clock signal from the conversion clock supply unit, and the determination unit performs the conversion in the determination mode.
  • the clock supply unit may be controlled to start generation of the predetermined conversion clock and then shift to the conversion mode. This brings about the effect that the conversion mode is shifted to after the generation of the conversion clock is started in the determination mode.
  • the mode control unit determines whether or not the digital signal is within the predetermined range in the conversion mode, and when the digital signal is not within the predetermined range. You may make a transition from the conversion mode to the determination mode. As a result, when the digital signal is not within the predetermined range, the conversion mode is shifted to the determination mode.
  • the mode control unit counts the number of times the analog signal is converted into the digital signal in the conversion mode. When the count value exceeds a predetermined value, the mode control unit starts from the conversion mode. You may make a transition to the determination mode. Thereby, when the frequency
  • the second aspect of the present technology is configured to generate a comparison result by comparing the sampling switch for sampling an analog signal with the threshold value indicating the boundary of the predetermined range in the determination mode, and in the conversion mode.
  • a comparator that converts the sampled analog signal into a digital signal, and a mode control that transitions from the determination mode to the conversion mode when the comparison result indicating that the analog signal is not within the predetermined range is generated.
  • An electronic device Thereby, when a comparison result indicating that the analog signal is not within the predetermined range is generated, the sampled analog signal is converted into a digital signal.
  • the second aspect further includes a clock signal supply unit that supplies a clock signal, wherein at least one of the sampling switch and the comparator operates in synchronization with the clock signal, and the mode control unit includes: In the determination mode, the clock signal supply unit may be controlled to stop the supply of the clock signal. As a result, the supply of the clock signal is stopped in the determination mode.
  • the clock signal includes a sampling clock signal
  • the sampling switch samples the analog signal in synchronization with the sampling clock signal
  • the mode control unit is in the determination mode.
  • the supply of the sampling clock signal may be stopped. This brings about the effect that the supply of the sampling clock signal is stopped in the determination mode.
  • the clock signal includes an AD conversion clock signal
  • the comparator converts the analog signal into the digital signal in synchronization with the AD conversion clock signal
  • the mode control unit includes:
  • the AD conversion clock signal supply may be stopped when shifting to the determination mode. This brings about the effect that the supply of the AD conversion clock signal is stopped when shifting to the determination mode.
  • the mode control unit may start supplying the AD conversion clock signal a predetermined time before the transition from the determination mode to the conversion mode.
  • the AD conversion clock signal supply is started a predetermined time before the transition to the conversion mode.
  • FIG. 1 It is a block diagram showing an example of 1 composition of a mode control part in a 1st embodiment of this art. It is a figure showing an example of operation of a mode transition part in a 1st embodiment of this art.
  • 3 is a flowchart illustrating an example of an operation of the analog-digital converter according to the first embodiment of the present technology.
  • 6 is a timing chart illustrating an example of an operation of the analog-digital converter according to the first embodiment of the present technology.
  • 3 is a timing chart illustrating an example of fluctuations of an input voltage, a digital signal, and a mode signal according to the first embodiment of the present technology. It is a timing chart which shows an example of the change of the input voltage and digital signal in a comparative example.
  • FIG. 12 is a timing chart illustrating an example of the operation of the analog-digital converter according to the third embodiment of the present technology.
  • 14 is a timing chart illustrating an example of fluctuations of an input voltage, a digital signal, an AD conversion clock, and a mode signal in the third embodiment of the present technology.
  • First embodiment (example of AD conversion when analog signal is determined to be within set range) 2.
  • Second Embodiment (Example of AD conversion when a differential analog signal is determined to be within a set range) 3.
  • Third Embodiment Example of AD conversion using a clock signal when an analog signal is determined to be within a set range)
  • FIG. 1 is a block diagram illustrating a configuration example of the electronic device 100 according to the first embodiment.
  • the electronic device 100 is a device that processes a digital signal. For example, an environmental monitor device, a digital health device, a wireless communication device, or the like is assumed.
  • the electronic device 100 includes an analog signal supply unit 110, a sampling clock supply unit 130, an analog-digital converter 200, and a digital signal processing unit 120.
  • Analog signal supply unit 110 and supplies via a signal line 119 to the input voltage V in of the analog to digital converter 200.
  • This analog signal (V in ) is, for example, a single-ended signal.
  • the analog signal supply unit 110 for example, a sensor such as a temperature sensor, a humidity sensor, and a pressure sensor, or an antenna is assumed.
  • the analog signal supply unit 110 may supply a current as an analog signal instead of a voltage.
  • the analog-to-digital converter 200 samples the analog input voltage Vin in synchronization with the sampling clock CLK SMP and converts it into a digital signal Dout .
  • the analog-to-digital converter 200 supplies the digital signal processing unit 120 through a signal line 209 a digital signal D out.
  • a threshold value D th is set in advance by the digital signal processing unit 120.
  • This threshold value D th indicates a boundary value (upper limit or lower limit) of a setting range that is a range of a signal to be processed by the digital signal processing unit 120.
  • This setting range is set according to the characteristics of the analog signal supply unit 110 and the processing content of the digital signal processing unit 120 within an input range in which an analog signal can be converted into a digital signal. For example, in the case where the analog signal supply unit 110 is a sensor and a signal having a level equal to or lower than a certain lower limit value should be excluded from the processing target as an abnormal value due to the characteristics of the sensor, a range exceeding the lower limit value is set as the setting range. .
  • the analog-digital converter 200 generates a mode signal MODE and supplies it to the sampling clock supply unit 130 via the signal line 139.
  • the mode signal MODE is a 1-bit signal indicating whether the mode of the analog-digital converter 200 is a voltage range determination mode or an AD (Analog to Digital) conversion mode.
  • a voltage range determination mode is set.
  • the voltage range determination mode is a mode in which the analog-to-digital converter 200 determines whether or not the input voltage Vin is within the set range.
  • the AD conversion mode is a mode in which the analog-digital converter 200 performs AD conversion.
  • Analog-to-digital converter 200 in the voltage range determination mode stops the AD conversion operation, a determination input voltage V in is whether within a set range.
  • the analog-to-digital converter 200 determines that the input voltage V in is within the preset range, the operation proceeds to AD conversion mode.
  • the analog-to-digital converter 200 in the AD conversion mode samples the input voltage V in into a digital signal D out to.
  • the analog-to-digital converter 200 determines whether the digital signal Dout is within the set range every time AD conversion is performed. When the analog-to-digital converter 200 determines that the digital signal Dout is outside the set range, the analog-to-digital converter 200 shifts to the voltage range determination mode.
  • the digital signal processing unit 120 performs predetermined processing on the digital signal Dout within the setting range.
  • the processing to be executed is environmental monitoring or wireless communication processing using measured values of a temperature sensor, a humidity sensor, a pressure sensor, or the like.
  • the digital signal processing unit 120 sets a threshold value D th in advance before AD conversion, and supplies the threshold value D th to the analog-digital converter 200 via the signal line 208.
  • the sampling clock supply unit 130 generates a periodic signal having a predetermined frequency as the sampling clock CLK SMP and supplies it to the analog-digital converter 200 via the signal line 138.
  • the sampling clock supply unit 130 supplies the sampling clock CLK SMP in the AD conversion mode, and stops the supply of the sampling clock CLK SMP in the voltage range determination mode.
  • the analog-to-digital converter 200 may supply an enable signal to the sampling clock supply unit 130 instead of the mode signal MODE.
  • disable is set in the voltage range determination mode
  • enable is set in the AD conversion mode.
  • FIG. 2 is a block diagram illustrating a configuration example of the analog-digital converter 200 according to the first embodiment.
  • the analog-digital converter 200 includes resistors 211 and 212, sampling switches 221 and 222, and a sampling switch control unit 223.
  • the analog-digital converter 200 includes a digital-analog converter 230, a comparator 240, a successive approximation controller 250, a selector 260, and a mode controller 270.
  • Resistors 211 and 212 are connected in series between the power supply terminal and the ground terminal.
  • the connection point between the resistors 211 and 212 is connected to the sampling switch 222.
  • the voltage at this connection point is defined as a fixed voltage V o .
  • Sampling switches 221 and 222 under the control of the sampling switch controller 223 is configured to sample the input voltage V in.
  • the sampling switch 221 opens and closes a path between the analog signal supply unit 110 and the digital / analog conversion unit 230.
  • the sampling switch 222 opens and closes a path between the connection point of the resistors 211 and 212 and the digital / analog conversion unit 230.
  • the sampling switch control unit 223 controls the sampling switches 221 and 222 based on the mode signal MODE.
  • the sampling switch control unit 223 controls the sampling switch 221 to a closed state (on) and controls the sampling switch 222 to an open state (off) in the voltage range determination mode.
  • the sampling switch control unit 223 controls both the sampling switches 221 and 222 to be closed (ON) when the sampling clock CLK SMP is at a high level.
  • the sampling switch control unit 223 controls both the sampling switches 221 and 222 to be in an open state (off).
  • Digital-to-analog converter 230 in accordance with a selection signal SEL from the selection portion 260 and the positive control signal DACP, generates a positive output signal V outp and positive output signal V outn from the signal sampling switches 221 and 222 output Is.
  • the digital-analog converter 230 holds a signal (V in ) from the sampling switch 221 as a positive output signal V outp and holds a signal (V 0 or the like) from the sampling switch 222 as a negative output signal V outn . .
  • the digital-analog converter 230, a positive output signal V outp increases or decreases in accordance with the positive control signal DACP, increased or decreased in accordance with the selection signal SEL to negative output signal V outn.
  • the comparator 240 compares the positive output signal V outp with the positive output signal V outn .
  • the comparator 240 supplies the comparison result CMPa to the successive approximation control unit 250 and the mode control unit 270.
  • the successive approximation control unit 250 generates a positive side control signal DACp and a negative side control signal DACn based on the comparison result CMPa.
  • the successive approximation control unit 250 supplies the positive control signal DACp to the digital-analog conversion unit 230 and supplies the negative control signal DACn to the selection unit 260 in the AD conversion mode.
  • successive approximation control unit 250 N (N is an integer) a signal consisting of number of comparison results CMPa as a digital signal D out, and supplies the mode control unit 270 and the digital signal processor 120.
  • the successive approximation control unit 250 in the voltage range determination mode, the positive control signal DACP stops generating the negative control signal DACn and the digital signal D out.
  • Selecting unit 260 selects one of the threshold D th and the negative control signal DACn.
  • the selection unit 260 selects the threshold value Dth in the voltage range determination mode, and selects the negative control signal DACn in the AD conversion mode. Then, the selection unit 260 supplies the selected signal to the digital / analog conversion unit 230 as the selection signal SEL.
  • the mode control unit 270 controls the mode of the analog / digital converter 200.
  • the mode control unit 270 monitors the comparison result CMPa and determines whether or not the analog signal (V in ) is within the set range. For example, when the lower limit value of the setting range is set as the threshold value, it is determined that the analog signal (V in ) is within the setting range when the comparison result CMPa indicating that the threshold value is exceeded is generated. it can.
  • the mode control unit 270 changes the mode from the voltage range determination mode to the AD conversion mode.
  • the mode control unit 270 compares the signal with the threshold value D th every time the digital signal D out is generated, and determines whether or not the digital signal D out is within the setting range. When the digital signal Dout is outside the setting range, the mode control unit 270 changes the mode from the AD conversion mode to the voltage range determination mode. The mode control unit 270 generates a mode signal MODE indicating the current mode and supplies the mode signal MODE to the sampling switch control unit 223, the successive approximation control unit 250, the selection unit 260, and the sampling clock supply unit 130.
  • the mode control unit 270 may supply an enable signal to the successive approximation control unit 250 instead of the mode signal MODE.
  • disable is set in the voltage range determination mode
  • enable is set in the AD conversion mode.
  • the threshold value Dth is supplied to the digital / analog conversion unit 230 as the selection signal SEL. Then, the comparator 240 compares the threshold value D th with the analog signal (V in ). In this voltage range determination mode, the successive approximation control unit 250 stops its operation, so that the power consumption of the analog-digital converter 200 is reduced as compared with the AD conversion mode.
  • the negative side control signal DACn is supplied to the digital / analog conversion unit 230 as the selection signal SEL. Then, the comparator 240 sequentially generates each bit (CMPa) in the digital signal in accordance with the negative control signal DACn and the positive control signal DACp. Thus, the comparator 240 is used for both the comparison of the analog signal and the threshold value D th and AD conversion.
  • the comparison between the analog signal and the threshold value D th can be realized by adding a comparator separately from the comparator 240, but with this configuration, the power consumption of the analog-digital converter 200 increases by the amount of the additional comparator. End up.
  • the comparator 240 since the comparator 240 is shared for both the comparison of the analog signal and the threshold value Dth and AD conversion, it is not necessary to add a comparator.
  • the selection unit 260 needs to be added, since the selection unit 260 can be realized by a digital circuit such as a logic gate, an increase in power consumption by the selection unit 260 can be minimized.
  • FIG. 3 is a diagram illustrating an example of the operation of the sampling switch control unit 223 according to the first embodiment.
  • the sampling switch control unit 223 turns on the positive sampling switch 221 and turns off the negative sampling switch 222.
  • the sampling switch control unit 223 turns on both the sampling switches 221 and 222 when the sampling clock CLK SMP is at a high level.
  • FIG. 4 is a circuit diagram showing a configuration example of the digital-analog conversion unit 230 and the selection unit 260 in the first embodiment.
  • the digital-analog converter 230 includes N positive switches 231, N positive capacitors 232, N negative capacitors 233, and N negative switches 234.
  • the positive control signal DACp has N bits, and the nth bit (n is an integer from 0 to N ⁇ 1) from the head of the positive control signal DACp is input to the nth positive switch 231. .
  • the selection signal SEL is also N bits, and the nth bit in the selection signal SEL is input to the nth negative switch 234.
  • the positive side capacitor 232 holds the signal (V in ) from the sampling switch 221 as the positive side output signal V outp . Further, the N positive capacitors 232 have different capacities, and one end of the nth positive capacitor 232 is connected to the nth positive switch 231. The other ends of the N positive capacitors 232 are commonly connected to the non-inverting input terminal (+) of the comparator 240.
  • the negative side capacitor 233 holds the signal (V 0 ) from the sampling switch 222 as the negative side output signal V outn .
  • the capacities of the N negative capacitors 233 are different, and one end of the nth negative capacitor 233 is connected to the nth negative switch 234. The other ends of the N negative capacitors 233 are commonly connected to the inverting input terminal ( ⁇ ) of the comparator 240.
  • the positive side switch 231 supplies either the reference voltage V ref or the ground potential to the corresponding positive side capacitor 232 according to the corresponding bit of the positive side control signal DACp.
  • the negative side switch 234 supplies either the reference voltage V ref or the ground potential to the corresponding negative side capacitor 233 according to the corresponding bit of the selection signal SEL.
  • the selection unit 260 includes N selectors 261.
  • the data size of the threshold value D th is N bits, and the n th bit of the threshold value D th is input to the n th selector 261.
  • the negative control signal DACn is also N bits, and the nth bit in the negative control signal DACn is input to the nth selector 261.
  • the selector 261 selects either the bit corresponding to the threshold value Dth or the corresponding bit of the negative control signal DACn according to the mode signal MODE.
  • the selector 261 selects the appropriate bit in the threshold D th in the voltage range determination mode, selects a corresponding bit of a negative-side control signal DACn in AD conversion mode.
  • a signal composed of bits selected by these selectors 261 is input to the digital-analog converter 230 as a selection signal SEL.
  • a digital-analog converter 230 outputs an analog signal V in as the positive side output signal V outp, selection signal SEL (i.e., the threshold D th) the level of the signal corresponding to Output as a positive output signal V outn .
  • the digital-analog converter 230 first holds the input voltage V in and the fixed voltage V 0 as the positive output signal V outp and the negative output signal V outn .
  • a positive output signal V outp increases or decreases in accordance with the positive control signal DACP, increase or decrease the negative output signal V outn accordance selection signal SEL (i.e., negative control signal DACn).
  • the analog signal (V in ) is input to the positive side of the digital-analog converter 230, but may be input to the negative side.
  • the selection unit 260 supplies the selected one of the positive control signal DACp and the threshold D th to the positive side switch 231.
  • FIG. 5 is a diagram illustrating an example of the operation of the selection unit 260 in the first embodiment.
  • the selection unit 260 selects the threshold value Dth in the voltage range determination mode and outputs it to the digital / analog conversion unit 230.
  • the selection unit 260 selects the negative control signal DACn and outputs it to the digital / analog conversion unit 230.
  • FIG. 6 is a diagram illustrating an example of fluctuations in the comparator input voltage according to the first embodiment.
  • the vertical axis represents the input voltage (V outp ⁇ V outn ) of the comparator 240
  • the horizontal axis represents time.
  • a digital-analog converter 230 In AD conversion mode, a digital-analog converter 230, first, holds the input voltage V in and a fixed voltage V 0. Assume that these differences are, for example, 0 volts (V) or less. At this time, the comparator 240 outputs a low level as the comparison result CMPa.
  • the successive approximation control unit 250 increases the positive output voltage V outp by V ref / 2 by the positive control signal DACp according to the comparison result CMPa.
  • V outp ⁇ V outn the input voltage of the comparator 240 increases and exceeds 0 volt (V).
  • the comparator 240 outputs a high level as the comparison result CMPa.
  • the successive approximation control unit 250 reduces the positive output voltage V outp by V ref / 4 by the positive control signal DACp according to the comparison result CMPa.
  • the input voltage (V outp ⁇ V outn ) of the comparator 240 decreases and exceeds 0 volt (V) after the decrease.
  • the comparator 240 outputs a high level as the comparison result CMPa.
  • the successive approximation control unit 250 performs control so that the input voltage (V outp ⁇ V outn ) of the comparator 240 becomes 0 volt (V) based on the comparison result CMPa of the comparator 240. Also, the absolute value of the voltage that increases and decreases with each comparison is reduced. As described above, the ADC that controls the input voltage according to the comparison result of the comparator is called a successive approximation ADC.
  • FIG. 7 is a block diagram illustrating a configuration example of the mode control unit 270 according to the first embodiment.
  • the mode control unit 270 includes a mode transition unit 271 and a threshold comparison unit 272.
  • the threshold value comparison unit 272 compares the digital signal Dout with the threshold value Dth .
  • the threshold value comparison unit 272 supplies the comparison result to the mode transition unit 271 as CMPd.
  • the mode transition unit 271 transitions modes based on the comparison results CMPa and CMPd. For example, the mode transition unit 271 sets a voltage range determination mode in the initial state. In the voltage range determination mode, the mode transition unit 271 monitors the comparison result CMPa and determines whether the analog signal (V in ) is within the set range. When the analog signal is within the set range, the mode control unit 270 changes the mode from the voltage range determination mode to the AD conversion mode.
  • the mode transition unit 271 determines whether the digital signal (V out ) is within the set range based on the comparison result CMPd. When the digital signal is outside the set range, the mode control unit 270 changes the mode from the AD mode to the voltage range determination mode. The mode transition unit 271 generates a mode signal MODE indicating the current mode and outputs it to the selection unit 260 and the like.
  • FIG. 8 is a diagram illustrating an example of the operation of the mode transition unit 271 according to the first embodiment.
  • the threshold value is the lower limit value of the setting range.
  • Mode transition section 271 if the indicated voltage range compared in determination mode the input voltage V in exceeds the threshold D th result CMPa the voltage range determination mode (for example, "0") from the AD conversion mode (e.g., "1 )), The mode signal MODE is changed.
  • the mode transition section 271 to indicate the comparison result CMPd that the input voltage V in in the AD conversion mode is equal to or less than the threshold D th is, AD conversion mode (e.g., "1") from the voltage range determination mode (e.g., The mode signal MODE is shifted to “0”).
  • FIG. 9 is a flowchart showing an example of the operation of the analog-digital converter 200 according to the first embodiment. This operation starts, for example, when the analog-digital converter 200 is turned on.
  • the mode control unit 270 sets a voltage range determination mode (step S901). Then, the selection unit 260 selects the threshold value D th (step S902). The comparator 240 determines whether or not the analog signal (V in ) exceeds the threshold value D th (step S903). If the analog signal is equal to or smaller than the threshold D th (step S903: No), the comparator 240 repeats step S903. On the other hand, when the analog signal exceeds the threshold D th (step S903: Yes) mode control unit 270 sets the AD conversion mode (step S904).
  • the selection unit 260 selects the negative control signal DACn, and the comparator 240 and the like perform AD conversion (step S905).
  • the mode control unit 270 determines whether or not the digital signal (D out ) exceeds the threshold value D th (step S906). When the digital signal exceeds the threshold D th (step S906: Yes), the comparator 240 and the like and repeatedly executes step S905 and subsequent steps. On the other hand, when the digital signal is equal to or smaller than the threshold D th (step S906: No), the analog-to-digital converter 200, step S901 repeats the subsequent processing and executes.
  • FIG. 10 is a timing chart illustrating an example of the operation of the analog-digital converter 200 according to the first embodiment.
  • the sampling clock supply unit 130 stops the supply of the sampling clock CLK SMP , and the analog-to-digital converter 200 determines whether or not the analog signal is within the set range.
  • the analog-to-digital converter 200 shifts to the AD conversion mode.
  • the sampling clock supply unit 130 starts supplying the sampling clock CLK SMP .
  • the analog-digital converter 200 performs AD conversion in synchronization with the sampling clock CLK SMP . If it is determined at time T2 that the digital signal is within the set range, the analog-digital converter 200 shifts to the voltage range determination mode.
  • FIG. 11 is a timing chart showing an example of fluctuations in the input voltage, the digital signal, and the mode signal in the first embodiment.
  • a range from a lower limit threshold to an upper limit of the input range is set in advance as a setting range.
  • the mode control unit 270 sets the mode signal MODE to a low level. Further, successive approximation control unit 250 stops the operation of the successive approximation associated with AD conversion, the comparator 240 determines whether the input voltage V in is within the set range.
  • the mode control unit 270 at time T1 is set to the high level of the mode signal MODE.
  • the comparator 240 and the successive approximation control unit 250 start AD conversion.
  • the mode control unit 270 at time T2 sets the low level to the mode signal MODE. Further, successive approximation control unit 250 stops the operation of the successive comparison, the comparator 240 determines whether the input voltage V in is within the set range.
  • FIG. 12 is a timing chart showing an example of fluctuations in input voltage and digital signal in the comparative example.
  • no threshold is set for the input voltage, and AD conversion is continued regardless of the value of the input voltage.
  • the analog-to-digital converter 200 performs AD conversion only when the input voltage V in as illustrated in FIG. 11 is within the setting range, the setting range Then, AD conversion is stopped. For this reason, compared with the comparative example, the power consumption of the analog-digital converter 200 can be reduced.
  • the comparator 240 compares the input voltage with the threshold value in the electric range pressure determination mode, and if within the set range, transitions to the AD conversion mode to perform AD conversion. Therefore, AD conversion can be stopped when it is out of the set range to reduce power consumption.
  • the setting range is set by one of the upper limit value and the lower limit value. However, it may be required to set the setting range by both the upper limit value and the lower limit value.
  • a general indoor temperature range such as 0 to 35 degrees is set as a set range, and signals within the set range are set. Is processed.
  • the analog-to-digital converter 200 may select each of the upper limit value and the lower limit value of the setting range in order and compare with the analog signal.
  • the analog-digital converter 200 according to the first modification of the first embodiment is different from the first embodiment in that each of the upper limit value and the lower limit value of the setting range is compared with the analog signal.
  • FIG. 13 is a diagram illustrating an example of the operation of the selection unit 260 in the first modification example of the first embodiment.
  • the voltage range determination mode includes a lower limit value determination mode for determining whether or not the lower limit value D thL is exceeded, and whether or not the upper limit value D thU is exceeded. It consists of an upper limit determination mode for determination.
  • the mode signal MODE any one of a lower limit determination mode, an upper limit determination mode, and an AD conversion mode is set.
  • the selection unit 260 selects the lower limit value D thL in the lower limit determination mode and outputs it to the digital / analog conversion unit 230, and selects the upper limit value D thU in the upper limit determination mode and outputs it to the digital / analog conversion unit 230. In the AD conversion mode, the selection unit 260 selects the negative control signal DACn and outputs it to the digital / analog conversion unit 230.
  • FIG. 14 is a diagram illustrating an example of the operation of the mode transition unit 271 in the first modification of the first embodiment.
  • the mode transition unit 271 alternately sets the upper limit value determination mode and the lower limit value determination mode every time a predetermined period elapses.
  • the mode transition unit 271 When the comparison result CMPa indicates that the input voltage Vin exceeds the lower limit value in the lower limit determination mode, the mode transition unit 271 turns on the internal flag. The initial value of this internal flag is set to off. Then, after the elapse of the predetermined period, the mode transition unit 271 transitions the mode signal MODE from the lower limit determination mode (for example, “0”) to the upper limit determination mode (for example, “1”).
  • the mode transition unit 271 switches from the upper limit value determination mode to the AD conversion mode (for example, The mode signal MODE is shifted to “2”).
  • the internal flag is turned off (i.e., below the lower limit value) mode transition section 271 in the case of the lower limit value determination mode to the mode signal from the upper limit determination mode after a predetermined time period Transition MODE.
  • the mode transition unit 271 determines whether the digital signal (V out ) is within the setting range based on the comparison result CMPd. When the digital signal is outside the set range, the mode control unit 270 changes the mode from the AD mode to the lower limit determination mode.
  • FIG. 15 is a timing chart showing an example of the operation of the analog-digital converter 200 according to the first modification of the first embodiment.
  • the analog-to-digital converter 200 sequentially selects the upper limit value and the lower limit value and compares the value with the analog signal.
  • the analog-digital converter 200 shifts to the upper limit determination mode and compares the upper limit with the analog signal. Then, at time T22 when a predetermined period has elapsed from time T21, the analog-to-digital converter 200 shifts to the lower limit determination mode, and compares the lower limit with the analog signal. When the analog signal is determined to be within the range from the lower limit value to the upper limit value at time T23, the analog-digital converter 200 shifts to the AD conversion mode.
  • the mode transition unit 271 alternately sets the upper limit value determination mode and the lower limit value determination mode every time a predetermined period elapses, but is not limited to this configuration.
  • the mode transition unit 271 may set one of the upper limit determination mode and the lower limit determination mode, and may transition to the other of the modes when a condition such as exceeding the lower limit is satisfied.
  • FIG. 16 is a timing chart showing an example of fluctuations in the input voltage, the digital signal, and the mode signal in the first modification of the first embodiment.
  • the mode control unit 270 sets “0” to the mode signal MODE. Further, successive approximation control unit 250 stops the operation of the successive comparison, the comparator 240 determines whether the input voltage V in is higher than the lower limit.
  • the mode control unit 270 sets “1” (upper limit determination mode) to the mode signal MODE at time T1 when a predetermined period has elapsed since the transition to the lower limit determination mode. Further, successive approximation control unit 250 stops the operation of the successive comparison, the comparator 240 determines whether the input voltage V in is higher than the upper limit.
  • the input voltage V in is within the set range
  • the mode control unit 270 at the time T2 is set to "2" (AD conversion mode) to the mode signal MODE.
  • the comparator 240 and the successive approximation control unit 250 start AD conversion.
  • the comparator 240 compares the input voltage with the upper limit value and the lower limit value, and therefore, outside the set range from the upper limit value to the lower limit value. In some cases, AD conversion can be stopped to reduce power consumption.
  • the sampling clock supply unit 130 stops supplying the sampling clock CLK SMP in the voltage range determination mode.
  • the negative sampling switch 222 is in an open state, so that its output terminal is in a floating state. Therefore, if the period during which the supply of the sampling clock CLK SMP is stopped becomes long, the voltage at the output terminal of the sampling switch 222 may fluctuate due to the leakage current. As a result, the analog signal may not be accurately compared with the threshold value.
  • the analog-to-digital converter 200 according to the second modification of the first embodiment is different from the first embodiment in that the comparison with the threshold is accurately performed in the voltage range determination mode.
  • FIG. 17 is a block diagram illustrating a configuration example of the analog-digital converter 200 according to the second modification of the first embodiment.
  • the analog-digital converter 200 according to the second modification of the first embodiment differs from the first embodiment in that the sampling switch control unit 223 is not provided.
  • the sampling switches 221 and 222 of the second modified example shift to a closed state when the sampling clock CLK SMP is at a high level. Further, the mode control unit 270 of the second modification does not supply the mode signal MODE to the sampling clock supply unit 130. The sampling clock supply unit 130 of the second modification always supplies the sampling clock CLK SMP regardless of the mode.
  • FIG. 18 is a diagram illustrating an example of the operation of the selection unit 260 in the second modification example of the first embodiment.
  • the selection unit 260 selects and outputs the threshold value Dth when the sampling clock CLK SMP is at a low level, and stops the output when the sampling clock CLK SMP is at a high level.
  • the selection unit 260 selects and outputs the negative control signal DACn.
  • FIG. 19 is a timing chart illustrating an example of the operation of the analog-digital converter 200 according to the second modification of the embodiment.
  • the analog-digital converter 200 samples an analog signal when the sampling clock CLK SMP is at a high level. On the other hand, when the sampling clock CLK SMP is at a low level, the analog-to-digital converter 200 determines whether the sampled analog signal is within the set range.
  • the analog-digital converter 200 performs AD conversion in synchronization with the sampling clock CLK SMP .
  • the sampling switch 222 is opened and closed in synchronization with the sampling clock CLK SMP in the voltage range determination mode. Can be suppressed. This makes it possible to accurately compare the analog signal and the threshold value.
  • the analog-to-digital converter 200 transitions to the voltage range determination mode when the digital signal is outside the set range in the AD conversion mode.
  • the circuit scale of the circuit that determines whether or not the digital signal is within the set range may increase.
  • the analog-to-digital converter 200 according to the third modification of the first embodiment is different from the first embodiment in that an increase in circuit scale is suppressed.
  • FIG. 20 is a block diagram illustrating a configuration example of the mode control unit 270 in the third modification example of the first embodiment.
  • the mode control unit 270 of the third modification example of the first embodiment is different from the first embodiment in that a counter 273 is provided instead of the threshold comparison unit 272.
  • the counter 273 counts the number of AD conversions. For example, the counter 273 counts the count value in synchronization with the sampling clock CLK SMP .
  • the mode transition unit 271 of the third modified example initializes the count value of the counter 273 when transitioning to the AD conversion mode, and transitions to the voltage range determination mode.
  • the mode transition unit 271 initializes the count value at the time of transition to the AD conversion mode, but may be initialized at the time of transition to the voltage range determination mode.
  • FIG. 21 is a diagram illustrating an example of the operation of the mode transition unit 271 in the third modification example of the first embodiment.
  • the operation of the mode transition unit 271 in the voltage range determination mode is the same as that in the first embodiment.
  • the mode transition unit 271 transitions the mode to the voltage range determination mode when the number of AD conversions exceeds a certain number.
  • the analog-to-digital converter 200 transitions to the voltage range determination mode when the number of AD conversions exceeds a certain number. And the mode can be controlled without comparing the threshold value. This eliminates the need for a circuit that compares the digital signal with the threshold value, thereby suppressing an increase in circuit scale.
  • the setting range is set by one threshold value, but the setting range can also be set by three or more threshold values.
  • the analog-to-digital converter 200 according to the fourth modification of the first embodiment is different from the first embodiment in that three or more threshold values are compared with an analog signal.
  • FIG. 22 is a timing chart illustrating an example of fluctuations of the input voltage, the digital signal, and the mode signal in the fourth modification example of the first embodiment.
  • the setting range includes setting ranges R1 and R2.
  • the setting range R1 is, for example, a range that exceeds the lower limit value DthL1 .
  • the setting range R2 is, for example, greater than the lower limit value D ThL2, in the range of more than the upper limit D THU.
  • the voltage range determination mode includes a lower limit value 2 determination mode, an upper limit value determination mode, and a lower limit value 1 determination mode.
  • the analog-to-digital converter 200 determines whether or not the input voltage V in exceeds the lower limit D thL2 .
  • the analog to digital converter 200 at the upper limit value judgment mode the input voltage V in is equal to or less than the upper limit value D THU.
  • Analog-to-digital converter 200 at the lower limit value 1 determination mode determines whether the input voltage V in is higher than the lower limit value D thL1.
  • the analog-to-digital converter 200 determines whether the input voltage V in is in any range set range R1 and R2. In the case where it is within one of the setting ranges R1 and R2, the analog-to-digital converter 200 transitions to the AD conversion mode. Further, in the AD conversion mode, the analog-digital converter 200 determines whether the digital signal is within one of the setting ranges R1 and R2, and if it is within the range, for example, enters the lower limit 2 determination mode. Transition.
  • the analog-to-digital converter 200 compares three threshold values with an analog signal, but may compare four or more threshold values with an analog signal.
  • the analog-to-digital converter 200 compares three or more threshold values with the analog signal to control the mode, and thus various modes are available.
  • the mode can be controlled within a wide setting range.
  • the analog-to-digital converter 200 AD-converts the single-ended signal, but the specifications of the analog signal supply unit 110 and the signal transmission standard support differential signals. In some cases, single-ended signals are not supported. In these cases, the analog-digital converter 200 may perform AD conversion on the differential signal instead of the single-ended signal.
  • the analog-to-digital converter 200 according to the second embodiment is different from the first embodiment in that the differential signal is AD-converted.
  • FIG. 23 is a block diagram illustrating a configuration example of the analog-digital converter 200 according to the second embodiment.
  • the analog-to-digital converter 200 according to the second embodiment does not include the resistors 211 and 212, but includes a positive side selection unit 280 and a negative side selection unit 290 instead of the selection unit 260 in the first embodiment. And different.
  • the mode control unit 270 of the second embodiment does not supply the mode signal MODE to the sampling clock supply unit 130.
  • the positive input voltage V inp in the differential signal is input to the sampling switch 221 of the second embodiment, and the negative input voltage V inn in the differential signal is input to the sampling switch 222.
  • the positive side selection unit 280 selects either the positive side threshold value D thp or the positive side control signal DACp according to the mode signal MODE. In the voltage range determination mode, the positive side selection unit 280 selects the positive side threshold value D thp and selects the positive side control signal DACp in the AD conversion mode. Then, the positive side selection unit 280 supplies the selected signal to the digital / analog conversion unit 230 as the positive side selection signal SELp.
  • the negative side selection unit 290 selects either the negative side threshold value D thn or the negative side control signal DACn according to the mode signal MODE. In the voltage range determination mode, the negative side selection unit 290 selects the negative side threshold value D thn and selects the negative side control signal DACn in the AD conversion mode. Then, the negative side selection unit 290 supplies the selected signal to the digital / analog conversion unit 230 as the negative side selection signal SELn.
  • FIG. 24 is a diagram illustrating an example of the operation of the sampling switch control unit 223 according to the second embodiment.
  • the sampling clock supply unit 130 does not stop the supply of the sampling clock even in the voltage range determination mode. Therefore, the sampling switch control unit 223 of the second embodiment turns on both the sampling switches 221 and 222 when the sampling clock CLK SMP is at a high level even in the voltage range determination mode. Control in the AD conversion mode is the same as that in the first embodiment.
  • FIG. 25 is a circuit diagram illustrating a configuration example of the digital-analog conversion unit 230, the positive side selection unit 280, and the negative side selection unit 290 according to the second embodiment.
  • the positive selection unit 280 includes N positive selectors 281, and the negative selection unit 290 includes N negative selectors 291.
  • the positive selector 281 selects either a corresponding bit of the positive threshold D thp or a corresponding bit of the positive control signal DACp according to the mode signal MODE.
  • the negative selector 291 selects either a corresponding bit of the negative threshold D thn or a corresponding bit of the negative control signal DACn according to the mode signal MODE.
  • the analog-to-digital converter 200 performs AD conversion if the differential signal is within the set range, and therefore the sensor and signal transmission standards are single-ended signals. Even if it is not compatible with the above, power consumption can be reduced.
  • the analog-to-digital converter 200 updates the control signals (DACp and DACn) for controlling the digital-to-analog converter 230 without using an external clock signal.
  • Such an analog-digital converter 200 is generally called a self-synchronous converter.
  • an analog-to-digital converter that updates a control signal for controlling the digital-to-analog converter 230 in synchronization with an external clock signal is called an externally synchronized converter.
  • the analog-to-digital converter 200 of the third embodiment is different from the first embodiment in that it is an external synchronization type.
  • FIG. 26 is a block diagram illustrating a configuration example of the electronic device 100 according to the third embodiment.
  • the electronic device 100 according to the third embodiment is different from the first embodiment in that an AD conversion clock supply unit 140 is further provided.
  • the AD conversion clock supply unit 140 generates a periodic signal having a frequency higher than that of the sampling clock CLK SMP as the AD conversion clock CLK ADC .
  • the AD conversion clock supply unit 140 supplies the generated AD conversion clock CLK ADC to the analog / digital converter 200 via the signal line 148. Further, the AD conversion clock supply unit 140 receives the enable signal OSC_EN from the analog / digital converter 200 via the signal line 149.
  • the AD conversion clock supply unit 140 starts generating the AD conversion clock CLK ADC when the enable signal OSC_EN is set to enable, and stops generating when the disable signal is set. In the initial state, for example, disable is set in the enable signal OSC_EN.
  • FIG. 27 is a block diagram illustrating a configuration example of the analog-digital converter 200 according to the third embodiment.
  • the successive approximation control unit 250 of the third embodiment updates the positive control signal DACp or the negative control signal DACn in synchronization with the AD conversion clock CLK ADC in the AD conversion mode.
  • FIG. 28 is a diagram illustrating an example of the operation of the mode transition unit 271 according to the third embodiment.
  • Mode transition section 271 if the indicated voltage range compared in determination mode the input voltage V in exceeds the threshold D th result CMPa is enabled an enable signal OSC_EN (e.g., "1"). Then, the mode transition unit 271 transitions the mode signal MODE to the voltage range determination mode (“1”) after a certain period has elapsed. In this fixed period, a time until the output of the AD conversion clock CLK ADC is stabilized is set.
  • the mode transition unit 271 sets the enable signal OSC_EN to disabled (for example, “0”). Further, the mode transition unit 271 transitions the mode signal MODE to the voltage range determination mode (“0”).
  • FIG. 29 is a timing chart showing an example of the operation of the analog-digital converter in the third embodiment.
  • the analog-to-digital converter 200 enables the enable signal OSC_EN and starts oscillation of the AD conversion clock CLK ADC .
  • the output of the AD conversion clock CLK ADC is stabilized at T32 when a fixed period has elapsed from time T31.
  • the analog-digital converter 200 shifts to the AD conversion mode.
  • the analog-digital converter 200 samples an analog signal in synchronization with the sampling clock CLK SMP , and performs AD conversion using the AD conversion clock CLK ADC .
  • FIG. 30 is a timing chart showing an example of fluctuations in the input voltage, digital signal, AD conversion clock, and mode signal in the third embodiment.
  • the mode control unit 270 at time T31 controls the AD conversion clock supply unit 140 to start the supply of the AD conversion clock CLK ADC.
  • the mode control unit 270 sets the mode signal MODE to a high level.
  • the comparator 240 and the successive approximation control unit 250 perform AD conversion using the AD conversion clock CLK ADC .
  • the mode control unit 270 at time T33 sets the low level to the mode signal MODE, to stop the supply of the AD conversion clock CLK ADC.
  • the analog-to-digital converter 200 stops the AD conversion clock when the input voltage is outside the setting range, and thus the externally synchronized analog-to-digital converter 200 is stopped. It is possible to reduce power consumption of the electronic device 100 using the above.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures.
  • a comparator that compares the analog signal with a threshold value indicating a boundary of a predetermined range in the determination mode to generate a comparison result, and that converts the analog signal into a digital signal in the conversion mode;
  • An analog-to-digital converter comprising: a mode control unit that transitions from the determination mode to the conversion mode when the comparison result indicating that the analog signal is not within the predetermined range is generated.
  • a digital-to-analog converter that generates a positive-side output signal and a negative-side output signal from the analog signal and a predetermined selection signal, and outputs the output signal to the comparator;
  • a successive approximation control unit for generating a predetermined control signal based on the digital signal in the conversion mode;
  • the predetermined threshold is selected and supplied to the digital / analog conversion unit as the predetermined selection signal.
  • the predetermined control signal is selected and the digital / analog conversion is used as the predetermined selection signal.
  • a selection unit to supply to the unit, The analog-digital converter according to claim 1, wherein the comparator compares the positive output signal with the negative output signal.
  • the analog signal is a differential signal
  • the predetermined control signal includes a positive control signal and a negative control signal
  • the threshold includes a positive threshold and a negative threshold
  • the selection unit includes: A positive selection unit that selects the positive threshold in the conversion mode and selects the positive control signal in the determination mode;
  • the analog-digital converter according to (2) further comprising: a negative selection unit that selects the negative threshold in the conversion mode and selects the negative control signal in the determination mode.
  • the analog signal is a single-ended signal
  • the predetermined control signal includes a positive control signal and a negative control signal
  • the selection unit supplies one of the positive side control signal and the negative side control signal as the selection signal in the conversion mode
  • the digital-to-analog converter generates the positive output signal and the negative output signal from the analog signal, the predetermined selection signal, the other of the positive control signal and the negative control signal (2)
  • the threshold value includes an upper limit value and a lower limit value of the predetermined range
  • the analog-to-digital converter according to any one of (2) to (4), wherein the selection unit sequentially selects the upper limit value and the lower limit value in the determination mode.
  • the comparison control unit generates the predetermined control signal in synchronization with a predetermined conversion clock signal from the conversion clock supply unit, The determination unit according to any one of (2) to (5), wherein in the determination mode, the conversion clock supply unit is controlled to start generation of the predetermined conversion clock and then shift to the conversion mode. Analog to digital converter. (7) The mode control unit determines whether or not the digital signal is within the predetermined range in the conversion mode, and when the digital signal is not within the predetermined range, the determination is made from the conversion mode. The analog-digital converter according to any one of (1) to (6), wherein the mode is changed to a mode.
  • the mode control unit counts the number of times the analog signal is converted into the digital signal in the conversion mode, and transitions from the conversion mode to the determination mode when the count value exceeds a predetermined value.
  • the analog-digital converter according to any one of (1) to (6).
  • (9) a sampling switch for sampling an analog signal;
  • a comparator that compares the analog signal with a threshold value indicating a boundary of the predetermined range in the determination mode to generate a comparison result, and converts the sampled analog signal into a digital signal in the conversion mode;
  • An electronic apparatus comprising: a mode control unit that transitions from the determination mode to the conversion mode when the comparison result indicating that the analog signal is not within the predetermined range is generated.
  • a clock signal supply unit for supplying a clock signal is further provided, At least one of the sampling switch and the comparator operates in synchronization with the clock signal, The electronic device according to (9), wherein the mode control unit controls the clock signal supply unit to stop the supply of the clock signal in the determination mode.
  • the clock signal includes a sampling clock signal, The sampling switch samples the analog signal in synchronization with the sampling clock signal; The electronic device according to (10), wherein the mode control unit stops supply of the sampling clock signal in the determination mode.
  • the clock signal includes an AD conversion clock signal
  • the comparator converts the analog signal to the digital signal in synchronization with the AD conversion clock signal
  • the electronic device according to (10) or (11) wherein the mode control unit stops supply of the AD conversion clock signal when shifting from the conversion mode to the determination mode.
  • the mode control unit starts supplying the AD conversion clock signal a predetermined time before the transition from the determination mode to the conversion mode.
  • a method for controlling an analog-to-digital converter comprising: a mode control procedure for transitioning from the determination mode to the conversion mode when the comparison result indicating that the analog signal is not within the predetermined range is generated.

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Abstract

コンパレータが設けられたアナログデジタル変換器の消費電力を低減する。　アナログデジタル変換器は、コンパレータおよびモード制御部を具備する。コンパレータは、判定モードにおいてアナログ信号と所定の範囲の境界を示す閾値とを比較して比較結果を生成し、変換モードにおいてアナログ信号をデジタル信号に変換する。モード制御部は、アナログ信号が所定の範囲内でないことを示す比較結果が生成された場合には判定モードから変換モードに遷移させる。

Description

アナログデジタル変換器、電子装置およびアナログデジタル変換器の制御方法
　本技術は、アナログデジタル変換器、電子装置およびアナログデジタル変換器の制御方法に関する。詳しくは、コンパレータを備えるアナログデジタル変換器、電子装置およびアナログデジタル変換器の制御方法に関する。
　従来より、測定や無線通信を行う各種の電子機器において、センサやアンテナからのアナログ信号をデジタル信号に変換する目的でアナログデジタル変換器（ＡＤＣ：Analog to Digital Converter）が設けられている。このＡＤＣには様々な種類のものがあるが、消費電力や回路規模が小さいことから、逐次比較型ＡＤＣが広く用いられている。この逐次比較型ＡＤＣは、一般に、サンプリングされたアナログ信号と基準電圧とを比較するコンパレータと、その基準電圧を生成する基準電圧発生回路と、コンパレータの出力に応じて基準電圧を制御する制御回路とを備える（例えば、特許文献１参照。）。この構成により、アナログ信号は、複数ビットのデジタル信号に変換され、それぞれのビットは順に生成される。
特公平０８－２８６６３号公報
　しかしながら、上述の従来技術では、逐次にビットが生成されるためデジタル信号のビット数が多くなるほど、サンプリング開始からＡＤ変換の終了までの時間が長くなり、消費電力が大きくなってしまう。サンプリングレートやデジタル信号のビット数を低下させれば、消費電力を低減することができるものの、デジタル信号のデータレートが低下してしまうため望ましくない。このように、性能を低下させずに、アナログデジタル変換器の消費電力を低減させることが困難であるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、コンパレータが設けられたアナログデジタル変換器の消費電力を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、判定モードにおいてアナログ信号と所定の範囲の境界を示す閾値とを比較して比較結果を生成し、変換モードにおいて上記アナログ信号をデジタル信号に変換するコンパレータと、上記アナログ信号が上記所定の範囲内でないことを示す上記比較結果が生成された場合には上記判定モードから上記変換モードに遷移させるモード制御部とを具備するアナログデジタル変換器、および、その制御方法である。これにより、アナログ信号が所定の範囲内でないことを示す比較結果が生成された場合にアナログ信号がデジタル信号に変換されるという作用をもたらす。
　また、この第１の側面において、上記アナログ信号と所定の選択信号とから正側出力信号および負側出力信号を生成して上記コンパレータに出力するデジタルアナログ変換部と、上記変換モードにおいて上記デジタル信号に基づいて所定の制御信号を生成する逐次比較制御部と、上記変換モードにおいて上記所定の閾値を選択して上記所定の選択信号として上記デジタルアナログ変換部に供給し、上記判定モードにおいて上記所定の制御信号を選択して上記所定の選択信号として上記デジタルアナログ変換部に供給する選択部とを具備し、上記コンパレータは、上記正側出力信号と上記負側出力信号とを比較してもよい。これにより、変換モードにおいて所定の閾値が選択され、判定モードにおいて所定の制御信号が選択されるという作用をもたらす。
　また、この第１の側面において、上記アナログ信号は差動信号であり、上記所定の制御信号は、正側制御信号および負側制御信号を含み、上記閾値は、正側閾値および負側閾値を含み、上記選択部は、上記変換モードにおいて上記正側閾値を選択し、上記判定モードにおいて上記正側制御信号を選択する正側選択部と、上記変換モードにおいて上記負側閾値を選択し、上記判定モードにおいて上記負側制御信号を選択する負側選択部とを備えてもよい。これにより、差動信号がデジタル信号に変換されるという作用をもたらす。
　また、この第１の側面において、上記アナログ信号はシングルエンド信号であり、上記所定の制御信号は、正側制御信号および負側制御信号を含み、上記選択部は、上記変換モードにおいて上記正側制御信号および上記負側制御信号の一方を上記選択信号として供給し、上記デジタルアナログ変換部は、上記アナログ信号と上記所定の選択信号と上記正側制御信号および上記負側制御信号の他方とから上記正側出力信号および上記負側出力信号を生成してもよい。これにより、シングルエンド信号がデジタル信号に変換されるという作用をもたらす。
　また、この第１の側面において、上記閾値は、上記所定の範囲の上限値と下限値とを含み、上記選択部は、上記判定モードにおいて上記上限値および上記下限値を順に選択してもよい。これにより、判定モードにおいて上限値および下限値が順に選択されるという作用をもたらす。
　また、この第１の側面において、上記比較制御部は、変換クロック供給部からの所定の変換クロック信号に同期して上記所定の制御信号を生成し、上記判定部は、上記判定モードにおいて上記変換クロック供給部を制御して上記所定の変換クロックの生成を開始させてから上記変換モードに遷移させてもよい。これにより、判定モードにおいて変換クロックの生成が開始してから変換モードに遷移するという作用をもたらす。
　また、この第１の側面において、上記モード制御部は、上記変換モードにおいて上記デジタル信号が上記所定の範囲内であるか否かを判定して上記デジタル信号が上記所定の範囲内でない場合には上記変換モードから上記判定モードに遷移させてもよい。これにより、デジタル信号が所定の範囲内でない場合には変換モードから判定モードに遷移するという作用をもたらす。
　また、この第１の側面において、上記モード制御部は、上記変換モードにおいて上記アナログ信号を上記デジタル信号に変換した回数を計数して当該計数値が所定値を超える場合には上記変換モードから上記判定モードに遷移させてもよい。これにより、アナログ信号をデジタル信号に変換した回数が所定値を超える場合には変換モードから判定モードに遷移するという作用をもたらす。
　また、本技術の第２の側面は、アナログ信号をサンプリングするサンプリングスイッチと、判定モードにおいて上記アナログ信号と上記所定の範囲の境界を示す閾値とを比較して比較結果を生成し、変換モードにおいて上記サンプリングされたアナログ信号をデジタル信号に変換するコンパレータと、上記アナログ信号が上記所定の範囲内でないことを示す上記比較結果が生成された場合には上記判定モードから上記変換モードに遷移させるモード制御部とを具備する電子装置である。これにより、アナログ信号が所定の範囲内でないことを示す比較結果が生成された場合にサンプリングされたアナログ信号がデジタル信号に変換されるという作用をもたらす。
　また、この第２の側面において、クロック信号を供給するクロック信号供給部をさらに具備し、上記サンプリングスイッチおよび上記コンパレータの少なくとも一方は、上記クロック信号に同期して動作し、上記モード制御部は、上記判定モードにおいて上記クロック信号供給部を制御して上記クロック信号の供給を停止させてもよい。これにより、判定モードにおいてクロック信号の供給が停止するという作用をもたらす。
　また、この第２の側面において、上記クロック信号は、サンプリングクロック信号を含み、上記サンプリングスイッチは、上記サンプリングクロック信号に同期して上記アナログ信号をサンプリングし、上記モード制御部は、上記判定モードにおいて上記サンプリングクロック信号の供給を停止させてもよい。これにより、判定モードにおいてサンプリングクロック信号の供給が停止するという作用をもたらす。
　また、この第２の側面において、上記クロック信号は、ＡＤ変換クロック信号を含み、上記コンパレータは、上記ＡＤ変換クロック信号に同期して上記アナログ信号を上記デジタル信号に変換し、上記モード制御部は、上記判定モードに移行させるときに上記ＡＤ変換クロック信号の供給を停止させてもよい。これにより、判定モードに移行するときにＡＤ変換クロック信号の供給が停止するという作用をもたらす。
　また、この第２の側面において、上記モード制御部は、上記判定モードから上記変換モードへ移行させるときよりも所定時間前に上記ＡＤ変換クロック信号の供給を開始させてもよい。これにより、変換モードに移行するときよりも所定時間前にＡＤ変換クロック信号の供給が開始されるという作用をもたらす。
　本技術によれば、コンパレータが設けられたアナログデジタル変換器の消費電力を低減するという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における電子装置の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアナログデジタル変換器の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるサンプリングスイッチ制御部の動作の一例を示す図である。 本技術の第１の実施の形態におけるデジタルアナログ変換部および選択部の一構成例を示す回路図である。 本技術の第１の実施の形態における選択部の動作の一例を示す図である。 本技術の第１の実施の形態におけるコンパレータ入力電圧の変動の一例を示すグラフである。 本技術の第１の実施の形態におけるモード制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるモード遷移部の動作の一例を示す図である。 本技術の第１の実施の形態におけるアナログデジタル変換器の動作の一例を示すフローチャートである。 本技術の第１の実施の形態におけるアナログデジタル変換器の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における入力電圧、デジタル信号およびモード信号の変動の一例を示すタイミングチャートである。 比較例における入力電圧およびデジタル信号の変動の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第１の変形例における選択部の動作の一例を示す図である。 本技術の第１の実施の形態の第１の変形例におけるモード遷移部の動作の一例を示す図である。 本技術の第１の実施の形態の第１の変形例におけるアナログデジタル変換器の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第１の変形例における入力電圧、デジタル信号およびモード信号の変動の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第２の変形例におけるアナログデジタル変換器の一構成例を示すブロック図である。 本技術の第１の実施の形態の第２の変形例における選択部の動作の一例を示す図である。 本技術の第１の実施の形態の第２の変形例におけるアナログデジタル変換器の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第３の変形例におけるモード制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態の第３の変形例におけるモード遷移部の動作の一例を示す図である。 本技術の第１の実施の形態の第４の変形例における入力電圧、デジタル信号およびモード信号の変動の一例を示すタイミングチャートである。 本技術の第２の実施の形態におけるアナログデジタル変換器の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるサンプリングスイッチ制御部の動作の一例を示す図である。 本技術の第２の実施の形態におけるデジタルアナログ変換部、正側選択部および負側選択部の一構成例を示す回路図である。 本技術の第３の実施の形態における電子装置の一構成例を示すブロック図である。 本技術の第３の実施の形態におけるアナログデジタル変換器の一構成例を示すブロック図である。 本技術の第３の実施の形態におけるモード遷移部の動作の一例を示す図である。 本技術の第３の実施の形態におけるアナログデジタル変換器の動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における入力電圧、デジタル信号、ＡＤ変換クロックおよびモード信号の変動の一例を示すタイミングチャートである。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（アナログ信号が設定範囲内と判定するとＡＤ変換する例）
　２．第２の実施の形態（差動のアナログ信号が設定範囲内と判定するとＡＤ変換する例）
　３．第３の実施の形態（アナログ信号が設定範囲内と判定するとクロック信号を用いてＡＤ変換する例）
　＜１．第１の実施の形態＞
　［電子装置の構成例］
　図１は、第１の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００は、デジタル信号を処理する装置であり、例えば、環境モニター機器やデジタルヘルス機器、無線通信機器などが想定される。電子装置１００は、アナログ信号供給部１１０、サンプリングクロック供給部１３０、アナログデジタル変換器２００およびデジタル信号処理部１２０を備える。
　アナログ信号供給部１１０は、アナログの入力電圧Ｖｉｎをアナログデジタル変換器２００に信号線１１９を介して供給するものである。このアナログ信号（Ｖｉｎ）は、例えば、シングルエンド信号である。アナログ信号供給部１１０として、例えば、温度センサー、湿度センサーおよび圧力センサーなどのセンサーやアンテナが想定される。なお、アナログ信号供給部１１０は、電圧の代わりに電流をアナログ信号として供給してもよい。
　アナログデジタル変換器２００は、サンプリングクロックＣＬＫＳＭＰに同期してアナログの入力電圧Ｖｉｎをサンプリングしてデジタル信号Ｄｏｕｔに変換するものである。そして、アナログデジタル変換器２００は、デジタル信号Ｄｏｕｔを信号線２０９を介してデジタル信号処理部１２０に供給する。
　このアナログデジタル変換器２００には、デジタル信号処理部１２０により、予め閾値Ｄｔｈが設定される。この閾値Ｄｔｈは、デジタル信号処理部１２０が処理対象とする信号の範囲である設定範囲の境界値（上限や下限）を示す。この設定範囲は、アナログ信号をデジタル信号に変換することができる入力範囲内において、アナログ信号供給部１１０の特性や、デジタル信号処理部１２０の処理内容に応じて設定される。例えば、アナログ信号供給部１１０がセンサーで、そのセンサーの特性上、ある下限値以下のレベルの信号は異常値として処理対象から外すべきケースでは、その下限値を超える範囲が設定範囲として設定される。
　また、アナログデジタル変換器２００は、モード信号ＭＯＤＥを生成してサンプリングクロック供給部１３０に信号線１３９を介して供給する。このモード信号ＭＯＤＥは、アナログデジタル変換器２００のモードが、電圧範囲判定モードとＡＤ（Analog to Digital）変換モードとのいずれであるかを示す１ビットの信号である。初期状態においては、例えば、電圧範囲判定モードが設定される。ここで、電圧範囲判定モードは、入力電圧Ｖｉｎが設定範囲内であるか否かをアナログデジタル変換器２００が判定するモードである。一方、ＡＤ変換モードは、アナログデジタル変換器２００がＡＤ変換を行うモードである。電圧範囲判定モードにおいてアナログデジタル変換器２００は、ＡＤ変換動作を停止し、入力電圧Ｖｉｎが設定範囲内であるか否かの判定を行う。そして、アナログデジタル変換器２００は、入力電圧Ｖｉｎが設定範囲内であると判定するとＡＤ変換モードに移行する。
　一方、ＡＤ変換モードにおいてアナログデジタル変換器２００は、入力電圧Ｖｉｎをサンプリングしてデジタル信号Ｄｏｕｔに変換する。そして、アナログデジタル変換器２００はＡＤ変換のたびに、デジタル信号Ｄｏｕｔが設定範囲内であるか否かを判定する。そして、アナログデジタル変換器２００は、デジタル信号Ｄｏｕｔが設定範囲外であると判定すると電圧範囲判定モードに移行する。
　デジタル信号処理部１２０は、設定範囲内のデジタル信号Ｄｏｕｔに対して、所定の処理を実行するものである。実行される処理は、温度センサー、湿度センサーまたは圧力センサー等の測定値による環境モニタリングや無線通信処理などである。また、デジタル信号処理部１２０は、閾値ＤｔｈをＡＤ変換前に予め設定しておき、信号線２０８を介してアナログデジタル変換器２００に供給する。
　サンプリングクロック供給部１３０は、所定の周波数の周期信号をサンプリングクロックＣＬＫＳＭＰとして生成し、信号線１３８を介してアナログデジタル変換器２００に供給するものである。このサンプリングクロック供給部１３０は、ＡＤ変換モードにおいてサンプリングクロックＣＬＫＳＭＰを供給し、電圧範囲判定モードにおいてサンプリングクロックＣＬＫＳＭＰの供給を停止する。
　なお、アナログデジタル変換器２００は、モード信号ＭＯＤＥの代わりに、イネーブル信号をサンプリングクロック供給部１３０に供給してもよい。この場合には、電圧範囲判定モードにおいてディセーブルが設定され、ＡＤ変換モードにおいてイネーブルが設定される。
　［アナログデジタル変換器の構成例］
　図２は、第１の実施の形態におけるアナログデジタル変換器２００の一構成例を示すブロック図である。このアナログデジタル変換器２００は、抵抗２１１および２１２と、サンプリングスイッチ２２１および２２２と、サンプリングスイッチ制御部２２３とを備える。また、アナログデジタル変換器２００は、デジタルアナログ変換部２３０、コンパレータ２４０、逐次比較制御部２５０、選択部２６０およびモード制御部２７０を備える。
　抵抗２１１および２１２は、電源端子と接地端子との間に直列に接続される。また、抵抗２１１および２１２の接続点は、サンプリングスイッチ２２２に接続される。この接続点の電圧を、固定電圧Ｖｏとする。
　サンプリングスイッチ２２１および２２２は、サンプリングスイッチ制御部２２３の制御に従って、入力電圧Ｖｉｎをサンプリングするものである。サンプリングスイッチ２２１は、アナログ信号供給部１１０とデジタルアナログ変換部２３０との間の経路を開閉する。また、サンプリングスイッチ２２２は、抵抗２１１および２１２の接続点とデジタルアナログ変換部２３０との間の経路を開閉する。
　サンプリングスイッチ制御部２２３は、モード信号ＭＯＤＥに基づいてサンプリングスイッチ２２１および２２２を制御するものである。このサンプリングスイッチ制御部２２３は、電圧範囲判定モードにおいてサンプリングスイッチ２２１を閉状態（オン）に制御し、サンプリングスイッチ２２２を開状態（オフ）に制御する。一方、ＡＤ変換モードにおいてサンプリングスイッチ制御部２２３は、サンプリングクロックＣＬＫＳＭＰがハイレベルのときにサンプリングスイッチ２２１および２２２を両方とも閉状態（オン）に制御する。一方、サンプリングクロックＣＬＫＳＭＰがローレベルのときにサンプリングスイッチ制御部２２３は、サンプリングスイッチ２２１および２２２を両方とも開状態（オフ）に制御する。
　デジタルアナログ変換部２３０は、正側制御信号ＤＡＣｐと選択部２６０からの選択信号ＳＥＬとに従って、サンプリングスイッチ２２１および２２２が出力した信号から正側出力信号Ｖｏｕｔｐおよび正側出力信号Ｖｏｕｔｎを生成するものである。このデジタルアナログ変換部２３０は、サンプリングスイッチ２２１からの信号（Ｖｉｎ）を正側出力信号Ｖｏｕｔｐとして保持し、サンプリングスイッチ２２２からの信号（Ｖ０など）を負側出力信号Ｖｏｕｔｎとして保持する。そして、デジタルアナログ変換部２３０は、正側出力信号Ｖｏｕｔｐを正側制御信号ＤＡＣｐに従って増減し、負側出力信号Ｖｏｕｔｎを選択信号ＳＥＬに従って増減する。
　コンパレータ２４０は、正側出力信号Ｖｏｕｔｐと正側出力信号Ｖｏｕｔｎとを比較するものである。このコンパレータ２４０は、比較結果ＣＭＰａを逐次比較制御部２５０およびモード制御部２７０に供給する。
　逐次比較制御部２５０は、比較結果ＣＭＰａに基づいて正側制御信号ＤＡＣｐおよび負側制御信号ＤＡＣｎを生成するものである。この逐次比較制御部２５０は、ＡＤ変換モードにおいて正側制御信号ＤＡＣｐをデジタルアナログ変換部２３０に供給し、負側制御信号ＤＡＣｎを選択部２６０に供給する。また、逐次比較制御部２５０は、Ｎ（Ｎは整数）個の比較結果ＣＭＰａからなる信号をデジタル信号Ｄｏｕｔとして、モード制御部２７０およびデジタル信号処理部１２０に供給する。一方、電圧範囲判定モードにおいて逐次比較制御部２５０は、正側制御信号ＤＡＣｐ、負側制御信号ＤＡＣｎおよびデジタル信号Ｄｏｕｔの生成を停止する。
　選択部２６０は、モード信号ＭＯＤＥに従って、閾値Ｄｔｈと負側制御信号ＤＡＣｎとのいずれかを選択するものである。電圧範囲判定モードにおいて選択部２６０は、閾値Ｄｔｈを選択し、ＡＤ変換モードにおいて負側制御信号ＤＡＣｎを選択する。そして、選択部２６０は、選択した信号を選択信号ＳＥＬとしてデジタルアナログ変換部２３０に供給する。
　モード制御部２７０は、アナログデジタル変換器２００のモードを制御するものである。電圧範囲判定モードにおいてモード制御部２７０は、比較結果ＣＭＰａを監視し、アナログ信号（Ｖｉｎ）が設定範囲内であるか否かを判定する。例えば、設定範囲の下限値が閾値として設定された場合には、その閾値を超えることを示す比較結果ＣＭＰａが生成された場合にアナログ信号（Ｖｉｎ）が設定範囲内であると判定することができる。アナログ信号が設定範囲内である場合にモード制御部２７０は、電圧範囲判定モードからＡＤ変換モードにモードを遷移させる。
　また、ＡＤ変換モードにおいてモード制御部２７０は、デジタル信号Ｄｏｕｔが生成されるたびに、その信号を閾値Ｄｔｈと比較し、デジタル信号Ｄｏｕｔが設定範囲内であるか否かを判定する。そして、デジタル信号Ｄｏｕｔが設定範囲外である場合にモード制御部２７０は、ＡＤ変換モードから電圧範囲判定モードにモードを遷移させる。モード制御部２７０は、現在のモードを示すモード信号ＭＯＤＥを生成してサンプリングスイッチ制御部２２３、逐次比較制御部２５０、選択部２６０、および、サンプリングクロック供給部１３０に供給する。
　なお、モード制御部２７０は、モード信号ＭＯＤＥの代わりに、イネーブル信号を逐次比較制御部２５０に供給してもよい。この場合には、電圧範囲判定モードにおいてディセーブルが設定され、ＡＤ変換モードにおいてイネーブルが設定される。
　上述したように、電圧範囲判定モードにおいては、閾値Ｄｔｈが選択信号ＳＥＬとしてデジタルアナログ変換部２３０に供給される。そして、コンパレータ２４０は、その閾値Ｄｔｈとアナログ信号（Ｖｉｎ）とを比較する。この電圧範囲判定モードにおいて、逐次比較制御部２５０は動作を停止するため、アナログデジタル変換器２００の消費電力はＡＤ変換モードと比較して低下する。
　一方、ＡＤ変換モードにおいては、負側制御信号ＤＡＣｎが選択信号ＳＥＬとしてデジタルアナログ変換部２３０に供給される。そして、コンパレータ２４０は、その負側制御信号ＤＡＣｎと正側制御信号ＤＡＣｐとに従って、デジタル信号におけるビット（ＣＭＰａ）のそれぞれを順に生成する。このように、コンパレータ２４０は、アナログ信号および閾値Ｄｔｈの比較と、ＡＤ変換との両方に用いられる。
　アナログ信号および閾値Ｄｔｈの比較は、コンパレータ２４０と別途にコンパレータを追加することでも実現することができるが、この構成では、追加のコンパレータの分だけ、アナログデジタル変換器２００の消費電力が増大してしまう。これに対して、上述のアナログデジタル変換器２００では、アナログ信号および閾値Ｄｔｈの比較と、ＡＤ変換との両方でコンパレータ２４０を共用しているため、コンパレータの追加は不要である。選択部２６０の追加は必要であるものの、この選択部２６０は、論理ゲートなどのデジタル回路により実現することができるため、この選択部２６０による消費電力の増加量は最小限で済む。
　図３は、第１の実施の形態におけるサンプリングスイッチ制御部２２３の動作の一例を示す図である。電圧範囲判定モードにおいて、サンプリングスイッチ制御部２２３は、正側のサンプリングスイッチ２２１をオンにし、負側のサンプリングスイッチ２２２をオフにする。一方、ＡＤ変換モードにおいてサンプリングスイッチ制御部２２３は、サンプリングクロックＣＬＫＳＭＰがハイレベルのときにサンプリングスイッチ２２１および２２２を両方ともオンにする。
　［デジタルアナログ変換部および選択部の構成例］
　図４は、第１の実施の形態におけるデジタルアナログ変換部２３０および選択部２６０の一構成例を示す回路図である。このデジタルアナログ変換部２３０は、Ｎ個の正側スイッチ２３１と、Ｎ個の正側コンデンサ２３２と、Ｎ個の負側コンデンサ２３３と、Ｎ個の負側スイッチ２３４とを備える。また、正側制御信号ＤＡＣｐはＮビットであり、その正側制御信号ＤＡＣｐにおける先頭からｎ（ｎは０乃至Ｎ－１の整数）番目のビットが、ｎ番目の正側スイッチ２３１に入力される。また、選択信号ＳＥＬもＮビットであり、その選択信号ＳＥＬにおけるｎ番目のビットが、ｎ番目の負側スイッチ２３４に入力される。
　正側コンデンサ２３２は、サンプリングスイッチ２２１からの信号（Ｖｉｎ）を正側出力信号Ｖｏｕｔｐとして保持するものである。また、Ｎ個の正側コンデンサ２３２のそれぞれの容量は異なり、ｎ番目の正側コンデンサ２３２の一端は、ｎ番目の正側スイッチ２３１に接続される。Ｎ個の正側コンデンサ２３２の他端はコンパレータ２４０の非反転入力端子（＋）に共通に接続される。
　負側コンデンサ２３３は、サンプリングスイッチ２２２からの信号（Ｖ０）を負側出力信号Ｖｏｕｔｎとして保持するものである。また、Ｎ個の負側コンデンサ２３３のそれぞれの容量は異なり、ｎ番目の負側コンデンサ２３３の一端は、ｎ番目の負側スイッチ２３４に接続される。Ｎ個の負側コンデンサ２３３の他端はコンパレータ２４０の反転入力端子（－）に共通に接続される。
　正側スイッチ２３１は、正側制御信号ＤＡＣｐの対応するビットに従って、参照電圧Ｖｒｅｆと、接地電位とのいずれかを対応する正側コンデンサ２３２に供給するものである。
　負側スイッチ２３４は、選択信号ＳＥＬの対応するビットに従って、参照電圧Ｖｒｅｆと、接地電位とのいずれかを対応する負側コンデンサ２３３に供給するものである。
　また、選択部２６０は、Ｎ個のセレクタ２６１を備える。また、閾値ＤｔｈのデータサイズはＮビットであり、その閾値Ｄｔｈのｎ番目のビットが、ｎ番目のセレクタ２６１に入力される。また、負側制御信号ＤＡＣｎもＮビットであり、その負側制御信号ＤＡＣｎにおけるｎ番目のビットが、ｎ番目のセレクタ２６１に入力される。
　セレクタ２６１は、モード信号ＭＯＤＥに従って、閾値Ｄｔｈの対応するビットと負側制御信号ＤＡＣｎの対応するビットとのいずれかを選択するものである。このセレクタ２６１は、電圧範囲判定モードにおいて閾値Ｄｔｈの対応するビットを選択し、ＡＤ変換モードにおいて負側制御信号ＤＡＣｎの対応するビットを選択する。これらのセレクタ２６１により選択されたビットからなる信号が選択信号ＳＥＬとしてデジタルアナログ変換部２３０に入力される。
　上述の構成により、電圧範囲判定モードにおいて、デジタルアナログ変換部２３０は、アナログ信号Ｖｉｎを正側出力信号Ｖｏｕｔｐとして出力し、選択信号ＳＥＬ（すなわち、閾値Ｄｔｈ）に応じたレベルの信号を正側出力信号Ｖｏｕｔｎとして出力する。一方、ＡＤ変換モードにおいて、デジタルアナログ変換部２３０は、まず、入力電圧Ｖｉｎおよび固定電圧Ｖ０を正側出力信号Ｖｏｕｔｐおよび負側出力信号Ｖｏｕｔｎとして保持する。そして、デジタルアナログ変換部２３０は、正側制御信号ＤＡＣｐに従って正側出力信号Ｖｏｕｔｐを増減し、選択信号ＳＥＬ（すなわち、負側制御信号ＤＡＣｎ）に従って負側出力信号Ｖｏｕｔｎを増減する。
　なお、アナログ信号（Ｖｉｎ）をデジタルアナログ変換部２３０の正側に入力する構成としているが、負側に入力する構成としてもよい。この場合には、選択部２６０は、正側制御信号ＤＡＣｐと閾値Ｄｔｈとのいずれかを選択して正側スイッチ２３１に供給する。
　図５は、第１の実施の形態における選択部２６０の動作の一例を示す図である。この選択部２６０は、電圧範囲判定モードにおいて閾値Ｄｔｈを選択してデジタルアナログ変換部２３０に出力する。一方、ＡＤ変換モードにおいて選択部２６０は、負側制御信号ＤＡＣｎを選択してデジタルアナログ変換部２３０に出力する。
　図６は、第１の実施の形態におけるコンパレータ入力電圧の変動の一例を示す図である。同図において縦軸は、コンパレータ２４０の入力電圧（Ｖｏｕｔｐ－Ｖｏｕｔｎ）を示し、横軸は時間を示す。
　ＡＤ変換モードにおいて、デジタルアナログ変換部２３０は、まず、入力電圧Ｖｉｎおよび固定電圧Ｖ０を保持する。これらの差が、例えば、０ボルト（Ｖ）以下であったものとする。このときにコンパレータ２４０は比較結果ＣＭＰａとしてローレベルを出力する。
　時刻ｔ１において逐次比較制御部２５０は、その比較結果ＣＭＰａに応じて正側制御信号ＤＡＣｐにより正側出力電圧ＶｏｕｔｐをＶｒｅｆ／２上昇させる。この結果、コンパレータ２４０の入力電圧（Ｖｏｕｔｐ－Ｖｏｕｔｎ）が上昇し、０ボルト（Ｖ）を超えたものとする。このときにコンパレータ２４０は比較結果ＣＭＰａとしてハイレベルを出力する。
　時刻ｔ２において逐次比較制御部２５０は、その比較結果ＣＭＰａに応じて正側制御信号ＤＡＣｐにより正側出力電圧ＶｏｕｔｐをＶｒｅｆ／４低下させる。この結果、コンパレータ２４０の入力電圧（Ｖｏｕｔｐ－Ｖｏｕｔｎ）が低下し、低下後は０ボルト（Ｖ）を超えているものとする。このときにコンパレータ２４０は比較結果ＣＭＰａとしてハイレベルを出力する。
　以降も同様に、逐次比較制御部２５０は、コンパレータ２４０の比較結果ＣＭＰａに基づいて、コンパレータ２４０の入力電圧（Ｖｏｕｔｐ－Ｖｏｕｔｎ）が０ボルト（Ｖ）になるように制御する。また、比較のたびに増減する電圧の絶対値は小さくなる。このように、コンパレータの比較結果に応じて入力電圧を制御するＡＤＣは、逐次比較型ＡＤＣと呼ばれる。
　［モード制御部の構成例］
　図７は、第１の実施の形態におけるモード制御部２７０の一構成例を示すブロック図である。このモード制御部２７０は、モード遷移部２７１および閾値比較部２７２を備える。
　閾値比較部２７２は、デジタル信号Ｄｏｕｔと閾値Ｄｔｈとを比較するものである。この閾値比較部２７２は、比較結果をＣＭＰｄとしてモード遷移部２７１に供給する。
　モード遷移部２７１は、比較結果ＣＭＰａおよびＣＭＰｄに基づいてモードを遷移させるものである。このモード遷移部２７１は、初期状態において例えば、電圧範囲判定モードを設定する。そして、電圧範囲判定モードにおいてモード遷移部２７１は、比較結果ＣＭＰａを監視し、アナログ信号（Ｖｉｎ）が設定範囲内であるか否かを判定する。アナログ信号が設定範囲内である場合にモード制御部２７０は、電圧範囲判定モードからＡＤ変換モードにモードを遷移させる。
　一方、ＡＤ変換モードにおいてモード遷移部２７１は、比較結果ＣＭＰｄに基づいてデジタル信号（Ｖｏｕｔ）が設定範囲内であるか否かを判定する。デジタル信号が設定範囲外である場合にモード制御部２７０は、ＡＤモードから電圧範囲判定モードにモードを遷移させる。モード遷移部２７１は、現在のモードを示すモード信号ＭＯＤＥを生成して選択部２６０等に出力する。
　図８は、第１の実施の形態におけるモード遷移部２７１の動作の一例を示す図である。この例では、閾値は、設定範囲の下限値であるものとする。電圧範囲判定モードにおいて入力電圧Ｖｉｎが閾値Ｄｔｈを超えることを比較結果ＣＭＰａが示す場合にモード遷移部２７１は、電圧範囲判定モード（例えば、「０」）からＡＤ変換モード（例えば、「１」）にモード信号ＭＯＤＥを遷移させる。
　一方、ＡＤ変換モードにおいて入力電圧Ｖｉｎが閾値Ｄｔｈ以下であることを比較結果ＣＭＰｄが示す場合にモード遷移部２７１は、ＡＤ変換モード（例えば、「１」）から電圧範囲判定モード（例えば、「０」）にモード信号ＭＯＤＥを遷移させる。
　［アナログデジタル変換器の動作例］
　図９は、第１の実施の形態におけるアナログデジタル変換器２００の動作の一例を示すフローチャートである。この動作は、例えば、アナログデジタル変換器２００に電源が投入されたときに開始する。
　アナログデジタル変換器２００においてモード制御部２７０は、電圧範囲判定モードを設定する（ステップＳ９０１）。そして、選択部２６０は、閾値Ｄｔｈを選択する（ステップＳ９０２）。コンパレータ２４０は、アナログ信号（Ｖｉｎ）が閾値Ｄｔｈを超えるか否かを判断する（ステップＳ９０３）。アナログ信号が閾値Ｄｔｈ以下の場合に（ステップＳ９０３：Ｎｏ）、コンパレータ２４０は、ステップＳ９０３を繰り返す。一方、アナログ信号が閾値Ｄｔｈを超える場合に（ステップＳ９０３：Ｙｅｓ）モード制御部２７０は、ＡＤ変換モードを設定する（ステップＳ９０４）。
　ＡＤ変換モードにおいて選択部２６０は負側の制御信号ＤＡＣｎを選択し、コンパレータ２４０等は、ＡＤ変換を行う（ステップＳ９０５）。モード制御部２７０は、デジタル信号（Ｄｏｕｔ）が閾値Ｄｔｈを超えるか否かを判断する（ステップＳ９０６）。デジタル信号が閾値Ｄｔｈを超える場合に（ステップＳ９０６：Ｙｅｓ）、コンパレータ２４０等は、ステップＳ９０５以降の処理を繰り返し実行する。一方、デジタル信号が閾値Ｄｔｈ以下の場合に（ステップＳ９０６：Ｎｏ）、アナログデジタル変換器２００は、ステップＳ９０１以降の処理を繰り返し、実行する。
　図１０は、第１の実施の形態におけるアナログデジタル変換器２００の動作の一例を示すタイミングチャートである。電圧範囲判定モードにおいてサンプリングクロック供給部１３０は、サンプリングクロックＣＬＫＳＭＰの供給を停止し、アナログデジタル変換器２００は、アナログ信号が設定範囲内であるか否かを判定する。
　時刻Ｔ１においてアナログ信号が設定範囲内であると判定すると、アナログデジタル変換器２００は、ＡＤ変換モードに移行する。また、サンプリングクロック供給部１３０は、サンプリングクロックＣＬＫＳＭＰの供給を開始する。ＡＤ変換モードにおいて、アナログデジタル変換器２００は、サンプリングクロックＣＬＫＳＭＰに同期してＡＤ変換を行う。そして、時刻Ｔ２においてデジタル信号が設定範囲内であると判定すると、アナログデジタル変換器２００は、電圧範囲判定モードに移行する。
　図１１は、第１の実施の形態における入力電圧、デジタル信号およびモード信号の変動の一例を示すタイミングチャートである。ＡＤ変換を行うことができる入力範囲内において、例えば、下限の閾値から入力範囲の上限までの範囲が設定範囲として予め設定される。
　電圧範囲判定モードにおいて、モード制御部２７０は、モード信号ＭＯＤＥにローレベルを設定する。また、逐次比較制御部２５０は、ＡＤ変換に関連する逐次比較の動作を停止し、コンパレータ２４０は入力電圧Ｖｉｎが設定範囲内であるか否かを判定する。
　時刻Ｔ１の直前において、入力電圧Ｖｉｎが閾値を超えると、時刻Ｔ１においてモード制御部２７０は、モード信号ＭＯＤＥにハイレベルを設定する。また、コンパレータ２４０および逐次比較制御部２５０は、ＡＤ変換を開始する。
　そして、時刻Ｔ２の直前において、入力電圧Ｖｉｎが閾値以下になると、時刻Ｔ２においてモード制御部２７０は、モード信号ＭＯＤＥにローレベルを設定する。また、逐次比較制御部２５０は、逐次比較の動作を停止し、コンパレータ２４０は入力電圧Ｖｉｎが設定範囲内であるか否かを判定する。
　図１２は、比較例における入力電圧およびデジタル信号の変動の一例を示すタイミングチャートである。この比較例のアナログデジタル変換器２００には、入力電圧についての閾値が設定されず、入力電圧の値に関わらず、ＡＤ変換を継続する。
　上述のようにＡＤ変換を常に行う比較例に対して、アナログデジタル変換器２００では、図１１に例示したように入力電圧Ｖｉｎが設定範囲内である場合にのみＡＤ変換を行い、設定範囲外ではＡＤ変換を停止する。このため、比較例と比較して、アナログデジタル変換器２００の消費電力を低減することができる。
　このように、本技術の第１の実施の形態によれば、コンパレータ２４０が電範囲圧判定モードで入力電圧を閾値と比較し、設定範囲内であればＡＤ変換モードに遷移してＡＤ変換を行うため、設定範囲外の際にＡＤ変換を停止して消費電力を低減することができる。
　［第１の変形例］
　上述の第１の実施の形態では、上限値および下限値の一方により設定範囲を設定していたが、上限値および下限値の両方により設定範囲を設定することが要求される場合もある。例えば、室内での利用が想定される温度センサーからの信号をモニタリングする場合は、０度から３５度までなど、一般的な室内温度の温度範囲が設定範囲として設定され、その設定範囲内の信号が処理される。この場合にアナログデジタル変換器２００は、設定範囲の上限値および下限値のそれぞれを順に選択して、アナログ信号と比較すればよい。この第１の実施の形態の第１の変形例のアナログデジタル変換器２００は、設定範囲の上限値および下限値のそれぞれとアナログ信号とを比較する点において第１の実施の形態と異なる。
　図１３は、第１の実施の形態の第１の変形例における選択部２６０の動作の一例を示す図である。この第１の実施の形態の第１の変形例において電圧範囲判定モードは、下限値ＤｔｈＬを超えているか否かを判定する下限値判定モードと、上限値ＤｔｈＵを超えているか否かを判定する上限値判定モードとからなる。そして、モード信号ＭＯＤＥには、下限値判定モード、上限値判定モードおよびＡＤ変換モードのいずれかが設定される。
　選択部２６０は、下限値判定モードにおいて下限値ＤｔｈＬを選択してデジタルアナログ変換部２３０に出力し、上限値判定モードにおいて上限値ＤｔｈＵを選択してデジタルアナログ変換部２３０に出力する。また、ＡＤ変換モードにおいて選択部２６０は、負側制御信号ＤＡＣｎを選択してデジタルアナログ変換部２３０に出力する。
　図１４は、第１の実施の形態の第１の変形例におけるモード遷移部２７１の動作の一例を示す図である。電圧範囲判定モードにおいて、モード遷移部２７１は、例えば、所定期間が経過するたびに上限値判定モードと下限値判定モードとを交互に設定するものとする。
　下限値判定モードにおいて入力電圧Ｖｉｎが下限値を超えることを比較結果ＣＭＰａが示す場合にモード遷移部２７１は、内部フラグをオンにする。この内部フラグの初期値はオフに設定される。そして、所定期間の経過後にモード遷移部２７１は、下限値判定モード（例えば、「０」）から上限値判定モード（例えば、「１」）にモード信号ＭＯＤＥを遷移させる。
　上限値判定モードにおいて入力電圧Ｖｉｎが上限値以下であることを比較結果ＣＭＰａが示し、かつ、内部フラグがオンである場合にモード遷移部２７１は、上限値判定モードからＡＤ変換モード（例えば、「２」）にモード信号ＭＯＤＥを遷移させる。入力電圧Ｖｉｎが上限値を超える場合、または、内部フラグがオフ（すなわち、下限値以下）の場合にモード遷移部２７１は、所定期間の経過後に上限値判定モードから下限値判定モードにモード信号ＭＯＤＥを遷移させる。
　ＡＤ変換モードにおいてモード遷移部２７１は、比較結果ＣＭＰｄに基づいてデジタル信号（Ｖｏｕｔ）が設定範囲内であるか否かを判定する。デジタル信号が設定範囲外である場合にモード制御部２７０は、ＡＤモードから下限値判定モードにモードを遷移させる。
　図１５は、第１の実施の形態の第１の変形例におけるアナログデジタル変換器２００の動作の一例を示すタイミングチャートである。電圧範囲判定モードにおいてアナログデジタル変換器２００は、上限値および下限値を順に選択して、その値とアナログ信号とを比較する。
　例えば、時刻Ｔ２１において、アナログデジタル変換器２００は、上限値判定モードに移行し、上限値とアナログ信号とを比較する。そして、時刻Ｔ２１から所定期間が経過した時刻Ｔ２２においてアナログデジタル変換器２００は下限値判定モードに移行し、下限値とアナログ信号とを比較する。そして、時刻Ｔ２３において、アナログ信号が下限値から上限値までの範囲内と判定するとアナログデジタル変換器２００は、ＡＤ変換モードに移行する。
　なお、モード遷移部２７１は、所定期間が経過するたびに上限値判定モードと下限値判定モードとを交互に設定しているが、この構成に限定されない。例えば、モード遷移部２７１は、上限値判定モードおよび下限値判定モードの一方を設定し、下限値を超えるなどの条件を満たす場合に、それらのモードの他方に遷移させてもよい。
　図１６は、第１の実施の形態の第１の変形例における入力電圧、デジタル信号およびモード信号の変動の一例を示すタイミングチャートである。
　下限値判定モードにおいて、モード制御部２７０は、モード信号ＭＯＤＥに「０」を設定する。また、逐次比較制御部２５０は、逐次比較の動作を停止し、コンパレータ２４０は入力電圧Ｖｉｎが下限値を超えるか否かを判定する。
　下限値判定モードに遷移してから所定期間が経過した時刻Ｔ１においてモード制御部２７０は、モード信号ＭＯＤＥに「１」（上限値判定モード）を設定する。また、逐次比較制御部２５０は、逐次比較の動作を停止し、コンパレータ２４０は入力電圧Ｖｉｎが上限値を超えるか否かを判定する。
　上限値判定モードおよび下限値判定モードにおいて、入力電圧Ｖｉｎが設定範囲内であると、時刻Ｔ２においてモード制御部２７０は、モード信号ＭＯＤＥに「２」（ＡＤ変換モード）を設定する。また、コンパレータ２４０および逐次比較制御部２５０は、ＡＤ変換を開始する。
　このように、本技術の第１の実施の形態の第１の変形例によれば、コンパレータ２４０が入力電圧を上限値および下限値と比較するため、上限値から下限値までの設定範囲外である場合にＡＤ変換を停止して消費電力を低減することができる。
　［第２の変形例］
　上述の第１の実施の形態では、電圧範囲判定モードにおいてサンプリングクロック供給部１３０は、サンプリングクロックＣＬＫＳＭＰの供給を停止していた。しかし、電圧範囲判定モードでは負側のサンプリングスイッチ２２２が開状態となるため、その出力端子がフローティング状態となる。したがって、サンプリングクロックＣＬＫＳＭＰの供給を停止する期間が長くなると、リーク電流によりサンプリングスイッチ２２２の出力端子の電圧が変動するおそれがある。これにより、アナログ信号と閾値との比較が正確に行われなくなる可能性がある。この第１の実施の形態の第２の変形例のアナログデジタル変換器２００は、電圧範囲判定モードにおいて閾値との比較を正確に行う点において第１の実施の形態と異なる。
　図１７は、第１の実施の形態の第２の変形例におけるアナログデジタル変換器２００の一構成例を示すブロック図である。この第１の実施の形態の第２の変形例のアナログデジタル変換器２００は、サンプリングスイッチ制御部２２３を備えない点において第１の実施の形態と異なる。
　第２の変形例のサンプリングスイッチ２２１および２２２は、サンプリングクロックＣＬＫＳＭＰがハイレベルの場合に閉状態に移行する。また、第２の変形例のモード制御部２７０は、モード信号ＭＯＤＥをサンプリングクロック供給部１３０に供給しない。そして、第２の変形例のサンプリングクロック供給部１３０は、モードに関わらず、サンプリングクロックＣＬＫＳＭＰを常に供給する。
　図１８は、第１の実施の形態の第２の変形例における選択部２６０の動作の一例を示す図である。電圧範囲判定モードにおいて選択部２６０は、サンプリングクロックＣＬＫＳＭＰがローレベルの際に閾値Ｄｔｈを選択して出力し、ハイレベルの際に、その出力を停止する。一方、ＡＤ変換モードにおいて選択部２６０は、負側制御信号ＤＡＣｎを選択して出力する。
　図１９は、１の実施の形態の第２の変形例におけるアナログデジタル変換器２００の動作の一例を示すタイミングチャートである。電圧範囲判定モードにおいて、アナログデジタル変換器２００は、サンプリングクロックＣＬＫＳＭＰがハイレベルの際にアナログ信号のサンプリングを行う。一方、サンプリングクロックＣＬＫＳＭＰがローレベルの際にアナログデジタル変換器２００は、サンプリングしたアナログ信号が設定範囲内であるか否かを判定する。また、ＡＤ変換モードにおいてアナログデジタル変換器２００は、サンプリングクロックＣＬＫＳＭＰに同期してＡＤ変換を行う。
　このように、本技術の第１の実施の形態の第２の変形例によれば、電圧範囲判定モードにおいてサンプリングスイッチ２２２をサンプリングクロックＣＬＫＳＭＰに同期して開閉するため、その出力端子の変動を抑制することができる。これにより、アナログ信号と閾値との比較を正確に行うことができる。
　［第３の変形例］
　上述の第１の実施の形態では、アナログデジタル変換器２００は、ＡＤ変換モードにおいてデジタル信号が設定範囲外である場合に電圧範囲判定モードに遷移していた。しかし、デジタル信号のデータサイズが増大するほど、デジタル信号が設定範囲内であるか否かを判定する回路の回路規模が増大するおそれがある。この第１の実施の形態の第３の変形例のアナログデジタル変換器２００は、回路規模の増大を抑制した点において第１の実施の形態と異なる。
　図２０は、第１の実施の形態の第３の変形例におけるモード制御部２７０の一構成例を示すブロック図である。この第１の実施の形態の第３の変形例のモード制御部２７０は、閾値比較部２７２の代わりにカウンタ２７３を備える点において第１の実施の形態と異なる。
　カウンタ２７３は、ＡＤ変換の回数を計数するものである。例えば、カウンタ２７３は、サンプリングクロックＣＬＫＳＭＰに同期して計数値を計数する。
　第３の変形例のモード遷移部２７１は、ＡＤ変換モードに遷移した際にカウンタ２７３の計数値を初期化して電圧範囲判定モードに移行する。なお、モード遷移部２７１は、ＡＤ変換モードへの遷移時に計数値を初期化しているが、電圧範囲判定モードへの遷移時に初期化してもよい。
　図２１は、第１の実施の形態の第３の変形例におけるモード遷移部２７１の動作の一例を示す図である。電圧範囲判定モードにおけるモード遷移部２７１の動作は、第１の実施の形態と同様である。一方、ＡＤ変換モードにおいてモード遷移部２７１は、ＡＤ変換回数が一定回数を超えると電圧範囲判定モードにモードを遷移させる。
　このように、本技術の第１の実施の形態の第３の変形例によれば、アナログデジタル変換器２００は、ＡＤ変換回数が一定回数を超えると電圧範囲判定モードに遷移するため、デジタル信号と閾値とを比較せずにモードを制御することができる。これにより、デジタル信号と閾値とを比較する回路が不要となり、回路規模の増大を抑制することができる。
　［第４の変形例］
　上述の第１の実施の形態では、１つの閾値により設定範囲を設定していたが、３つ以上の閾値により設定範囲を設定することもできる。この第１の実施の形態の第４の変形例のアナログデジタル変換器２００は、３つ以上の閾値とアナログ信号とを比較する点において第１の実施の形態と異なる。
　図２２は、第１の実施の形態の第４の変形例における入力電圧、デジタル信号およびモード信号の変動の一例を示すタイミングチャートである。この第１の実施の形態の第４の変形例において設定範囲は、設定範囲Ｒ１およびＲ２からなる。設定範囲Ｒ１は、例えば、下限値ＤｔｈＬ１を超える範囲である。また、設定範囲Ｒ２は、例えば、下限値ＤｔｈＬ２より大きく、上限値ＤｔｈＵ以下の範囲である。
　また、電圧範囲判定モードは、下限値２判定モード、上限値判定モードおよび下限値１判定モードからなる。下限値２判定モードにおいてアナログデジタル変換器２００は、入力電圧Ｖｉｎが下限値ＤｔｈＬ２を超えるか否かを判定する。また、上限値判定モードにおいてアナログデジタル変換器２００は、入力電圧Ｖｉｎが上限値ＤｔｈＵ以下であるか否かを判定する。下限値１判定モードにおいてアナログデジタル変換器２００は、入力電圧Ｖｉｎが下限値ＤｔｈＬ１を超えるか否かを判定する。
　これらの判定結果に基づいて、アナログデジタル変換器２００は、入力電圧Ｖｉｎが設定範囲Ｒ１およびＲ２のいずれかの範囲内であるか否かを判定する。設定範囲Ｒ１およびＲ２のいずれかの範囲内である場合にアナログデジタル変換器２００は、ＡＤ変換モードに遷移する。また、ＡＤ変換モードにおいてアナログデジタル変換器２００は、デジタル信号が設定範囲Ｒ１およびＲ２のいずれかの範囲内であるか否かを判定し、範囲内である場合に例えば、下限値２判定モードに遷移する。
　なお、アナログデジタル変換器２００は、３つの閾値とアナログ信号とを比較しているが、４つ以上の閾値とアナログ信号とを比較してもよい。
　このように、本技術の第１の実施の形態の第４の変形例によれば、アナログデジタル変換器２００は、３つ以上の閾値とアナログ信号とを比較してモードを制御するため、多様な設定範囲においてモードを制御することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、アナログデジタル変換器２００はシングルエンド信号をＡＤ変換していたが、アナログ信号供給部１１０の仕様や信号伝送の規格が、差動信号に対応しているがシングルエンド信号に対応していない場合もある。これらの場合にはアナログデジタル変換器２００がシングルエンド信号の代わりに差動信号をＡＤ変換すればよい。この第２の実施の形態のアナログデジタル変換器２００は、差動信号をＡＤ変換する点において第１の実施の形態と異なる。
　図２３は、第２の実施の形態におけるアナログデジタル変換器２００の一構成例を示すブロック図である。この第２の実施の形態のアナログデジタル変換器２００は、抵抗２１１および２１２を備えず、選択部２６０の代わりに正側選択部２８０および負側選択部２９０を備える点において第１の実施の形態と異なる。また、第２の実施の形態のモード制御部２７０は、モード信号ＭＯＤＥをサンプリングクロック供給部１３０に供給しない。
　また、第２の実施の形態のサンプリングスイッチ２２１には、差動信号内の正側入力電圧Ｖｉｎｐが入力され、サンプリングスイッチ２２２には、差動信号内の負側入力電圧Ｖｉｎｎが入力される。
　正側選択部２８０は、モード信号ＭＯＤＥに従って、正側閾値Ｄｔｈｐと正側制御信号ＤＡＣｐとのいずれかを選択するものである。電圧範囲判定モードにおいて正側選択部２８０は、正側閾値Ｄｔｈｐを選択し、ＡＤ変換モードにおいて正側制御信号ＤＡＣｐを選択する。そして、正側選択部２８０は、選択した信号を正側選択信号ＳＥＬｐとしてデジタルアナログ変換部２３０に供給する。
　負側選択部２９０は、モード信号ＭＯＤＥに従って、負側閾値Ｄｔｈｎと負側制御信号ＤＡＣｎとのいずれかを選択するものである。電圧範囲判定モードにおいて負側選択部２９０は、負側閾値Ｄｔｈｎを選択し、ＡＤ変換モードにおいて負側制御信号ＤＡＣｎを選択する。そして、負側選択部２９０は、選択した信号を負側選択信号ＳＥＬｎとしてデジタルアナログ変換部２３０に供給する。
　図２４は、第２の実施の形態におけるサンプリングスイッチ制御部２２３の動作の一例を示す図である。第２の実施の形態では、サンプリングクロック供給部１３０は、電圧範囲判定モードにおいてもサンプリングクロックの供給を停止しない。このため、第２の実施の形態のサンプリングスイッチ制御部２２３は、電圧範囲判定モードにおいてもサンプリングクロックＣＬＫＳＭＰがハイレベルのときにサンプリングスイッチ２２１および２２２を両方ともオンにする。ＡＤ変換モードにおける制御は、第１の実施の形態と同様である。
　図２５は、第２の実施の形態におけるデジタルアナログ変換部２３０、正側選択部２８０および負側選択部２９０の一構成例を示す回路図である。正側選択部２８０は、Ｎ個の正側セレクタ２８１を備え、負側選択部２９０は、Ｎ個の負側セレクタ２９１を備える。正側セレクタ２８１は、モード信号ＭＯＤＥに従って、正側閾値Ｄｔｈｐの対応するビットと正側制御信号ＤＡＣｐの対応するビットとのいずれかを選択する。負側セレクタ２９１は、モード信号ＭＯＤＥに従って、負側閾値Ｄｔｈｎの対応するビットと負側制御信号ＤＡＣｎの対応するビットとのいずれかを選択する。
　なお、第２の実施の形態のアナログデジタル変換器２００に、上述の第１乃至第４の変形例の構成を適用してもよい。
　このように、本技術の第２の実施の形態によれば、アナログデジタル変換器２００は、差動信号が設定範囲内であればＡＤ変換を行うため、センサーや信号伝送の規格がシングルエンド信号に対応していない場合であっても消費電力を低減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、アナログデジタル変換器２００は、デジタルアナログ変換部２３０を制御する制御信号（ＤＡＣｐおよびＤＡＣｎ）を外部のクロック信号を用いずに更新していた。このようなアナログデジタル変換器２００は、一般に自己同期型の変換器と呼ばれる。これに対して、デジタルアナログ変換部２３０を制御する制御信号を外部のクロック信号に同期して更新するアナログデジタル変換器は、外部同期型の変換器と呼ばれる。この第３の実施の形態のアナログデジタル変換器２００は、外部同期型である点において第１の実施の形態と異なる。
　図２６は、第３の実施の形態における電子装置１００の一構成例を示すブロック図である。この第３の実施の形態の電子装置１００は、ＡＤ変換クロック供給部１４０をさらに備える点において第１の実施の形態と異なる。
　ＡＤ変換クロック供給部１４０は、サンプリングクロックＣＬＫＳＭＰよりも周波数の高い周期信号をＡＤ変換クロックＣＬＫＡＤＣとして生成するものである。このＡＤ変換クロック供給部１４０は、生成したＡＤ変換クロックＣＬＫＡＤＣを信号線１４８を介してアナログデジタル変換器２００に供給する。また、ＡＤ変換クロック供給部１４０は、信号線１４９を介してアナログデジタル変換器２００からイネーブル信号ＯＳＣ_ＥＮを受け取る。イネーブル信号ＯＳＣ_ＥＮにイネーブルが設定された際にＡＤ変換クロック供給部１４０は、ＡＤ変換クロックＣＬＫＡＤＣの生成を開始し、ディセーブルが設定された際に、その生成を停止する。初期状態においては、イネーブル信号ＯＳＣ_ＥＮには、例えば、ディセーブルが設定される。
　図２７は、第３の実施の形態におけるアナログデジタル変換器２００の一構成例を示すブロック図である。この第３の実施の形態の逐次比較制御部２５０は、ＡＤ変換モードにおいてＡＤ変換クロックＣＬＫＡＤＣに同期して、正側制御信号ＤＡＣｐまたは負側制御信号ＤＡＣｎを更新する。
　図２８は、第３の実施の形態におけるモード遷移部２７１の動作の一例を示す図である。電圧範囲判定モードにおいて入力電圧Ｖｉｎが閾値Ｄｔｈを超えることを比較結果ＣＭＰａが示す場合にモード遷移部２７１は、イネーブル信号ＯＳＣ_ＥＮをイネーブル（例えば、「１」）に設定する。そして、モード遷移部２７１は、一定期間が経過した後に電圧範囲判定モード（「１」）にモード信号ＭＯＤＥを遷移させる。この一定期間には、ＡＤ変換クロックＣＬＫＡＤＣの出力が安定するまでの時間が設定される。
　一方、ＡＤ変換モードにおいて入力電圧Ｖｉｎが閾値Ｄｔｈ以下であることを比較結果ＣＭＰｄが示す場合にモード遷移部２７１は、イネーブル信号ＯＳＣ_ＥＮをディセーブル（例えば、「０」）に設定する。また、モード遷移部２７１は、電圧範囲判定モード（「０」）にモード信号ＭＯＤＥを遷移させる。
　図２９は、第３の実施の形態におけるアナログデジタル変換器の動作の一例を示すタイミングチャートである。
　時刻Ｔ３１においてアナログ信号が設定範囲内であると判定すると、アナログデジタル変換器２００は、イネーブル信号ＯＳＣ_ＥＮをイネーブルに設定してＡＤ変換クロックＣＬＫＡＤＣの発振を開始させる。
　時刻Ｔ３１から一定期間が経過したＴ３２において、ＡＤ変換クロックＣＬＫＡＤＣの出力が安定する。この時刻Ｔ３２においてアナログデジタル変換器２００は、ＡＤ変換モードに移行する。ＡＤ変換モードにおいてアナログデジタル変換器２００は、サンプリングクロックＣＬＫＳＭＰに同期してアナログ信号をサンプリングし、ＡＤ変換クロックＣＬＫＡＤＣを用いてＡＤ変換を行う。
　図３０は、第３の実施の形態における入力電圧、デジタル信号、ＡＤ変換クロックおよびモード信号の変動の一例を示すタイミングチャートである。
　時刻Ｔ３１の直前において、入力電圧Ｖｉｎが閾値を超えると、時刻Ｔ３１においてモード制御部２７０は、ＡＤ変換クロック供給部１４０を制御してＡＤ変換クロックＣＬＫＡＤＣの供給を開始させる。
　ＡＤ変換クロックＣＬＫＡＤＣが安定した時刻Ｔ３２において、モード制御部２７０は、モード信号ＭＯＤＥにハイレベルを設定する。また、コンパレータ２４０および逐次比較制御部２５０は、ＡＤ変換クロックＣＬＫＡＤＣを用いてＡＤ変換を行う。
　そして、時刻Ｔ３３の直前において、入力電圧Ｖｉｎが閾値以下になると、時刻Ｔ３３においてモード制御部２７０は、モード信号ＭＯＤＥにローレベルを設定し、ＡＤ変換クロックＣＬＫＡＤＣの供給を停止させる。
　なお、第３の実施の形態のアナログデジタル変換器２００に、上述の第２の実施の形態や第１乃至第４の変形例の構成を適用してもよい。
　このように、本技術の第３の実施の形態によれば、アナログデジタル変換器２００は、入力電圧が設定範囲外であればＡＤ変換クロックを停止させるため、外部同期型のアナログデジタル変換器２００を用いる電子装置１００の消費電力を低減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）判定モードにおいてアナログ信号と所定の範囲の境界を示す閾値とを比較して比較結果を生成し、変換モードにおいて前記アナログ信号をデジタル信号に変換するコンパレータと、
　前記アナログ信号が前記所定の範囲内でないことを示す前記比較結果が生成された場合には前記判定モードから前記変換モードに遷移させるモード制御部と
を具備するアナログデジタル変換器。
（２）前記アナログ信号と所定の選択信号とから正側出力信号および負側出力信号を生成して前記コンパレータに出力するデジタルアナログ変換部と、
　前記変換モードにおいて前記デジタル信号に基づいて所定の制御信号を生成する逐次比較制御部と、
　前記変換モードにおいて前記所定の閾値を選択して前記所定の選択信号として前記デジタルアナログ変換部に供給し、前記判定モードにおいて前記所定の制御信号を選択して前記所定の選択信号として前記デジタルアナログ変換部に供給する選択部と
を具備し、
　前記コンパレータは、前記正側出力信号と前記負側出力信号とを比較する
請求項１記載のアナログデジタル変換器。
（３）前記アナログ信号は差動信号であり、
　前記所定の制御信号は、正側制御信号および負側制御信号を含み、
　前記閾値は、正側閾値および負側閾値を含み、
　前記選択部は、
　前記変換モードにおいて前記正側閾値を選択し、前記判定モードにおいて前記正側制御信号を選択する正側選択部と、
　前記変換モードにおいて前記負側閾値を選択し、前記判定モードにおいて前記負側制御信号を選択する負側選択部と
を備える前記（２）記載のアナログデジタル変換器。
（４）前記アナログ信号はシングルエンド信号であり、
　前記所定の制御信号は、正側制御信号および負側制御信号を含み、
　前記選択部は、前記変換モードにおいて前記正側制御信号および前記負側制御信号の一方を前記選択信号として供給し、
　前記デジタルアナログ変換部は、前記アナログ信号と前記所定の選択信号と前記正側制御信号および前記負側制御信号の他方とから前記正側出力信号および前記負側出力信号を生成する
前記（２）記載のアナログデジタル変換器。
（５）前記閾値は、前記所定の範囲の上限値と下限値とを含み、
　前記選択部は、前記判定モードにおいて前記上限値および前記下限値を順に選択する
前記（２）から（４）のいずれかに記載のアナログデジタル変換器。
（６）前記比較制御部は、変換クロック供給部からの所定の変換クロック信号に同期して前記所定の制御信号を生成し、
　前記判定部は、前記判定モードにおいて前記変換クロック供給部を制御して前記所定の変換クロックの生成を開始させてから前記変換モードに遷移させる
前記（２）から（５）のいずれかに記載のアナログデジタル変換器。
（７）前記モード制御部は、前記変換モードにおいて前記デジタル信号が前記所定の範囲内であるか否かを判定して前記デジタル信号が前記所定の範囲内でない場合には前記変換モードから前記判定モードに遷移させる
前記（１）から（６）のいずれかに記載のアナログデジタル変換器。
（８）前記モード制御部は、前記変換モードにおいて前記アナログ信号を前記デジタル信号に変換した回数を計数して当該計数値が所定値を超える場合には前記変換モードから前記判定モードに遷移させる
前記（１）から（６）のいずれかに記載のアナログデジタル変換器。
（９）アナログ信号をサンプリングするサンプリングスイッチと、
　判定モードにおいて前記アナログ信号と前記所定の範囲の境界を示す閾値とを比較して比較結果を生成し、変換モードにおいて前記サンプリングされたアナログ信号をデジタル信号に変換するコンパレータと、
　前記アナログ信号が前記所定の範囲内でないことを示す前記比較結果が生成された場合には前記判定モードから前記変換モードに遷移させるモード制御部と
を具備する電子装置。
（１０）クロック信号を供給するクロック信号供給部をさらに具備し、
　前記サンプリングスイッチおよび前記コンパレータの少なくとも一方は、前記クロック信号に同期して動作し、
　前記モード制御部は、前記判定モードにおいて前記クロック信号供給部を制御して前記クロック信号の供給を停止させる
前記（９）記載の電子装置。
（１１）前記クロック信号は、サンプリングクロック信号を含み、
　前記サンプリングスイッチは、前記サンプリングクロック信号に同期して前記アナログ信号をサンプリングし、
　前記モード制御部は、前記判定モードにおいて前記サンプリングクロック信号の供給を停止させる
前記（１０）記載の電子装置。
（１２）前記クロック信号は、ＡＤ変換クロック信号を含み、
　前記コンパレータは、前記ＡＤ変換クロック信号に同期して前記アナログ信号を前記デジタル信号に変換し、
　前記モード制御部は、前記変換モードから前記判定モードへ移行させるときに前記ＡＤ変換クロック信号の供給を停止させる
前記（１０）または（１１）に記載の電子装置。
（１３）前記モード制御部は、前記判定モードから前記変換モードへ移行させるときよりも所定時間前に前記ＡＤ変換クロック信号の供給を開始させる
前記（１２）記載の電子装置。
（１４）判定モードにおいてアナログ信号と前記所定の範囲の境界を示す閾値とを比較して比較結果を生成し、変換モードにおいて前記アナログ信号をデジタル信号に変換する比較手順と、
　前記アナログ信号が前記所定の範囲内でないことを示す前記比較結果が生成された場合には前記判定モードから前記変換モードに遷移させるモード制御手順と
を具備するアナログデジタル変換器の制御方法。
　１００　電子装置
　１１０　アナログ信号供給部
　１２０　デジタル信号処理部
　１３０　サンプリングクロック供給部
　１４０　ＡＤ変換クロック供給部
　２００　アナログデジタル変換器
　２１１、２１２　抵抗
　２２１、２２２　サンプリングスイッチ
　２２３　サンプリングスイッチ制御部
　２３０　デジタルアナログ変換部
　２３１　正側スイッチ
　２３２　正側コンデンサ
　２３３　負側コンデンサ
　２３４　負側スイッチ
　２４０　コンパレータ
　２５０　逐次比較制御部
　２６０　選択部
　２６１　セレクタ
　２７０　モード制御部
　２７１　モード遷移部
　２７２　閾値比較部
　２７３　カウンタ
　２８０　正側選択部
　２８１　正側セレクタ
　２９０　負側選択部
　２９１　負側セレクタ

Claims (14)

  1. 　判定モードにおいてアナログ信号と所定の範囲の境界を示す閾値とを比較して比較結果を生成し、変換モードにおいて前記アナログ信号をデジタル信号に変換するコンパレータと、
    　前記アナログ信号が前記所定の範囲内でないことを示す前記比較結果が生成された場合には前記判定モードから前記変換モードに遷移させるモード制御部と
    を具備するアナログデジタル変換器。
  2. 　前記アナログ信号と所定の選択信号とから正側出力信号および負側出力信号を生成して前記コンパレータに出力するデジタルアナログ変換部と、
    　前記変換モードにおいて前記デジタル信号に基づいて所定の制御信号を生成する逐次比較制御部と、
    　前記変換モードにおいて前記所定の閾値を選択して前記所定の選択信号として前記デジタルアナログ変換部に供給し、前記判定モードにおいて前記所定の制御信号を選択して前記所定の選択信号として前記デジタルアナログ変換部に供給する選択部と
    を具備し、
    　前記コンパレータは、前記正側出力信号と前記負側出力信号とを比較する
    請求項１記載のアナログデジタル変換器。
  3. 　前記アナログ信号は差動信号であり、
    　前記所定の制御信号は、正側制御信号および負側制御信号を含み、
    　前記閾値は、正側閾値および負側閾値を含み、
    　前記選択部は、
    　前記変換モードにおいて前記正側閾値を選択し、前記判定モードにおいて前記正側制御信号を選択する正側選択部と、
    　前記変換モードにおいて前記負側閾値を選択し、前記判定モードにおいて前記負側制御信号を選択する負側選択部と
    を備える請求項２記載のアナログデジタル変換器。
  4. 　前記アナログ信号はシングルエンド信号であり、
    　前記所定の制御信号は、正側制御信号および負側制御信号を含み、
    　前記選択部は、前記変換モードにおいて前記正側制御信号および前記負側制御信号の一方を前記選択信号として供給し、
    　前記デジタルアナログ変換部は、前記アナログ信号と前記所定の選択信号と前記正側制御信号および前記負側制御信号の他方とから前記正側出力信号および前記負側出力信号を生成する
    請求項２記載のアナログデジタル変換器。
  5. 　前記閾値は、前記所定の範囲の上限値と下限値とを含み、
    　前記選択部は、前記判定モードにおいて前記上限値および前記下限値を順に選択する
    請求項２記載のアナログデジタル変換器。
  6. 　前記比較制御部は、変換クロック供給部からの所定の変換クロック信号に同期して前記所定の制御信号を生成し、
    　前記判定部は、前記判定モードにおいて前記変換クロック供給部を制御して前記所定の変換クロックの生成を開始させてから前記変換モードに遷移させる
    請求項２記載のアナログデジタル変換器。
  7. 　前記モード制御部は、前記変換モードにおいて前記デジタル信号が前記所定の範囲内であるか否かを判定して前記デジタル信号が前記所定の範囲内でない場合には前記変換モードから前記判定モードに遷移させる
    請求項１記載のアナログデジタル変換器。
  8. 　前記モード制御部は、前記変換モードにおいて前記アナログ信号を前記デジタル信号に変換した回数を計数して当該計数値が所定値を超える場合には前記変換モードから前記判定モードに遷移させる
    請求項１記載のアナログデジタル変換器。
  9. 　アナログ信号をサンプリングするサンプリングスイッチと、
    　判定モードにおいて前記アナログ信号と前記所定の範囲の境界を示す閾値とを比較して比較結果を生成し、変換モードにおいて前記サンプリングされたアナログ信号をデジタル信号に変換するコンパレータと、
    　前記アナログ信号が前記所定の範囲内でないことを示す前記比較結果が生成された場合には前記判定モードから前記変換モードに遷移させるモード制御部と
    を具備する電子装置。
  10. 　クロック信号を供給するクロック信号供給部をさらに具備し、
    　前記サンプリングスイッチおよび前記コンパレータの少なくとも一方は、前記クロック信号に同期して動作し、
    　前記モード制御部は、前記判定モードにおいて前記クロック信号供給部を制御して前記クロック信号の供給を停止させる
    請求項９記載の電子装置。
  11. 　前記クロック信号は、サンプリングクロック信号を含み、
    　前記サンプリングスイッチは、前記サンプリングクロック信号に同期して前記アナログ信号をサンプリングし、
    　前記モード制御部は、前記判定モードにおいて前記サンプリングクロック信号の供給を停止させる
    請求項１０記載の電子装置。
  12. 　前記クロック信号は、ＡＤ変換クロック信号を含み、
    　前記コンパレータは、前記ＡＤ変換クロック信号に同期して前記アナログ信号を前記デジタル信号に変換し、
    　前記モード制御部は、前記変換モードから前記判定モードへ移行させるときに前記ＡＤ変換クロック信号の供給を停止させる
    請求項１０記載の電子装置。
  13. 　前記モード制御部は、前記判定モードから前記変換モードへ移行させるときよりも所定時間前に前記ＡＤ変換クロック信号の供給を開始させる
    請求項１２記載の電子装置。
  14. 　判定モードにおいてアナログ信号と前記所定の範囲の境界を示す閾値とを比較して比較結果を生成し、変換モードにおいて前記アナログ信号をデジタル信号に変換する比較手順と、
    　前記アナログ信号が前記所定の範囲内でないことを示す前記比較結果が生成された場合には前記判定モードから前記変換モードに遷移させるモード制御手順と
    を具備するアナログデジタル変換器の制御方法。
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