JP2017147712A - Ａｄ変換器 - Google Patents

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Abstract

【課題】高次のノイズシェーピング特性を有する高分解能の逐次比較型ＡＤ変換器を提供する。【解決手段】ＡＤ変換器（１００）は、アナログ入力電圧が入力される共通ノードと、複数の容量素子（２０１〜２０５）を備えた容量ＤＡＣ（２）と、前記共通ノードの電圧と比較参照電圧とを比較する比較器（３）と、比較器（３）の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路（４）と、残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器（８）とを有する。積分器（８）は、縦続接続された複数の積分器回路（１２、１４、１６）と、残差電圧をサンプリングし、複数の積分回路のうち２段目以降のいずれか１つの積分回路に入力する少なくとも１つのフィードフォワードパス（ＦＦ１、ＦＦ２）とを備える。【選択図】図４

Description

本開示はＡＤ変換器に関するものである。
逐次比較型ＡＤ変換器の低消費電力性能を維持しながら、ΔΣ型ＡＤ変換器のような高分解能化を図る手法として、ノイズシェーピング型逐次比較ＡＤ変換器が提案されている（例えば、非特許文献１参照）。ノイズシェーピング型逐次比較ＡＤ変換器は、通常の逐次比較型ＡＤ変換器に、積分回路を追加した構成をとる。逐次比較動作をＬＳＢまで行った後の容量ＤＡＣの残差電圧を積分し、次のサンプリングにフィードバックすることで、ノイズシェーピング特性を得ることができる。
Ｊ． Ａ． Ｆｒｅｄｅｎｂｕｒｇ， Ｍ． Ｐ． Ｆｌｙｎｎ， "Ａ ９０−ＭＳ／ｓ １１−ＭＨｚ−Ｂａｎｄｗｉｄｔｈ ６２−ｄＢ ＳＮＤＲ Ｎｏｉｓｅ−Ｓｈａｐｉｎｇ ＳＡＲ ＡＤＣ，" ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ４７， ｎｏ． １２， ｐｐ． ２８９８−２９０４， Ｄｅｃ， ２０１２．
本開示は、高分解能化を図ることができるＡＤ変換器を提供する。
本開示の一態様におけるＡＤ変換器は、
前記アナログ入力電圧が入力される共通ノードと、
複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第１及び第２電圧のいずれかに選択的に接続される容量ＤＡＣと、
前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
逐次比較動作が最下位ビットまで行われた後の前記容量ＤＡＣの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器とを備え、
前記積分器は、
縦続接続された複数の積分回路と、
前記残差電圧をサンプリングし、前記複数の積分回路のうち２段目以降のいずれか１つの積分回路に入力する少なくとも１つのフィードフォワードパスと備える。
本開示のＡＤ変換器は、高分解能化を図ることができる。
本開示の比較例に係るＡＤ変換器の構成の一例を示す図である。 逐次比較動作における、容量ＤＡＣの出力電圧の変化の一例を示す波形図である。 図１に示すＡＤ変換器の動作を示すシグナルフロー図である。 本開示の実施の形態１におけるＡＤ変換器の構成の一例を示す図である。 図４に示す積分器のタイミングダイヤグラムの一例を示す図である。 図４に示すＡＤ変換器の動作を示すシグナルフロー図である。 積分器を２次のノイズシェーピング特性を持つ積分器で構成した場合のＡＤ変換器のシグナルフロー図である。 ノイズシェーピングを行わないとき、１次、２次、３次のノイズシェーピングを行ったときのＡＤ変換出力スペクトルを示すグラフである。 １次、２次、３次のノイズシェーピングを行った際のＮＴＦ（ノイズ伝達関数）の周波数特性を示すグラフである。 １つのオペアンプで３次の積分を行う積分器の構成の一例を示す図である。 本開示の実施の形態２におけるＡＤ変換器の構成の一例を示す図である。 スプリット型容量ＤＡＣの動作の説明図である。 スプリット型容量ＤＡＣからの出力電圧の遷移を示す波形図である。 ＤＥＭを採用しなかった場合のパワースペクトルの一例を示すグラフである。 本開示の実施の形態２におけるＡＤ変換器のパワースペクトルの一例を示すグラフであり、ＤＥＭを採用した場合のグラフである。
（本開示に係る一態様を発明するに至った経緯）
生体信号などの微弱信号を扱うセンサーシステムのアナログフロントエンドにおいて、ＡＤ変換器の高分解能化は、ＡＤ変換器の前段に設けられたアナログ増幅器の増幅率の緩和や、アナログ増幅器そのものが不要になるといった利点を得ることができる。しかし、ＡＤ変換器の高分解能化は、一般的に低ノイズ化を図る必要があるため、消費電力の増加は避けられない。センサーシステムは今後よりいっそう小型化・低消費電力化が進むことが予想されるため、高分解能ＡＤ変換器においても低電力動作が求められている。
ＡＤ変換器には様々なアーキテクチャがあり、要求スペックによってそれらが使い分けられている。逐次比較型ＡＤ変換器は、アナログ入力電圧と、デジタルアナログコンバータ（以下、ＤＡＣと称する）で生成した電圧との比較動作を、最上位ビットから逐次的に繰り返すことで、多ビットのデジタル信号を得る。そのため、比較器、ＤＡＣ、及び簡単なデジタル回路のみで構成することができ、最も小型・低消費電力化が可能なアーキテクチャである。しかし、逐次比較型ＡＤ変換器は、分解能が上がるにつれて、比較対象電圧が小さくなっていくため、比較時に熱ノイズの影響を受けやすくなる。従って逐次比較型ＡＤ変換器は高分解能を必要とするセンサーシステムにおいては不向きとされていた。
一方、ＡＤ変換器のアーキテクチャの一つとしてとしてΔΣ型ＡＤ変換器がある。ΔΣ型ＡＤ変換器は、ノイズシェーピング技術とオーバーサンプリング技術とを組み合わせることで高分解能化を可能にしたアーキテクチャを持つ。ノイズシェーピング技術とは、ΔΣ変調により、量子化ノイズに対して低周波側が減衰する周波数特性を与える技術である。ΔΣ型ＡＤ変換器は、信号帯域よりも十分に高い周波数でアナログ入力電圧をサンプリング（オーバーサンプリング）し、低域通過フィルタ（ＬＰＦ）で高周波ノイズを遮断することで、ＳＮ比を高めることが可能となる。しかし、より高分解能化を図るためには、ΔΣ変調の次数を高め、さらに、オーバーサンプリング比を高める必要がある。次数の増加はΔΣ変調器内の積分回路の増加等を引き起こし、また、オーバーサンプリング比の向上は更なる高速動作が求められる。通常、積分回路には、オペアンプを用いるため、積分器個数の増加や高速動作は大幅な電力増加を招いてしまう。
そこで、上述したように、非特許文献１に記載のノイズシェーピング型逐次比較ＡＤ変換器が提案されている。ノイズシェーピング型逐次比較ＡＤ変換器は、逐次比較動作をＬＳＢまで行った後の容量ＤＡＣの残差電圧を積分し、次のサンプリングにフィードバックすることで、ノイズシェーピング特性を得ることができる。
しかし、非特許文献１記載のノイズシェーピング型逐次比較ＡＤ変換器では、ノイズシェーピングの次数が１次であるので、分解能の大幅な向上は期待できない。また、積分器にはオペアンプを使用するが、常時動作させる必要があるため、消費電力の増加を招く。
また、逐次比較型ＡＤ変換器の分解能向上は、熱ノイズだけでなく、ＤＡＣの容量ミスマッチも重要な課題となる。従来は、容量をトリミングする手法を用いてミスマッチの改善が行われていた。しかし、トリミング手法の多くは離散的な解像度を有したものであるため、高分解能化が進むにつれて、トリミング精度が悪化する。
上記問題に鑑み、本開示は、量子化ノイズ及び熱ノイズ等のノイズを抑制して高分解能化を図る、或いは、ＤＡＣの容量ミスマッチにより発生するスプリアスを抑制して高分解能化を図る逐次比較型ＡＤ変換器を提供する。また、本開示は、消費電力を低減できる逐次比較型ＡＤ変換器を提供する。
本開示の一態様におけるＡＤ変換器は、
アナログ入力電圧が入力される共通ノードと、
複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第１及び第２電圧のいずれかに選択的に接続される容量ＤＡＣと、
前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
逐次比較動作が最下位ビットまで行われた後の前記容量ＤＡＣの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器とを備え、
前記積分器は、
縦続接続された複数の積分回路と、
前記残差電圧をサンプリングし、前記複数の積分回路のうち２段目以降のいずれか１つの積分回路に入力する少なくとも１つのフィードフォワードパスと備える。
この構成によれば、逐次比較動作をＬＳＢ（最下位ビット）まで行った後の容量ＤＡＣの残差電圧が積分器で積分され、積分値が次のサンプリングの比較参照電圧としてフィードバックされている。
ここで、積分器は、縦続接続された複数の積分回路で構成されているので、残差電圧に対して２次以上の積分を行うことができる。更に、２段目以降の少なくとも１つの積分回路にはフィードフォワードパスを介して残差電圧が供給されるので、この積分回路は前段の積分回路の積分値と残差電圧とを積分することができる。
これにより、残差電圧は高次のノイズシェーピング特性が与えられて、次にサンプリングされるアナログ入力電圧に加算される。その結果、アナログ入力電圧に高次のノイズシェーピング特性を与えることができる。そのため、アナログ入力電圧をオーバーサンプリングすることで、高分解能な逐次比較型ＡＤ変換器を提供できる。
また、上記ＡＤ変換器において、前記積分器は、後段の積分回路の積分値を前段の積分回路にフィードバックする少なくとも１つのフィードバックパスを備えてもよい。
この構成によれば、フィードバックパスにより、後段の積分回路の積分値が前段の積分回路にフィードバックされるので、ノイズシェーピング特性におけるノイズ低減領域を高周波側へ拡張することができ、入力可能なアナログ入力電圧の周波数帯域を高周波側に伸ばすことが可能となる。
また、上記ＡＤ変換器において、各積分回路は、積分動作をしているときのみに起動されるオペアンプを備えてもよい。
この構成によれば、各積分回路を構成するオペアンプは積分動作を行うときのみ起動されるので、消費電力の低減を図ることができる。
また、本開示の別の一態様におけるＡＤ変換器は、
アナログ入力電圧が入力される共通ノードと、
複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第１及び第２電圧のいずれかに選択的に接続される容量ＤＡＣと、
前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
逐次比較動作が最下位ビットまで行われた後の前記容量ＤＡＣの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器とを備え、
前記積分器は、
オペアンプを含み、前記オペアンプを共用して複数段の積分動作を順次に行う積分回路と、
前記残差電圧をサンプリングし、前記積分回路が２段目以降の積分動作のうちの少なくとも１の積分動作を行う際に前記サンプリングした残差電圧を前記積分回路に入力する少なくとも１つのフィードフォワードパスとを備える。
この構成によれば、逐次比較動作をＬＳＢ（最下位ビット）まで行った後の容量ＤＡＣの残差電圧が積分器で積分され、積分値が次のサンプリングの比較参照電圧としてフィードバックされている。
ここで、積分器は、オペアンプを共用して複数段の積分動作を順次に行う積分回路で構成されているので、残差電圧に対して２次以上の積分を行うことができる。更に、２回目以降の積分動作のうち少なくとも１つの積分動作を積分回路が行う際には、フィードフォワードパスを介して積分回路に残差電圧が供給されるので、積分回路は前段の積分動作の積分値と残差電圧とを積分することができる。
これにより、残差電圧は高次のノイズシェーピング特性が与えられて、次にサンプリングされるアナログ入力電圧に加算される。その結果、アナログ入力電圧に高次のノイズシェーピング特性を与えることができる。そのため、アナログ入力電圧をオーバーサンプリングすることで、高分解能な逐次比較型ＡＤ変換器を提供できる。
更に、本態様では、積分回路はオペアンプを共用して複数段の積分動作を行うため、積分回路を１つのオペアンプで実現できる。
また、上記別のＡＤ変換器において、前記積分器は、前記積分回路が１の積分動作の次の積分動作を行う際に、前記１の積分動作の積分値を前記積分回路にフィードバックするフィードバックパスを備えてもよい。
この構成によれば、１の積分動作の次の積分動作を積分回路が行う際に、１の積分動作の積分値がフィードバックパスによりフィードバックされるので、ノイズシェーピング特性におけるノイズ低減領域を高周波側へ拡張することができ、入力可能なアナログ入力電圧の周波数帯域を高周波側に伸ばすことが可能となる。
また、上記別の一態様のＡＤ変換器において、前記オペアンプは、積分動作をしているときのみ起動してもよい。
この構成によれば、オペアンプは積分動作を行うときのみ起動されるので、消費電力の低減を図ることができる。
また、本開示の更に別の一態様のＡＤ変換器は、
アナログ入力電圧が入力される共通ノードと、
複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第１電圧及び前記第１電圧よりも低い第２電圧のいずれかに選択的に接続される容量ＤＡＣと、
前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
逐次比較動作が最下位ビットまで行われた後の前記容量ＤＡＣの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器とを備え、
前記容量ＤＡＣは、前記容量ＤＡＣの出力電圧を上げる複数の第１容量素子と、前記出力電圧を下げる複数の第２容量素子とを備えるスプリット型容量ＤＡＣで構成され、
前記逐次比較制御回路は、
逐次比較の初期状態において、全ての第１容量素子を前記第２電圧に接続し、且つ、全ての第２容量素子を前記第１電圧に接続し、
次ビットの逐次比較において前記容量ＤＡＣの出力電圧を上げる場合、第１ポインタを、前記複数の第１容量素子の配列方向に沿って仮想的に移動させ、前記第２電圧から前記第１電圧に接続を切り替える第１容量素子を決定し、
次ビットの逐次比較において前記容量ＤＡＣの出力電圧を下げる場合、第２ポインタを、前記複数の第２容量素子の配列方向に沿って仮想的に移動させ、前記第１電圧から前記第２電圧に接続を切り替える第２容量素子を決定し、
最下位ビットの逐次比較が終了したとき、前記第１、第２ポインタの位置を維持した状態で、全ての第１容量素子を前記第２電圧に接続し、且つ、全ての第２容量素子を第１電圧に接続する。
この構成によれば、最下位ビットの逐次比較が終了したとき、第１、第２ポインタの位置を維持した状態で、容量ＤＡＣがリセットされるので、次のサンプリング時にはこの位置から第１、第２ポインタの移動が開始されることになる。そのため、複数の第１、第２容量素子が偏り無く使用され、スプリット型容量ＤＡＣの容量素子に容量ミスマッチが生じたとしても、固定パターンノイズを発生させず、スプリアスを抑制できる。その結果、高分解能のＡＤ変換器を提供できる。
また、更に別の一態様のＡＤ変換器において、前記逐次比較制御回路は、前記比較器の比較結果から前記容量ＤＡＣの出力電圧を上げる必要があるか否かを決定してもよい。
また、更に別の一態様のＡＤ変換器において、前記逐次比較制御回路は、前記第１ポインタと前記第２ポインタとを逆方向に移動させてもよい。
この構成によれば、第１ポインタと第２ポインタとは逆方向に移動されるので、第１、第２容量素子に容量ミスマッチがあったとしても、スプリアスの抑制効果をより高めることができる。
以下、図面に従って本発明の実施の形態について説明する。なお、同一の構成には同一の符号を付して重複する説明を省略する場合がある。
（比較例）
図１は、本開示の比較例に係るＡＤ変換器１０００の構成の一例を示す図である。ＡＤ変換器１０００は、ノイズシェーピング型逐次比較ＡＤ変換器である。ＡＤ変換器１０００は、スイッチ１、容量ＤＡＣ２、比較器３、逐次比較制御部４、及びシリアル−パラレル変換部（ＳＰ）５で構成される逐次比較型ＡＤ変換器を基本構成とする。そして、ＡＤ変換器１０００は、この基本構成に対して、更に、低域通過フィルタ（ＬＰＦ）６、積分器７、及び制御部９００が付加されている。
スイッチ１は、アナログ入力電圧Ｖｉｎをサンプリングする際に使用されるスイッチである。スイッチ１が導通状態になるとアナログ入力電圧Ｖｉｎは共通ノードＮ１０を介して容量ＤＡＣ２に入力される。
容量ＤＡＣ２は、バイナリー比率（２のべき乗の比率）で容量値が重み付けされた複数の容量素子２０１〜２０５を備える。以下、各容量素子２０１〜２０５は、特に区別されない場合、容量素子２００と表される。容量素子２００は、一端が共通ノードＮ１０に接続され、他端が参照電圧ＶＨ又は参照電圧ＶＬに接続される。ここでは、容量素子２０１〜２０５の容量値は、それぞれ、例えば、１６Ｃ、８Ｃ、４Ｃ、２Ｃ、Ｃであるとする。なお、図１では、容量素子２００の個数は５個にされたが、これは一例であり、Ｎ（Ｎは２以上の整数）個であってもよい。
更に、容量ＤＡＣ２は、容量素子２０１〜２０５に対応するスイッチ２１１〜２１５を備える。以下、各スイッチ２１１〜２１５は、特に区別されない場合、スイッチ２１０と表される。なお、容量素子２００の個数がＮ個の場合、スイッチ２１０の個数はＮ個とされる。
スイッチ２１０は、逐次比較制御部４から出力されるデジタル入力信号（逐次比較制御信号の一例）に応じて容量素子２００に参照電圧ＶＨ（第１電圧の一例）又は参照電圧ＶＬ（第２電圧の一例）を接続する。例えば、「１」のデジタル入力信号が入力された場合、スイッチ２１０は、対応する容量素子２００に参照電圧ＶＨを接続し、「０」のデジタル入力信号が入力された場合、スイッチ２１０は、対応する容量素子２００に参照電圧ＶＬを接続すればよい。ここで、「容量素子２００に参照電圧ＶＨを接続する」とは容量素子２００に参照電圧ＶＨが与えられた信号線を接続させることを指す。また、「容量素子２００に参照電圧ＶＬを接続する」とは容量素子２００に参照電圧ＶＬが与えられた信号線を接続させることを指す。なお、参照電圧ＶＨは参照電圧ＶＬよりも大きいとする。
比較器３は、容量ＤＡＣ２からの出力電圧と、積分器７から出力される比較参照電圧Ｖｆｂとを比較する。
逐次比較制御部４は、比較器３による対象ビットの比較結果に基づき、対象ビットの次ビットの比較対象電圧を容量ＤＡＣ２に生成させるためのデジタル入力信号を決定する。
シリアル−パラレル変換部５は、比較器３による比較結果を多ビットの信号に変換する。低域通過フィルタ（ＬＰＦ）６は、シリアル−パラレル変換部５から出力された多ビットの信号の低周波成分を透過させ、ＡＤ変換器１０００をオーバーサンプリング型ＡＤ変換器として機能させる。
積分器７は、容量ＤＡＣ２から出力された電圧を入力とし、入力された電圧を積分し、積分値を比較器３に出力する。
制御部９００は、ＡＤ変換器１０００を構成するスイッチのうち、容量ＤＡＣ２に含まれるスイッチ２１０以外のスイッチ１、７１、７２等を導通状態（オン）又は開放状態（オフ）にさせる。
以下、ＡＤ変換器１０００の動作が説明される。まず、制御部９００は、スイッチ１を導通状態にして、一定時間後にスイッチ１を開放状態にする。これにより、アナログ入力電圧Ｖｉｎは容量ＤＡＣ２でサンプリングされる。このとき、容量ＤＡＣ２のデジタル入力信号には、初期値としてデジタル出力コードの中間値が与えられている。
図１の例では、容量ＤＡＣ２は５ビットの容量ＤＡＣなので、デジタル出力コードの中間値は「１、０、０、０、０」となる。これにより、比較器３は、最初、アナログ入力電圧Ｖｉｎを（ＶＨ−ＶＬ）／２の比較対象電圧と比較し、両電圧の大小関係を判定する。そして、Ｖｉｎ≧（ＶＨ−ＶＬ）／２であれば、比較器３はＭＳＢを「１」とし、Ｖｉｎ＜（ＶＨ−ＶＬ）／２であれば、比較器３はＭＳＢを「０」とする。その後は、比較器３による比較結果を基に、逐次比較制御部４は、２分探索で容量ＤＡＣ２を動作させながら、ＭＳＢからＬＳＢまで、アナログ入力電圧Ｖｉｎと比較対象電圧とを比較器３に比較させる。
例えば、ＭＳＢが「１」であれば、逐次比較制御部４は、ＭＳＢのデジタル入力信号を「１」に維持したまま、「１、１、０、０、０」のデジタル入力信号を容量ＤＡＣ２に出力する。これにより、アナログ入力電圧Ｖｉｎは、３（ＶＨ−ＶＬ）／４の比較対象電圧と比較され、Ｖｉｎ≧３（ＶＨ−ＶＬ）／４であればＭＳＢ−１ビットが「１」にされ、Ｖｉｎ＜３（ＶＨ−ＶＬ）／４であればＭＳＢ−１ビットが「０」にされる。
一方、ＭＳＢが「０」であれば、逐次比較制御部４は、ＭＳＢを「０」にし、「０、１、０、０、０」のデジタル入力信号を容量ＤＡＣ２に出力する。これにより、アナログ入力電圧Ｖｉｎは、（ＶＨ−ＶＬ）／４の比較対象電圧と比較され、Ｖｉｎ≧（ＶＨ−ＶＬ）／４であれば次ビットが「１」にされ、Ｖｉｎ＜（ＶＨ−ＶＬ）／４であれば次ビットが「０」にされる。このような動作がＭＳＢからＬＳＢまで繰り返され、各ビットの値が決定される。各ビットの比較結果は、シリアル−パラレル変換部５により、多ビットのＡＤ変換値として出力される。
図２は、逐次比較動作における、容量ＤＡＣ２の出力電圧の変化の一例を示す波形図である。逐次比較制御部４は、比較器３による比較結果に基づき、容量ＤＡＣ２のデジタル入力信号を制御することで、次のビットの比較対象電圧を決定する。バイナリー比で重みづけされた容量ＤＡＣ２を用いて２分探索していくため、ＭＳＢからＬＳＢへ向かうほど容量ＤＡＣ２からの出力信号と比較参照電圧Ｖｆｂとの差が小さくなる。ここで、通常の逐次比較型ＡＤ変換器は、ＬＳＢの比較処理の後、次ビットの比較を行わないため、容量ＤＡＣ２の制御を行うことはない。
しかし、ＡＤ変換器１０００は、ＬＳＢの逐次比較の終了後、その比較結果を基に再び容量制御を行う。このときの残差電圧Ｖｒｅｓは、量子化した際の誤差（即ち、量子化ノイズ）に相当する。また、残差電圧Ｖｒｅｓには、比較器３の動作時に発生するノイズ（即ち、コンパレータノイズ）も含まれている。これらのノイズ成分は、積分器７において、サンプリングされ、積分された後に、比較参照電圧Ｖｆｂとして比較器３の比較参照電圧端子に入力される。これにより、残差電圧Ｖｒｅｓは、次のアナログ入力電圧Ｖｉｎのサンプリング値に加算される。このように、量子化する際に発生するノイズ成分を積分し、次のアナログ入力電圧Ｖｉｎにフィードバックすることにより、ＡＤ変換器１０００にノイズシェーピング特性を与えることができる。
図３は、図１に示すＡＤ変換器１０００の動作を示すシグナルフロー図である。以下、図３を用いて、ＡＤ変換器１０００の原理が説明される。残差電圧Ｖｒｅｓは、ＡＤ変換により得られるデジタル出力Ｄｏｕｔと、アナログ入力電圧Ｖｉｎとの差分に等しい。この残差電圧Ｖｒｅｓは、サンプリングされ、積分された後に、次サンプルのアナログ入力電圧Ｖｉｎにフィードバックされる。
ここで、上述の量子化する際に発生するノイズ（即ち、量子化ノイズ及びコンパレータノイズ）をノイズ成分Ｑ（ｚ）とする。このとき、アナログ入力電圧Ｖｉｎ（ｚ）とデジタル出力Ｄｏｕｔ（ｚ）の伝達関数は以下のように表される。
Ｄｏｕｔ（ｚ）＝Ｖｉｎ（ｚ）＋（１−Ｚ−１）Ｑ（ｚ） 式（１）
ここで、ノイズ成分Ｑ（ｚ）に着目した伝達関数（ノイズ伝達関数：ＮＴＦ）は（１−Ｚ−１）で表される。このＮＴＦは、低周波領域のゲインが低くなるようなハイパスフィルタ特性を示している。従って、式（１）は、アナログ入力電圧Ｖｉｎ（ｚ）をそのまま維持させつつ、量子化ノイズ及びコンパレータノイズ（即ち、ノイズ成分Ｑ（ｚ））を高周波領域側へ移動させる特性を示している。これにより、ＡＤ変換器１０００は、ノイズシェーピング特性を実現する。高周波領域側へ移動したノイズ成分Ｑ（ｚ）は、後に低域通過フィルタ（ＬＰＦ）６により除去される。つまり、ＡＤ変換器１０００は、アナログ入力電圧Ｖｉｎの周波数に対して十分に高い周波数でアナログ入力電圧Ｖｉｎをサンプリングする（即ち、オーバーサンプリングする）ことで、ＳＮＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ｒａｔｉｏ）を向上させることができ、高分解能化を実現できる。ここで、アナログ入力電圧Ｖｉｎよりも十分に高い周波数とは、アナログ入力電圧Ｖｉｎに含まれる最大周波数の２倍よりも大きな周波数が該当する。したがって、制御部９００がアナログ入力電圧Ｖｉｎよりも十分に高い周波数でスイッチ１をスイッチングさせることでオーバーサンプリングは実現される。なお、オーバーサンプリングの周波数は、アナログ入力電圧Ｖｉｎの最大周波数の少なくとも２倍の周波数であればよく、特に限定はされない。
しかし、図１に示すＡＤ変換器１０００におけるノイズシェーピング特性は１次のＮＴＦであり、更なる高分解能化を図るためには、高次のノイズシェーピング特性が必要となる。また、積分器７に用いるオペアンプは、定常電流を流すため、電力の増加は避けられない。そこで、本発明者らは、実施の形態１に係るＡＤ変換器を提案する。
（実施の形態１）
図４は、本開示の実施の形態１におけるＡＤ変換器１００の構成の一例を示す図である。ＡＤ変換器１００は、ＡＤ変換器１０００と同様、ノイズシェーピング型逐次比較ＡＤ変換器である。以下、ＡＤ変換器１００において、ＡＤ変換器１０００と同一構成については同一符号を付して説明を省略する。
ＡＤ変換器１００は、ＡＤ変換器１０００において積分器７の代わりに、積分器８が設けられている。
積分器８は、縦続接続された複数段の積分回路１２、１４及び１６と、２つのフィードフォワードパスＦＦ１及びＦＦ２と、フィードバックパスＦＢ１とを備えている。
積分回路１２は、一段目の積分回路であり、オペアンプＯＰ１及び容量素子Ｃ１２を備える。積分回路１４は、二段目の積分回路であり、オペアンプＯＰ２及び容量素子Ｃ１４を備える。積分回路１６は、三段目の積分回路であり、オペアンプＯＰ３及び容量素子Ｃ１６を備える。
積分回路１２において、容量素子Ｃ１２はオペアンプＯＰ１の入力ノードＮ１及び出力ノード間に接続されている。オペアンプＯＰ１の他方の入力ノードは接地されている。積分回路１４及び１６は積分回路１２と同一構成なので、説明を省略する。
積分回路１２の入力ノードＮ１はスイッチφ１＿１を介して共通ノードＮ１０に接続されている。また、積分回路１２は、スイッチφ１＿２及びスイッチφ２＿３を介して積分回路１４に接続されている。容量素子１３は、一端がスイッチφ１＿２及びスイッチφ２＿３の接続点Ｋ１に接続され、他端が接地されている。
積分回路１４は、スイッチφ２＿４及びスイッチφ３＿３を介して積分回路１６と接続されている。容量素子１５は、一端がスイッチφ２＿４及びスイッチφ３＿３の接続点Ｋ３に接続され、他端が接地されている。
フィードフォワードパスＦＦ１は、共通ノードＮ１０と２段目の積分回路１４の入力ノードＮ２との間に設けられ、共通ノードＮ１０から入力される残差電圧Ｖｒｅｓを容量素子９でサンプリングし、サンプリングした残差電圧Ｖｒｅｓを２段目の積分回路１４に入力する。
詳細には、フィードフォワードパスＦＦ１は、スイッチφｓ＿２、スイッチφ２＿１、及び容量素子９を備える。容量素子９の一端は、スイッチφｓ＿２を介して共通ノードＮ１０に接続されると共にスイッチφ２＿１を介して入力ノードＮ２に接続されている。
フィードフォワードパスＦＦ２は、共通ノードＮ１０と３段目の積分回路１６の入力ノードＮ３との間に設けられ、共通ノードＮ１０から入力される残差電圧Ｖｒｅｓを容量素子１０でサンプリングし、サンプリングした残差電圧Ｖｒｅｓを３段目の積分回路１６に入力する。
詳細には、フィードフォワードパスＦＦ２は、スイッチφｓ＿１、スイッチφ３＿１、及び容量素子１０を備える。容量素子１０の一端は、スイッチφｓ＿１を介して共通ノードＮ１０に接続されると共にスイッチφ３＿１を介して入力ノードＮ３に接続されている。
フィードバックパスＦＢ１は、３段目の積分回路１６の出力ノードＮ４と２段目の積分回路１４の入力ノードＮ２との間に設けられ、積分回路１６からの出力電圧を容量素子１１でサンプリングし、２段目の積分回路１４にフィードバックする。
詳細には、フィードバックパスＦＢ１は、スイッチφ２＿２、スイッチφ３＿２、及び容量素子１１を備える。容量素子１１の一端は、スイッチφ２＿２を介して入力ノードＮ２に接続されると共に、スイッチφ３＿２を介して出力ノードＮ４に接続されている。容量素子１１の他端は、接地されている。
図４の例では、積分器８は３つの積分回路１２、１４及び１６が縦続接続されているが、これは一例にすぎず、縦続接続されたＭ（２以上の整数）個の積分回路で構成されてもよい。この場合、２段目からＭ段目までの積分回路に接続されるフィードフォワードパスを設ければよい。
図５は、図４に示す積分器８のタイミングダイヤグラムの一例を示す図である。以下、図４及び図５を用いて積分器８により行われる高次のノイズシェーピングの動作が説明される。ここで、タイミングダイヤグラムにおいて、１行目に記載された「ＡＤＣ ｓｔａｔｅ」はＡＤ変換器１００の動作状態を示す。「ＡＤＣ ｓｔａｔｅ」は、サンプリングステートＳＴ１、ＡＤ変換ステートＳＴ２、エラーフィードバックステートＳＴ３、及びリセットステートＳＴ４の４つの動作状態がサイクリックに繰り返される。
制御信号Ｓφｓ、Ｓφ１、Ｓφ２及びＳφ３はスイッチの制御信号であり、Ｈｉのときにスイッチを導通状態（ＯＮ）にし、Ｌｏｗのときにスイッチを開放状態（ＯＦＦ）にする。
なお、制御信号Ｓφｓは、先頭が「φｓ」の符号で表されるスイッチφｓ＿１及びφｓ＿２の制御信号であり、制御信号Ｓφ１は先頭が「φ１」の符号で表されるスイッチφ１＿１及びφ１＿２の制御信号であり、制御信号Ｓφ２は先頭が「φ２」で表されるスイッチφ２＿１〜φ２＿４の制御信号であり、制御信号Ｓφ３は先頭が「φ３」で表されるスイッチφ３＿１〜φ３＿４の制御信号である。制御信号Ｓφｓ及びＳφ１〜Ｓφ３は、制御部９００から出力される。
以下、制御信号Ｓφｓにより制御されるスイッチは、特に区別されない場合、スイッチφｓと表され、制御信号Ｓφ１により制御されるスイッチは、特に区別されない場合はスイッチφ１と表され、制御信号Ｓφ２により制御されるスイッチは、特に区別されない場合はスイッチφ２と表され、制御信号Ｓφ３により制御されるスイッチは、特に区別されない場合はスイッチφ３と表される。
まず、サンプリングステートＳＴ１では、スイッチ１が導通状態にされアナログ入力電圧Ｖｉｎが容量ＤＡＣ２に充電される。スイッチ１がオフされると、ＡＤ変換ステートＳＴ２が開始される。ＡＤ変換ステートＳＴ２では、逐次比較制御部４、容量ＤＡＣ２、及び比較器３により、ＭＳＢからＬＳＢまでの各ビットの値が決定され、アナログ入力電圧ＶｉｎがＡＤ変換される。
ＬＳＢの値が決定すると、エラーフィードバックステートＳＴ３が開始される。スイッチφｓは、サンプリングステートＳＴ１からエラーフィードバックステートＳＴ３が開始されるまで、導通状態となっている。従って、エラーフィードバックステートＳＴ３の開始時点では、容量素子９及び１０には、ＬＳＢまでの逐次比較終了後のＤＡＣ２の残差電圧Ｖｒｅｓが充電されている。
エラーフィードバックステートＳＴ３では、スイッチφｓがＯＦＦにされた後、スイッチφ１がＯＮにされ、容量ＤＡＣ２に蓄えられている残差電圧Ｖｒｅｓが、１段目の積分回路１２で積分され、積分値が容量素子１３に蓄積される。次に、スイッチφ１がＯＦＦされて積分値が容量素子１３でサンプルホールドされ、スイッチφ２がＯＮされ、容量素子１３でサンプルホールドされた積分値が２段目の積分回路１４で積分される。このとき、容量素子９にサンプルホールドされていた残差電圧Ｖｒｅｓも同時に２段目の積分回路１４に入力される。これにより、フィードフォワードパスＦＦ１が実現される。
同様に、スイッチφ２がＯＦＦされた後、スイッチφ３がＯＮされ、容量素子１５でサンプルホールドされた２段目の積分回路１４の積分値と容量素子１０でサンプルホールドされた残差電圧Ｖｒｅｓとが３段目の積分回路１６に入力される。
最後に、スイッチφ３がＯＦＦされ、３段目の積分回路１６の積分値が容量素子１７にサンプルホールドされる。以上により３次積分が実現される。容量素子１７にサンプリングされた３次積分の積分値は、次サンプルのアナログ入力電圧ＶｉｎをＭＳＢからＬＳＢまで変換する際の比較参照電圧Ｖｆｂとして比較器３にフィードバックされる。このようにして、３次のノイズシェーピング特性を有した逐次比較型ＡＤ変換器が実現される。
更に、スイッチφ３がＯＮのときに、フィードバックパスＦＢ１は、３段目の積分回路１６の積分値を容量素子１１にサンプリングさせる。そして、フィードバックパスＦＢ１は、次のサンプルでスイッチφ２がＯＮすると、容量素子１１がサンプリングした積分値を、２段目の積分回路１４の入力ノードＮ２にフィードバックさせる。これにより、低周波領域のノイズがより削減されたノイズシェーピングが実現できる。
リセットステートＳＴ４では、次サンプルでのＡＤ変換に備えて、例えば、容量ＤＡＣ２の容量素子２０１〜２０５のリセット等が行われる。
図６は、図４に示すＡＤ変換器１００の動作を示すシグナルフロー図である。ＡＤ変換器１００では、３つの積分回路１２、１４及び１６が縦続接続されている。また、ＡＤ変換器１００では、フィードフォワードパスＦＦ１により、２段目の積分回路１４の入力に係数ａ１が乗じられ、フィードフォワードパスＦＦ２により、３段目の積分回路１６の入力に係数ａ２を乗じられる。本実施の形態では、係数ａ１及びａ２は、それぞれ１である。このとき、ＡＤ変換器１００の伝達関数は、以下のように表される。
Ｄｏｕｔ（ｚ）＝Ｖｉｎ（ｚ）＋（１−Ｚ−１）３×Ｑ（ｚ） 式（２）
式（２）に示されるように、ノイズ成分Ｑ（ｚ）に着目したノイズ伝達関数は、（１−Ｚ−１）３で表されており、３次のノイズシェーピング特性が実現されている。
また、ＡＤ変換器１００では、フィードバックパスＦＢ１により、３段目の積分回路１６から出力された積分値に係数ｇが乗じられ、２段目の積分回路１４に入力される。これにより、ＮＴＦ（ノイズ伝達関数）はゼロ点を有することができ、係数ｇによって特定周波数の位置にノッチを作ることができる。ノッチを作ることにより、ノイズ低減領域を高周波側へ拡張することができるため、入力可能なアナログ入力電圧Ｖｉｎの周波数帯域を高周波側に伸ばすことが可能となる。
図７は、積分器８を２次のノイズシェーピング特性を持つ積分器８で構成した場合のＡＤ変換器１００のシグナルフロー図である。２次のノイズシェーピング特性を持たせる場合、積分器８は、縦続接続された２つの積分回路１２、１４で構成される。また、フィードフォワードパスＦＦ１により、２段目の積分回路１４の入力に係数ａ１が乗じられている。また、フィードバックパスＦＢ１により、２段目の積分回路１４の積分値に係数ｇが乗じられ、１段目の積分回路１２へ戻されている。
図８は、ノイズシェーピングを行わないとき、並びに１次、２次及び３次のノイズシェーピングを行ったときのＡＤ変換出力スペクトルを示すグラフである。図８において、縦軸はパワースペクトル密度（ＰＳＤ）をデシベル単位で示し、横軸は規格化周波数を示す。また、グラフ８０１、８０２、８０３及び８０４はそれぞれノイズシェーピングを行わない場合、並びに１次、２次及び３次のノイズシェーピングを行った場合のＡＤ変換出力スペクトルを示している。また、縦軸と平行な点線８０５は、信号帯域の上限を示している。
ノイズシェーピングの次数が１次、２次、３次と増大するにつれて、低周波側のＰＳＤが全体的に低下しており、低周波側のノイズの抑制効果が高いことが分かる。よって、ノイズシェーピングの次数が高いほど、より高いＳＮＲを実現できることが分かる。
図９は、１次、２次及び３次のノイズシェーピングを行った際のＮＴＦ（ノイズ伝達関数）の周波数特性を示すグラフである。図９において、縦軸はゲインをｄＢ単位で示し、横軸は規格化周波数を示している。ＡＤ変換器１００は、フィードバックパスＦＢ１によりゼロ点を移動させることで、ノイズの少ない低周波側の帯域を広げることができる。
このように、実施の形態１によるＡＤ変換器１００は、逐次比較動作をＬＳＢまで行った後の容量ＤＡＣ２の残差電圧Ｖｒｅｓを積分器８で積分し、次のサンプリングの比較参照電圧Ｖｆｂとしてフィードバックさせている。
ここで、積分器８は、まず、残差電圧Ｖｒｅｓを１段目の積分回路１２で積分すると共にフィードフォワードパスＦＦ１及びＦＦ２でサンプリングする。次に、２段目の積分回路１４は、１段目の積分結果とフィードフォワードパスＦＦ１でサンプリングされた残差電圧Ｖｒｅｓとを積分する。次に、３段目の積分回路１６は、２段目の積分結果とフィードフォワードパスＦＦ２でサンプリングされた残差電圧Ｖｒｅｓとを積分する。これにより、残差電圧Ｖｒｅｓは高次のノイズシェーピング特性が与えられて次にサンプリングされるアナログ入力電圧Ｖｉｎに加算され、アナログ入力電圧Ｖｉｎには高次のノイズシェーピング特性が与えられる。そのため、アナログ入力電圧Ｖｉｎをオーバーサンプリングすることで、高分解能な逐次比較型ＡＤ変換器を提供できる。
なお、実施の形態１において積分回路１２、１４及び１６を構成するオペアンプＯＰ１、ＯＰ２及びＯＰ３は常時動作させる必要はない。オペアンプＯＰ１、ＯＰ２及びＯＰ３は、積分動作を行っている期間のみ動作すればよい。従って、１段目、２段目及び３段目の積分回路１２、１４及び１５で使用しているオペアンプＯＰ１、ＯＰ２及びＯＰ３は、それぞれ、制御信号Ｓφ１、Ｓφ２及びＳφ３がＯＮになっている期間のみ動作していればよい。１０ビットの逐次比較動作の場合、積分期間はＡＤ変換期間全体の約１／２０程度なので、大幅な電力削減が可能となる。
具体的には、積分回路１２のオペアンプＯＰ１に制御信号Ｓφ１を入力し、積分回路１４のオペアンプＯＰ２に制御信号Ｓφ２を入力し、積分回路１６のオペアンプＯＰ３に制御信号Ｓφ３を入力する。そして、制御信号Ｓφ１がＨｉのときオペアンプＯＰ１を動作させ、制御信号Ｓφ２がＨｉのときオペアンプＯＰ２を動作させ、制御信号Ｓφ３がＨｉのときオペアンプＯＰ３を動作させればよい。
また、一つのオペアンプのみで、３次の積分器８を実現することも可能である。前述のとおり、オペアンプはそれぞれの積分期間にのみ動作させればよいので、１段目、２段目、３段目の積分を１つのオペアンプを使用して実現できる。このようなオペアンプシェアリングの技術を適用することで、ＡＤ変換器１００の更なる小型化を実現できる。
図１０は、１つのオペアンプで３次の積分を行う積分器８Ａの構成の一例を示す図である。なお、図１０に示す積分器８Ａにおいて、図４に示す積分器８と同じものには同じ符号を付し説明を省略する。積分器８Ａは、１つのオペアンプＯＰ１を含み、オペアンプＯＰ１を共用して複数段（図１０の例では３段）の積分動作を順次に行う積分回路を備えている。
図１０の例では、積分回路は、１段目の積分動作に対応する容量素子Ｃ１２、１３及びスイッチφ１＿１，φ１＿２、φ１＿３と、２段目の積分動作に対応する容量素子Ｃ１４、１５及びスイッチφ２＿２、φ２＿３、φ２＿４、と、３段目の積分動作に対応する容量素子Ｃ１６、１７及びスイッチφ３＿２、φ３＿３、φ３＿４で構成される。
また、積分器８Ａは、２段目の積分動作に対応するフィードフォワードパスＦＦ１と３段目の積分動作に対応するフィードフォワードパスＦＦ２とを備えている。フィードフォワードパスＦＦ１、ＦＦ２は、それぞれ、残差電圧Ｖｒｅｓをサンプリングし、積分回路が２段目、３段目の積分動作を行う際にサンプリングした残差電圧Ｖｒｅｓを積分回路のオペアンプＯＰ１に入力する。
オペアンプＯＰ１の入力ノードＮ２０及び出力ノードＮ３０間には、直列接続された容量素子Ｃ１２及びスイッチφ１＿２と、直列接続された容量素子Ｃ１４及びスイッチφ２＿４と、直列接続された容量素子Ｃ１６及びスイッチφ３＿４とが並列接続されている。
入力ノードＮ２０は、フィードフォワードパスＦＦ１を介して共通ノードＮ１０と接続されると共に、フィードフォワードパスＦＦ２を介して共通ノードＮ１０と接続されている。更に入力ノードＮ２０は、スイッチφ１＿１を介して共通ノードＮ１０と接続されている。
出力ノードＮ３０は、スイッチφ１＿３を介して容量素子１３と接続され、スイッチφ２＿３を介して容量素子１５と接続され、スイッチφ３＿３を介して容量素子１７と接続されている。
容量素子１３はスイッチφ２＿２を介して入力ノードＮ２０と接続され、容量素子１５はスイッチφ３＿２を介して入力ノードＮ２０と接続されている。
次に、積分器８Ａの動作を図５のタイミングダイヤグラムを用いて説明する。サンプリングステートＳＴ１及びＡＤ変換ステートＳＴ２では、スイッチφｓがＯＮされている。そのため、スイッチφｓがＯＦＦされてエラーフィードバックステートＳＴ３が開始さると、残差電圧Ｖｒｅｓが容量素子９及び１０にサンプリングされる。
エラーフィードバックステートＳＴ３において、スイッチφ１がＯＮすると、オペアンプＯＰ１の入力ノードＮ２０及び出力ノードＮ３０間に容量素子Ｃ１２が接続される。これにより、オペアンプＯＰ１は、１段目の積分回路を構成し、１段目の積分動作を実行する。また、スイッチφ１がＯＮすると、オペアンプＯＰ１の入力ノードＮ２０がスイッチφ１＿１を介して共通ノードＮ１０に接続され、出力ノードＮ３０がスイッチφ１＿３を介して容量素子１３に接続される。これにより、残差電圧Ｖｒｅｓが１段目の積分回路で積分され、１段目の積分動作の積分値が容量素子１３に蓄えられる。
次に、スイッチφ１がＯＦＦし、スイッチφ２がＯＮすると、オペアンプＯＰ１の入力ノードＮ２０及び出力ノードＮ３０間に容量素子Ｃ１４が接続される。これにより、オペアンプＯＰ１は、２段目の積分回路を構成し、２段目の積分動作を実行する。このとき、入力ノードＮ２０がフィードフォワードパスＦＦ１を介して容量素子９に接続され、入力ノードＮ２０がスイッチφ２＿２を介して容量素子１３と接続され、出力ノードＮ３０がスイッチφ２＿３を介して容量素子１５と接続される。そのため、容量素子１３でサンプリングされた１段目の積分動作の積分値と、容量素子９でサンプリングされた残差電圧Ｖｒｅｓとが２段目の積分動作により積分され、積分値が容量素子１５に蓄えられる。
次に、スイッチφ２がＯＦＦし、スイッチφ３がＯＮすると、オペアンプＯＰ１の入力ノードＮ２０及び出力ノードＮ３０間に容量素子Ｃ１６が接続される。これにより、オペアンプＯＰ１は、３段目の積分回路を構成し、３段目の積分動作を実行する。このとき、入力ノードＮ２０がフィードフォワードパスＦＦ２を介して容量素子１０に接続され、入力ノードＮ２０がスイッチφ３＿２を介して容量素子１５と接続され、出力ノードＮ３０がスイッチφ３＿３を介して容量素子１７と接続される。そのため、容量素子１５でサンプリングされた２段目の積分動作の積分値と、容量素子１０でサンプリングされた残差電圧Ｖｒｅｓとが３段目の積分動作により積分され、積分値が容量素子１７に蓄えられる。
そして、容量素子１７に蓄えられた積分値は、次サンプリングでの比較参照電圧Ｖｆｂとして比較器３に入力される。
このように、積分器８Ａを採用すると、オペアンプＯＰ１の個数が１個で済むので、回路規模の縮小を図ることができる。
（実施の形態２）
図１１は、本開示の実施の形態２におけるＡＤ変換器１００Ａの構成の一例を示す図である。ＡＤ変換器１００Ａは、ＡＤ変換器１００と同様、ノイズシェーピング型逐次比較ＡＤ変換器である。以下、ＡＤ変換器１００Ａにおいて、ＡＤ変換器１００と同一構成については同一符号を付して説明を省略する。
ＡＤ変換器１００Ａは、図１に示すＡＤ変換器１０００において、容量ＤＡＣ２として、スプリット型容量ＤＡＣ１８を採用している。また、積分器７はスプリット型容量ＤＡＣ１８の右側に図示されているが、入力端子が共通ノードＮ１０に接続されているので、電気的にはＡＤ変換器１０００の積分器７と同じである。
スプリット型容量ＤＡＣ１８は、スプリット型容量ＤＡＣ１８の出力電圧を上げるための容量素子３０１〜３０５と、出力電圧を下げるための容量素子４０１〜４０５とを備える。
容量素子３０１〜３０５の一端と容量素子４０１〜４０５の一端とは共通ノードＮ１０を介して相互に接続されている。また、容量素子３０１〜３０５の他端は、参照電圧ＶＨ又は参照電圧ＶＬと接続され、容量素子４０１〜４０５の他端は、参照電圧ＶＨ又は参照電圧ＶＬと接続される。
さらに、スプリット型容量ＤＡＣ１８の制御にはＤＥＭ（Ｄｙｎａｍｉｃ Ｅｌｅｍｅｎｔ Ｍａｔｃｈｉｎｇ）部１９が用いられる。ＤＥＭ部１９はスプリット型容量ＤＡＣ１８を構成する容量素子にばらつきが生じたときに、ランダム、或いは、アナログ入力電圧Ｖｉｎに応じて容量素子を動的に使い分けることにより、出力信号のスプリアスを抑制するものである。なお、ＤＥＭ部１９は、逐次比較制御部の一例である。
以下、容量素子３０１〜３０５は、特に区別されない場合、容量素子３００と表される。また、容量素子４０１〜４０５は、特に区別されない場合、容量素子４００と表される。ここで、容量素子３０１〜３０５及び４０１〜４０５はそれぞれ同じ容量値を持っているものとする。ここでは、容量素子３００は５個、容量素子４００も５個設けられているが、これは一例である。容量素子３００がＮ（２以上の整数）個設けられ、容量素子４００もＮ個設けられていてもよい。また、容量素子３００は第２容量素子の一例であり、容量素子４００は第１容量素子の一例である。
スイッチ５０１〜５０５は容量素子３０１〜３０５に対応し、スイッチ６０１〜６０５は容量素子４０１〜４０５に対応している。以下、スイッチ５０１〜５０５は、特に区別されない場合、スイッチ５００と表され、スイッチ６０１〜６０５は、特に区別されない場合、スイッチ６００と表される。
図１２は、スプリット型容量ＤＡＣ１８の動作の説明図である。図１３は、スプリット型容量ＤＡＣ１８からの出力電圧（即ち、アナログ入力電圧Ｖｉｎ）の遷移を示す波形図である。以下、図１２及び図１３に従って、スプリット型容量ＤＡＣ１８の動作が説明される。ここでは、図１２の例では、容量素子が３２個の場合のスプリット型容量ＤＡＣ１８の動作が示されている。
容量マップ１２００は、容量素子３００及び４００の配列を概念的に示している。１行目には１６個の容量素子３００がマッピングされ、２行目には１６個の容量素子４００がマッピングされている。容量マップ１２００において、例えば、１行１列目のマスは左から１番目に配置された容量素子３００を示し、１行２列目のマスは左から２番目に配置された容量素子３００を示すというように、容量素子３００がマッピングされている。
また、容量マップ１２００において、例えば、２行１列目のマスは左から１番目に配置された容量素子４００を示し、２行２列目のマスは左から２番目に配置された容量素子４００を示すというように、容量素子４００がマッピングされている。
ポインタＰ１（第１ポインタの一例）は容量素子４００内の位置を指定するものであり、ポインタＰ２（第２ポインタの一例）は容量素子３００内の位置を指定するものである。逐次比較の初期状態において、ポインタＰ１は左端に位置し、ポインタＰ２は右端に位置している。
また、容量マップ１２００において、容量素子３００及び４００のうち、グレー色のマスに対応する容量素子には参照電圧ＶＨが接続されている。また、容量素子３００及び４００のうち、白色のマスに対応する容量素子には参照電圧ＶＬが接続されている。
前述のとおり、アナログ入力電圧Ｖｉｎをサンプリングする際の容量ＤＡＣ２の初期値は、デジタル出力コードの中間値である。
従って、逐次比較の初期状態であるステップＳ１において、ＤＥＭ部１９は、上半分の１６個の容量素子３００の一端（共通ノードＮ１０と反対の端子）に参照電圧ＶＨを接続させ、下半分の１６個の容量素子４００の一端（共通ノードＮ１０と反対の端子）に参照電圧ＶＬを接続させる。
スイッチ１の開放後、ＤＥＭ部１９は、比較器３の比較結果に従ってスプリット型容量ＤＡＣ１８の出力電圧を遷移させる。この場合、ＤＥＭ部１９は、プラス方向に出力電圧（Ｖｉｎ）を変化させる場合、ポインタＰ１を右方向に移動させて、容量素子４００の接続を参照電圧ＶＬから参照電圧ＶＨに切り替える。一方、ＤＥＭ部１９は、出力電圧（Ｖｉｎ）をマイナス方向に変化させる場合、ポインタＰ２を左方向に移動させ、容量素子３００の接続を参照電圧ＶＨから参照電圧ＶＬに切り替える。
図１３の例では、ステップＳ１において、出力電圧（Ｖｉｎ）が比較参照電圧Ｖｆｂ以上なので、ＤＥＭ部１９はＭＳＢに「１」を設定し、ＭＳＢ−１ビットの逐次比較において出力電圧（Ｖｉｎ）を下げると判定する。そのため、ＤＥＭ部１９は、図１２のステップＳ２に示すように、ポインタＰ２を左方向に８マス分移動させて右から９個目の容量素子３００に位置決めする。そして、ＤＥＭ部１９はポインタＰ２が通過した８個の容量素子３００の接続を参照電圧ＶＨから参照電圧ＶＬに切り替える。
これにより、−（ＶＨ−ＶＬ）／４だけ、出力電圧（Ｖｉｎ）が遷移する。ステップＳ２では、図１３に示すように、出力電圧（Ｖｉｎ）が比較参照電圧Ｖｆｂより小さいので、ＤＥＭ部１９は、ＭＳＢ−１ビットを「０」に設定し、ＭＳＢ−２ビットの逐次比較において出力電圧（Ｖｉｎ）を上げると判定する。そのため、ＤＥＭ部１９は、図１２のステップＳ３に示すように、ポインタＰ１を右方向に４マス分移動させて左から５個目の容量素子４００に位置決めする。そして、ＤＥＭ部１９はポインタＰ１が通過した４個の容量素子４００の接続を参照電圧ＶＬから参照電圧ＶＨに切り替える。これにより、＋（ＶＨ−ＶＬ）／８だけ、出力電圧（Ｖｉｎ）が遷移する。
以降のＳ４、Ｓ５では、ＤＥＭ部１９は、同様の動作でポインタＰ１、Ｐ２を動かしながら、ＬＳＢの逐次比較が終了するまで出力電圧（Ｖｉｎ）の遷移を繰り返す。ＬＳＢの逐次比較が終了すると、ＤＥＭ部１９は、次のアナログ入力電圧Ｖｉｎのサンプリングに備えてスプリット型容量ＤＡＣ１８の初期値をリセットする。このとき、ＤＥＭ部１９は、上半分の全ての容量素子３００を参照電圧ＶＨに接続し、下半分の全ての容量素子４００を参照電圧ＶＬに接続し、スプリット型容量ＤＡＣ１８をリセットするが、ポインタＰ１及びＰ２の位置はリセットしない。
図１２のステップＳ５が、ＬＳＢの逐次比較の終了時を示しているとすると、次のサンプリング時には、この位置からポインタＰ１、Ｐ２の移動が開始される。
そのため、スイッチ１が開放された後、容量素子３００、４００に対するポインタＰ１、Ｐ２の動作は、前回のサンプリングのポインタＰ１、Ｐ２の最終位置からスタートされる。これにより、スプリット型容量ＤＡＣ１８の容量素子３００及び４００に容量のミスマッチが生じたとしても、固定パターンノイズを発生させず、スプリアスを抑制できる。さらに、アナログ入力電圧Ｖｉｎに依存するポインタ動作により、容量ミスマッチによるノイズに１次のノイズシェーピング特性を与えることができる。
なお、容量マップ１２００において、左端の容量素子３００と右端の容量素子３００とは連続しており、左端の容量素子４００と右端の容量素子４００とは連続している。したがって、ポインタＰ１は、右端の容量素子４００に到達すると、左端の容量素子４００から引き続き右方向に移動される。また、ポインタＰ２は、左端の容量素子３００に到達すると、右端の容量素子３００から引き続き左方向に移動される。
図１４は、ＤＥＭを採用しなかった場合のパワースペクトルの一例を示すグラフ１４０１である。図１５は、本開示の実施の形態２におけるＡＤ変換器１００Ａのパワースペクトルの一例を示すグラフ１５０１であり、ＤＥＭを採用した場合のグラフ１５０１である。なお、図１４及び図１５において、縦軸はパワースペクトル密度（ＰＳＤ）をデシベル単位で示し、横軸は周波数を示している。
このシミュレーションでは、容量ミスマッチは１σ＝１％で与えられており、容量ＤＡＣの出力信号のスペクトルが求められている。グラフ１４０１とグラフ１５０１との比較から、容量ミスマッチにより発生する複数のスプリアスが、ＤＥＭを用いることで抑制されていることが分かる。
（変形例）
（１）図４では、２つのフィードフォワードパスＦＦ１、ＦＦ２が設けられていたが、少なくとも１つのフィードフォワードパスがあれば、高次のノイズシェーピング特性が得られるので、一方のフィードフォワードパスは省かれてもよい。また、積分器８をＮ（２以上の整数）個の積分回路で構成した場合、フィードフォワードパスは、２段目以降のＮ−１個の積分回路のうち少なくとも１個の積分回路に接続される。
（２）図４では、フィードバックパスＦＢ１が設けられているが、フィードバックパスＦＢ１は省かれても良い。また、図１０ではフィードバックパスＦＢ１が設けられていないが、フィードバックパスＦＢ１が設けられていてもよい。この場合、フィードバックパスＦＢ１は、一端が出力ノードＮ３０に接続され、他端が入力ノードＮ２０に接続されればよい。
（３）図１１では一次の積分器７が用いられているが、積分器８、８Ａが採用されてもよい。
（４）図１０では、１つのオペアンプＯＰ１を用いて積分器８Ａが構成されたが、複数のオペアンプを用いて積分器が構成されてもよい。
本開示において、図４および図１１に示されるブロック図の機能ブロックの全部又は一部は、半導体装置、半導体集積回路（ＩＣ）、又はＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）を含む一つ又は複数の電子回路によって実行されてもよい。ＬＳＩ又はＩＣは、一つのチップに集積されてもよいし、複数のチップを組み合わせて構成されてもよい。例えば、記憶素子以外の機能ブロックは、一つのチップに集積されてもよい。ここでは、ＬＳＩやＩＣと呼んでいるが、集積の度合いによって呼び方が変わり、システムＬＳＩ、ＶＬＳＩ（ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、若しくはＵＬＳＩ（ｕｌｔｒａ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）と呼ばれるものであってもよい。ＬＳＩの製造後にプログラムされる、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ）、又はＬＳＩ内部の接合関係の再構成又はＬＳＩ内部の回路区画のセットアップができるｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅも同じ目的で使うことができる。
さらに、図４および図１１に示されるブロック図の機能ブロックの全部又は一部の機能又は操作は、ソフトウエア処理によって実行することが可能である。この場合、ソフトウエアは一つ又は複数のＲＯＭ、光学ディスク、ハードディスクドライブ、などの非一時的記録媒体に記録され、ソフトウエアが、処理装置（ｐｒｏｃｅｓｓｏｒ）によって実行された場合に、ソフトウエアは、ソフトウエア内の特定の機能を、処理装置（ｐｒｏｃｅｓｓｏｒ）と周辺のデバイスに実行させる。システム又は装置は、ソフトウエアが記録されている一つ又は一つ以上の非一時的記録媒体、処理装置（ｐｒｏｃｅｓｓｏｒ）、及び必要とされるハードウエアデバイス、例えばインターフェース、を備えていても良い。
本開示に係るＡＤ変換器は、低消費電力を維持しつつ高分解能なＡＤ変換が可能であるため、モバイル用途のセンサーのアナログフロントエンドに用いられるＡＤ変換器として有用である。
１ スイッチ
２ 容量ＤＡＣ
３ 比較器
４ 逐次比較制御部
５ シリアル−パラレル変換回路
６ デジタルフィルタ
７、８ 積分器
９、１０、１１、１３、１５、１７ 容量素子
１２、１４、１６ 積分回路
１８ スプリット型容量ＤＡＣ
１９ ＤＥＭ部
ＦＦ１、ＦＦ２ フィードフォワードパス
ＦＢ フィードバックパス
Ｓφｓ、Ｓφ１、Ｓφ２、Ｓφ３ 制御信号

Claims (9)

  1. アナログ入力電圧が入力される共通ノードと、
    複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第１及び第２電圧のいずれかに選択的に接続される容量ＤＡＣと、
    前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
    前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
    逐次比較動作が最下位ビットまで行われた後の前記容量ＤＡＣの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器とを備え、
    前記積分器は、
    縦続接続された複数の積分回路と、
    前記残差電圧をサンプリングし、前記複数の積分回路のうち２段目以降のいずれか１つの積分回路に入力する少なくとも１つのフィードフォワードパスと備えるＡＤ変換器。
  2. 前記積分器は、後段の積分回路の積分値を前段の積分回路にフィードバックする少なくとも１つのフィードバックパスを備える請求項１に記載のＡＤ変換器。
  3. 各積分回路は、積分動作をしているときのみに起動されるオペアンプを備える請求項１又は２に記載のＡＤ変換器。
  4. アナログ入力電圧が入力される共通ノードと、
    複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第１及び第２電圧のいずれかに選択的に接続される容量ＤＡＣと、
    前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
    前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
    逐次比較動作が最下位ビットまで行われた後の前記容量ＤＡＣの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器とを備え、
    前記積分器は、
    オペアンプを含み、前記オペアンプを共用して複数段の積分動作を順次に行う積分回路と、
    前記残差電圧をサンプリングし、前記積分回路が２段目以降の積分動作のうちの少なくとも１の積分動作を行う際に前記サンプリングした残差電圧を前記積分回路に入力する少なくとも１つのフィードフォワードパスとを備えるＡＤ変換器。
  5. 前記積分器は、前記積分回路が１の積分動作の次の積分動作を行う際に、前記１の積分動作の積分値を前記積分回路にフィードバックするフィードバックパスを備える請求項４に記載のＡＤ変換器。
  6. 前記オペアンプは、積分動作をしているときのみ起動する請求項４又は５に記載のＡＤ変換器。
  7. アナログ入力電圧が入力される共通ノードと、
    複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第１電圧及び前記第１電圧よりも低い第２電圧のいずれかに選択的に接続される容量ＤＡＣと、
    前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
    前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
    逐次比較動作が最下位ビットまで行われた後の前記容量ＤＡＣの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器とを備え、
    前記容量ＤＡＣは、前記容量ＤＡＣの出力電圧を上げるための複数の第１容量素子と、前記出力電圧を下げるための複数の第２容量素子とを備えるスプリット型容量ＤＡＣで構成され、
    前記逐次比較制御回路は、
    逐次比較の初期状態において、全ての第１容量素子を前記第２電圧に接続し、且つ、全ての第２容量素子を前記第１電圧に接続し、
    次ビットの逐次比較において前記容量ＤＡＣの出力電圧を上げる場合、第１ポインタを、前記複数の第１容量素子の配列方向に沿って仮想的に移動させ、前記第２電圧から前記第１電圧に接続を切り替える第１容量素子を決定し、
    次ビットの逐次比較において前記容量ＤＡＣの出力電圧を下げる場合、第２ポインタを、前記複数の第２容量素子の配列方向に沿って仮想的に移動させ、前記第１電圧から前記第２電圧に接続を切り替える第２容量素子を決定し、
    最下位ビットの逐次比較が終了したとき、前記第１、第２ポインタの位置を維持した状態で、全ての第１容量素子を前記第２電圧に接続し、且つ、全ての第２容量素子を第１電圧に接続するＡＤ変換器。
  8. 前記逐次比較制御回路は、前記比較器の比較結果から前記容量ＤＡＣの出力電圧を上げる必要があるか否かを決定する請求項７に記載のＡＤ変換器。
  9. 前記逐次比較制御回路は、前記第１ポインタと前記第２ポインタとを逆方向に移動させる請求項８に記載のＡＤ変換器。
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