JP2019169575A - 半導体装置 - Google Patents

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Abstract

【課題】電流集中による破壊の抑制を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の第１の面の側に設けられたエミッタ電極と、半導体層の第２の面の側に設けられたコレクタ電極と、半導体層の第１の面の側に設けられた第１のゲート電極パッドと、半導体層の第１の面の側に設けられた第２のゲート電極パッドと、半導体層の中に設けられた第１のトレンチと、第１のトレンチの中に設けられ第１のゲート電極パッドに接続された第１のゲート電極と、を有するセル領域と、半導体層の中に設けられた第２のトレンチと、第２のトレンチの中に設けられ第２のゲート電極パッドに接続された第２のゲート電極と、を有し、セル領域に隣り合うセル端領域と、を備える。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置の一例として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ型コレクタ領域、ｎ型ドリフト領域、ｐ型ベース領域が設けられる。そして、ｐ型ベース領域を貫通し、ｎ型ドリフト領域に達するトレンチ内に、ゲート絶縁膜を介してゲート電極が設けられる。さらに、ｐ型ベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ型エミッタ領域が設けられる。
上記ＩＧＢＴでは、ゲート電極に閾値電圧より高い正電圧が印加されることにより、ｐ型ベース領域にチャネルが形成される。そして、ｎ型エミッタ領域からｎ型ドリフト領域に電子が注入され、ｐ型コレクタ領域からｎ型ドリフト領域に正孔が注入される。これにより、コレクタ電極とエミッタ電極間に電子と正孔をキャリアとする電流が流れる。
ＩＧＢＴのチャネルが形成される領域をセル領域（もしくはセル）と定義した際、ＩＧＢＴのセル領域の端部、たとえば終端領域とセル領域の境界領域では、ＩＧＢＴがオン状態の際にセルの存在しない領域までキャリアが広がる。ＩＧＢＴがオン状態からオフ状態に移行するターンオフ動作の際に、広がったキャリアがセル領域の端部に近いセルに集中して排出されるため、局所的に電流密度が高くなる。このため、ＩＧＢＴの破壊が生じるおそれがある。
特開２０１３−９８４１５号公報
本発明が解決しようとする課題は、電流集中などによる破壊の抑制を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、前記半導体層の前記第１の面の側に設けられたエミッタ電極と、前記半導体層の前記第２の面の側に設けられたコレクタ電極と、前記半導体層の前記第１の面の側に設けられた第１のゲート電極パッドと、前記半導体層の前記第１の面の側に設けられた第２のゲート電極パッドと、前記半導体層の中に設けられた第１のトレンチと、前記第１のトレンチの中に設けられ前記第１のゲート電極パッドに電気的に接続された第１のゲート電極と、を有するセル領域と、前記半導体層の中に設けられた第２のトレンチと、前記第２のトレンチの中に設けられ前記第２のゲート電極パッドに電気的に接続された第２のゲート電極と、を有し、前記セル領域に隣り合うセル端領域と、を備える。
第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 比較形態の半導体装置の模式平面図。 比較形態の半導体装置の模式断面図。 比較形態の半導体装置の作用の説明図。 比較形態の半導体装置の作用の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式平面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置の作用及び効果の説明図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、ｎ＋型、ｎ型、ｎ−型との表記がある場合、ｎ＋型、ｎ型、ｎ−型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ＋型、ｐ型、ｐ−型の表記がある場合、ｐ＋型、ｐ型、ｐ−型の順で、ｐ型の不純物濃度が低くなっていることを意味する。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の第１の面の側に設けられたエミッタ電極と、半導体層の第２の面の側に設けられたコレクタ電極と、半導体層の第１の面の側に設けられた第１のゲート電極パッドと、半導体層の第１の面の側に設けられた第２のゲート電極パッドと、半導体層の中に設けられた第１のトレンチと、第１のトレンチの中に設けられ第１のゲート電極パッドに電気的に接続された第１のゲート電極と、を有するセル領域と、半導体層の中に設けられた第２のトレンチと、第２のトレンチの中に設けられ第２のゲート電極パッドに電気的に接続された第２のゲート電極と、を有し、セル領域に隣り合うセル端領域と、を備えた。
図１は、第１の実施形態の半導体装置の模式平面図である。図２は、第１の実施形態の半導体装置の模式断面図である。図２は図１のＡＡ’断面図である。以下、第一導電型がｐ型、第二導電型がｎ型である場合を例に説明する。
第１の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート型のＩＧＢＴ１００である。以下、第一導電型がｐ型、第二導電型がｎ型である場合を例に説明する。
第１の実施形態のＩＧＢＴ１００は、セル領域１０１、セル端領域１０２、終端領域１０３、第１のゲート電極パッド１１１、第２のゲート電極パッド１１２を備える。ＩＧＢＴ１００は、半導体層１０、エミッタ電極１２、コレクタ電極１４を備える。
半導体層１０の中には、メイントレンチ２０（第１のトレンチ）、コントロールトレンチ２２（第２のトレンチ）、メインゲート電極２４（第１のゲート電極）、コントロールゲート電極２６（第２のゲート電極）、ｐ型コレクタ領域２８（第一導電型コレクタ領域）、ｎ型バッファ領域３０、ｎ型ドリフト領域３２（第二導電型ドリフト領域）、ｐ型ベース領域３４（第一導電型ベース領域）、第１のｎ型エミッタ領域３６（第１の第二導電型エミッタ領域）、第２のｎ型エミッタ領域３７（第２の第二導電型エミッタ領域）、ｐ型周辺領域３８、ｐ型ガードリング領域４０、ゲート絶縁膜４２、周辺トレンチ４４、トレンチ電極４６が設けられる。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２は、例えば、セル領域１０１の全面を覆う。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
第１のゲート電極パッド１１１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極パッド１１１は、セル領域１０１のメインゲート電極２４に電気的に接続さる。第１のゲート電極パッド１１１には、第１のゲート電圧が印加される。
第２のゲート電極パッド１１２は、半導体層１０の第１の面Ｐ１の側に設けられる。第２のゲート電極パッド１１２は、セル端領域１０２のコントロールゲート電極２６に電気的に接続さる。第２のゲート電極パッド１１２には、第２のゲート電圧が印加される。
セル端領域１０２は、セル領域１０１の端部に設けられる。セル端領域１０２は、セル領域１０１に隣り合って設けられる。セル端領域１０２は、例えば、セル領域１０１の両側の端部に隣り合って設けられる。終端領域１０３は、セル領域１０１とセル端領域１０２の周囲に設けられる。終端領域１０３は、セル領域１０１とセル端領域１０２を囲む。
セル領域１０１は主にＩＧＢＴ１００のオン状態にて電流を流す機能を有する。セル端領域１０２は、ＩＧＢＴ１００のターンオフ動作の際に電流集中を緩和する機能を有する。終端領域１０３は、ＩＧＢＴ１００がオフ状態つまり逆バイアス時、ＩＧＢＴ１００の耐圧の低下を抑制する機能を有する。
セル領域１０１は、エミッタ電極１２、コレクタ電極１４、メイントレンチ２０、メインゲート電極２４、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、第１のｎ型エミッタ領域３６、ゲート絶縁膜４２を有する。
セル端領域１０２は、エミッタ電極１２、コレクタ電極１４、コントロールトレンチ２２、コントロールゲート電極２６、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、第２のｎ型エミッタ領域３７、ゲート絶縁膜４２を有する。
終端領域１０３は、エミッタ電極１２、コレクタ電極１４、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型周辺領域３８、ｐ型ガードリング領域４０、ゲート絶縁膜４２、周辺トレンチ４４、トレンチ電極４６を有する。
ｐ型コレクタ領域２８は、ｐ＋型の半導体領域である。ｐ型コレクタ領域２８は、コレクタ電極１４に電気的に接続される。ｐ型コレクタ領域２８は、コレクタ電極１４に接する。
ｐ型コレクタ領域２８は、ＩＧＢＴ１００のオン状態の際に正孔の供給源となる。
ｎ型バッファ領域３０は、ｎ型の半導体領域である。ｎ型バッファ領域３０は、第１の面Ｐ１とｐ型コレクタ領域２８との間に設けられる。ｎ型バッファ領域３０は、ＩＧＢＴ１００のオフ状態の際に、空乏層の伸びを抑制する機能を有する。ｎ型バッファ領域３０を設けない構成とすることも可能である。
ｎ型ドリフト領域３２は、ｎ−型の半導体領域である。ｎ型ドリフト領域３２は、第１の面Ｐ１とｎ型バッファ領域３０との間に設けられる。ｎ型ドリフト領域３２のｎ型不純物濃度は、ｎ型バッファ領域３０のｎ型不純物濃度より低い。
ｎ型ドリフト領域３２は、ＩＧＢＴ１００のオン状態の際にオン電流の経路となる。ｎ型ドリフト領域３２は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
ｐ型ベース領域３４は、ｐ型の半導体領域である。ｐ型ベース領域３４は、第１の面Ｐ１とｎ型ドリフト領域３２との間に設けられる。ｐ型ベース領域３４の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さは、例えば、６μｍ以下である。ｐ型ベース領域３４は、メインゲート電極２４に、セル領域１０１のトランジスタの閾値電圧を超える電圧が印加されたＩＧＢＴ１００のオン状態の際にｎ型反転層が形成され、トランジスタのチャネル領域として機能する。
第１のｎ型エミッタ領域３６は、ｎ＋型の半導体領域である。第１のｎ型エミッタ領域３６は、セル領域１０１に設けられる。第１のｎ型エミッタ領域３６は、第１の面Ｐ１とｐ型ベース領域３４との間に設けられる。第１のｎ型エミッタ領域３６のｎ型不純物濃度は、ｎ型ドリフト領域３２のｎ型不純物濃度より高い。
第１のｎ型エミッタ領域３６は、エミッタ電極１２に電気的に接続される。第１のｎ型エミッタ領域３６は、エミッタ電極１２に接する。第１のｎ型エミッタ領域３６は、ＩＧＢＴ１００のオン状態の際に電子の供給源となる。
メイントレンチ２０は、セル領域１０１に設けられる。メイントレンチ２０は、例えば、第１の面Ｐ１に略平行な第１の方向に伸長するストライプ形状を有する。
メイントレンチ２０は、ｐ型ベース領域３４を貫通する。メイントレンチ２０の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さは、例えば、６μｍ以下である。
メインゲート電極２４は、メイントレンチ２０の中に設けられる。メインゲート電極２４は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。メインゲート電極２４は、図示しない配線層を用いて、第１のゲート電極パッド１１１に電気的に接続される。
メインゲート電極２４とｐ型ベース領域３４の間には、ゲート絶縁膜４２が設けられる。ゲート絶縁膜４２は、例えば、酸化シリコン膜である。
第２のｎ型エミッタ領域３７は、ｎ＋型の半導体領域である。第２のｎ型エミッタ領域３７は、セル端領域１０２に設けられる。第２のｎ型エミッタ領域３７は、第１の面Ｐ１とｐ型ベース領域３４との間に設けられる。第２のｎ型エミッタ領域３７のｎ型不純物濃度は、ｎ型ドリフト領域３２のｎ型不純物濃度より高い。第２のｎ型エミッタ領域３７は、例えば、第１のｎ型エミッタ領域３６と同一の深さ、及び、同一のｎ型不純物濃度を有してもよい。
第２のｎ型エミッタ領域３７は、エミッタ電極１２に電気的に接続される。第２のｎ型エミッタ領域３７は、エミッタ電極１２に接する。第２のｎ型エミッタ領域３７は、ＩＧＢＴ１００のオン状態の際に電子の供給源となる。
コントロールトレンチ２２は、セル端領域１０２に設けられる。コントロールトレンチ２２は、例えば、第１の面Ｐ１に略平行な第１の方向に伸長するストライプ形状を有する。
コントロールトレンチ２２は、ｐ型ベース領域３４を貫通する。コントロールトレンチ２２の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さは、例えば、６μｍ以下である。
コントロールトレンチ２２は、メイントレンチ２０と同一の形状を有していてもよい。コントロールトレンチ２２は、メイントレンチ２０と同一のピッチで配置されてもよい。
コントロールゲート電極２６は、コントロールトレンチ２２の中に設けられる。コントロールゲート電極２６は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。コントロールゲート電極２６は、図示しない配線層を用いて、第２のゲート電極パッド１１２に電気的に接続される。
コントロールゲート電極２６とｐ型ベース領域３４の間には、ゲート絶縁膜４２が設けられる。ゲート絶縁膜４２は、例えば、酸化シリコン膜である。
ｐ型周辺領域３８は、ｐ型の半導体領域である。ｐ型周辺領域３８は、終端領域１０３に設けられる。ｐ型周辺領域３８は、第１の面Ｐ１とｎ型ドリフト領域３２との間に設けられる。ｐ型周辺領域３８は、例えば、セル領域１０１とセル端領域１０２とを囲んで設けられる。ｐ型周辺領域３８は、例えば、ｐ型ベース領域３４に接する。
ｐ型周辺領域３８の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さは、例えば、ｐ型ベース領域３４の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さよりも深い。ｐ型周辺領域３８の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さは、例えば、６μｍ以上１２μｍ以下である。
ｐ型周辺領域３８は、オフ状態の際のセル領域１０１及びセル端領域１０２の端部での電界強度を緩和する機能を有する。
周辺トレンチ４４は、ｐ型周辺領域３８の中に設けられる。トレンチ電極４６は、周辺トレンチ４４中に設けられる。トレンチ電極４６は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。トレンチ電極４６は、例えば、フローティングである。トレンチ電極４６とｐ型周辺領域３８の間には、ゲート絶縁膜４２が設けられる。なお、周辺トレンチ４４を設けない構成とすることも可能である。
ｐ型ガードリング領域４０は、終端領域１０３に設けられる。ｐ型ガードリング領域４０は、第１の面Ｐ１とｎ型ドリフト領域３２との間に設けられる。ｐ型ガードリング領域４０は、セル領域１０１とセル端領域１０２とを囲んで設けられる。ｐ型ガードリング領域４０は、フローティングである。ｐ型ガードリング領域４０の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さは、例えば、ｐ型ベース領域３４の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さよりも深い。
ｐ型ガードリング領域４０は、ＩＧＢＴ１００がオフ状態の際のセル領域１０１及びセル端領域１０２の端部での電界強度を緩和する機能を有する。
ＩＧＢＴ１００は、セル領域１０１のメインゲート電極２４と、セル端領域１０２のコントロールゲート電極２６が電気的に分離されている。メインゲート電極２４には、第１のゲート電極パッド１１１から第１のゲート電圧を印加することができる。コントロールゲート電極２６には、第２のゲート電極パッド１１２から第２のゲート電圧を印加することができる。
第１のゲート電圧と第２のゲート電圧は、異なるタイミングで印加することが可能である。また、第１のゲート電圧と第２のゲート電圧を異なる電圧とすることも可能である。
次に、ＩＧＢＴ１００の動作について説明する。
ＩＧＢＴ１００のオフ状態では、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
ＩＧＢＴ１００をターンオン動作させて、オン状態にする際に、第１のゲート電極パッド１１１、及び、第２のゲート電極パッド１１２にターンオン電圧を印加する。メインゲート電極２４、及び、コントロールゲート電極２６にもターンオン電圧が印加される。
ここで、ターンオン電圧とは、セル領域１０１、及び、セル端領域１０２のトランジスタの閾値電圧を超える電圧である。ターンオン電圧は、例えば、１５Ｖである。セル領域１０１のトランジスタと、セル端領域１０２のトランジスタの両方のトランジスタがオン状態になる。
次に、ＩＧＢＴ１００をターンオフ動作させて、オフ状態にする際に、最初に第２のゲート電極パッド１１２にターンオフ電圧を印加する。したがって、コントロールゲート電極２６にもターンオフ電圧が印加される。ここで、ターンオフ電圧とはセル領域１０１、及び、セル端領域１０２のトランジスタがオン状態とならない閾値以下の電圧であり、例えば、０Ｖである。セル端領域１０２のトランジスタが、セル領域１０１のトランジスタに先行してオフ状態になる。
次に、第１のゲート電極パッド１１１に、ターンオフ電圧を印加する。メインゲート電極２４にもターンオフ電圧が印加される。セル端領域１０２のトランジスタに続いて、セル領域１０１のトランジスタがオフ状態になり、ＩＧＢＴ１００がオフ状態になる。ただし、セル領域１０１のトランジスタと、セル端領域１０２のトランジスタは明確に分離された構造ではないが、動作説明の便宜上、セル領域１０１のトランジスタ、セル端領域１０２のトランジスタという記載をするものとする。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ＩＧＢＴのセルが形成されたセル領域の端部では、セルがオン状態の際にセルの存在しない終端領域の一部にまでキャリアが広がる。セルがオン状態からオフ状態に移行するターンオフ動作の際に、広がったキャリアがセル領域の端部に近いセルに集中して排出されるため電流密度が高くなる。このため、ＩＧＢＴの破壊が生じるおそれがある。また、終端領域に広がったキャリアを排出するために時間がかかり、ターンオフ動作の際のスイッチング損失が大きくなるおそれがある。
図３は、比較形態の半導体装置の模式平面図である。図４は、比較形態の半導体装置の模式断面図である。図４は図３のＢＢ’断面図である。
比較形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート型のＩＧＢＴ９００である。
比較形態のＩＧＢＴ９００は、セル領域１０１、終端領域１０３、第１のゲート電極パッド１１１、を備える。ＩＧＢＴ９００は、半導体層１０、エミッタ電極１２、コレクタ電極１４を備える。
半導体層１０の中には、メイントレンチ２０、メインゲート電極２４、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、第１のｎ型エミッタ領域３６、ｐ型周辺領域３８、ｐ型ガードリング領域４０、ゲート絶縁膜４２、周辺トレンチ４４、トレンチ電極４６が設けられる。
比較形態のＩＧＢＴ９００は、セル端領域１０２、及び、第２のゲート電極パッド１１２を備えない点で、第１の実施形態のＩＧＢＴ１００と異なる。また、比較形態のＩＧＢＴ９００は、コントロールトレンチ２２、コントロールゲート電極２６、第２のｎ型エミッタ領域３７を備えない点で、第１の実施形態のＩＧＢＴ１００と異なる。
図５は、比較形態の半導体装置の作用の説明図である。図５は、比較形態のＩＧＢＴ９００のオン状態のキャリアの蓄積状態を示す図である。
図５に示すように、終端領域１０３の一部にもキャリアが広がり、終端領域１０３の一部にもキャリアが多量に蓄積されている。
図６は、比較形態の半導体装置の作用の説明図である。図６は、比較形態のＩＧＢＴ９００のターンオフ動作時の電流の状態を示す図である。矢印が電流の流れを示す。矢印の太さが電流密度を示す。
ＩＧＢＴ９００では、セル領域１０１のメインゲート電極２４にターンオフ電圧が印加されると、セル領域１０１のトランジスタが一斉にオフ状態になる。
終端領域１０３、特にｐ型ガードリング領域４０の直上には、キャリアの排出経路が無い。このため、終端領域１０３の一部にも蓄積された多量のキャリアが、セル領域１０１の端部に集中する。したがって、セル領域１０１の端部の電流密度が高くなる。よって、ＩＧＢＴ９００が破壊するおそれがある。また、ＩＧＢＴ９００が破壊しなかったとしても、キャリアの排出に時間がかかり、ターンオフ動作の際のスイッチング損失が大きくなるおそれがある。
図７は、第１の実施形態の半導体装置の作用及び効果の説明図である。図７は、第１の実施形態のＩＧＢＴ１００のオン状態のキャリアの蓄積状態を示す図である。
図７に示すように、比較形態の場合と同様、終端領域１０３の一部にもキャリアが広がり、終端領域１０３の一部にもキャリアが多量に蓄積されている。
図８は、第１の実施形態の半導体装置の作用及び効果の説明図である。図８は、第１の実施形態のＩＧＢＴ１００をオフ状態にする際に、セル端領域１０２のトランジスタを、セル領域１０１のトランジスタに先行してオフ状態にした状態でのキャリアの蓄積状態を示す図である。
セル端領域１０２のトランジスタは、オフ状態であるため、セル端領域１０２での電子の注入は遮断されている。したがって、図８に示すように、終端領域１０３及びセル端領域１０２のキャリアの蓄積量が、セル領域１０１の蓄積量よりも少なくなる。しかし、セル領域１０１はオン状態のため、ＩＧＢＴ１００自体はオン状態にある。
図９は、第１の実施形態の半導体装置の作用及び効果の説明図である。図９は、第１の実施形態のＩＧＢＴ１００の、ターンオフ動作時の電流の状態を示す図である。矢印が電流の流れを示す。矢印の太さが電流密度を示す。
ＩＧＢＴ１００では、セル端領域１０２のトランジスタがオフ状態になった後に、セル領域１０１のメインゲート電極２４にターンオフ電圧が印加され、セル領域１０１のトランジスタがオフ状態となる。
終端領域１０３及びセル端領域１０２のキャリアの蓄積量が、既に少なくなっているため、セル端領域１０２あるいはセル領域１０１の端部でのキャリアの集中は生じない。したがって、電流密度が高くなることがない。よって、ＩＧＢＴ１００の破壊が抑制される。また、キャリアの排出に要する時間も短くなり、ターンオフ動作の際のスイッチング損失の増加が抑制される。
以上、第１の実施形態によれば、ＩＧＢＴ１００の電流集中による破壊を抑制することが可能となる。また、ターンオフ動作の際のスイッチング損失の増加を抑制することが可能となる。
（第２の実施形態）
第２の実施形態の半導体装置は、セル端領域は、半導体層の中に設けられた第３のトレンチと、第３のトレンチの中に設けられ第１のゲート電極パッドに接続された第３のゲート電極と、を有する点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１０は、第２の実施形態の半導体装置の模式断面図である。図１０は図１のＡＡ’断面図に相当する断面図である。
第２の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ２００である。
第２の実施形態のＩＧＢＴ２００は、セル領域１０１、セル端領域１０２、終端領域１０３、第１のゲート電極パッド１１１、第２のゲート電極パッド１１２を備える。ＩＧＢＴ２００は、半導体層１０、エミッタ電極１２、コレクタ電極１４を備える。
半導体層１０の中には、メイントレンチ２０（第１のトレンチ）、コントロールトレンチ２２（第２のトレンチ）、メインゲート電極２４（第１のゲート電極）、コントロールゲート電極２６（第２のゲート電極）、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、第１のｎ型エミッタ領域３６、第２のｎ型エミッタ領域３７、ｐ型周辺領域３８、ｐ型ガードリング領域４０、ゲート絶縁膜４２、周辺トレンチ４４、トレンチ電極４６が設けられる。
半導体層１０の中には、更に、メイントレンチ２３（第３のトレンチ）、メインゲート電極２５（第３のゲート電極）が設けられる。
メイントレンチ２３、及び、メインゲート電極２５は、セル端領域１０２に設けられる。セル端領域１０２のメイントレンチ２３、及び、メインゲート電極２５は、例えば、２つのコントロールトレンチ２２の間に設けられる。
メインゲート電極２５は、第１のゲート電極パッド１１１に電気的に接続される。したがって、セル端領域１０２内に、一部、セル領域１０１のトランジスタと同じ動作をするトランジスタが設けられる。
第２の実施形態のＩＧＢＴ２００によれば、セル端領域１０２に、セル領域１０１のトランジスタと同じ動作をするトランジスタを設けることにより、終端領域１０３のキャリアの蓄積量を調整することが可能となる。したがって、ＩＧＢＴ２００の特性の最適化を図ることが容易になる。
以上、第２の実施形態によれば、ＩＧＢＴ２００の電流集中による破壊を抑制することが可能となる。また、ターンオフ動作の際のスイッチング損失の増加を抑制することが可能となる。更に、ＩＧＢＴ２００の特性の最適化を図ることが容易になる。
なお図１０では、コントロールトレンチ２２の間にメイントレンチ２３を配置しているが、コントロールトレンチ２２とメイントレンチ２３の配置は自由に変えられる。
（第３の実施形態）
第３の実施形態の半導体装置は、セル領域は、半導体層の中に設けられコレクタ電極に接するｐ型コレクタ領域と、ｐ型コレクタ領域と第１の面との間に設けられたｎ型ドリフト領域と、ｎ型ドリフト領域と第１の面との間に設けられたｐ型ベース領域と、ｐ型ベース領域と第１の面との間に設けられエミッタ電極に接するｎ型エミッタ領域と、を有し、セル端領域は、ｐ型コレクタ領域と、ｎ型ドリフト領域と、ｎ型ドリフト領域と第１の面との間に設けられたｐ型領域と、を有する。
第３の実施形態の半導体装置は、セル端領域にエミッタ領域が設けられない点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１１は、第３の実施形態の半導体装置の模式平面図である。図１２は、第３の実施形態の半導体装置の模式断面図である。図１２は図１１のＣＣ’断面図である。
第３の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート型のＩＧＢＴ３００である。
第３の実施形態のＩＧＢＴ３００は、セル領域１０１、セル端領域１０２、終端領域１０３、第１のゲート電極パッド１１１、第２のゲート電極パッド１１２を備える。ＩＧＢＴ３００は、半導体層１０、エミッタ電極１２、コレクタ電極１４を備える。
半導体層１０の中には、メイントレンチ２０（第１のトレンチ）、コントロールトレンチ１２２（第２のトレンチ）、メインゲート電極２４（第１のゲート電極）、コントロールゲート電極１２６（第２のゲート電極）、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、ｎ型エミッタ領域１３６、ｐ型領域１３８（（第一導電型領域））、ｐ型ガードリング領域４０、ゲート絶縁膜４２が設けられる。
第１のゲート電極パッド１１１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極パッド１１１は、セル領域１０１のメインゲート電極２４に電気的に接続さる。第１のゲート電極パッド１１１には、第１のゲート電圧が印加される。
第２のゲート電極パッド１１２は、半導体層１０の第１の面Ｐ１の側に設けられる。第２のゲート電極パッド１１２は、セル端領域１０２のコントロールゲート電極１２６に電気的に接続さる。第２のゲート電極パッド１１２には、第２のゲート電圧が印加される。
セル領域１０１は、エミッタ電極１２、コレクタ電極１４、メイントレンチ２０、メインゲート電極２４、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、ｎ型エミッタ領域１３６、ゲート絶縁膜４２を有する。セル領域１０１の構成は、第１の実施形態のＩＧＢＴ１００と同様である。
セル端領域１０２は、エミッタ電極１２、コレクタ電極１４、コントロールトレンチ１２２、コントロールゲート電極１２６、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ゲート絶縁膜４２、ｐ型領域１３８を有する。セル端領域１０２には、ｎ型エミッタ領域が存在しない。
終端領域１０３は、コレクタ電極１４、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ガードリング領域４０を有する。
ｎ型エミッタ領域１３６は、ｎ＋型の半導体領域である。ｎ型エミッタ領域１３６は、セル領域１０１に設けられる。ｎ型エミッタ領域１３６は、第１の面Ｐ１とｐ型ベース領域３４との間に設けられる。ｎ型エミッタ領域１３６のｎ型不純物濃度は、ｎ型ドリフト領域３２のｎ型不純物濃度より高い。
ｎ型エミッタ領域１３６は、エミッタ電極１２に電気的に接続される。ｎ型エミッタ領域１３６は、エミッタ電極１２に接する。ｎ型エミッタ領域１３６は、ＩＧＢＴ３００のオン状態の際に電子の供給源となる。
メイントレンチ２０は、セル領域１０１に設けられる。メイントレンチ２０は、例えば、第１の面Ｐ１に略平行な第１の方向に伸長する。
メインゲート電極２４は、メイントレンチ２０の中に設けられる。メインゲート電極２４は、図示しない配線層を用いて、第１のゲート電極パッド１１１に電気的に接続される。
ｐ型領域１３８は、ｐ型の半導体領域である。ｐ型領域１３８は、セル端領域１０２に設けられる。ｐ型領域１３８は、第１の面Ｐ１とｎ型ドリフト領域３２との間に設けられる。ｐ型領域１３８は、例えば、セル領域１０１を囲んで設けられる。ｐ型領域１３８は、ｐ型ベース領域３４に接する。ｐ型領域１３８は、例えば、エミッタ電極１２に接する。
ｐ型領域１３８の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さ（図１２中のｄ２）は、例えば、ｐ型ベース領域３４の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さ（図１２中のｄ１）よりも深い。ｐ型領域１３８の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さｄ１は、例えば、６μｍ以上１２μｍ以下である。
コントロールトレンチ１２２は、セル端領域１０２に設けられる。コントロールトレンチ２２は、例えば、第１の面Ｐ１に略平行な第１の方向に伸長する。
コントロールトレンチ１２２は、ｐ型領域１３８内に設けられる。コントロールトレンチ２２の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さ（図１２中のｄ３）は、ｐ型領域１３８の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さｄ２よりも浅い。コントロールトレンチ２２の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さｄ３は、例えば、４μｍ以上６μｍ以下である。
隣りあう２個のコントロールトレンチ１２２の間隔（図１２中のｓ２）は、隣り合う２個のメイントレンチ２０の間隔（図１２中のｓ１）より大きくても小さくても良い。あるいは、等しくても良い。
コントロールゲート電極１２６は、コントロールトレンチ１２２の中に設けられる。コントロールゲート電極１２６は、図示しない配線層を用いて、第２のゲート電極パッド１１２に電気的に接続される。
コントロールゲート電極１２６とｐ型領域１３８の間には、ゲート絶縁膜４２が設けられる。
第１の実施形態のＩＧＢＴ１００と異なり、セル端領域１０２には、トランジスタは形成されない。
次に、ＩＧＢＴ３００の動作について説明する。
ＩＧＢＴ３００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
第１のゲート電極パッド１１１、及び、第２のゲート電極パッド１１２には、ターンオフ電圧が印加されている。メインゲート電極２４、及び、コントロールゲート電極１２６にもターンオフ電圧が印加されている。ターンオフ電圧はセル領域１０１のトランジスタがオン状態とならない閾値以下の電圧であり、例えば、０Ｖである。
ＩＧＢＴ３００をターンオン動作させて、オン状態にする際に、第１のゲート電極パッド１１１にターンオン電圧を印加する。メインゲート電極２４にもターンオン電圧が印加される。
ターンオン電圧とは、セル領域１０１のトランジスタの閾値電圧を超える電圧である。ターンオン電圧は、例えば、１５Ｖである。セル領域１０１のトランジスタがオン状態になる。なお、セル端領域１０２には、トランジスタが形成されていないため、トランジスタ動作は生じない。
ＩＧＢＴ３００をターンオフ動作させて、オフ状態にする際に、最初に第２のゲート電極パッド１１２に負電位を印加する。コントロールゲート電極１２６にも負電位が印加される。セル端領域１０２のコントロールトレンチ１２２の周囲のｐ型領域１３８に、ｐ型蓄積層が形成される。
次に、第１のゲート電極パッド１１１に、ターンオフ電圧を印加する。メインゲート電極２４にもターンオフ電圧が印加される。セル領域１０１のトランジスタがオフ状態になりし、ＩＧＢＴ３００がオフ状態になる。
第２のゲート電極パッド１１２に負電位を印加するのと、第１のゲート電極パッド１１１にターンオフ電圧を印加するのは同時でもよい。第１のゲート電極パッド１１１にターンオフ電圧を印加したあとに、第２のゲート電極パッド１１２に負電位を印加してもよい。第２のゲート電極パッド１１２に負電位を印加したあとに、第１のゲート電極パッド１１１にターンオフ電圧を印加してもよい。
次に、第３の実施形態の半導体装置の作用及び効果について説明する。
図１３は、第３の実施形態の半導体装置の作用及び効果の説明図である。図１３は、第３の実施形態のＩＧＢＴ３００のオン状態のキャリアの蓄積状態を示す図である。
図１３に示すように、終端領域１０３の一部にもキャリアが広がり、終端領域１０３の一部にもキャリアが多量に蓄積されている。
図１４は、第３の実施形態の半導体装置の作用及び効果の説明図である。図１４は、第３の実施形態のＩＧＢＴ３００において、セル端領域１０２のコントロールゲート電極１２６に負電圧を印加し、ｐ型領域１３８にｐ型蓄積層を形成した状態でのキャリアの蓄積状態を示す。
ｐ型領域１３８にｐ型蓄積層が形成されることで、セル端領域１０２からのキャリアの排出が促進される。したがって、図１４に示すように、終端領域１０３及びセル端領域１０２のキャリアの蓄積量が、セル領域１０１の蓄積量よりも少なくなる。
図１５は、第３の実施形態の半導体装置の作用及び効果の説明図である。図１５は、第３の実施形態のＩＧＢＴ３００のターンオフ動作時の電流の状態を示す図である。矢印が電流の流れを示す。矢印の太さが電流密度を示す。
ＩＧＢＴ３００では、コントロールゲート電極１２６に負電位を印加し、セル端領域１０２のｐ型領域１３８にｐ型蓄積層を形成する。セル領域１０１のメインゲート電極２４にターンオフ電圧が印加され、セル領域１０１のトランジスタがオフ状態になる。
セル端領域１０２はｐ型領域１３８にｐ型蓄積層を形成しているためキャリアの排出が効果的に行われるためセル端領域１０２あるいはセル領域１０１の端部のキャリアの集中は生じない。したがって、電流密度が高くなることがない。よって、ＩＧＢＴ３００の破壊が抑制される。また、キャリアの排出に要する時間も短くなり、ターンオフ動作の際のスイッチング損失の増加が抑制される。
ｐ型領域１３８にｐ型蓄積層を数多く形成するためには、隣りあう２個のコントロールトレンチ１２２の間隔ｓ２が、隣り合う２個のメイントレンチ２０の間隔ｓ１よりも狭いことが好ましい。
以上、第３の実施形態によれば、ＩＧＢＴ３００の電流集中による破壊を抑制することが可能となる。また、ターンオフ動作の際のスイッチング損失の増加を抑制することが可能となる。
（第４の実施形態）
第４の実施形態の半導体装置は、隣りあう２個の第２のトレンチの間にｎ型領域が設けられた点で、第３の実施形態と異なる。以下、第３の実施形態と重複する内容については、一部記述を省略する。
図１６は、第４の実施形態の半導体装置の模式断面図である。図１６は、図１１のＣＣ’断面図に相当する断面図である。
第４の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ４００である。
第４の実施形態のＩＧＢＴ４００は、セル領域１０１、セル端領域１０２、終端領域１０３、第１のゲート電極パッド１１１、第２のゲート電極パッド１１２を備える。ＩＧＢＴ４００は、半導体層１０、エミッタ電極１２、コレクタ電極１４を備える。
半導体層１０の中には、メイントレンチ２０（第１のトレンチ）、コントロールトレンチ１２２（第２のトレンチ）、メインゲート電極２４（第１のゲート電極）、コントロールゲート電極１２６（第２のゲート電極）、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、ｎ型エミッタ領域１３６、ｐ型領域１３８、ｐ型ガードリング領域４０、ゲート絶縁膜４２、ｎ型領域５０（第二導電型領域）が設けられる。
ｎ型領域５０は、セル端領域１０２に設けられる。ｎ型領域５０は、ｎ型の半導体領域である。ｎ型領域５０は、２個のコントロールトレンチ１２２の間に設けられる。ｎ型領域５０は、上下をｐ型領域１３８に挟まれる。
ｎ型領域５０をもうけることより、疑似的に、コントロールゲート電極１２６をゲート電極とするｐチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がセル端領域１０２に形成される。ｎ型領域５０は、ｐチャネル型ＭＯＳＦＥＴのチャネル領域として機能する。
次に、ＩＧＢＴ４００の動作について説明する。
ＩＧＢＴ４００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
第１のゲート電極パッド１１１には、ターンオフ電圧が印加されている。メインゲート電極２４にもターンオフ電圧が印加されている。
ＩＧＢＴ４００をターンオン動作させて、オン状態にする際に、第１のゲート電極パッド１１１にターンオン電圧を印加する。メインゲート電極２４にもターンオン電圧が印加される。コントロールゲート電極１２６には０Ｖもしくはメインゲート電極２４と同じ電圧を印加する。
ターンオン電圧は、セル領域１０１のトランジスタの閾値電圧を超える電圧である。ターンオン電圧は、例えば、１５Ｖである。セル領域１０１のトランジスタがオン状態になる。なお、セル端領域１０２に形成されているｐチャネル型ＭＯＳＦＥＴは、オフ状態である。このため、セル端領域１０２でのキャリアの排出は抑制される。
ＩＧＢＴ４００をターンオフ動作させて、オフ状態にする際に、第２のゲート電極パッド１１２に負電位を印加する。コントロールゲート電極１２６には負電位の電圧が印加される。このため、セル端領域１０２のコントロールトレンチ１２２の周囲のｐ型領域１３８にｐ型蓄積層が形成される。また、セル端領域１０２に形成されているｐチャネル型ＭＯＳＦＥＴはオン状態となる。
第１のゲート電極パッド１１１に、ターンオフ電圧を印加する。メインゲート電極２４にもターンオフ電圧が印加される。セル領域１０１のトランジスタがオフ状態になり、ＩＧＢＴ４００がオフ状態になる。
ＩＧＢＴ４００が、オン状態の際には、第３の実施形態と同様、終端領域１０３の一部にもキャリアが広がり、終端領域１０３の一部にもキャリアが多量に蓄積されている。セル端領域１０２に形成されているｐチャネル型ＭＯＳＦＥＴは、オフ状態にある。このため、セル端領域１０２でのキャリアの排出は抑制される。したがって、第３の実施形態と比較して、オン抵抗は低減される。
ＩＧＢＴ４００を、オフ状態にする際に、セル端領域１０２のコントロールトレンチ１２２に負電圧を印加すると、ｐ型領域１３８にｐ型蓄積層が形成される。また、セル端領域１０２に形成されているｐチャネル型ＭＯＳＦＥＴもオン状態になる。
ｐチャネル型ＭＯＳＦＥＴがオン状態になり、ｐ型領域１３８にｐ型蓄積層が形成されることで、セル端領域１０２からのキャリアの排出が行われる。したがって、終端領域１０３及びセル端領域１０２のキャリアの蓄積量が、セル領域１０１の蓄積量よりも少なくなる。
セル領域１０１のメインゲート電極２４にターンオフ電圧が印加され、セル領域１０１のトランジスタがオフ状態になる。終端領域１０３及びセル端領域１０２の下でのキャリアの蓄積量が、既に少なくなっているため、セル端領域１０２あるいはセル領域１０１の端部のキャリアの集中は生じない。したがって、電流密度が高くなることがない。よって、ＩＧＢＴ４００の破壊が抑制される。また、キャリアの排出に要する時間も短くなり、ターンオフ動作の際のスイッチング損失の増加が抑制される。
以上、第４の実施形態によれば、ＩＧＢＴ４００の電流集中による破壊を抑制することが可能となる。また、ターンオフ動作の際のスイッチング損失の増加を抑制することが可能となる。また、第３の実施形態と比較してオン抵抗が低減する。 なお、第１のゲート電極パッド１１１にターンオフ電圧を印加するのと、第２のゲート電極パッド１１２に負電位の電圧を印加するのとは、同時でもよい。
（第５の実施形態）
第５の実施形態の半導体装置は、ｐ型領域の第１の面から第２の面に向かう方向の深さが、第２のトレンチの方向の深さよりも浅く、ｐ型領域の第１の面から第２の面に向かう方向の深さが、ｐ型ベース領域の第１の面から第２の面に向かう方向の深さと略同一である点で、第３の実施形態と異なる。以下、第３の実施形態と重複する内容については、一部記述を省略する。
図１７は、第５の実施形態の半導体装置の模式断面図である。図１７は、図１１のＣＣ’断面図に相当する断面図である。
第５の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチ型のＩＧＢＴ５００である。
第５の実施形態のＩＧＢＴ５００は、セル領域１０１、セル端領域１０２、終端領域１０３、第１のゲート電極パッド１１１、第２のゲート電極パッド１１２を備える。ＩＧＢＴ５００は、半導体層１０、エミッタ電極１２、コレクタ電極１４を備える。
半導体層１０の中には、メイントレンチ２０（第１のトレンチ）、コントロールトレンチ１２２（第２のトレンチ）、メインゲート電極２４（第１のゲート電極）、コントロールゲート電極１２６（第２のゲート電極）、ｐ型コレクタ領域２８、ｎ型バッファ領域３０、ｎ型ドリフト領域３２、ｐ型ベース領域３４、ｎ型エミッタ領域１３６、ｐ型領域１３８、ｐ型ガードリング領域４０、ゲート絶縁膜４２が設けられる。
ｐ型領域１３８の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さ（図１７中のｄ２）が、コントロールトレンチ１２２の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さ（図１７中のｄ３）よりも浅い。コントロールトレンチ１２２は、ｐ型領域１３８を突き抜け、ｎ型ドリフト領域３２に達している。
また、ｐ型領域１３８の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さｄ２は、ｐ型ベース領域３４の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さ（図１７中のｄ１）と略同一である。
また、ｐ型ガードリング領域４０の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さも、ｐ型ベース領域３４の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さｄ１と略同一である。
第５の実施形態のＩＧＢＴ５００では、コントロールトレンチ１２２は、ｐ型領域１３８を突き抜けている。このため、コントロールトレンチ１２２の周囲のｐ型領域１３８にｐ型蓄積層が形成された際の、セル端領域１０２からのキャリアの排出が促進される。したがって、ＩＧＢＴ５００の破壊が更に抑制される。また、キャリアの排出に要する時間も更に短くなり、ターンオフ動作の際のスイッチング損失の増加が抑制される。
また、ＩＧＢＴ５００では、ｐ型領域１３８やｐ型ガードリング領域４０の深さが第３の実施形態のＩＧＢＴ３００よりも浅い。したがって、例えば、ｐ型不純物拡散のための長時間の熱工程が不要となる。したがって、低コストで製造することが可能となる。また、例えば、低温プロセスで製造されるロジックデバイスやメモリデバイスとの同一チップへの混載が容易となる。
以上、第５の実施形態によれば、ＩＧＢＴ５００の電流集中による破壊を更に抑制することが可能となる。また、ターンオフ動作の際のスイッチング損失の増加を更に抑制することが可能となる。また、低コストで製造が可能となる。また、ロジックデバイスやメモリデバイスとの同一チップへの混載が容易となる。
第１ないし第５の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素等、その他の単結晶半導体であっても構わない。
第１ないし第５の実施形態においては、セル端領域のコントロールトレンチの数が２個から４個の場合を例に説明したが、コントロールトレンチの数は、例えば、５個以上であっても構わない。
第１ないし第５の実施形態においては、メイントレンチやコントロールトレンチが、ストライプ形状を有する場合を、例に説明したが、メイントレンチやコントロールトレンチの形状は特に限定されるものではなく、例えば、メッシュ形状等、その他の形状であっても構わない。
第１ないし第５の実施形態においては、終端領域として、ｐ型ガードリング領域を有する構造を例に説明したが、終端領域の構造は、その他の構造であっても構わない。例えば、フィールドプレートを有する構造であっても構わない。
第１ないし第５の実施形態においては、第一導電型がｐ型、第二導電型がｎ型である場合を例に説明したが、第一導電型をｎ型、第二導電型をｐ型とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ エミッタ電極
１４ コレクタ電極
２０ メイントレンチ（第１のトレンチ）
２２ コントロールトレンチ（第２のトレンチ）
２３ メイントレンチ（第３のトレンチ）
２４ メインゲート電極（第１のゲート電極）
２５ メインゲート電極（第３のゲート電極）
２６ コントロールゲート電極（第２のゲート電極）
２８ ｐ型コレクタ領域
３２ ｎ型ドリフト領域
３４ ｐ型ベース領域
３６ 第１のｎ型エミッタ領域
３７ 第２のｎ型エミッタ領域
５０ ｎ型領域
１００ ＩＧＢＴ（半導体装置）
１０１ セル領域
１０２ セル端領域
１１１ 第１のゲート電極パッド
１１２ 第２のゲート電極パッド
１２２ コントロールトレンチ（第２のトレンチ）
１２６ コントロールゲート電極（第２のゲート電極）
１３６ ｎ型エミッタ領域
１３８ ｐ型領域
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
５００ ＩＧＢＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (11)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の前記第１の面の側に設けられたエミッタ電極と、
    前記半導体層の前記第２の面の側に設けられたコレクタ電極と、
    前記半導体層の前記第１の面の側に設けられた第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられた第２のゲート電極パッドと、
    前記半導体層の中に設けられた第１のトレンチと、前記第１のトレンチの中に設けられ前記第１のゲート電極パッドに電気的に接続された第１のゲート電極と、を有するセル領域と、
    前記半導体層の中に設けられた第２のトレンチと、前記第２のトレンチの中に設けられ前記第２のゲート電極パッドに電気的に接続された第２のゲート電極と、を有し、前記セル領域に隣り合うセル端領域と、
    を備えた半導体装置。
  2. 前記セル領域は、前記半導体層の中に設けられ前記コレクタ電極に接する第一導電型コレクタ領域と、前記第一導電型コレクタ領域と前記第１の面との間に設けられた第二導電型ドリフト領域と、前記第二導電型ドリフト領域と前記第１の面との間に設けられた第一導電型ベース領域と、前記第一導電型ベース領域と前記第１の面との間に設けられ前記エミッタ電極に接する第１の第二導電型エミッタ領域と、を有し、
    前記セル端領域は、前記第一導電型コレクタ領域と、前記第二導電型ドリフト領域と、前記第一導電型ベース領域と、前記第一導電型ベース領域と前記第１の面との間に設けられ前記エミッタ電極に接する第２の第二導電型エミッタ領域と、を有する請求項１記載の半導体装置。
  3. 前記セル端領域は、前記半導体層の中に設けられた第３のトレンチと、前記第３のトレンチの中に設けられ前記第１のゲート電極パッドに電気的に接続された第３のゲート電極と、を有する請求項１又は請求項２記載の半導体装置。
  4. 前記第１のゲート電極及び前記第２のゲート電極に閾値以上の電圧が印加されたオン状態から、オフ状態に移行する際に、前記第２のゲート電極に閾値以下の電圧を印加した後、前記第１のゲート電極に閾値以下の電圧を印加する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記セル領域は、前記半導体層の中に設けられ前記コレクタ電極に接する第一導電型コレクタ領域と、前記第一導電型コレクタ領域と前記第１の面との間に設けられた第二導電型ドリフト領域と、前記第二導電型ドリフト領域と前記第１の面との間に設けられた第一導電型ベース領域と、前記第一導電型ベース領域と前記第１の面との間に設けられ前記エミッタ電極に接する第二導電型エミッタ領域と、を有し、
    前記セル端領域は、前記第一導電型コレクタ領域と、前記第二導電型ドリフト領域と、前記第二導電型ドリフト領域と前記第１の面との間に設けられた第一導電型領域と、を有する請求項１記載の半導体装置。
  6. 隣りあう２個の前記第２のトレンチの間隔は、隣り合う２個の前記第１のトレンチの間隔よりも狭い請求項５記載の半導体装置。
  7. 前記第一導電型領域の前記第１の面から前記第２の面に向かう方向の深さが、前記第２のトレンチの前記方向の深さよりも深い請求項５又は請求項６記載の半導体装置。
  8. 隣りあう２個の前記第２のトレンチの間に第二導電型領域が設けられた請求項５ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第一導電型領域の前記第１の面から前記第２の面に向かう方向の深さが、前記第２のトレンチの前記方向の深さよりも浅い請求項５又は請求項６記載の半導体装置。
  10. 前記第一導電型領域の前記方向の深さが、前記第一導電型ベース領域の前記方向の深さと略同一である請求項９記載の半導体装置。
  11. 前記第１のゲート電極パッドに閾値以上の電圧が印加されたオン状態から、オフ状態に移行する際に、前記第２のゲート電極パッドに負電圧を印加した後、前記第１のゲート電極パッドに閾値以下の電圧を印加する請求項５ないし請求項１０いずれか一項記載の半導体装置。
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