JP5644793B2 - 半導体装置 - Google Patents

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Description

本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成され、基板平面方向に電流を流す横型の半導体装置に関するものである。
従来より、例えば、特許文献１には、トレンチゲート型のＩＧＢＴが形成され、基板平面方向に電流を流す横型の半導体装置が提案されている。具体的には、この半導体装置では、Ｎ−型のドリフト層の表層部にＰ型のベース層が形成されており、ベース層の表層部にＮ＋型のエミッタ層が形成されている。また、ベース層およびエミッタ層を貫通してドリフト層に達する複数のトレンチが一方向に延設されている。そして、各トレンチの壁面にはゲート絶縁膜とゲート電極とが順に形成されている。なお、このトレンチは、ドリフト層の裏面には達していない。
ベース層およびエミッタ層上には、層間絶縁膜を介してエミッタ電極が備えられており、層間絶縁膜に形成されたコンタクトホールを介して、ベース層およびエミッタ層とエミッタ電極とが電気的に接続されている。また、ドリフト層の表層部には、ベース層と離間する位置にＰ＋型のコレクタ層が形成されている。詳しくは、このコレクタ層は、ドリフト層のうちトレンチの側壁側に配置されている。つまり、各トレンチの側壁とコレクタ層との間の距離は互いに異なっている。そして、コレクタ層上には、コレクタ電極が備えられている。
このような半導体装置では、ゲート電極に対して所定のゲート電圧が印加されると、ベース層のうちトレンチと接する部分にＮ型となるチャネル領域が形成される。そして、エミッタ層からチャネル領域を介して電子がドリフト層に供給されると共にコレクタ層から正孔がドリフト層に供給され、伝導度変調により抵抗値が低下してオン状態となる。
特開平９−７４１９７号公報
しかしながら、上記半導体装置では、電流は、ドリフト層を平面方向に流れた後、トレンチ下でドリフト層の平面方向と垂直方向に曲げられてトレンチの側壁に沿って流れる。このため、トレンチ下部で電流集中が生じやすく、オン抵抗が増大したり、破壊耐量が低下したりするという問題がある。特に、コレクタ層に最も近いトレンチ下部では電流集中が生じやすくなってしまう。
また、オフ時等で高電圧が印加された場合には、トレンチ下部に高電界が発生し、耐圧が低下したり、破壊耐量が低下したりするという問題もある。
本発明は上記点に鑑みて、オン抵抗が増大したり、破壊耐量が低下したりすることを抑制することができ、さらに耐圧が低下することを抑制することができる半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（２）を構成する半導体層（１ｃ）と、ドリフト層の少なくとも表面（２ａ）側の表層部に形成された第２導電型のベース層（３）と、ベース層からドリフト層に渡って所定方向に延設された複数のトレンチ（６）と、複数のトレンチの壁面にそれぞれ形成されたゲート絶縁膜（７）と、ゲート絶縁膜上にそれぞれ形成されたゲート電極（８）と、ベース層の表層部であって複数のトレンチの側部にそれぞれ形成された第１導電型のエミッタ層（９）と、ドリフト層の表層部であってベース層と離間して形成された第２導電型のコレクタ層（５）と、エミッタ層およびベース層と電気的に接続されるエミッタ電極（１２）と、コレクタ層と電気的に接続されるコレクタ電極（１４）と、を備え、以下の点を特徴としている。
すなわち、複数のトレンチはドリフト層の裏面（２ｂ）に達するように形成されており、コレクタ層はドリフト層の表層部のうち複数のトレンチの延設方向の先端部側に形成されており、ゲート電極に所定電圧が印加されると、ベース層のうちトレンチと接する部分にチャネル領域が形成されてトレンチに沿って当該トレンチの延設方向に電流が流れ、複数のトレンチは、コレクタ層側の一端部における所定方向と垂直方向の長さが一端部と反対側の他端部における所定方向と垂直方向の長さより長くされていることを特徴としている。
これによれば、トレンチがドリフト層の裏面に達するように形成されており、電流はトレンチに沿って当該トレンチの延設方向に流れる。つまり、電流はトレンチの下部に回りこむことがない。このため、トレンチの下部に電流集中が生じることがなく、オン抵抗が増加したり、破壊耐量が低下したりすることを抑制することができる。また、トレンチがドリフト層の裏面に達するように形成されているため、オフ時等に高電圧が印加された場合であってもトレンチの下部に高電界が発生することを抑制することができ、耐圧が低下したり、破壊耐量が低下したりすることを抑制することができる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態における半導体装置の斜視断面図である。 図１中のII-II線に沿った断面図である。 図１中のIII-III線に沿った断面図である。 図１中のIV-IV線に沿った断面図である。 図１の半導体装置にゲート配線を加えた図である。 図１に示す半導体装置のオン状態を示す図である。 本発明の第２実施形態における半導体装置の斜視断面図である。 本発明の第３実施形態における半導体装置の斜視断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１〜図４に示されるように、半導体装置は、支持基板１ａ上に絶縁膜１ｂが形成されると共にこの絶縁膜１ｂ上に半導体層１ｃが形成され、支持基板１ａと半導体層１ｃとが絶縁膜１ｂによって分離されてなる半導体基板１を用いて構成されている。つまり、本実施形態では、半導体基板１としてＳＯＩ基板が用いられている。また、半導体層１ｃはＮ−型のドリフト層として機能するようになっており、このドリフト層２の表層部に横型のＩＧＢＴを構成する各部が形成されている。
なお、本実施形態では、絶縁膜１ｂが本発明の分離膜に相当している。また、支持基板１ａは、例えば、シリコン基板等が用いられるがセラミック基板等であってもよい。
ドリフト層２には、表面２ａ側の表層部にＰ型のベース層３が形成されている。本実施形態では、このベース層３は、一方向に延設されていると共にドリフト層２（半導体層１ｃ）の表面２ａから裏面２ｂに達するように形成されている。
なお、ドリフト層２の表面２ａとは半導体層１ｃの表面のことであり、絶縁膜１ｂ側と反対側の一面のことである。また、ドリフト層２の裏面２ｂとは半導体層１ｃの裏面のことであり、絶縁膜１ｂ側の一面のことである。つまり、ベース層３は、絶縁膜１ｂに達するように形成されている。
また、ドリフト層２の表層部のうちベース層３と離間した位置には、ベース層３の延設方向と平行な方向にＮ＋型のバッファ層４が形成されている。このバッファ層４は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。そして、バッファ層４の表層部にはベース層３（バッファ層４）の延設方向と平行な方向にＰ＋型のコレクタ層５が延設されている。
そして、ベース層３からドリフト層２に渡って複数のトレンチ６が形成されている。具体的には、これら複数のトレンチ６は、コレクタ層５の延設方向と垂直方向であってドリフト層２（半導体層１ｃ）の平面方向と平行な方向に延設されたストライプ構造とされている。言い換えると、複数のトレンチ６は、当該トレンチ６の延設方向（図１中紙面左右方向）の先端部側にコレクタ層５が位置するように形成されている。また、各トレンチ６は、それぞれドリフト層２（半導体層１ｃ）の表面２ａから裏面２ｂに達するように形成されている。つまり、各トレンチ６は絶縁膜１ｂに達するように形成されている。
さらに、各トレンチ６は、本実施形態では、トレンチ６の延設方向と垂直方向であってドリフト層２（半導体層１ｃ）の平面方向と平行な方向の長さを幅とすると、コレクタ層５側の一端部の幅が当該一端部と反対側の他端部の幅より長くされている。本実施形態では、トレンチ６は、ドリフト層２（半導体層１ｃ）の表面２ａにおいて、ドリフト層２に形成されている部分の幅がベース層３に形成されている部分の幅より長くされており、平面形状がコレクタ層５側の一端部を底部とする壺形状とされている。
そして、各トレンチ６内は、各トレンチ６の内壁表面を覆うように形成された熱酸化膜等からなるゲート絶縁膜７と、このゲート絶縁膜７上に形成されたポリシリコン等により構成されるゲート電極８とにより埋め込まれている。
また、ベース層３の表層部のうちトレンチ６の側部には、Ｎ＋型のエミッタ層９が形成されている。そして、ベース層３の表層部のうちトレンチ６の側部から離間した位置には、Ｐ＋型のボディ層１０が形成されている。これらエミッタ層９およびボディ層１０は、ベース層３よりも十分に高濃度とされている。
そして、図２〜図４に示されるように、ドリフト層２（半導体層１ｃ）の表面２ａには層間絶縁膜１１が形成されている。この層間絶縁膜１１には、エミッタ層９およびボディ層１０の一部を露出させるコンタクトホール１１ａ（図２および図３参照）、ゲート電極８を露出させるコンタクトホール１１ｂ（図２参照）、コレクタ層５を露出させるコンタクトホール１１ｃ（図４参照）が形成されている。そして、層間絶縁膜１１上には、エミッタ電極１２、ゲート配線１３、コレクタ電極１４が形成されており、エミッタ電極１２はコンタクトホール１１ａを介してエミッタ層９およびボディ層１０と電気的に接続され、ゲート配線１３はコンタクトホール１１ｂを介してゲート電極８と電気的に接続され、コレクタ電極１４はコンタクトホール１１ｃを介してコレクタ層５と電気的に接続されている。
なお、エミッタ電極１２、ゲート配線１３、コレクタ電極１４は、Ａｌ等の金属がパターニングされることによって構成される。また、ゲート配線１３は、図２、図３、図５に示されるように、各ゲート電極８のうちトレンチ６におけるコレクタ層５側の一端部側に埋め込まれている部分をそれぞれ接続するように隣接するトレンチ６の間に位置する層間絶縁膜１１上にも形成されている。図１では、各構成の配置関係を理解しやすくするために、層間絶縁膜１１、エミッタ電極１２、ゲート配線１３、コレクタ電極１４に関しては図示していない。
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ＋型、Ｎ−型が本発明の第１導電型に相当しており、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。
次に、上記半導体装置の製造方法について説明する。
まず、上記半導体基板１を用意し、半導体層１ｃにイオン注入や熱拡散等を行ってベース層３、バッファ層４、コレクタ層５、エミッタ層９、ボディ層１０を形成する。
その後、半導体層１ｃ上にシリコン酸化膜等で構成されるエッチングマスクを化学気相成長（以下、単にＣＶＤという）法等で形成し、当該エッチングマスクをパターニングしてトレンチ６の形成予定領域を開口する。そして、エッチングマスクを用いて反応性イオンエッチング等の異方性エッチングを行うことにより上記形状のトレンチ６を形成する。
その後、トレンチ６の内壁表面にゲート絶縁膜７を形成すると共にゲート絶縁膜７上にポリシリコン等を埋め込んでゲート電極８を構成する。
続いて、半導体層１ｃ上に堆積したポリシリコンおよびエッチングマスクを除去した後、酸化膜やＢＰＳＧ膜等を形成して層間絶縁膜１１を構成する。そして、この層間絶縁膜１１に反応性イオンエッチング等を行ってコンタクトホール１１ａ〜１１ｃを形成する。続いて、各コンタクトホール１１ａ〜１１ｃ内が埋め込まれるように層間絶縁膜１１上に金属膜を堆積し、当該金属膜を適宜パターニングすることによってエミッタ電極１２、ゲート配線１３、コレクタ電極１４を形成することにより、上記半導体装置が製造される。
次に、上記半導体装置の作動について図６を参照しつつ説明する。
上記半導体装置では、ゲート電極８に対して所定のゲート電圧が印加されると、ベース層３のうちトレンチ６と接する部分にＮ型となるチャネル領域が形成される。そして、エミッタ層９からチャネル領域を介して電子がドリフト層２内に供給されると共に、コレクタ層５から正孔がドリフト層２に供給され、伝導度変調によりドリフト層２の抵抗値が低下してオン状態となって電流が流れる。
このとき、上記のように、トレンチ６は、コレクタ層５の延設方向と垂直方向に延設されている。つまり、コレクタ層５はトレンチ６の延設方向の先端部側に位置している。このため、電流はドリフト層２を平面方向に流れた後トレンチ６に沿ってトレンチ６の延設方向に流れる。また、トレンチ６はドリフト層２（半導体層１ｃ）の裏面２ｂに達するように形成されている。このため、電流がトレンチ６の下部に回り込んで電流の流れ方向が変化することもない。
以上説明したように、本実施形態の半導体装置では、トレンチ６がドリフト層２（半導体層１ｃ）の裏面２ｂに達するように形成されており、電流はトレンチ６に沿ってトレンチ６の延設方向に流れる。このため、電流がトレンチ６の下部に回り込んで電流の流れ方向が変化することもなく、トレンチ６の下部に電流集中が生じることもない。したがって、オン抵抗が増加したり、破壊耐量が低下したりすることを抑制することができる。
また、トレンチ６がドリフト層２（半導体層１ｃ）の裏面２ｂに達するように形成されているため、オフ時等に高電圧が印加された場合であってもトレンチ６の下部に高電界が発生することを抑制することができ、耐圧が低下したり、破壊耐量が低下したりすることを抑制することができる。
さらに、トレンチ６は、コレクタ層５側の一端部の幅が当該一端部と反対側の他端部の幅より長くされている。このため、ドリフト層２に供給された正孔は、ベース層３およびボディ層１０を介してエミッタ電極１２から抜け難くなり、ドリフト層２に多量の正孔を蓄積させることができる。したがって、エミッタ層９からドリフト層２に供給される電子の総量を増加させることができ、オン電圧の低減を図ることができる。
そして、ベース層３は、ドリフト層２（半導体層１ｃ）の裏面２ｂに達するように形成されている。このため、ベース層３がドリフト層２の表層部にのみ形成されている場合と比較して、大きなチャネル領域を形成することができ、ドリフト層２からチャネル領域に電流が流れる際に電流集中が発生することを抑制することができる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してエミッタ層９を分離しないものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図７に示されるように、本実施形態では、エミッタ層９は、半導体層１ｃの表面２ａにおいて、トレンチ６の側部に形成されていると共に、コレクタ層５側の一端部と反対側の他端部を取り囲むように形成されている。
このような半導体装置では、エミッタ電極１２がエミッタ層９と接触する面積が大きくなるため、エミッタ電極１２とエミッタ層９との接触抵抗を低減しつつ、上記第１実施形態と同様の効果を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ６の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図８に示されるように、本実施形態では、トレンチ６は、コレクタ層５側の一端部の幅が当該一端部と反対側の他端部の幅と等しくされている。このような半導体装置としても、上記第１実施形態と同様の効果を得ることができる。
（他の実施形態）
上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
また、上記各実施形態では、コレクタ層５を有するＩＧＢＴが形成された半導体装置について説明したが、コレクタ層５を有しないＭＯＳが形成された半導体装置に本発明を適用することもできる。
さらに、上記各実施形態において、ベース層３をドリフト層２の表層部にのみ形成するようにしてもよい。つまり、ベース層３はドリフト層２（半導体層１ｃ）の表面２ａから裏面２ｂに達するように形成されていなくてもよい。
そして、上記各実施形態では、ゲート配線１３をＡｌ等の金属で構成する例について説明したが、ゲート配線１３をゲート電極８と同様にポリシリコンを用いて構成することもできる。このようにゲート配線１３をポリシリコンで構成する場合には、トレンチ６にポリシリコンを埋め込む際に堆積するポリシリコンを用いることができる。また、ゲート配線１３をＡｌ等の金属で構成する場合と比較して、異種材料接合による欠陥不良の発生を抑制することができる。
また、上記各実施形態において、コレクタ層５をバッファ層４の延設方向に分離して形成してもよい。つまり、隣接するコレクタ層５の間からバッファ層４を露出させ、当該バッファ層４もコレクタ電極１４と電気的に接続するようにしてもよい。すなわち、いわゆるＲＣ（Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ）−ＩＧＢＴが形成された半導体装置に本発明を適用することもできる。
そして、上記各実施形態では、半導体基板１にベース層３、バッファ層４、コレクタ層５、エミッタ層９、ボディ層１０を形成した後にトレンチ６を形成する方法について説明した。しかしながら、トレンチ６を形成してゲート絶縁膜７およびゲート電極８を形成した後にベース層３、バッファ層４、コレクタ層５、エミッタ層９、ボディ層１０を形成するようにしてもよい。また、一部の拡散層を形成した後、トレンチ６を形成してゲート絶縁膜７およびゲート電極８を形成し、その後、残りの拡散層を形成するようにしてもよい。
１ｃ 半導体層
２ ドリフト層
３ ベース層
５ コレクタ層
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
９ エミッタ層
１２ エミッタ電極
１４ コレクタ電極

Claims (4)

  1. 第１導電型のドリフト層（２）を構成する半導体層（１ｃ）と、
    前記ドリフト層の少なくとも表面（２ａ）側の表層部に形成された第２導電型のベース層（３）と、
    前記ベース層から前記ドリフト層に渡って所定方向に延設された複数のトレンチ（６）と、
    前記複数のトレンチの壁面にそれぞれ形成されたゲート絶縁膜（７）と、
    前記ゲート絶縁膜上にそれぞれ形成されたゲート電極（８）と、
    前記ベース層の表層部であって前記複数のトレンチの側部にそれぞれ形成された第１導電型のエミッタ層（９）と、
    前記ドリフト層の表層部であって前記ベース層と離間して形成された第２導電型のコレクタ層（５）と、
    前記エミッタ層および前記ベース層と電気的に接続されるエミッタ電極（１２）と、
    前記コレクタ層と電気的に接続されるコレクタ電極（１４）と、を備え、
    前記複数のトレンチは、前記ドリフト層の裏面（２ｂ）に達するように形成され、
    前記コレクタ層は、前記ドリフト層の表層部のうち前記複数のトレンチの延設方向の先端部側に形成されており、
    前記ゲート電極に所定電圧が印加されると、前記ベース層のうち前記トレンチと接する部分にチャネル領域が形成されて前記トレンチに沿って前記所定方向に電流が流れ、
    前記複数のトレンチは、前記コレクタ層側の一端部における前記所定方向と垂直方向の長さが前記一端部と反対側の他端部における前記所定方向と垂直方向の長さより長くされていることを特徴とする半導体装置。
  2. 前記ベース層は、前記ドリフト層の裏面に達するように形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体層は、支持基板（１ａ）上に当該支持基板と絶縁するための分離膜（１ｂ）を介して備えられており、
    前記複数のトレンチは、前記分離膜に達するように形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記エミッタ層は、前記半導体層の表面において、前記複数のトレンチの側部にそれぞれ形成されていると共に、前記コレクタ層側の一端部と反対側の他端部を取り囲んでいることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
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