JP5678469B2

JP5678469B2 - 半導体装置

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Publication number: JP5678469B2
Application number: JP2010107225A
Authority: JP
Inventors: 広光田邊; 河野　憲司; 憲司河野; 都築　幸夫; 幸夫都築
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Current assignee: Denso Corp
Priority date: 2010-05-07
Filing date: 2010-05-07
Publication date: 2015-03-04
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Description

本発明は、ダイオード構造が備えられた半導体装置に関するものである。

従来より、直流−交流変換を行うためのインバータ回路などでは、スイッチング素子として機能する絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）とフリーホイールダイオード（以下、ＦＷＤという）とが同一チップ内に集積化された半導体装置が使用されている。ＩＧＢＴのオンオフによって直流−交流交換を行うと共に、ＩＧＢＴをオフしたときに、ＦＷＤを通じて負荷（例えばモータ）に流れる電流を還流させている。

図４は、この従来の半導体装置の断面図である。この図に示されるように、従来の半導体装置では、ｎ型ドリフト層Ｊ１の表面にｐ型ベース領域Ｊ２とエミッタ領域となるｎ⁺型不純物領域Ｊ３およびトレンチゲート構造Ｊ４を形成すると共に、ｎ型ドリフト層Ｊ１の裏面側にコレクタ領域となるｐ⁺型不純物領域Ｊ５を形成することでＩＧＢＴを形成している。さらにＩＧＢＴが形成された領域の外周を囲むようにｐ型ディープウェル層Ｊ６を形成することで、ｐ型ディープウェル層Ｊ６とｎ型ドリフト層Ｊ１からなるＦＷＤを備えることで、ＩＧＢＴおよびＦＷＤを備えたセル領域を構成している。

この半導体装置では、ｎ型ドリフト層Ｊ１の裏面側全域をｐ⁺型不純物領域Ｊ５とするのではなく、部分的にカソード領域となるｎ⁺型不純物領域Ｊ７を形成することで、ｎ型ドリフト層Ｊ１の裏面にＩＧＢＴのコレクタとＦＷＤのカソードが構成されるようにしている。

このような半導体装置において、ｎ型ドリフト層Ｊ１のうちｐ型ディープウェル層Ｊ６の下方に配置される部分の裏面が全域ｎ⁺型不純物領域Ｊ７とされると、リカバリ時、つまり順方向バイアスが掛かりｐ型ディープウェル層Ｊ６からホールが注入されてダイオード動作する際に、ｐ型ディープウェル層Ｊ６からのホールの注入が過多となって耐量が低下して破壊に至る可能性がある。このため、図４に示すように、ｎ型ドリフト層Ｊ１のうちｐ型ディープウェル層Ｊ６の下方に配置される部分の裏面をｐ⁺型不純物領域Ｊ５とすることで、ｐ型ディープウェル層Ｊ６からのホールの注入を抑制し、耐量を向上させている。

特開２００７−２２７８０６号公報

上記の構造の半導体装置では、リカバリ時に、基本的にはホールが上側、電子が下側に引き抜かれるが、ｎ型ドリフト層Ｊ１内に蓄積されたキャリア（ホール）がｐ型ディープウェル層Ｊ６からｎ型ドリフト層Ｊ１を通じてｎ⁺型不純物領域Ｊ７に抜けることがある。この場合、ｐ⁺型不純物領域Ｊ５とｎ型ドリフト層Ｊ１とによるＰＮ接合間にバイアスが掛かることになり、寄生バイポーラトランジスタが動作し、ホールが再注入される。バイポーラトランジスタ動作は、温度に対して負の温特であり、また、アバランシェブレークダウンが起きた時に負性の抵抗を持つため、素子が破壊され易くなるという問題がある。

これに対して、電子線照射などを行うことでキャリアのライフタイム制御を行い、ｎ型ドリフト層Ｊ１に蓄積されたキャリアに起因して寄生バイポーラトランジスタが動作しないようにする技術もある。しかしながら、ライフタイム制御のための電子線照射は、ＦＷＤが形成されている領域だけでなく、ＩＧＢＴが形成されているセル領域にも同時に行われるため、ＩＧＢＴのオン電圧の増大を招く。このオン電圧の増大を抑制するために、ｐ⁺型不純物領域Ｊ５の不純物濃度（ボロン濃度）が増加するなどの問題も発生させる。

なお、上記説明では、スイッチング素子としてＩＧＢＴを例に挙げたが、単なるダイオードについても、ダイオード構造が備えられるものにおいて、ｐ⁺型不純物領域Ｊ５を備えてＦＷＤ動作時に外周のホール注入を抑制させる場合や、リカバリ時の急激な電流変化を抑制させる場合にも、上記問題が発生し得る。また、ＭＯＳＦＥＴやｎｐｎバイポーラトランジスタでも、ダイオードを同一チップ内に形成し、かつ、ｐ⁺型不純物領域Ｊ５を配置する場合があり、ＦＷＤ特性について同様の問題を発生させ得る。

本発明は上記点に鑑みて、キャリアのライフタイム制御に関わらず、寄生バイポーラトランジスタの動作を抑制し、耐量を向上させることができる構造の半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（１）と該ドリフト層の表層部に形成された第２導電型のディープウェル層（１３）を有するＰＮ接合によって構成されるダイオード構造を有し、ドリフト層（１）の裏面側のうちダイオード構造が形成された領域に第２導電型不純物領域（２）が形成され、該第２導電型不純物領域（２）内に該第２導電型不純物領域（２）から伸びる空乏層によって完全空乏化される寸法および不純物濃度で構成された第１導電型不純物領域（３）が備えられていることを特徴としている。

このように、ダイオード構造が形成された領域において、ドリフト層（１）の裏面側に、第２導電型不純物領域（２）に加えて部分的に第１導電型不純物領域（３）を形成してある。このため、第２導電型不純物領域（２）の幅が狭くなり、その結果、第２導電型不純物領域（２）のうち第１導電型不純物領域（３）との境界部から最も離れる場所までの距離が短くなる。したがって、ドリフト層（１）の内部抵抗が小さくなることでバイアス電圧が小さくなり、寄生バイポーラトランジスタの動作を抑制することが可能となる。これにより、キャリアのライフタイム制御に関わらず、寄生バイポーラトランジスタの動作を抑制し、耐量を向上させることが可能となる。

例えば、請求項２に記載したように、ダイオード構造は、セル領域における半導体素子（１００）が形成された領域を囲むダイオード形成領域に備えられる。

この場合、請求項３に記載したように、セル領域における半導体素子（１００）が形成された領域を囲む環状構造にて第１導電型不純物領域（３）を構成することができる。さらに、請求項４に記載したように、複数個の環状構造によって第１導電型不純物領域（３）を構成しても良い。さらに、請求項７に記載したように、第１導電型不純物（３）をドット状に複数個点在させた構造とすることもできる。

また、請求項８に記載したように、ダイオード構造は、ゲート電極（８）に接続されるゲートランナー（２０）の下方に備えられているものであっても良い。

このような半導体装置としては、請求項５に記載したように、半導体素子としてＩＧＢＴ（１００）が備えられていると共に、ダイオード構造としてフリーホイールダイオード（２００）が備えられたものが挙げられる。また、請求項６に記載したように、半導体素子としてＭＯＳＦＥＴが備えられていると共に、ダイオード構造としてフリーホイールダイオード（２００）が備えられているものであっても良い。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる半導体装置の断面図である。図１に示す半導体装置の上面レイアウト図である。本発明の第２実施形態にかかる半導体装置の上面レイアウト図である。従来の半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置の断面図、図２は、図１に示す半導体装置の上面レイアウト図である。図１は、図２のＡ−Ａ断面図に相当している。以下、これらの図を参照して、本実施形態の半導体装置について説明する。

図１に示すように、本実施形態の半導体装置は、例えば不純物濃度が１×１０¹³〜１×１０¹⁴ｃｍ^-3とされたｎ^-型ドリフト層１を構成する半導体基板に対してＩＧＢＴ１００やＦＷＤ２００を備えることにより構成されている。図１および図２に示したように、ＩＧＢＴ１００が備えられるＩＧＢＴ形成領域とＦＷＤ２００が備えられるダイオード形成領域がセル領域とされ、セル領域の外周部に外周領域が備えられている。図２に示されるように、半導体装置を構成するチップの中央部がＩＧＢＴ形成領域とされると共にその周囲を囲むようにダイオード形成領域が配置されることでセル領域が構成され、さらにそのセル領域の外周を囲むように外周領域が配置されている。

セル領域におけるＩＧＢＴ形成領域およびダイオード形成領域において、ｎ^-型ドリフト層１の裏面側における当該ｎ^-型ドリフト層１の表層部には、コレクタ領域に相当するｐ⁺型不純物領域２およびカソード領域に相当するｎ⁺型不純物領域３が形成されている。ｐ⁺型不純物領域２は、ボロン等のｐ型不純物が注入されて形成され、例えば不純物濃度が１×１０¹⁷〜１×１０²⁰ｃｍ^-3で構成されている。ｎ⁺型不純物領域３は、リン等のｎ型不純物が注入されて形成され、例えば不純物濃度が１×１０¹⁷〜１×１０²⁰ｃｍ^-3で構成されている。ｎ^-型ドリフト層１の裏面側は基本的にはｐ⁺型不純物領域２とされているが、部分的にｎ⁺型不純物領域３が形成された構造とされている。これらｐ⁺型不純物領域２およびｎ⁺型不純物領域３の詳細構造に関しては後で説明する。

また、セル領域におけるＩＧＢＴ形成領域においては、ｎ^-型ドリフト層１の表層部には、所定厚さのｐ型ベース領域４が形成されている。このｐ型ベース領域４を貫通してｎ^-型ドリフト層１まで達するように複数個のトレンチ６が形成されており、このトレンチ６によってｐ型ベース領域４が複数個に分離されている。具体的には、トレンチ６は複数個所定のピッチ（間隔）で形成されており、図１の奥行き方向（紙面垂直方向）において各トレンチ６が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。環状構造とされる場合、例えば各トレンチ６が構成する環状構造は複数本ずつを１組として多重リング構造が構成される。

隣接するトレンチ６によってｐ型ベース領域４が複数に分割された状態となるが、少なくともその一部は、チャネル領域を構成するチャネルｐ層４ａとなり、このチャネルｐ層４ａの表層部に、エミッタ領域に相当するｎ⁺型不純物領域５が形成されている。なお、本実施形態では、分割された各ｐ型ベース領域４がチャネルｐ層４ａとなる場合を図示してあるが、そのうちの一部がｎ⁺型不純物領域５が形成されないフロート層とされても良い。

ｎ⁺型不純物領域５は、ｎ^-型ドリフト層１よりも高不純物濃度で構成され、ｐ型ベース領域４内において終端しており、かつ、トレンチ６の側面に接するように配置されている。より詳しくは、トレンチ６の長手方向に沿って棒状に延設され、トレンチ６の先端よりも内側で終端した構造とされている。

各トレンチ６内は、各トレンチ６の内壁表面を覆うように形成されたゲート絶縁膜７と、このゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極８とにより埋め込まれている。ゲート電極８は、図１とは別断面において互いに電気的に接続され、同電位のゲート電圧が印加される様になっている。

さらに、ｎ⁺型不純物領域５およびチャネルｐ層４ａは、層間絶縁膜９に形成されたコンタクトホール９ａを通じてエミッタ電極に相当する上部電極１０と電気的に接続されており、上部電極１０や図示しない配線などを保護するように保護膜１１が形成されている。そして、ｐ⁺型不純物領域２の裏面側に下部電極１２が形成されることにより、ＩＧＢＴ１００が構成されている。

一方、セル領域におけるダイオード形成領域でも、ＩＧＢＴ形成領域と同様に、ｎ^-型ドリフト層１の表層部に所定厚さのｐ型ベース領域４が形成されている。さらに、ｐ型ベース領域４の周囲を囲むように、ｐ型ベース領域４よりも接合深さが深くされたｐ型ディープウェル層１３が形成されている。このｐ型ディープウェル層１３は、ｐ型ベース領域４よりも高不純物濃度で構成され、例えば不純物濃度が１×１０¹⁸〜１×１０¹⁹ｃｍ^-3で構成されている。

このため、ダイオード形成領域に備えられたｐ型ベース領域４およびｐ型ディープウェル層１３をアノードとし、ｎ^-型ドリフト層１およびｎ⁺型不純物領域３をカソードとしてＰＮ接合されたダイオード構造を有するＦＷＤ２００が構成されている。このＦＷＤ２００は、ｐ型ディープウェル層１３に対して上部電極１０がアノード電極として電気的に接続され、ｎ⁺型不純物領域３に対して下部電極１２がカソード電極として電気的に接続された構造とされている。

このため、ＩＧＢＴ１００とＦＷＤ２００とは、エミッタとアノードとが電気的に接続されると共に、コレクタとカソードとが電気的に接続されることで、同一チップにおいて互いに並列接続された構造とされている。

なお、外周領域においては、図示しないが、ｎ^-型ドリフト層１の表層部において、セル領域の外周を囲むようにｐ型ベース領域４よりも深くされたｐ型拡散層が形成され、更にｐ型拡散層の外周を囲むようにｐ型ガードリング層が多重リング構造として形成されるなど、外周耐圧構造が構成されている。この外周耐圧構造により、電界が偏り無く広げら得ることで、半導体装置の耐圧向上が図られている。

次に、上述したｐ⁺型不純物領域２およびｎ⁺型不純物領域３の詳細構造について説明する。

図２中の実線ハッチングを示した領域がｎ⁺型不純物領域３の形成されている領域であり、それ以外の領域がｐ⁺型不純物領域２の形成されている領域である。図２中の破線ハッチングを示した領域は、ｐ型ディープウェル層１３の形成されている領域である。

図２に示されるように、ｎ^-型ドリフト層１の裏面側は基本的にはｐ⁺型不純物領域２とされているが、部分的にｎ⁺型不純物領域３が形成された構造とされている。本実施形態の場合、ｎ⁺型不純物領域３は、セル領域において短冊状のものが複数本ストライプ状に配置されていると共に、ｐ型ディープウェル層１３と対応する箇所の下方やセル領域を囲むように複数個環状に配置された構造とされている。これらｎ⁺型不純物領域３のうち、少なくとも環状に配置された領域３ａ〜３ｃの幅は、領域３ａ〜３ｃの両側を挟むように配置されているｐ⁺型不純物領域２から伸びる空乏層によって完全空乏化（ピンチオフ）する寸法とされている。この幅は、ｎ⁺型不純物領域３から電子が注入されないように設定されるもので、ｐ⁺型不純物領域２およびｎ⁺型不純物領域３の不純物濃度との関係に基づいて決められている。なお、ｎ⁺型不純物領域３のうち短冊状の部分のものは、図２中では５本のものを縦方向に２つに分割したものとして描いてあるが、実際には多数本が形成されている。

以上のように、本実施形態にかかるＩＧＢＴ１００とＦＷＤ２００とを一体化した半導体装置が構成されている。このように構成された半導体装置は、例えば直流−交流変換を行うためのインバータ回路などのスイッチング回路に備えられ、ＩＧＢＴ１００がスイッチング素子として機能させられると共に、ＦＷＤ２００がＩＧＢＴ１００をオフしたときに還流電流を流す還流素子として機能させられる。

このような半導体装置では、上述したように、ＩＧＢＴ形成領域の外周に備えられたダイオード構造が形成された領域について、ｎ^-型ドリフト層１の裏面側に基本的にはｐ⁺型不純物領域２を形成した構造としつつ、部分的にｎ⁺型不純物領域３が形成された構造としている。このため、以下の効果を得ることができる。

まず、仮に、ｎ^-型ドリフト層１のうちｐ型ディープウェル層１３の下方に配置される部分の裏面全域がｎ⁺型不純物領域３とされたとすると、リカバリ時、つまり順方向バイアスが掛かりｐ型ディープウェル層１３からホールが注入されてダイオード動作する際に、ｐ型ディープウェル層１３からのホールの注入が過多となって耐量が低下して破壊に至る。しかしながら、ｎ^-型ドリフト層１のうちｐ型ディープウェル層１３の下方に配置される部分に基本的にはｐ⁺型不純物領域２を形成した構造としている。このため、ｐ⁺型ディープウェル層１３からのホールの注入が過多となることを抑制でき、耐量が低下することを抑制することが可能となる。

また、ＩＧＢＴ形成領域の外周を囲んでいるダイオード形成領域や外周領域において、ｎ^-型ドリフト層１の裏面側に、部分的にｎ⁺型不純物領域３が形成された構造としている。そして、ｎ⁺型不純物領域３の幅をｐ⁺型不純物領域２から伸びる空乏層によって完全空乏化する寸法としている。このｎ⁺型不純物領域３により、ｐ⁺型不純物領域２とｎ^-型ドリフト層１の間のバイアス電圧を小さくすることが可能となり、寄生バイポーラトランジスタの動作を抑制することが可能となる。

すなわち、リカバリ時に、基本的には、ホールが上側、電子が下側に引き抜かれるが、ｎ^-型ドリフト層１内に蓄積されたキャリア（ホール）がｐ型ディープウェル層１３からｎ^-型ドリフト層１を通じてｎ⁺型不純物領域３に抜けることがある。このとき、ｐ⁺型不純物領域２とｎ^-型ドリフト層１とによるＰＮ接合間にバイアスが掛かることになる。しかしながら、本実施形態では、少なくともダイオード構造が形成された領域において、ｎ^-型ドリフト層１の裏面に、ｐ⁺型不純物領域２に加えてｎ⁺型不純物領域３を形成した構造としているため、ＰＮ接合間にかかるバイアス電圧を低下させられる。

具体的には、寄生バイポーラトランジスタは、ｐ⁺型不純物領域２とｎ^-型ドリフト層１およびｎ⁺型不純物領域３とｐ型ディープウェル層１３によるＰＮＰトランジスタによって構成される。このＰＮＰトランジスタにおけるｐ⁺型不純物領域２とｎ⁺型不純物領域３とは下部電極１２に電気的に接続されることで同電位であることから、ｎ^-型ドリフト層１の内部抵抗分の電位降下相当がＰＮ接合間にかかるバイアス電圧となる。このバイアス電圧は、ｎ^-型ドリフト層１の内部抵抗による電位降下が小さくなるほど小さくなる。このｎ^-型ドリフト層１の内部抵抗の大きさは、ｐ⁺型不純物領域２のうちｎ⁺型不純物領域３との境界部から最も離れる場所までの距離によって決まる（ただし、そのｐ⁺型不純物領域２からは最短距離に配置されるｎ⁺型不純物領域３まで距離である）。換言すれば、ｐ⁺型不純物領域２のうちｎ⁺型不純物領域３との境界部から最も離れる場所においてバイアス電圧が最も大きくなるため、ｎ⁺型不純物領域３同士の間の距離を短くし、ｐ⁺型不純物領域２のうちｎ⁺型不純物領域３との境界部から最も離れる場所までの距離が短くなれば、バイアス電圧が小さくなって寄生バイポーラトランジスタの動作を抑制することが可能となる。

そして、本実施形態の半導体装置では、ダイオード構造が形成された領域において、ｎ^-型ドリフト層１の裏面側に、部分的にｎ⁺型不純物領域３を形成してある。このため、ｐ⁺型不純物領域２の幅が狭くなり、その結果、ｐ⁺型不純物領域２のうちｎ⁺型不純物領域３との境界部から最も離れる場所までの距離が短くなる。したがって、ｎ^-型ドリフト層１の内部抵抗が小さくなることでバイアス電圧が小さくなり、寄生バイポーラトランジスタの動作を抑制することが可能となる。これにより、キャリアのライフタイム制御に関わらず、寄生バイポーラトランジスタの動作を抑制し、耐量を向上させることが可能となる。

さらに、ｎ⁺型不純物領域３の幅を両側のｐ⁺型不純物領域２から延びる空乏層によって完全空乏化する寸法としているため、ｎ⁺型不純物領域３から電子が注入されることを防止できる。このため、ｎ⁺型不純物領域３から電子が注入されることによってキャリアバランスが崩れることを抑制できる。

なお、ｐ⁺型不純物領域２のうち寄生バイポーラトランジスタとして作動するのは、ダイオード構造が形成された領域である。このため、ｐ型ディープウェル層１３の下方に位置するｐ⁺型不純物領域２の幅を狭くすることで、ｎ^-型ドリフト層１の内部抵抗を小さくし、バイアス電圧を小さくすることが必要である。これは、図２に示すレイアウト上で、ｐ⁺型不純物領域２のうちｎ⁺型不純物領域３との境界までの最短距離が最も長くなる場所について、バイアス電圧が寄生バイポーラトランジスタが動作しない程度に抑制できれば良い。

また、大電流時には、ｎ^-型ドリフト層１からｎ⁺型不純物領域３に向かって電子が移動し、それによって電界強度分布が変位する。具体的には、通常時には、ｐ型ディープウェル層１３とｎ^-型ドリフト層１との境界位置で電界強度が最も高くなるような電界強度分布となるが、大電流時に、電子がｎ^-型ドリフト層１の濃度よりも多くなると、ｎ^-型ドリフト層１とｎ⁺型不純物領域３との境界位置側に電界強度が最も高くなる位置が変位していく。これによって二次降伏が発生し、半導体装置の耐量が低下することになる。これについては、本実施形態のようにｐ⁺型不純物領域２を備えることで、電子がｎ^-型ドリフト層１の濃度よりも多くなったときにＰＮ接合がバイアスされてｐ⁺型不純物領域２からホールが注入され、このホール注入によって電子が中和されるため、防ぐことができる。ところが、ｐ⁺型不純物領域２の幅（面積）が狭いとホール注入が不十分で電子中和が不十分となり、逆にｐ⁺型不純物領域２の幅（面積）が広いとホール過多となって耐量を低下させる。このため、ホール注入による電子中和が良好に行えるように、ｐ⁺型不純物領域２の幅（面積）を設定するのが好ましい。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態に対して半導体装置の構成の一部を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。

図３は、本実施形態にかかる半導体装置の上面レイアウト図である。この図に示されるように、本実施形態では、各ゲート電極８を偏りなく同電位にするためのゲートランナー２０が備えられ、このゲートランナー２０の下方にもｐ型ディープウェル層１３が形成された構造としている。ゲートランナー２０は、各セルのゲート電極８それぞれに電気的に接続されるものである。ゲート電極８は、例えばドープトＰｏｌｙ−Ｓｉによって構成される。このゲート電極８を構成する材料の内部抵抗に起因して、同じゲート電極８でも図示しないゲート配線との接続部からの距離が離れるに従ってゲート電圧の印加のされ方に差が生じる。この差をできるだけ抑制するために、例えばストライプ状に並べられた各ゲート電極８に対して垂直方向にゲートランナー２０を配置し、各ゲート電極８をゲートランナー２０と電気的に接続すると共に、ゲートランナー２０を通じてゲート電圧が印加されるようにしている。このような構造において、ゲートランナー２０の下方にｐ型ディープウェル層１３を形成する構造としている。

このような構造についても、ゲートランナー２０の下方に形成したｐ型ディープウェル層１３が寄生バイポーラトランジスタとして動作する可能性がある。このため、ゲートランナー２０の下方のｐ型ディープウェル層１３の下方位置にｎ⁺型不純物領域３を備えることで、第１実施形態と同様の効果を得ることができる。

（他の実施形態）
上記実施形態では、ｐ型ディープウェル層１３の下方に位置するｐ⁺型不純物領域２内にｎ⁺型不純物領域３を形成すると共に、ｎ⁺型不純物領域３が環状構造となるようにしている。しかしながら、ｐ型ディープウェル層１３の下方に位置するｐ⁺型不純物領域２内に備えるｎ⁺型不純物領域３は必ずしも環状である必要はない。例えば、ｎ⁺型不純物領域３をドット状に点在させるようにしても良い。また、環状構造とドット状構造の組み合わせであっても良い。

上記実施形態では、縦型のＭＯＳ構造の半導体素子としてＩＧＢＴを備えた半導体装置を例に挙げて説明したが、ＩＧＢＴに限るものではない。例えば、パワーＭＯＳＦＥＴについても、本発明を適用することができる。パワーＭＯＳＦＥＴの場合、基本的には、上記したｎ⁺型不純物領域５がｎ⁺型ソース領域、ｎ⁺型不純物領域３がｎ⁺型ドレイン領域として機能することになるため、ｐ⁺型不純物領域２を形成する必要がないが、ｐ⁺型不純物領域２を形成することで、上述した大電流時における二次降伏を抑制することが可能となる。この場合にも、ｐ⁺型不純物領域２を形成することによって寄生バイポーラトランジスタが構成され、寄生バイポーラトランジスタが動作することによる問題が発生し得るため、ｐ⁺型不純物領域２およびｎ⁺型ドレイン領域となるｎ⁺型不純物領域３を上記各実施形態のように構成することで、上記各実施形態と同様の効果を得ることができる。

同様に、バイポーラトランジスタのように寄生ダイオードが構成されるものや、単なるダイオード等、ダイオード構造が備えられるものにおいて、ｐ⁺型不純物領域２を備えてホールを注入することで電子中和を図るような構造に対して、本発明を適用することができる。この場合にも、ｐ⁺型不純物領域２およびｎ⁺型不純物領域３を上記各実施形態のように構成することで、上記各実施形態と同様の効果を得ることができる。

上記各実施形態では、基本的に、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各部の導電型を反転させたｐチャネルタイプのＩＧＢＴを適用することもできる。この場合、ＩＧＢＴ以外の他の構成要素についても、導電型を反転させた構造となる。また、パワーＭＯＳＦＥＴについても、同様のことが言える。

また、上記実施形態では、フィールドストップ（ＦＳ）層を形成していない構造を例に挙げたが、ｎ^-型ドリフト層１の裏面において、ｐ⁺型不純物領域２およびｎ⁺型不純物領域３とｎ^-型ドリフト層との間に位置するようにｎ型不純物層で構成されたＦＳ層を形成しても良い。

１ｎ^-型ドリフト層
２ｐ⁺型不純物領域
３ｎ⁺型不純物領域
４ｐ型ベース領域
４ａチャネルｐ層
５ｎ⁺型不純物領域
６トレンチ
７ゲート絶縁膜
８ゲート電極
９層間絶縁膜
１０上部電極
１２下部電極
１３ｐ型ディープウェル層
２０ゲートランナー
１００ＩＧＢＴ
２００ＦＷＤ

Claims

第１導電型のドリフト層（１）と該ドリフト層の表層部に形成された第２導電型のディープウェル層（１３）を有するＰＮ接合によって構成されるダイオード構造を有する半導体装置であって、
前記ドリフト層（１）の裏面側のうち前記ダイオード構造が形成された領域に第２導電型不純物領域（２）が形成されていると共に、該第２導電型不純物領域（２）内に該第２導電型不純物領域（２）から伸びる空乏層によって完全空乏化される寸法および不純物濃度で構成された第１導電型不純物領域（３）と、が備えられていることを特徴とする半導体装置。
半導体素子（１００）が備えられたセル領域を有し、前記ダイオード構造は、該セル領域における前記半導体素子（１００）が形成された領域を囲むダイオード形成領域に備えられていることを特徴とする請求項１に記載の半導体装置。
前記第１導電型不純物領域（３）は、前記セル領域における前記半導体素子（１００）が形成された領域を囲む環状構造とされていることを特徴とする請求項２に記載の半導体装置。
前記第１導電型不純物領域（３）は、前記セル領域における前記半導体素子（１００）が形成された領域を囲む複数個の環状構造とされていることを特徴とする請求項２に記載の半導体装置。
前記半導体素子として絶縁ゲート型バイポーラトランジスタ（１００）が備えられていると共に、前記ダイオード構造としてフリーホイールダイオード（２００）が備えられていることを特徴とする請求項２ないし４のいずれか１つに記載の半導体装置。
前記半導体素子としてＭＯＳＦＥＴが備えられていると共に、前記ダイオード構造としてフリーホイールダイオード（２００）が備えられていることを特徴とする請求項２ないし４のいずれか１つに記載の半導体装置。
前記第１導電型不純物（３）は、ドット状に複数個点在されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
ゲート電極（８）を有するＭＯＳ構造の半導体素子（１００）が備えられたセル領域を有し、前記ダイオード構造は、前記ゲート電極（８）に接続されるゲートランナー（２０）の下方に備えられていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。