JP2011181686A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】トランジスタの閾値電圧のバックゲート電圧依存性を低減することができる。
【解決手段】半導体装置１００は、基板（例えば、Ｐ型半導体基板３）と、基板に形成され素子形成領域１を他の領域と分離する素子分離領域２と、を有している。更に、素子形成領域１上に形成されたゲート電極４を有し、ゲート電極４は、素子分離領域２において素子形成領域１を介して互いに対向する第１及び第２領域２ａ、２ｂの上にそれぞれ延伸している。更に、ゲート電極４を基準としてチャネル長方向Ｄに相互に離間するように素子形成領域１に形成された一対の拡散領域（例えば、Ｎ型拡散領域５）を有する。第１領域２ａ及び第２領域２ｂの上面の少なくとも一部分ずつは、素子形成領域１の上面よりも下に、チャネル幅Ｗの５％以上の深さに凹んでおり、それら凹み７内にもゲート電極４の一部分ずつが存在している。
【選択図】図１
【解決手段】半導体装置１００は、基板（例えば、Ｐ型半導体基板３）と、基板に形成され素子形成領域１を他の領域と分離する素子分離領域２と、を有している。更に、素子形成領域１上に形成されたゲート電極４を有し、ゲート電極４は、素子分離領域２において素子形成領域１を介して互いに対向する第１及び第２領域２ａ、２ｂの上にそれぞれ延伸している。更に、ゲート電極４を基準としてチャネル長方向Ｄに相互に離間するように素子形成領域１に形成された一対の拡散領域（例えば、Ｎ型拡散領域５）を有する。第１領域２ａ及び第２領域２ｂの上面の少なくとも一部分ずつは、素子形成領域１の上面よりも下に、チャネル幅Ｗの５％以上の深さに凹んでおり、それら凹み７内にもゲート電極４の一部分ずつが存在している。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に関する。
トランジスタを有する半導体装置において、素子分離領域を用いて素子形成領域を分離することが一般的に行われている。そして、トランジスタのゲート電極は、素子形成領域上を通るように形成され、その素子形成領域に隣接する素子分離領域上にも延伸している（例えば、特許文献１参照）。特許文献１の半導体装置では、素子形成領域の上面と素子分離領域の上面とが同一平面内に位置している。
トランジスタを有する半導体装置において、トランジスタの閾値電圧を所望の値にすることは重要である。しかし、特許文献１に記載の半導体装置では、トランジスタのバックゲート電圧の変動に応じた閾値電圧の変動が大きい。すなわち、閾値電圧のバックゲート電圧依存性が大きい。
本発明は、基板と、
前記基板に形成され、素子形成領域を他の領域と分離する素子分離領域と、
前記素子形成領域上に形成され、前記素子分離領域において前記素子形成領域を介して互いに対向する第１及び第２領域の上にもそれぞれ延伸しているゲート電極と、
前記ゲート電極を基準としてチャネル長方向に相互に離間するように前記素子形成領域に形成された一対の拡散領域と、
を有し、
前記第１及び第２領域の上面の少なくとも一部分ずつは、前記素子形成領域の上面よりも下に、チャネル幅の５％以上の深さに凹んでおり、それら凹み内にも前記ゲート電極の一部分ずつが存在していることを特徴とする半導体装置を提供する。
前記基板に形成され、素子形成領域を他の領域と分離する素子分離領域と、
前記素子形成領域上に形成され、前記素子分離領域において前記素子形成領域を介して互いに対向する第１及び第２領域の上にもそれぞれ延伸しているゲート電極と、
前記ゲート電極を基準としてチャネル長方向に相互に離間するように前記素子形成領域に形成された一対の拡散領域と、
を有し、
前記第１及び第２領域の上面の少なくとも一部分ずつは、前記素子形成領域の上面よりも下に、チャネル幅の５％以上の深さに凹んでおり、それら凹み内にも前記ゲート電極の一部分ずつが存在していることを特徴とする半導体装置を提供する。
この半導体装置によれば、素子形成領域の上側だけでなく、素子形成領域の上部の側方にもゲート電極が存在する。このため、ゲート電極に電圧を印加したときに、素子形成領域の上部の側面からも反転層（チャネル領域）ならびに空乏層が広がる。この空乏層により、反転層は基板から電気的に分離されるので、反転層に対するバックゲート電圧の影響を低減することができる。よって、トランジスタのバックゲート電圧の変動に応じた閾値電圧の変動を低減することができる。すなわち、閾値電圧のバックゲート電圧依存性を低減することができる。
また、本発明は、素子分離領域を基板に形成して素子形成領域を他の領域と分離させる工程と、
前記素子分離領域において前記素子形成領域を介して互いに対向する第１及び第２領域のそれぞれの上面にエッチングによって凹みを形成する工程と、
前記素子形成領域上に、前記第１及び第２領域の上にもそれぞれ延伸するようにゲート電極を形成する工程と、
前記素子形成領域に、前記ゲート電極を基準としてチャネル長方向に相互に離間するように一対の拡散領域を形成する工程と、
を有し、
前記凹みを形成する工程では、前記凹みが前記素子形成領域の上面よりも下にチャネル幅の５％以上の深さに凹むように形成し、
前記ゲート電極を形成する工程では、前記凹み内にも前記ゲート電極の一部分ずつを入り込ませることを特徴とする半導体装置の製造方法を提供する。
前記素子分離領域において前記素子形成領域を介して互いに対向する第１及び第２領域のそれぞれの上面にエッチングによって凹みを形成する工程と、
前記素子形成領域上に、前記第１及び第２領域の上にもそれぞれ延伸するようにゲート電極を形成する工程と、
前記素子形成領域に、前記ゲート電極を基準としてチャネル長方向に相互に離間するように一対の拡散領域を形成する工程と、
を有し、
前記凹みを形成する工程では、前記凹みが前記素子形成領域の上面よりも下にチャネル幅の５％以上の深さに凹むように形成し、
前記ゲート電極を形成する工程では、前記凹み内にも前記ゲート電極の一部分ずつを入り込ませることを特徴とする半導体装置の製造方法を提供する。
本発明によれば、トランジスタの閾値電圧のバックゲート電圧依存性を低減することができる。
以下、本発明の実施形態をＮチャンネル型ＭＯＳトランジスタの図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
図４は実施形態に係る半導体装置１００の平面図、図１は図４のＡ−Ａ矢視断面図、図２は図１の要部拡大図、図３は図４のＢ−Ｂ矢視断面図である。
本実施形態に係る半導体装置１００は、基板（Ｐ型半導体基板３）と、基板に形成され素子形成領域１を他の領域と分離する素子分離領域２と、素子形成領域１上に形成されたゲート電極４と、素子形成領域１に形成された一対のＮ型拡散領域５と、を有している。ゲート電極４は、素子分離領域２において素子形成領域１を介してチャネル幅方向Ｃにて互いに対向する第１及び第２領域２ａ、２ｂの上にもそれぞれ延伸している。一対のＮ型拡散領域５は、ゲート電極４を基準としてチャネル長方向Ｄ（図３、図４）に相互に離間するように形成されている。第１及び第２領域２ａ、２ｂの上面の少なくとも一部分ずつは、素子形成領域１の上面よりも下に、チャネル幅Ｗ（図１、図２）の５％以上の深さに凹んでおり、それら凹み７内にもゲート電極４の一部分ずつが存在している。以下、詳細に説明する。
図４に示すように、素子分離領域２は、素子形成領域１の周囲を囲むようにＰ型半導体基板３（以下、基板３：図１、図３）に形成されている。図１乃至図３に示すように、素子分離領域２の上面には、凹み７が形成されている。凹み７は、素子分離領域２の第１領域２ａの上面の少なくとも一部分と、素子分離領域２の第２領域２ｂの上面の少なくとも一部分と、にそれぞれ形成されていれば良い。ただし、凹み７は、第１領域２ａ及び第２領域２ｂにおいて、素子形成領域１に隣接する部分に形成されていることが好ましい。この凹み７は、例えば、素子分離領域２の全面を掘り下げることにより形成されている。
凹み７の深さは、チャネル幅Ｗ（図１）の５％以上に設定されている。凹み７の深さは、例えば、チャネル幅Ｗ以上とすることができる。或いは、凹み７の深さは、例えば、５０ｎｍ以上とすることができる。或いは、凹み７の深さは、素子分離領域２の厚さＴ（図１）の１０％以上とすることができる。凹み７は、例えば、その底面が平坦となるように形成されている。この凹み７は、例えば、第１及び第２領域２ａ及び２ｂにおけるチャネル幅方向Ｃの全域に形成されている。従って、チャネル幅方向Ｃにおいて、第１領域２ａの凹み７の幅は第１領域２ａの幅と略等しく、第２領域２ｂの凹み７の幅は第２領域２ｂの幅と略等しい。なお、凹み７は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）工程により素子分離領域２の上面に形成される微細な凹みとは異なる。
素子形成領域１上及び素子分離領域２上には、ゲート絶縁膜８が形成されている。なお、図４ではゲート絶縁膜８の図示を省略している。ここで、ゲート絶縁膜８において、ゲート電極４の内側の側面に沿って位置する部分を側面部８ａと称し、ゲート電極４の底面に沿って位置する部分を底面部８ｂと称する。ゲート絶縁膜８の側面部８ａの膜厚が薄くなると耐圧の低下を招く。このため、側面部８ａの膜厚は、少なくとも底面部８ｂの膜厚と同じか又はそれ以上にすることが好ましい。ただし、側面部８ａが極端に厚くなってしまうと、後述するような、閾値電圧のバックゲート電圧依存性の低減効果が小さくなってしまう。このため、側面部８ａは、底面部８ｂと同程度とすることが更に好ましい。
図１乃至図４に示すように、ゲート電極４は、ゲート絶縁膜８を介して素子形成領域１上及び素子分離領域２上に設けられている。なお、図４ではゲート電極４を二点鎖線で示している。図１及び図２に示すように、ゲート電極４の一部分４ａ、４ｂは、第１領域２ａにおける凹み７内と、第２領域２ｂにおける凹み７内に、それぞれ入り込んでいる。
以上において、半導体装置１００には、ゲート電極４と、ゲート絶縁膜８と、一対のＮ型拡散領域５と、を含むＮチャンネル型ＭＯＳトランジスタ２０（以下、トランジスタ２０）が形成されている。
次に、本実施形態に係る半導体装置の製造方法を説明する。図５及び図６はこの製造方法を説明するための一連の工程図である。図５及び図６の（ａ）、（ｃ）、（ｅ）は、それぞれ、図４のＢ−Ｂ矢視断面に相当する位置の断面図であり、図５及び図６の（ｂ）、（ｄ）、（ｆ）は、それぞれ、図４のＡ−Ａ矢視断面に相当する位置の断面図である。
本実施形態に係る半導体装置の製造方法は、以下の工程を有する。先ず、素子分離領域２を基板３に形成して素子形成領域１を他の領域と分離させる。次に、素子分離領域２において素子形成領域１を介してチャネル幅方向Ｃにて互いに対向する第１及び第２領域２ａ、２ｂのそれぞれの上面にエッチングによって凹み７を形成する。次に、素子形成領域１上に、第１及び第２領域２ａ、２ｂの上にもそれぞれ延伸するようにゲート電極４を形成する。次に、素子形成領域１に、ゲート電極４を基準としてチャネル長方向Ｄに相互に離間するように一対のＮ型拡散領域５を形成する。凹み７を形成する工程では、凹み７が素子形成領域１の上面よりも下にチャネル幅Ｗの５％以上の深さに凹むように形成する。ゲート電極４を形成する工程では、凹み７内にもゲート電極４の一部分ずつを入り込ませる。以下、詳細に説明する。
先ず、図５（ａ）及び図５（ｂ）に示すように、基板３の表層に素子分離領域２を形成する。このためには、先ず、基板３上において素子分離領域２の形成箇所以外の部分（素子形成領域１）の上にマスクパターン（図示略）を形成する。次に、このマスクパターンをマスクとして基板３の表層をエッチングする。これにより、基板３の表層を選択的に除去し、素子分離領域２の形成用の溝１１を形成する。次に、これら溝１１を埋め込むように基板３表面上に酸化膜（ＳｉＯ２）を形成する。次に、基板３の表面を研磨して、この酸化膜を溝１１内に残留させる一方で溝１１以外の基板３上からは除去することにより、素子分離領域２を形成する。
次に、図５（ｃ）及び図５（ｄ）に示すように、素子分離領域２に凹み７を形成する。このためには、例えば、素子分離領域２が選択的にエッチングされるエッチング条件で、全面をドライエッチングするか、或いは、全面をウェットエッチングする。従って、この場合、第１領域２ａの凹み７と第２領域２ｂの凹み７とが一括して形成される。
次に、図５（ｅ）及び図５（ｆ）に示すように、素子形成領域１上及び素子分離領域２上にゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成することができる。なお、ゲート絶縁膜８は、熱酸化により形成することもできるが、この場合、ゲート絶縁膜８は、素子分離領域２上には形成されない。
次に、図６（ａ）及び図６（ｂ）に示すように、ポリシリコン膜１２を全面（ゲート絶縁膜８上）に成膜する。この成膜により、ポリシリコン膜１２は、凹み７内にも入り込む。
次に、図６（ｃ）及び図６（ｄ）に示すように、素子形成領域１上及び素子分離領域２上にゲート電極４を形成する。このためには、先ず、ポリシリコン膜１２（図６（ａ）、（ｂ））においてゲート電極４となる部位の上にマスクパターン（図示略）を形成する。次に、このマスクパターンをマスクとするエッチングを行うことによって、ポリシリコン膜１２をゲート電極４の形状に加工する。次に、マスクパターンを除去する。こうして、図６（ｄ）に示すように、ゲート電極４が、第１領域２ａ上から第２領域２ｂ上に亘って、素子形成領域１の上面を横切るように形成される。この状態で、第１領域２ａの凹み７内にはゲート電極４の一部分４ａが、第２領域２ｂの凹み７内にはゲート電極４の一部分４ｂが、それぞれ存在している。
次に、Ｎ型の不純物（例えば、リン）のイオン注入を行うことにより、図６（ｅ）及び図６（ｆ）に示すように、素子形成領域１に一対のＮ型拡散領域５を形成する。
その後、基板３上に多層配線層（図示略）を形成する。
こうして、半導体装置１００を製造することができる。
こうして、半導体装置１００を製造することができる。
次に、動作を説明する。
図７は本実施形態に係る半導体装置１００に対する電圧の印加態様を示す模式図である。
図７に示すように、半導体装置１００の動作時には、ゲート電極４にはゲート電圧Ｖｇが、基板３の裏面にはバックゲート電圧Ｖｓｕｂが、一対のＮ型拡散領域５のうちソース領域となる一方のＮ型拡散領域５にはソース電圧Ｖｓが、一対のＮ型拡散領域５のうちドレイン領域となる他方のＮ型拡散領域５にはドレイン電圧Ｖｄが、それぞれ印加される。
図７は本実施形態に係る半導体装置１００に対する電圧の印加態様を示す模式図である。
図７に示すように、半導体装置１００の動作時には、ゲート電極４にはゲート電圧Ｖｇが、基板３の裏面にはバックゲート電圧Ｖｓｕｂが、一対のＮ型拡散領域５のうちソース領域となる一方のＮ型拡散領域５にはソース電圧Ｖｓが、一対のＮ型拡散領域５のうちドレイン領域となる他方のＮ型拡散領域５にはドレイン電圧Ｖｄが、それぞれ印加される。
半導体装置１００においては、ゲート電極４は、素子形成領域１の上側だけでなく、素子形成領域１の上部の側方にも存在する。つまり、素子形成領域１の上部の側方にゲート電極４の一部分４ａ、４ｂが存在する。このため、ゲート電極４にゲート電圧Ｖｇを印加したときに、図８に示すように、反転層（チャネル領域）６１及び空乏層６２が素子形成領域１の上部の側面からも、チャネル幅方向Ｃ内側に向けて広がる。この空乏層６２により、反転層６１はバックゲート電圧Ｖｓｕｂが印加される基板３から電気的に分離されるので、反転層６１に対するバックゲート電圧Ｖｓｕｂの影響を低減することができる。よって、トランジスタ２０の閾値電圧のバックゲート電圧依存性を低減することができる。
ここで、素子形成領域１の上部の側面からの空乏層６２の広がりは、凹み７の深さがチャネル幅Ｗに比して大きいほど大きくなる。
例えば、凹み７の深さをチャネル幅Ｗ以上とすることにより、図８に示すように、素子形成領域１の上部の両側面から広がる空乏層６２の領域６２ａと領域６２ｂとが互いに接触するので、反転層６１の全域の下側に空乏層６２が厚く形成される。このため、バックゲート電圧Ｖｓｕｂの影響を一層低減することができる。
例えば、凹み７の深さをチャネル幅Ｗ以上とすることにより、図８に示すように、素子形成領域１の上部の両側面から広がる空乏層６２の領域６２ａと領域６２ｂとが互いに接触するので、反転層６１の全域の下側に空乏層６２が厚く形成される。このため、バックゲート電圧Ｖｓｕｂの影響を一層低減することができる。
ここで、閾値電圧のバックゲート電位依存性が存在する場合の問題点を説明する。
図９は、互いに隣接し、且つ、Ｎ型拡散領域５を共用する２つのトランジスタ２０、２１を示す平面図である。図１０は図９に示す２つのトランジスタ２０、２１の等価回路図である。図１１はトランジスタ２０、２１のゲート電圧とドレイン電流（対数）との関係を示す図である。図１１において、横軸はゲート電圧、縦軸はドレイン電流（対数）である。図１１において、曲線Ｌ１はトランジスタ２０のゲート電圧とドレイン電流（対数）との関係を示し、曲線Ｌ２はトランジスタ２１のゲート電圧とドレイン電流（対数）との関係を示す。
図９に示すように、トランジスタ２０、２１は、１つの素子形成領域１に形成されている。トランジスタ２０は上述の構成を有し、トランジスタ２１はトランジスタ２０と同様の構成を有している。
一方のトランジスタ２０においては、該トランジスタ２０のゲート電極４を基準としてトランジスタ２１とは反対側のＮ型拡散領域５（５ａ）がソース領域となり、トランジスタ２１側のＮ型拡散領域５（５ｂ）がドレイン領域となる。
他方のトランジスタ２１においては、該トランジスタ２１のゲート電極４を基準としてトランジスタ２０側のＮ型拡散領域５（５ｂ）がソース領域となり、トランジスタ２０とは反対側のＮ型拡散領域５（５ｃ）がドレイン領域となる。
このように、２つのトランジスタ２０、２１は、それらの間に位置するＮ型拡散領域５（５ｂ）を共用している。
一方のトランジスタ２０においては、該トランジスタ２０のゲート電極４を基準としてトランジスタ２１とは反対側のＮ型拡散領域５（５ａ）がソース領域となり、トランジスタ２１側のＮ型拡散領域５（５ｂ）がドレイン領域となる。
他方のトランジスタ２１においては、該トランジスタ２１のゲート電極４を基準としてトランジスタ２０側のＮ型拡散領域５（５ｂ）がソース領域となり、トランジスタ２０とは反対側のＮ型拡散領域５（５ｃ）がドレイン領域となる。
このように、２つのトランジスタ２０、２１は、それらの間に位置するＮ型拡散領域５（５ｂ）を共用している。
図１０に示すように、共通のバックゲート２５が２つのトランジスタ２０、２１のバックゲート側に接続される。一方のトランジスタ２０のソースはバックゲート２５に接続されているので、ソース電圧２２は、バックゲート２５の電圧（バックゲート電圧：グランド電位）と等しくなる。また、一方のトランジスタ２０のドレイン電圧と他方のトランジスタ２１のソース電圧とは、互いに等しい電圧２３となる。この電圧２３は、トランジスタ２０のソース電圧２２よりも高い。従って、電圧２３は、バックゲート電圧よりも高い。なお、他方のトランジスタ２１のドレイン電圧２４は、電圧２３よりも更に高い。
このように、ソース電圧２２はバックゲート電圧と等しいが、電圧２３はバックゲート電圧よりも高い。このため、図１１に示すように、トランジスタ２０のゲート電圧２６の閾値電圧よりも、トランジスタ２１のゲート電圧２７の閾値電圧の方が高くなる。ゲート電圧２７が極端に高くなると、トランジスタ２１の低電圧動作が困難となる。
トランジスタ２０、２１の閾値電圧のバックゲート電圧依存性が高いほど、トランジスタ２１の閾値電圧が高くなるため、トランジスタ２１の低電圧動作が一層困難となる。
なお、図９乃至図１１では、２つのトランジスタ２０、２１が、いわゆる縦積みに形成されてＮ型拡散領域５（５ｂ）を共用する例を示したが、３つ以上のトランジスタが縦積みの場合も、同様の問題が生じる。
このように、ソース電圧２２はバックゲート電圧と等しいが、電圧２３はバックゲート電圧よりも高い。このため、図１１に示すように、トランジスタ２０のゲート電圧２６の閾値電圧よりも、トランジスタ２１のゲート電圧２７の閾値電圧の方が高くなる。ゲート電圧２７が極端に高くなると、トランジスタ２１の低電圧動作が困難となる。
トランジスタ２０、２１の閾値電圧のバックゲート電圧依存性が高いほど、トランジスタ２１の閾値電圧が高くなるため、トランジスタ２１の低電圧動作が一層困難となる。
なお、図９乃至図１１では、２つのトランジスタ２０、２１が、いわゆる縦積みに形成されてＮ型拡散領域５（５ｂ）を共用する例を示したが、３つ以上のトランジスタが縦積みの場合も、同様の問題が生じる。
これに対し、本実施形態では、上述のように、素子形成領域１の上部の側方から広がる空乏層６２により、反転層６１に対するバックゲート電圧の影響を低減することができる。よって、トランジスタ２０、２１の閾値電圧のバックゲート電圧依存性を低減することができるので、トランジスタ２０のソース電圧２２に対する電圧２３（トランジスタ２１のソース電圧、トランジスタ２０のドレイン電圧）の上昇を抑制できる。よって、トランジスタ２１の低電圧動作が容易となる。
図１２は半導体装置１００の効果を示す図である。図１２の横軸は（│Ｖｂｂ│＋０．８）１／２であり、バックゲート電圧と正の相関を持つ値である。また、図１２の縦軸は閾値電圧（Ｖｔ）である。図１２において、曲線Ｌ１１は特許文献１の構造の半導体装置の場合の（│Ｖｂｂ│＋０．８）１／２ と閾値電圧との関係を示し、曲線Ｌ１２は実施形態に係る半導体装置１００のトランジスタ２０の場合の（│Ｖｂｂ│＋０．８）１／２と閾値電圧との関係を示す。
なお、曲線Ｌ１２は、トランジスタ２０のチャネル幅Ｗを３００ｎｍ、凹み７の深さを５０ｎｍとした場合のシミュレーション結果である。また、曲線Ｌ１１は、凹み７を有していない他は、曲線Ｌ１２の特性を呈するトランジスタ２０と同様に構成されたトランジスタ（図示略）のシミュレーション結果である。
図１２に示すように、本実施形態に係るトランジスタ２０により、閾値電圧のバックゲート電圧依存性を大幅に（例えば、５０％以上）低減することができる。
なお、曲線Ｌ１２は、トランジスタ２０のチャネル幅Ｗを３００ｎｍ、凹み７の深さを５０ｎｍとした場合のシミュレーション結果である。また、曲線Ｌ１１は、凹み７を有していない他は、曲線Ｌ１２の特性を呈するトランジスタ２０と同様に構成されたトランジスタ（図示略）のシミュレーション結果である。
図１２に示すように、本実施形態に係るトランジスタ２０により、閾値電圧のバックゲート電圧依存性を大幅に（例えば、５０％以上）低減することができる。
以上のような実施形態によれば、素子形成領域１の上側だけでなく、素子形成領域１の上部の側方にもゲート電極４が存在する。このため、ゲート電極４に電圧を印加したときに、素子形成領域１の上部の側面からも反転層（チャネル領域）６１ならびに空乏層６２がチャネル幅方向Ｃ内側に広がる。この空乏層６２により、反転層６１はバックゲート電圧が印加される基板３の裏面から電気的に分離されるので、反転層６１に対するバックゲート電圧の影響を低減することができる。よって、トランジスタ２０の閾値電圧のバックゲート電圧依存性を低減することができる。
＜変形例＞
図１３は実施形態に係る半導体装置１００の変形例を示す模式的な平面図、図１４は半導体装置１００の変形例を示す断面図である。
図１３は実施形態に係る半導体装置１００の変形例を示す模式的な平面図、図１４は半導体装置１００の変形例を示す断面図である。
上述したトランジスタ２０は、凹み７の深さのばらつき及びチャネル幅Ｗのばらつきに対して閾値電圧が敏感に変動する。このため、閾値電圧のばらつきの影響が少ない回路へ適用することが好ましい。閾値電圧のばらつきの影響が少ない回路、すなわちトランジスタ２０の適用が望ましい回路としては、デジタル回路（ＮＯＲ回路、ＮＡＮＤ回路等）、ＤＡＣ（ＤＣ−ＡＣコンバータ）等が挙げられる。逆に、トランジスタ２０の適用がさほど好ましくない回路としては、閾値電圧のばらつきに敏感なアナログ回路が挙げられる。
本変形例では、図１３に示すように、同一の半導体装置１００（本実施形態の場合、半導体チップ）に、デジタル回路用のトランジスタを有するデジタル領域５１と、アナログ回路用のトランジスタを有するアナログ領域５２と、を形成する。この場合に、図１４に示すように、デジタル領域５１のトランジスタとしては上述のトランジスタ２０を形成し、アナログ領域５２のトランジスタとしてはトランジスタ３０を形成する。トランジスタ３０は、素子分離領域２が凹み７を有していない点と、ゲート電極４が凹み７内に入り込んでいない点の他は、トランジスタ２０と同様に構成されている。つまり、凹み７を有する上述のトランジスタ２０と、凹み７を有しないトランジスタ３０と、を同一の半導体チップ（半導体装置１００）に混載する。
このように、本変形例の半導体装置１００は、基板３に形成され、第２素子形成領域（図１４における右側の素子形成領域１）を他の領域と分離する第２素子分離領域（第２素子形成領域の周囲に位置する素子分離領域２）を有している。更に、半導体装置１００は、第２素子形成領域上に形成され、第２素子分離領域において第２素子形成領域を介して互いに対向する第１及び第２領域２ａ、２ｂの上にもそれぞれ延伸している第２ゲート電極（図１４における右側のゲート電極４）を有している。更に、半導体装置１００は、第２ゲート電極を基準としてチャネル長方向Ｄに相互に離間するように第２素子形成領域に形成された一対の第２拡散領域（図示略：第１の実施形態における一対のＮ型拡散領域５と同様）を有している。そして、第２素子分離領域の第１及び第２領域２ａ、２ｂの上面には、凹み７が形成されていない。
本変形例では、図１３に示すように、同一の半導体装置１００（本実施形態の場合、半導体チップ）に、デジタル回路用のトランジスタを有するデジタル領域５１と、アナログ回路用のトランジスタを有するアナログ領域５２と、を形成する。この場合に、図１４に示すように、デジタル領域５１のトランジスタとしては上述のトランジスタ２０を形成し、アナログ領域５２のトランジスタとしてはトランジスタ３０を形成する。トランジスタ３０は、素子分離領域２が凹み７を有していない点と、ゲート電極４が凹み７内に入り込んでいない点の他は、トランジスタ２０と同様に構成されている。つまり、凹み７を有する上述のトランジスタ２０と、凹み７を有しないトランジスタ３０と、を同一の半導体チップ（半導体装置１００）に混載する。
このように、本変形例の半導体装置１００は、基板３に形成され、第２素子形成領域（図１４における右側の素子形成領域１）を他の領域と分離する第２素子分離領域（第２素子形成領域の周囲に位置する素子分離領域２）を有している。更に、半導体装置１００は、第２素子形成領域上に形成され、第２素子分離領域において第２素子形成領域を介して互いに対向する第１及び第２領域２ａ、２ｂの上にもそれぞれ延伸している第２ゲート電極（図１４における右側のゲート電極４）を有している。更に、半導体装置１００は、第２ゲート電極を基準としてチャネル長方向Ｄに相互に離間するように第２素子形成領域に形成された一対の第２拡散領域（図示略：第１の実施形態における一対のＮ型拡散領域５と同様）を有している。そして、第２素子分離領域の第１及び第２領域２ａ、２ｂの上面には、凹み７が形成されていない。
本変形例によれば、このような構成により、アナログ領域５２のトランジスタ３０の閾値電圧のばらつきを抑制しつつ、デジタル領域５１のトランジスタ２０の閾値電圧のバックゲート電圧依存性を低減することができる。
なお、上記の実施形態では、半導体装置１００がＮチャンネル型ＭＯＳトランジスタ２０（２１、３０）を有する例を説明したが、半導体装置１００がＰチャンネル型ＭＯＳトランジスタを有する場合にも、上記と同様の効果が得られる。
１ 素子形成領域
２ 素子分離領域
２ａ 第１領域
２ｂ 第２領域
３ Ｐ型半導体基板
４ ゲート電極
４ａ 一部分
４ｂ 一部分
５ Ｎ型拡散領域
８ ゲート絶縁膜
８ａ 側面部
８ｂ 底面部
１１ 溝
１２ ポリシリコン膜
２０ トランジスタ
２１ トランジスタ
２２ ソース電圧
２３ 電圧
２４ ドレイン電圧
２５ バックゲート
２６ ゲート電圧
２７ ゲート電圧
５１ デジタル領域
５２ アナログ領域
６１ 反転層
６２ 空乏層
６２ａ 領域
６２ｂ 領域
１００ 半導体装置
Ｃ チャネル幅方向
Ｄ チャネル長方向
Ｌ１ 曲線
Ｌ２ 曲線
Ｌ１１ 曲線
Ｌ１２ 曲線
Ｗ チャネル幅
Ｔ 厚さ
２ 素子分離領域
２ａ 第１領域
２ｂ 第２領域
３ Ｐ型半導体基板
４ ゲート電極
４ａ 一部分
４ｂ 一部分
５ Ｎ型拡散領域
８ ゲート絶縁膜
８ａ 側面部
８ｂ 底面部
１１ 溝
１２ ポリシリコン膜
２０ トランジスタ
２１ トランジスタ
２２ ソース電圧
２３ 電圧
２４ ドレイン電圧
２５ バックゲート
２６ ゲート電圧
２７ ゲート電圧
５１ デジタル領域
５２ アナログ領域
６１ 反転層
６２ 空乏層
６２ａ 領域
６２ｂ 領域
１００ 半導体装置
Ｃ チャネル幅方向
Ｄ チャネル長方向
Ｌ１ 曲線
Ｌ２ 曲線
Ｌ１１ 曲線
Ｌ１２ 曲線
Ｗ チャネル幅
Ｔ 厚さ
Claims (8)
- 基板と、
前記基板に形成され、素子形成領域を他の領域と分離する素子分離領域と、
前記素子形成領域上に形成され、前記素子分離領域において前記素子形成領域を介して互いに対向する第１及び第２領域の上にもそれぞれ延伸しているゲート電極と、
前記ゲート電極を基準としてチャネル長方向に相互に離間するように前記素子形成領域に形成された一対の拡散領域と、
を有し、
前記第１及び第２領域の上面の少なくとも一部分ずつは、前記素子形成領域の上面よりも下に、チャネル幅の５％以上の深さに凹んでおり、それら凹み内にも前記ゲート電極の一部分ずつが存在していることを特徴とする半導体装置。 - 前記凹みの深さがチャネル幅以上であることを特徴とする請求項１に記載の半導体装置。
- 前記凹みの深さが５０ｎｍ以上であることを特徴とする請求項１又は２に記載の半導体装置。
- 前記凹みの深さが前記素子分離領域の厚さの１０％以上であることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
- 前記凹みの底面が平坦であることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
- チャネル幅方向において、前記第１領域の前記凹みの幅は前記第１領域の幅と略等しく、前記第２領域の前記凹みの幅は前記第２領域の幅と略等しいことを特徴とする請求項１乃至５の何れか一項に記載の半導体装置。
- 前記基板に形成され、第２素子形成領域を他の領域と分離する第２素子分離領域と、
前記第２素子形成領域上に形成され、前記第２素子分離領域において前記第２素子形成領域を介して互いに対向する第１及び第２領域の上にそれぞれ延伸している第２ゲート電極と、
前記第２ゲート電極を基準としてチャネル長方向に相互に離間するように前記第２素子形成領域に形成された一対の第２拡散領域と、
を更に有し、
前記第２素子分離領域の前記第１及び第２領域の上面には、前記凹みが形成されていないことを特徴とする請求項１乃至６の何れか一項に記載の半導体装置。 - 素子分離領域を基板に形成して素子形成領域を他の領域と分離させる工程と、
前記素子分離領域において前記素子形成領域を介して互いに対向する第１及び第２領域のそれぞれの上面にエッチングによって凹みを形成する工程と、
前記素子形成領域上に、前記第１及び第２領域の上にもそれぞれ延伸するようにゲート電極を形成する工程と、
前記素子形成領域に、前記ゲート電極を基準としてチャネル長方向に相互に離間するように一対の拡散領域を形成する工程と、
を有し、
前記凹みを形成する工程では、前記凹みが前記素子形成領域の上面よりも下にチャネル幅の５％以上の深さに凹むように形成し、
前記ゲート電極を形成する工程では、前記凹み内にも前記ゲート電極の一部分ずつを入り込ませることを特徴とする半導体装置の製造方法。
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- 2011-02-23 US US12/929,900 patent/US8405156B2/en not_active Expired - Fee Related
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| JP2002118255A (ja) * | 2000-07-31 | 2002-04-19 | Toshiba Corp | 半導体装置およびその製造方法 |
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