JP5092751B2 - 半導体装置及びその半導体装置の製造方法 - Google Patents

半導体装置及びその半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及びその製造方法に関するものであり、特に、ＭＯＳトランジスタの電気特性を制御するために、ゲート直下に歪みを生じさせる複数の材料を備えることを特徴とする半導体装置及びその製造方法に関するものである。
長年、半導体素子の微細化によって、ＭＯＳトランジスタの性能の向上が図られてきた。しかし、近年になり、半導体素子の微細化を行っても、ＭＯＳトランジスタにおいて、期待される性能の向上が図られないことが懸念されている。
その原因の一つは、微細化に伴うＭＯＳトランジスタのしきい値制御のために行われる、ゲート直下への不純物の導入によって、ＭＯＳトランジスタのキャリヤ移動度が低下することにある。また、ＭＯＳトランジスタのゲート絶縁膜の薄膜化に伴う電界強度の増大によって、キャリヤがゲート絶縁膜に押しつけられ、より多くのキャリヤがゲート絶縁膜の凹凸により散乱されるようになることから、キャリヤ移動度が低下することにある。
そこで、シリコン酸化物等の歪みを生じさせる材料によって、ゲート直下のチャネル領域において、基板結晶の格子を歪ませて、ＭＯＳトランジスタのキャリヤの移動度を向上させることが提案された。（例えば、特許文献１）
ただし、電子をキャリヤとするＮ型ＭＯＳトランジスタと正孔をキャリヤとするＰ型ＭＯＳトランジスタとでは、キャリヤの移動度を向上させるための歪みの方向が異なる。従って、ＭＯＳトランジスタの活性領域への同種の歪みによって、一方のキャリヤの移動度を向上させると、他方のキャリヤの移動度が低下する関係にある。
そこで、さらに、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタのキャリヤの内、一方の移動度の向上を図るとともに、他方の移動度の低下を防止する半導体装置の構造が提案された。
上記の提案によると、半導体装置中に、Ｎ型ＭＯＳトランジスタが形成されている活性領域と、Ｐ型ＭＯＳトランジスタが形成されている活性領域と、それらの活性領域を分離するための溝を設けることが提案されている。そこで、Ｎ型ＭＯＳトランジスタの周囲を囲む溝には、ソース領域とドレイン領域を結ぶ方向に平行な溝及び垂直な溝の双方に、酸化防止膜（例えば、窒化シリコン）とシリコン酸化膜からなる歪みを生じさせる材料を埋め込むことが提案されている。一方、Ｐ型ＭＯＳトランジスタの周囲を囲む溝には、ソース領域とドレイン領域を結ぶ方向に平行な溝には酸化防止膜とシリコン酸化物からなる歪みを生じさせる材料を埋め込み、ソース領域とドレイン領域を結ぶ方向に垂直な溝にはシリコン酸化物のみを埋め込むことが提案されている。そうすると、その後の酸化処理において、シリコン酸化物の成長がなく、Ｎ型ＭＯＳトランジスタの活性領域には、ストレスが加わらない。一方、ソース領域とドレイン領域を結ぶ方向に垂直な溝において、シリコン酸化物が成長し、Ｐ型ＭＯＳトランジスタの活性領域には、ソース領域とドレイン領域を結ぶ方向に圧縮ストレスが加わることになる。従って、電子の移動度の低下は防止され、一方、正孔の移動度が向上するというものである。（例えば、特許文献２）
特開２００４−２３５３３２ 特開２００３−１５８２４１
(発明が解決しようとする課題)
しかし、特許文献２のような歪みを生じさる材料の配置では、ＭＯＳトランジスタの活性領域に生じる歪みが、歪みを生じさせる一種類の材料の性質のみで決定されるため、活性領域に生じる歪みを所望の状態にコントロールすることは困難であった。
そうすると、ＭＯＳトランジスタの活性領域に生じる歪みが一定であっても、歪みに対する電気特性の変化量にばらつきが生じる場合には、ＭＯＳトランジスタの電気特性のばらつきを抑止することができない問題があった。
また、ＭＯＳトランジスタの活性領域に加わる歪みを、歪みを生じさせる一種類の材料の性質のみで決定される歪み以上に大きくコントロールすることはできない問題点があった。
そこで、本発明の目的は、Ｐ型ＭＯＳトランジスタ乃至Ｎ型ＭＯＳトランジスタの活性領域の歪みを所定の状態にコントロールするための素子分離領域を備える半導体装置を提供することにある。さらに、本発明の目的は、上記の半導体装置の製造方法を提供することにある。
(課題を解決するための手段)
本発明に係わる半導体装置は、半導体基板と、半導体基板に形成されている活性領域と、活性領域の周囲を囲むように形成された溝とを備え、活性領域に引っ張り歪みを生じさせる第１の材料及び圧縮歪みを生じさせる第２の材料の組合せが前記溝を埋め込んだことを特徴とするため、上記の課題を解決することができる。
本発明に係わる半導体装置は、Ｎ型ＭＯＳトランジスタが形成されている第１の活性領域と、Ｐ型ＭＯＳトランジスタが形成されている第２の活性領域と、前記第１の活性領域の周囲を囲む第１の溝と、前記第２の活性領域の周囲を囲む第２の溝と、を備え、引っ張り歪みを生じる第１の材料及び圧縮歪みを生じる第２の材料が組合わされて、前記第１の溝及び前記第２の溝に埋め込まれていることを特徴とするため、上記の課題を解決することができる。
本発明に係わる半導体装置の製造方法は、半導体基板に活性領域を分離する溝を形成する工程と、前記活性領域に引っ張り歪みを生じさせる第１の材料を堆積する工程と、前記活性領域に圧縮歪みを生じさせる第２の材料を堆積する工程と、半導体基板表面を平坦化する工程と、を備えることを特徴とするため、上記の課題を解決することができる。
(発明の効果)
本願発明に係る半導体装置によれば、引っ張りストレスを生じさせる材料と圧縮ストレスを生じさせる材料の組合せ比率を調整することにより、ＭＯＳトランジスタが形成されている活性領域の歪みを所定の状態に調整することができる。
本願発明に係る製造方法によれば、ソース領域とドレイン端部を結ぶ方向に平行な矩形領域と、ゲート電極の長手方向に平行な矩形領域とでは異なる性質のストレスを生じさせる材料を埋め込むことができる。その後、ゲート酸化膜、ゲート電極、コンタクト、配線層などを積層することによって、ＭＯＳトランジスタからなる所定のＬＳＩ回路を製造することができる。そうすると、上記のＭＯＳトランジスタの特性が向上するように調整されるため、大幅に高速化したＬＳＩ回路を得ることができる。
図１Ａ及び図１Ｂは通常のＭＯＳトランジスタの概略的な構造を示す図であり、図１Ａは平面図を示し、図１Ｂは断面図を示す。 図２Ａ、及び、図２Ｂは実施例１に係る半導体装置のＭＯＳトランジスタの概略的な構造を示す斜視図であり、図２Ｃは実施例１に係わるＭＯＳトランジスタの活性領域の歪みの状態を表すグラフを示す図である。 図３Ａ乃至図３Ｄは、ゲート電極長手方向の幅であるＷの値を変化させた場合に、ＭＯＳトランジスタの活性領域の歪み、及び、ＭＯＳトランジスタの特性の変化について作成したグラフである。 図４は、隣接するＭＯＳトランジスタの活性領域のスペース間隔をパラメータとして、上記の活性領域の歪みを計算した結果をグラフにしたものである。 図５Ａ乃至図５Ｈは、図２Ａ乃至図２Ｂに示す半導体装置の製造方法を示す断面図である。 図６Ａ及び図６Ｂは、実施例２に係る半導体装置のＭＯＳトランジスタが形成された活性領域と、ストレッサー材料が埋め込まれたＳＴＩ埋込領域を示す斜視図である。 図７Ａ乃至図７Ｃは、図６Ａ及び図６Ｂの活性領域の歪みの状態及びＭＯＳトランジスタの特性の変化を示したグラフである。 図８Ａ乃至図８Ｈは、実施例３に係る半導体装置の製造方法において、図６Ｂに示すＡ−Ａ’間の断面図、及び、図６Ｂに示すＢ−Ｂ’断面図において、ＳＴＩ埋込領域にＳｉＮ等のストレッサーを埋め込む工程を説明する図である。 図９Ａ乃至図９Ｊは、図６Ｂに示すＡ−Ａ’間の断面図、及び、図６Ｂに示すＢ−Ｂ’断面図において、ＳＴＩ埋込領域にＳｉＮ等のストレッサーを埋め込む工程を説明する図である。 図10は、実施例４の半導体装置において、一定の間隔で、複数のＭＯＳトランジスタを行列状態で配置したＭＯＳトランジスタのマトリックスの内、2行2列部分を示している図である。 図11Ａ乃至図11Ｈ、及び、図10に示すＭＯＳトランジスタのＣ−Ｃ’及びＤ−Ｄ’で示す一点鎖線に沿った断面を示す断面図であり、また、図10に示すＭＯＳトランジスタのマトリックスの製造工程を示す図である。 図12Ａ乃至図12Ｆは、図10に示すＭＯＳトランジスタのＣ−Ｃ’及びＤ−Ｄ’で示す一点鎖線に沿った断面を示す断面図であり、また、図10に示すＭＯＳトランジスタのマトリックスの製造工程を示す図である。 図13Ａ、図13Ｂ、及び、図13Cは、図11Ａ乃至図11H、及び、図12Ａ乃至図12Fで示した半導体装置の製造方法により形成可能な、ＳＴＩ埋込領域内のＳｉＮ層65とＳｉＯ２層64の配置状態の例を示す図であり、また、上記のような、ＳＴＩ埋込領域により分離されたＭＯＳトランジスタの特性の変化を示すグラフである。 図14は、図14Ａ乃至図14Ｄは実施例５に係る半導体装置のＳＴＩ埋込領域とＭＯＳトランジスタの活性領域の断面図を示す。 図15Ａ乃至図15Ｃは、実施例６の半導体装置のＭＯＳトランジスタの活性領域と、その活性領域を分離するＳＴＩ埋込領域を示す図である。 図16は、実施例７の半導体装置の複数において、Ｐ型ＭＯＳトランジスタ、及び、複数のＮ型ＭＯＳトランジスタと、ＳＴＩ埋込領域とを備える半導体装置を示す図である。 図17は、複数のＰ型ＭＯＳトランジスタ86、及び、複数のＮ型ＭＯＳトランジスタ85と、ＳＴＩ埋込領域とを備える半導体装置を示す図である。 図18は、複数のＮ型ＭＯＳトランジスタ85と、ＳＴＩ埋込領域とを備える半導体装置を示す図である。 図19は実施例８の半導体装置を示す図である。 図20は、実施例９の半導体装置において、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタ、及び、それらのＭＯＳトランジスタの周囲に配置されたＳＴＩ埋込領域を備える半導体装置を示す図である。 図21は、複数のＭＯＳトランジスタ、及び、それらのＭＯＳトランジスタの周囲に配置されたＳＴＩ埋込領域を備える半導体装置を示す図である。
以下、本発明の実施例１、実施例２、実施例３、実施例４、実施例５、実施例６、実施例７、実施例８、及び、実施例９について説明する
(実施例１)
実施例１は、Ｎ型ＭＯＳトランジスタ又はＰ型ＭＯＳトランジスタを形成した活性領域を分離する溝内に、活性領域を輪状に取り囲むように埋め込まれた、歪みを生じさせる材料（以下、実施例１において、ストレッサーという）で形成したＳＴＩ埋込領域を備える半導体装置に関する実施例である。また、実施例１は、上記の半導体装置の製造方法にかんする。そして、実施例１を図１Ａ、図１Ｂ、図２Ａ乃至図２Ｃ、図３Ａ乃至図３Ｄ、図４、及び、図５Ａ乃至図５Ｇを用いて説明する。
なお、図２Ａ及び図２Ｂは付記１（請求項１）、付記２に関連している。図２Ａ乃至図２Ｃは付記５（請求項３）に関連している。図２Ａ乃至図２Ｂ及び実施例１における窒化シリコンに変わる材料の記載は付記６、７（請求項４）に関連している。図２Ａ及び図２Ｃにおいて、材料の比を６：４とすることは、付記９に関連している。図５Ａ乃至図５Ｇは付記11(請求項５)、付記12に関連している。図５Ｈは付記13(請求項６)に関連している。
図１Ａ及び図１Ｂは通常のＭＯＳトランジスタの概略的な構造を示す図であり、図１Ａは平面図を示し、図１Ｂは断面図を示す。そして、図１Ａ及び図１ＢはＭＯＳトランジスタのソース領域１、ＭＯＳトランジスタのドレイン領域２、ＭＯＳトランジスタのゲート電極３、ＭＯＳトランジスタの活性領域４、上記ＭＯＳトランジスタの活性領域４のソース・ドレイン方向の幅を示す矢印５、ＭＯＳトランジスタのチャネル幅に相当するＭＯＳトランジスタの活性領域４の幅を示す矢印６、横方向の隣接領域との距離を示す矢印７、縦方向の隣接領域との距離を示す矢印８、ＨＤＰ（High Density Plasma）−ＳｉＯ２（酸化シリコン）（９）、ＭＯＳトランジスタの活性領域４の高さを示す矢印10、及び、シリコン基板11を示す。
図１ＡはＭＯＳトランジスタとＭＯＳトランジスタの活性領域４を囲むＳＴＩ（shallow trench isolation）埋込領域を平面的に示す。ＭＯＳトランジスタは活性領域４及びゲート電極３から構成されており、活性領域４はゲート電極３によりソース領域１とドレイン領域２に分けられている。
ＭＯＳトランジスタの活性領域４において、矢印５で示す方向の幅は400nm、矢印６で示す方向（ゲート電極長手方向）の幅はＷである。そして、上記Ｗの値は200nm程度である。ＭＯＳトランジスタの活性領域４はシリコン基板11と同様シリコン結晶から構成されている。また、ＭＯＳトランジスタの活性領域４と、矢印７の方向に隣接するＭＯＳトランジスタの活性領域４との間隔は、200nm程度である。さらに、ＭＯＳトランジスタの活性領域４と、矢印８の方向に隣接するＭＯＳトランジスタの活性領域４との間隔は、200nm程度である。ゲート電極３は主にポリシリコン（Poly-Si）から構成されているが、シリサイド又は金属から構成されていてもよい。また、ゲート酸化膜がゲート電極３の直下に形成されているが、ゲート酸化膜の厚さは極めて薄いので図示されていない。なお、図１Ａに示されているＡ−Ｂ間に引かれた点線矢印に沿った断面が、図１Ｂの断面図に示されている。
図１Ｂは、ＭＯＳトランジスタの活性領域４及びＭＯＳトランジスタの活性領域４の周囲を囲むように形成されたＳＴＩ埋込領域を示す。そして、図１Ｂはシリコン基板11に溝を形成し、溝で分離されたＭＯＳトランジスタの活性領域４と、溝にＨＤＰ−ＳｉＯ２を埋め込んだＳＴＩ埋込領域を示す。ここで、ＳＴＩ埋込領域の深さは350nm程度である。
図１Ａ及び図１Ｂに示す通常のＭＯＳトランジスタにおいては、ＳＴＩ埋込領域には、ＨＤＰ−ＳｉＯ２（９）等の一種類の絶縁物が埋め込まれているのが通常である。従って、ＭＯＳトランジスタの活性領域の歪みは、一種類の絶縁物からしか発生しないため、その歪みの方向及び大きさを、自由に調整することは困難である。
図２Ａ、及び、図２Ｂは実施例１に係る半導体装置が備えるＭＯＳトランジスタの概略的な構造を示す斜視図であり、図２Ｃは実施例１に係わるＭＯＳトランジスタの活性領域の歪みの状態を表すグラフを示す図である。そして、図２Ａ、図２Ｂ、及び、図２Ｃは、ＳｉＮ(窒化シリコン)層12、ＳｉＯ２層13、ゲート電極14、ＭＯＳトランジスタの活性領域15、ＳｉＮ層12のみをＳＴＩ埋込領域に埋め込んだときの歪み16、ＳｉＮ層12とＳｉＯ２層13を０．８：０．２で埋め込んだときの歪み17、ＳｉＮ層12とＳｉＯ２層13を０．６：０．４で埋め込んだときの歪み18、ＳｉＮ層12とＳｉＯ２層13を０．４：０．６で埋め込んだときの歪み19、ＳｉＮ層12とＳｉＯ２層13を０．２：０．８で埋め込んだときの歪み20、ＳｉＯ２層12のみをＳＴＩ埋込領域に埋め込んだときの歪み21、Ｘ方向の歪みを表す実線22、Ｙ方向の歪みを表す実線23、及び、Ｚ方向の歪みを表す実線24を示す。すなわち、図２Ａ及び図２Ｂに示す、実施例１に係わるＭＯＳトランジスタの概略的な構造では、ＳＴＩ埋込領域にはＳｉＮ層12とＳｉＯ２層13等の引っ張り歪み又は圧縮歪みを生み出す材料（ストレッサー）や、それらのストレッサーを組み合わせた材料を埋め込むことに特徴がある。
図２Ａは、半導体装置が備えるＭＯＳトランジスタの活性領域15の周囲に形成されたＳＴＩ埋込領域、及び、ゲート電極14を有するＭＯＳトランジスタを示す。そして、ＳＴＩ埋込領域に埋め込まれているＳｉＮ層12とＳｉＯ２層13のトレンチ内の幅の比率は０．２：０．８である。ここで、「トレンチ」とは、活性領域を分離する溝を、活性領域間の間隔の半分の位置で分割したものであり、溝の一部をいう。また、ＳｉＮ層12とＳｉＯ２層13等の各層の「トレンチ内の幅」とは、半導体表面を半導体表面の法線方向からみた場合の幅をいう。
また、ＳＴＩ埋込領域の底部にはＳｉＮ層12が埋め込まれている。また、半導体装置の表面に対して、法線方向からみると、各活性領域の周囲を取り囲む、幅０．２μmの輪状の領域に、ＳｉＮ層12が埋め込まれている。さらに、溝内において、ＳｉＮ層12が埋め込まれている輪状の領域以外の領域には、ＳｉＯ２層13が埋め込まれている。その結果、ＳｉＮ層12とＳｉＯ２層13とが組合わさって、埋込材料を構成されている。また、図１Ａと同様に、活性領域15のサイズは縦400nm、横Wであり、隣接する活性領域15との間隔は200nmである。
なお、図２Ａに示す半導体装置の製造方法の詳細は、後に図５Ａ乃至図５Ｈを用いて説明する。そして、図２Ａに示す半導体装置の製造方法は、上記のＳＴＩ埋込領域に、ＳｉＮ層12（熱膨張率3.3ppm）を均一に成膜し、その後ＳｉＯ２層13（熱膨張率0.6ppm）を埋め込んだことを特徴とする。
図２Ｂは、図２Ａに示したのと同様なＭＯＳトランジスタ及びその活性領域15の周囲に形成されたＳＴＩ埋込領域を示す。ただし、ＳＴＩ埋込領域に埋め込まれたＳｉＮ層12とＳｉＯ２層13の厚さの比率は０．８：０．２である点で異なる。
図２Ｃは、図２Ａ及び図２Ｂに示すようなＳｉＮ層12とＳｉＯ２層13の溝内の幅の比率（０．８：０．２の比率17及び０．２：０．８の比率20）に、さらに、ＳｉＮ層12とＳｉＯ２層13のトレンチ内の幅の比率、１：０（ＳｉＮ層12のみ）の比率16、０．６：０．４の比率18、０．４：０．６の比率19、０：１（ＳｉＯ２層13のみ）の比率21を加えた６パターンにおいて、ＳｉＮ層12とＳｉＯ２層13をＳＴＩ埋込領域に埋め込んだ場合に、ＭＯＳトランジスタの活性領域15の歪みをグラフにしたものである。上記のグラフの縦軸は歪み(伸長した長さを元の長さで割ったもの)、横軸はＳｉＮ層12とＳｉＯ２層13のトレンチ内の幅の比率各々である。ここで、歪みの方向について、ソース・ドレイン方向の歪みをＸ方向の歪み(εx)22とし、基板に鉛直方向の歪みをＹ方向の歪み（εy）23とし、ゲート電極の長手方向の歪みをＺ方向の歪み(εz）24としている。また、白菱形及び白菱形を結ぶ実線はＸ方向の歪み(εx)22を表している。白四角及び白四角を結ぶ実線はＹ方向の歪み（εy）23を表している。黒三角及び黒三角を結ぶ実線はＺ方向の歪み(εz）24を表している。さらに、左端の白菱形等は比率１：０の場合の歪みを表し、順次、０．８：０．２、０．６：０．４、０．４：０．６、０．２：０．８、０：１の場合の歪みを表す。
なお、ゲート電極15直下の領域に発生する歪みの計算は市販の有限要素ソフトを用いて行うことができる。すなわち、上記６パターンのＳｉＮ層12とＳｉＯ２層13の膜厚の比率各々でＳＴＩ埋込領域に埋め込んだ場合に、室温（25℃）におけるＭＯＳトランジスタの活性領域15に発生する歪みは、700℃において無歪み状態であると仮定して、室温にむけて温度が減少すると、シリコン結晶、ＳｉＮ層12、ＳｉＯ２層13の熱膨張率の差による、各材料が占める体積の変動により、発生するものとして計算することができる。
例えば、シリコン結晶の熱膨張率はおよそ2.6ppmであるため、ＳｉＮ層12（熱膨張率3.3ppm）はシリコン結晶の熱膨張率よりも大きい材料の代表であり、引っ張り歪みをもたらすストレッサーである。一方、ＳｉＯ２層13（熱膨張率0.6ppm）はシリコン結晶よりも熱膨張率が小さい材料の代表であり、圧縮歪みをもたらすストレッサーである。
そこで、シリコン結晶よりも熱膨張係数の大きい材料（この場合、熱膨張率3.3ppmを有するＳｉＮ層12）で埋め込まれた場合には、成膜温度から温度を下げると埋め込み材料の方が縮むので、面内方向の歪み（Ｘ方向の歪み（εx）22、Ｚ方向の歪み（εz）24）では引っ張り歪み（歪み＞０、すなわち、正の値として表す）となり、その影響で鉛直方向（Ｙ方向の歪み（εy）23）では圧縮歪み（歪み＜０、すなわち、負の値として表す）となる。一方、シリコン結晶よりも熱膨張係数が小さい材料（この場合、熱膨張率0.6ppmを有するＳｉＯ２層13）が埋め込まれた場合には、面内方向（Ｘ方向の歪み（εx）22、Ｚ方向の歪み（εz）24）では圧縮歪み（歪み＜０）となり、その影響で鉛直方向（Ｙ方向の歪み（εy）23）では引っ張り歪み（歪み＞０）となる。
そして、図２Ｃのグラフを導出するにあたり、計算規模を小さくするため、図２Ａ又は図２Ｂに示したＭＯＳトランジスタ等が格子状に繰り返し並んでいるものとして、すなわち、ＳＴＩ埋込領域の中間線を周期の境界として境界条件を設定した。また、ＳＴＩ埋込領域の幅、すなわち、隣接する活性領域15間の距離は200nm、活性領域15のサイズは縦400nm、横（Ｗ）＝200nmとした。なお、隣接する活性領域15間の距離をパラメータとして、活性領域15の歪みを計算することも可能であることはいうまでもない。また、活性領域15の横幅Ｗ（ゲート長手方向の幅であるＷでもある）をパラメータとして活性領域15の歪みを計算することも可能である。
図２Ｃのグラフによれば、ＳｉＮ層12とＳｉＯ２層13のトレンチ内の幅の比率を変えることによって、すなわち、異なるストレッサーの組合せ比率を変えると、活性領域15の歪みが大きく変化することがわかる。また、シリコン結晶よりも熱膨張係数が大きい材料（引っ張り歪みをもたらすストレッサー）と小さい材料（圧縮歪みをもたらすストレッサー）を適宜組み合わせることによって、ゲート直下の歪みを０にすることも可能であることもわかる。例えば、ＳｉＮ層12とＳｉＯ２層13のトレンチ内の幅の比率が０．４：０．６であるときに、ゲート直下の歪みが０の状態をほぼ達成することができる。従って、ＭＯＳトランジスタの活性領域を分離する素子分離領域、すなわち、上記のＳＴＩ埋込領域に埋め込むＳｉＮ層12とＳｉＯ２層13のトレンチ内の幅の比率を変えることによって、活性領域15の歪みを調整できることがわかる。
図３Ａ乃至図３Ｄは、ゲート電極長手方向の幅であるWの値を変化させた場合に、MOSトランジスタの活性領域の歪み、及び、MOSトランジスタの特性の変化について作成したグラフである。
図３Ａはソース・ドレイン方向（Ｘ方向）の歪み（εｘ）の変化をあらわしたグラフである。また、図３Ｂはゲート電極長手方向（Ｚ方向）の歪み（εｚ）の変化を表したグラフである。そして、図３Ａと図３Ｂのグラフの縦軸は歪みを表し、横軸は活性領域のゲート電極長手方向の幅であるWの値をμm単位で表す。
図３ＣはＮ型ＭＯＳトランジスタの特性の変化を表したグラフである。また、図３ＤはＰ型ＭＯＳトランジスタの特性の変化を表したグラフである。そして、図３Ｃと図３Ｄのグラフの縦軸は出力電流の変化率をパーセントで表したものであり、増加する場合は正の値であらわし、減少する場合は負の値で表している。横軸は活性領域のゲート電極長手方向の幅であるWの値をμm単位で表す。なお、図３Ｃと図３Ｄのグラフを作成するにあたっては、例えばSSDM pp.14-15, 2002 (日立)などの文献に示されている、ゲート領域に加わる歪みとトランジスタ特性の関係を表す数式に基づいて、Ｎ型又はＰ型ＭＯＳトランジスタの特性の変化を導出した。
そして、図３Ａ乃至図３Ｄにおいて、白菱形及び白菱形を結ぶ実線はＳｉＮ層のトレンチ内の幅とＳｉＯ２層のトレンチ内の幅の比率が０．８：０．２の場合の歪み又はＭＯＳトランジスタの出力電流特性を表す。同様に、白四角及び白四角を結ぶ実線はＳｉＮ層のトレンチ内の幅とＳｉＯ２層のトレンチ内の幅の比率が０．６：０．４の場合、黒三角及び黒三角を結ぶ実線はＳｉＮ層の膜厚とＳｉＯ２層のトレンチ内の幅の比率が０．４：０．６の場合、×印と×印を結ぶ実線はＳｉＮ層の膜厚とＳｉＯ２層のトレンチ内の幅の比率が０．２：０．８の場合、スターマーク（＊）とスターマークを結ぶ実線はＳｉＮ層のみの場合、黒丸と黒丸を結ぶ実線はＳｉＯ２のみの場合の歪み又はＭＯＳトランジスタの出力電流特性を表す。
図３Ａ乃至図３Ｄによれば、ＳｉＮ層の膜厚：ＳｉＯ２層のトレンチ内の幅の比率＝０．４：０．６の場合において、Ｘ方向の歪み（εｘ）、Ｚ方向の歪み（εｚ）、Ｎ型ＭＯＳトランジスタの特性変化、及び、Ｐ型ＭＯＳトランジスタの特性変化はほとんどない。また、活性領域のゲート電極長手方向の幅Ｗに依存する、Ｘ方向の歪み（εｘ）、Ｚ方向の歪み（εｚ）、Ｎ型ＭＯＳトランジスタの特性変化、及び、Ｐ型ＭＯＳトランジスタの特性変化も、小さいことがわかる。すなわち、ＳＴＩ埋込領域に埋め込む材料について、複数のストレッサーの組合せとすること、及び、複数のストレッサーの組合せ比率を調整することにより、ゲート電極長手方向の歪み及びソース・ドレイン方向の歪みを調整できるため、活性領域のゲート電極長手方向の幅Ｗに依存する、ＭＯＳトランジスタの特性変動が抑制できることがわかる。また、同様に、Ｎ型ＭＯＳトランジスタの特性変化、及び、Ｐ型ＭＯＳトランジスタの特性変化の双方を抑制できることがわかる。
逆に、所定のＭＯＳトランジスタの特性変化を得たい場合には、ＳＴＩ埋込領域におけるＳｉＮ層の膜厚とＳｉＯ２層の膜厚を、ＭＯＳトランジスタの特性変化に応じて調節すればよいことになる。ＭＯＳトランジスタの活性領域の歪みがＳＴＩ埋込領域におけるＳｉＮ層の膜厚とＳｉＯ２層の膜厚の比率に応じて調整可能だからである。
図４は、隣接するＭＯＳトランジスタの活性領域のスペース間隔をパラメータとして、上記の活性領域の歪みを計算した結果をグラフにしたものである。そして、図４のグラフの縦軸は歪みを表す。また、横軸は活性領域のスペース間隔が０．１μm、０．２μm，１．０μmの場合を等間隔で並べて表したものである。また、白菱形及び白菱形を結ぶ実線は、ＳｉＮ層の膜厚：ＳｉＯ２層の膜厚＝０．４：０．６の場合において、上記の活性領域のＸ方向（ソース・ドレイン方向）の歪みを表す。白四角及び白四角を結ぶ実線は、ＳｉＮ層の膜厚：ＳｉＯ２層の膜厚＝０．４：０．６の場合において、上記の活性領域のＹ方向（鉛直方向）の歪みを表す。黒三角及び黒三角を結ぶ実線は、ＳｉＮ層の膜厚：ＳｉＯ２層の膜厚＝０．４：０．６の場合において、上記の活性領域のＺ方向（ゲート電極長手方向）の歪みを表す。さらに、白菱形及び白菱形を結ぶ点線は、ＳｉＯ２のみの場合において、上記の活性領域のＸ方向（ソース・ドレイン方向）の歪みを表す。白四角及び白四角を結ぶ点線は、ＳｉＯ２のみの場合において、上記の活性領域のＹ方向（鉛直方向）の歪みを表す。黒三角及び黒三角を結ぶ実線は、ＳｉＯ２のみの場合において、上記の活性領域のＺ方向（ゲート電極長手方向）の歪みを表す。
図４のグラフによれば、ＭＯＳトランジスタの活性領域を分離する溝内に、ＳｉＮ層の膜厚：ＳｉＯ２層の膜厚＝０．４：０．６となるように、ＳｉＮ層等の引っ張り歪みを生じるストレッサーとＳｉＯ２層等の圧縮歪みを生じるストレッサーからなる埋込材料を埋め込んだ場合には、ＭＯＳトランジスタの活性領域の歪みをほぼ０となるように調整できることがわかる。また、いずれの活性領域の間隔においても、ＭＯＳトランジスタの活性領域を分離する溝内に、上記のような比率でストレッサーを埋め込んだ場合には、ＭＯＳトランジスタの活性領域の歪みをほぼ０とする効果が生じる。すなわち、隣接するＭＯＳトランジスタの活性領域の間隔に対する、歪みの依存性が小さくなっていることがわかる。その結果、ＭＯＳトランジスタの特性ばらつきを抑える効果がある。
図５Ａ乃至図５Ｈは、図２Ａ乃至図２Ｂに示す半導体装置の製造方法を示す断面図である。そして、図５Ａ乃至図５Ｈはシリコン基板27、ＳｉＯ２膜26、ＳｉＮ膜25、溝28、ＳｉＯ２層29、及び、ＳＩＮ層30を示す。
図５Ａは、シリコン基板27上にＳｉＯ２膜26を成膜し、その上にさらにＳｉＮ膜25を成膜したところを示す。ＳｉＯ２膜26の膜厚は100nm程度であり、ＳｉＮ膜25の膜厚は50nm程度である。
図５Ｂは、ＳＴＩ埋込領域の溝28の部分のみ、ＳｉＯ２膜26とＳｉＮ膜25に開口を開けたところである。すなわち、図５Ａの工程の後にフォトリソグラフィー法により、溝28の部分に開口を有するレジストパターンを形成する。次に、レジストパターンをエッチングマスクに異方性エッチングを行ない、溝28の部分において、ＳｉＯ２膜26とＳｉＮ膜25を除去して、ＳｉＯ２膜26とＳｉＮ膜25に開口を形成する。次に、レジストパターンを除去することにより、図５Ｂのような断面構造を得る。
図５Ｃは、ＳｉＯ２膜26とＳｉＮ膜25の開口部分のシリコン基板27 に、異方性のドライエッチングを用いて、溝28を形成したところを示す。
図５Ｄは、上記の工程の後に、ＣＶＤ(Chemical Vapor
Deposition)法を用いて、ＳｉＮ層30を成膜したところを示す。ＳｉＮ層30の成膜条件は、膜厚が均一に堆積するような条件である。その結果、溝28の幅がＳｉＮ層30の厚さより、大きいため、ＳｉＮ層30によって、溝28が埋まらない。
図５Ｅは、上記の工程の後に、ＣＶＤ法を用いて、ＳｉＯ２層29を成膜したところを示す。ＳｉＯ２層29の成膜条件は、溝28が完全に埋まるような条件である。
図５Ｆは、上記の工程の後、ＳｉＮ膜25上に堆積したＳｉＮ層30とＳｉＯ２層29をＣＭＰ（Chemical Mechanical Polish）法により除去し、平坦化を行ったところを示す。
図５Ｇは、上記の工程の後、エッチングマスクとして使用したＳｉＮ層30とＳｉＯ２層29を除去したところを示す。
図５Ｈは、溝28に挟まれた半導体の表面に、すなわち、活性領域に、ＭＯＳトランジスタのゲート酸化膜を熱酸化で形成し、ＭＯＳトランジスタのゲート電極を形成し、ＭＯＳトランジスタのソース領域及びドレイン領域を、不純物をイオン注入することにより形成したところを示す。
上記より、実施例１に係わる半導体装置は、ＭＯＳトランジスタが形成されている活性領域と、活性領域を分離する溝と、溝内に埋め込まれた、引っ張り歪みを生じるストレッサーと圧縮歪みを生じるストレッサーを組み合わせた埋込材料とからなる素子分離領域と、を備えることを特徴とする。また、半導体装置の表面に対して、法線方向からみると、各活性領域の周囲を取り囲む輪状の領域に、引っ張り歪みを生じるＳｉＮ層12が埋め込まれている。さらに、溝内において、ＳｉＮ層12が埋め込まれている輪状の領域以外の領域には、圧縮歪みを生じるＳｉＯ２層13が埋め込まれている。
さらに、所定のＭＯＳトランジスタの特性を導くためのＭＯＳトランジスタの活性領域の歪みに応じて、上記の活性領域の周囲を取り囲む輪状の領域の幅は決定されていることを特徴とする。
そうすると、実施例１に係わる半導体装置によれば、ＳＴＩ埋込領域内に埋め込まれた、複数のストレッサーの組合せにより、所定のＭＯＳトランジスタの特性が設定できる効果がある。例えば、引っ張り歪みを生じるストレッサーと圧縮歪みを生じるストレッサーの組合せ比率を調整することにより、ＭＯＳトランジスタの活性領域に係る歪みをほぼ０とすることもできる。そうすると、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの特性が安定なものに設定できる効果がある。
また、実施例１の係わる半導体装置の製造方法は、半導体基板に活性領域を分離する溝を形成する工程と、引っ張り歪みを生じさせるストレッサーを堆積する工程と、圧縮歪みを生じさせるストレッサーを堆積する工程と、半導体基板表面を平坦化する工程を備える。さらに、実施例１に係わる半導体装置の製造方法は、ＭＯＳトランジスタを活性領域に形成する工程を含む。
そうすると、実施例１の係わる半導体装置の製造方法によって形成された半導体装置は、ストレッサーの組合せによって、ＭＯＳトランジスタの活性領域への歪みが調整されているＭＯＳトランジスタを備えることができる効果がある。その結果、所定の特性を有するＭＯＳトランジスタにより回路を構成できる効果がある。
なお、上記のようにＳｉＮ層を引っ張り歪みが生じるストレッサー、ＳｉＯ２層を圧縮歪みが生じるストレッサーとした場合には、ＳｉＮ層の膜厚：ＳｉＯ２層の膜厚＝０．４：０６が、ＭＯＳトランジスタの特性のバラツキを抑えるのには最適な条件であった。しかし、上記の比率は、用いる材料の熱膨張係数や、埋め込み状況によって変化する可能性がある。例えば、シリコン結晶よりも熱膨張係数の大きい材料として熱膨張率3.3ppmのＳｉＮ層を用いたが、ＳｉＮ層の材料特性は成膜条件によって、熱膨張係数を変化させられることが知られており、その場合には上記の比率が変わることはいうまでもない。また、成膜条件によって、埋め込み領域の底部と側壁部での厚さを異なる膜厚にすることが可能である。その場合においては、さらに、組み合わせ比率が変化することはいうまでもない。
さらに、シリコン結晶よりも熱膨張係数の大きい材料（引っ張り歪みを生じるストレッサー）と小さい材料（圧縮歪みを生じるストレッサー）を組み合わせることによって、ゲート直下の歪み量を大きくコントロールすることができる。例えば、シリコン結晶よりも熱膨張係数の大きい絶縁体としてＳｉＯＣ（炭化酸化シリコン）、ＳｉＣＮ（窒化炭化シリコン）、ＳｉＣ（炭化シリコン）、ＳｉＯＣＮ（窒化炭化酸化シリコン）等が挙げられる。ＳｉＯＣの熱膨張係数は8.0ppm前後、ＳｉＣの熱膨張係数は7.5ppm前後であり、ＳｉＯＮ、ＳｉＯＣＮ等はＳｉＮと上記ＳｉＣ等の中間の熱膨張係数をもつ。従って、歪みの計算に用いたＳｉＮの熱膨張係数よりも大きい熱膨張率を、上記のＳｉＯＣ等は有する。従って、ＳｉＮ層を用いた場合よりも、ＳｉＯＣ層、ＳｉＣ層、ＳｉＣＮ層、ＳｉＯＣＮ層等の膜厚が薄くても同じような効果が得られる。ここで、Cを含んだＳｉＯＣ、ＳｉＣＮ、ＳｉＣ、ＳｉＯＣＮ等の材料はlow-ｋ材料として、Cu配線を囲む絶縁膜として利用される場合が多く、おもにＣＶＤ法を用いて成膜される。そのため、新たに製造装置を導入する必要がないのでコストの増加を抑える効果がある。
(実施例２)
実施例２は、素子を分離する溝内の特定の箇所に埋め込む、引っ張り歪みを生じさせる材料と、活性領域の他の特定の箇所に埋め込む、圧縮歪みを生じさせる材料と、を組み合わせた埋込材料を、活性領域を分離する溝内に埋め込んで、形成されたＳＴＩ埋込領域を有する半導体装置の実施例である。そして、実施例２を図６Ａ、図６Ｂ、及び、図７Ａ乃至図７Ｃを用いて説明する。ここで、歪みを生じさせる材料を実施例２においてストレッサーという。
なお、図６Ａ、図６Ｂは付記１（請求項１）、付記３に関連している。また、図６Ａ、図６Ｂは付記１０に関連している。図７Ａ乃至図７Ｃは付記５（請求項３）に関連している。実施例２における、材料の熱膨張係数に対する記載は、付記６（請求項４）、付記７に関連している。
図６Ａ及び図６Ｂは、実施例２に係る半導体装置において、ＭＯＳトランジスタが形成された活性領域と、ストレッサー材料が埋め込まれたＳＴＩ埋込領域を示す斜視図である。そして、図６Ａ及び図６Ｂは、ＭＯＳトランジスタのソース領域31、ＭＯＳトランジスタのドレイン領域32、ＭＯＳトランジスタのゲート電極33、ＭＯＳトランジスタの活性領域34、横方向の隣接領域との距離を示す矢印37、縦方向の隣接領域との距離を示す矢印38、ＨＤＰ−ＳｉＯ２39、及びＳｉＮ層40を示す。
図６Ａは、ゲート電極33を有するＭＯＳトランジスタ、ＭＯＳトランジスタの活性領域34、及び、その周囲に形成されたＳＴＩ埋込領域を示す。ゲート電極33の長手方向に平行に延在するＳＴＩ埋込領域であって、ドレイン領域32に接するように隣接する領域と、ゲート電極の長手方向に平行に延在するＳＴＩ埋込領域であって、ソース領域31に接するように隣接する領域とには、ＨＤＰ−ＳｉＯ２39が埋め込まれている。また、ソース領域31とドレイン領域32とを結ぶ方向（ゲート電極の長手方向に直交する方向）に平行に延在するＳＴＩ埋込領域であって、活性領域34の左右の端に接するように隣接する領域には、ＳｉＮ層40が埋め込まれている。
図６Ｂは、図６Ａと同様なＭＯＳトランジスタ、活性領域34、及び、ＳＴＩ埋込領域を示す。ただし、ゲート電極33の長手方向に平行に延在するＳＴＩ埋込領域であって、ドレイン領域32に接するように隣接する領域と、ゲート電極33の長手方向に平行に延在するＳＴＩ埋込領域であって、ソース領域31に接するように隣接する領域とには、ＳＩＮ層40が埋め込まれている。また、ソース領域31とドレイン領域32とを結ぶ方向（ゲート電極33の長手方向に直交する方向）に平行に延在するＳＴＩ埋込領域であって、活性領域34の左右の端に接するように隣接する領域には、ＨＤＰ−ＳｉＯ２（39）が埋め込まれている。
図６Ａ及び図６Ｂによれば、ＭＯＳトランジスタの活性領域34を取り囲むＳＴＩ埋込領域は、平面的にみると、活性領域34の各側面に隣接する、概ね矩形の領域に分割されている。
そして、ソース領域及びドレイン領域を結ぶ方向に平行な溝内であって、ゲート電極の直下にある、概ね矩形領域に埋め込まれたＨＤＰ−ＳｉＯ２（39）は圧縮歪みを生じるストレッサーとして働く。また、ソース領域及びドレイン領域を結ぶ方向に平行な溝内にあって、ゲート電極の直下にある、ＳｉＮ層40は引っ張り歪みを生じるストレッサーとして働く。
従って、図６Ａにおいて、活性領域34における、ゲート電極33の長手方向に、引っ張り歪みが発生し、ソース領域31とドレイン領域32とを結ぶ方向(ゲート電極33の長手方向に直交する方向)に、圧縮歪みが発生している。一方、図６Ｂにおいて、活性領域34における、ゲート電極33の長手方向に圧縮歪みが発生し、ドース領域31とドレイン領域32とを結ぶ方向(ゲート電極33の長手方向に直交する方向)に引っ張り歪みが発生している。
図７Ａ乃至図７Ｃは、図６Ａ及び図６Ｂの活性領域の歪みの状態及びＭＯＳトランジスタの特性の変化を示したグラフである。
図７Ａは、図２Ｃのグラフに、図６Ａ及び図６Ｂの活性領域の歪みを追加したグラフを示す図である。そして、図７Ａのグラフの縦軸と横軸が表すものは、図２Ｃのグラフの縦軸と横軸が表すものと同様である。また、印及び印を結ぶ実線が表すものも同様である。ただし、Ｘ方向の歪み、Ｙ方向の歪み、及び、Ｚ方向の歪みを表す印及び印を結ぶ実線に、図６Ａ及び図６Ｂの活性領域の歪みを表すものが追加されている点で異なる。
図７Ｂは、図３Ｃのグラフに、図６Ａ及び図６ＢのＭＯＳトランジスタの特性の変化（出力電流の増減を割合で示したもの）を追加したグラフを示す図である。そして、図７Ｂのグラフの縦軸と横軸が表すものは、図３Ｃのグラフの縦軸と横軸を表すものと同様である。また、印及び印を結ぶ実線が表すものも同様である。ただし、図６Ａ及び図６ＢのＭＯＳトランジスタがＮ型ＭＯＳトランジスタであった場合に、そのＮ型ＭＯＳトランジスタが示す特性の変化を、それぞれ、十字及び十字を結ぶ実線、黒半四角及び黒半四角を結ぶ実線で表している点で異なる。
図７Ｃは、図３Ｄのグラフに、図６Ａ及び図６ＢのＭＯＳトランジスタの特性の変化（出力電流の増減を割合で示したもの）を追加したグラフを示す図である。そして、図７Ｃのグラフの縦軸と横軸が表すものは、図３Ｃのグラフの縦軸と横軸を表すものと同様である。また、印及び印を結ぶ実線が表すものも同様である。ただし、図６Ａ及び図６ＢのＭＯＳトランジスタがＰ型ＭＯＳトランジスタであった場合に、そのＰ型ＭＯＳトランジスタが示す特性の変化を、それぞれ、十字及び十字を結ぶ実線、黒半四角及び黒半四角を結ぶ実線で表している点で異なる。
図７Ａ、図７Ｂ、及び、図７Ｃによれば、図２Ａ及び図２Ｂの活性領域が有する面内方向での歪み（εx、εz）に比較して、図６Ａ及び図６Ｂの活性領域が有する面内方向の歪み（εx、εz）が非常に大きいことがわかる。
また、図２Ａ及び図２ＢのＭＯＳトランジスタが示す特性の変化に比較して、Ｎ型ＭＯＳトランジスタであった場合には、図６ＡのＭＯＳトランジスタが示す特性の増加の割合が大きい。従って、図６Ａのように、ＳＴＩ埋込領域にストレッサーを埋め込むと、Ｎ型ＭＯＳトランジスタの特性が良好となるように、図６Ａの活性領域の歪みの状態を調整できることがわかる。
さらに、図２Ａ及び図２ＢのＭＯＳトランジスタが示す特性の変化に比較して、Ｐ型ＭＯＳトランジスタであった場合には、図６ＢのＭＯＳトランジスタが示す特性の増加の割合が大きい。従って、図６Ｂのように、ＳＴＩ埋込領域にストレッサーを埋め込むと、Ｐ型ＭＯＳトランジスタの特性が良好となるように、図６Ｂの活性領域の歪みの状態を調整できることがわかる。
以上より、実施例２に係る半導体装置は、Ｎ型ＭＯＳトランジスタ又はＰ型ＭＯＳトランジスタを形成した活性領域を分離する溝内に、活性領域の特定の箇所に対応する一固まりの領域に埋め込む、引っ張り歪みを生じるストレサー材料と、活性領域の他の特定の箇所に対応する一固まりの領域に埋め込む、圧縮歪みを生じるストレッサー材料と、を組み合わせた埋込材料を埋め込んで形成されたＳＴＩ埋込領域を有する。従って、引っ張りストレスを生じるストレッサーと圧縮ストレスを生じるストレッサーの配置箇所を調整することにより、ＭＯＳトランジスタが形成されている活性領域の歪みを所定の状態に調整することができる。その結果、ＭＯＳトランジスタの活性領域に係る歪みを、ＭＯＳトランジスタの特性が向上するように調整することができる。
そして、ソース領域及びドレイン領域を結ぶ方向に平行な溝内であって、ゲート電極の直下にある、概ね矩形領域に埋め込まれたＨＤＰ−ＳｉＯ２（39）は圧縮歪みを生じるストレッサーとして働く。また、Ｐ型ＭＯＳトランジスタのソース領域及びドレイン領域を結ぶ方向に平行な溝内にあって、Ｐ型ＭＯＳトランジスタのゲート電極の直下にある、ＳｉＮ層40は引っ張り歪みを生じるストレッサーとして働く。
なお、上記では、ＳｉＮ層とＨＤＰ−ＳｉＯ２層の配置箇所を調整することにより、ＭＯＳトランジスタの活性領域の歪みを調整することとしたが、他のシリコン結晶よりも熱膨張係数の大きい材料（引っ張り歪みを生じるストレッサー）と小さい材料（圧縮歪みを生じるストレッサー）の配置箇所を調整することによっても、ゲート直下の歪み量を大きくコントロールすることができることはいうまでもない。例えば、シリコン結晶よりも熱膨張係数の大きい絶縁体としてＳｉＯＣ（炭化酸化シリコン）、ＳｉＣＮ（炭化窒化シリコン）、ＳｉＣ（炭化シリコン）等が挙げられる。
(実施例３)
実施例３は、実施例２に示した半導体装置の製造方法に関する実施例である。そして、実施例３に係る半導体装置の製造方法を図８Ａ乃至図８Ｈ、及び、図９Ａ乃至図９Ｊを用いて説明する。ここで、歪みを生じる材料を実施例３においてストレッサーという。
なお、図８Ａ乃至図８Ｈ、及び、図９Ａ乃至図９Ｊは、付記11(請求項５)に関連している。また、図８Ａ乃至図８Ｈ、及び、図９Ａ乃至図９Ｊは、付記16、及び、付記17に関連している。
図８Ａ乃至図８Ｈは、及び、図９Ａ乃至図９Ｊは、実施例３の半導体装置の製造方法において、図６Ｂに示すＡ−Ａ’間の断面図、及び、図６Ｂに示すＢ−Ｂ’断面図を用いて、ＳＴＩ埋込領域にＳｉＮ等のストレッサーを埋め込む工程を説明する図である。そして、図８Ａ乃至図８Ｈ、及び、図９Ａ乃至図９Ｊはシリコン基板45、ＳｉＯ２膜46、ＳｉＮ膜47、溝48、ＳｉＮ層49、ＨＤＰ−ＳｉＯ２(50)、及び、溝51を示す。なお、図８Ａ乃至図８Ｄ、及び、図９Ａ乃至図９ＥはＡ−Ａ’間の断面図を示す。また、図８Ｅ乃至図８Ｈ、及び、図９Ｆ乃至図９ＪはＢ−Ｂ’間の断面図を示す。
図８Ａ及び図８Ｅはシリコン基板45上に、溝48形成のためのエッチングマスクとなるＳｉＯ２膜46を成膜し、その上にさらにＳｉＮ膜47を成膜したところを示す。ＳｉＯ２膜46の膜厚は100nm、ＳｉＮ膜47の膜厚は50nm程度が望ましい。
図８Ｂ及び図８Ｆは、上記のＳｉＯ２膜46及びＳＩＮ膜47に開口を開けたところであり、図８Ａ及び図８Ｅの工程の後に以下の工程を行った。はじめに、溝48において、ＳｉＮ層47を埋め込む部分、すなわち、ゲート電極の長手方向に平行な矩形領域であって、ＭＯＳトランジスタのソース領域又はドレイン領域に隣接する矩形領域に対して開口を有するレジストパターンを、フォトリソグラフィー法を用いて形成する。そして、上記のレジストパターンをエッチングマスクに、異方性エッチング法により、ＳｉＯ２膜46及びＳＩＮ膜47に開口を開ける。その後、レジストパターンを除去する工程を行うことにより、図８Ｂのような断面形状となる。
図８Ｃ及び図８Ｇは、ＳｉＯ２膜46及びＳｉＮ膜47をマスクとして、シリコン基板45をエッチングして溝48を形成したところである。深さは約0.35μmである。ここではドライエッチング法を用いた。
図８Ｄ及び図８Ｈは、図８Ｃ及び図８Ｇの工程の後に、ＣＶＤ(Chemical Vapor Deposition)法を用いて、Ａ−Ａ’断面の底を埋めるようにＳｉＮ層49を成膜したところを示す。
図９Ａ及び図９Ｆは、ＳｉＯ２膜46及びＳｉＮ膜47上に堆積したＳｉＮ層49をＣＭＰ（Chemical Mechanical Polish）法により除去し、平坦化を行ったところを示す。
図９Ｂ及び図９Ｇは、ＨＤＰ−ＳｉＯ２(50)を埋め込む部分、すなわち、ソース領域とドレイン領域を結ぶ方向に平行であって、ＭＯＳトランジスタの活性領域の両側に接する矩形領域に、フォトリソグラフィー法及び異方性エッチング法を用いて、図８Ｂ及び図８Ｆで説明した工程と同様な工程によって、ＳｉＯ２膜46及びＳｉＮ膜47に開口を開けたところを示す。そして、また、図９Ｂ及び図９Ｇは、ＳｉＯ２膜46及びＳｉＮ膜47をマスクとしてシリコン基板48に溝51を掘ったところ示す。
図９Ｃ及び図９Ｈは、図９Ｂ及び図９Ｇに示した工程の後に、溝51の底を埋めるようにＨＤＰ−ＳｉＯ２（50）を成膜したところを示す。
図９Ｄ及び図９Ｉは、図９Ｃ及び図９Ｈの工程の後に、ＳｉＯ２膜46及びＳｉＮ膜47の上部に堆積したＨＤＰ−ＳｉＯ２(50)をCMP（Chemical Mechanical Polish）法により除去し、平坦化を行ったところを示す。
図９Ｅ及び図９Ｊは、エッチングマスクとして使用した、ＳｉＯ２膜46及びＳｉＮ膜47を等方性エッチング法により除去したところを示す。
以上より、図８Ａ乃至図８Ｈ、及び、図９Ａ乃至図９Ｊに示した製造方法は、半導体基板に活性領域を分離する溝であって、一方のストレッサーを埋め込むための一固まりの領域を形成する工程と、その領域に一方のストレッサーを埋め込む工程と、他方のストレッサーを埋め込むための一固まりの領域を形成する工程と、その領域に他方のストレッサーを埋め込むための一固まりの領域を形成する工程とを備える。なお、半導体基板に活性領域を分離する溝は、図８Ａ乃至図８Ｈ、及び、図９Ａ乃至図９Ｊの例では、一方のストレッサーを埋め込む領域用の溝部分と、他方のストレッサーを埋め込む領域用の溝の部分とで、分けて形成した。しかし、最初に一回で活性領域を分離する溝を形成し、その後、一方のストレッサーを埋め込む領域と、他方のストレッサーを埋め込む領域とに、それぞれのストレッサーを埋め込む工程を行ってもよい。
図８Ａ乃至図８Ｈ、及び、図９Ａ乃至図９Ｊに示した製造方法によれば、ソース領域とドレイン領域を結ぶ方向に平行な溝内であって、概ね矩形領域には、一方のストレッサーを埋め込むことができる。また、ゲート電極の長手方向に平行な溝内であって、概ね矩形領域には他方のストレッサーを埋め込むことができる。その後、ゲート酸化膜、ゲート電極、コンタクト、配線層などを積層することによって、ＭＯＳトランジスタからなる所定のＬＳＩ回路を製造することができる。そうすると、図７Ｂ、及び、図７Ｃに示すように、上記のＭＯＳトランジスタの特性は向上するため、大幅に高速化したＬＳＩ回路を得ることができる。
(実施例４)
実施例4は、半導体装置のＳＴＩ埋込領域に埋め込まれる歪みを生じる材料（以下、実施例４において、ストレッサーという）の構成を、隣接活性領域の間隔が異なることを利用して、ＳＴＩ埋込領域の部分によって異なるものとする半導体装置の製造方法及びその製造方法で製造した半導体装置に関する実施例である。そして、実施例４に係る半導体装置及び半導体装置の製造方法を図10、図11Ａ乃至図11Ｈ、図12Ａ乃至図12Ｆ、及び、図13Ａ乃至図13Cを用いて説明する。
図10、図11Ａ乃至図11Ｈ、図12Ａ乃至図12Ｆは付記４（請求項２）、付記11(請求項5)、付記１３（請求項６）、付記14（請求項７）、及び、付記15（請求項８）に関連している。
図10は、実施例４の半導体装置において、一定の間隔で、複数のＭＯＳトランジスタを行列状態で配置したＭＯＳトランジスタのマトリックスの内、2行2列部分を示している図である。また、図10はＭＯＳトランジスタ55、ＭＯＳトランジスタのソース領域56、ＭＯＳトランジスタのドレイン領域57、及び、ＭＯＳトランジスタのゲート電極58を示す。ここで、上記の一定の間隔は、ソース領域56とドレイン領域57を結ぶ方向とゲート電極長手方向では異なる。すなわち、ＭＯＳトランジスタの活性領域を分離するＳＴＩ埋込領域の幅において、ソース領域56とドレイン領域57を結ぶ方向の幅とゲート電極長手方向の幅とでは異なる幅となっている。そして、図10は、特に、隣接する活性領域間の一定の間隔を、ゲート電極58の長手方向においては0.3μm程度、ソース領域56とドレイン領域57とを結ぶ方向においては0.２μm程度とした例を示している。
図10に示すＭＯＳトランジスタのマトリックスによれば、後の製造工程の説明で示すように、ＳＴＩ埋込領域の幅が方向によって異なることを利用して、ソース領域56とドレイン領域57を結ぶ方向と平行するＳＴＩ埋込領域部分に埋め込むストレッサー材料と、ゲート電極長手方向と平行するＳＴＩ埋め込み領域部分に埋め込むストレッサー材料とを、異なるものとすることができる。
なお、各ＭＯＳトランジスタはＮ型ＭＯＳトランジスタであってもよいし、Ｐ型ＭＯＳトランジスタであってもよい。
図11Ａ乃至図11Ｈ、及び、図12Ａ乃至図12Ｆは、図10に示すＭＯＳトランジスタのＣ−Ｃ’及びＤ−Ｄ’で示す一点鎖線に沿った断面を示す断面図であり、また、図10に示すＭＯＳトランジスタのマトリックスの製造工程を示す図である。そして、図11Ａ乃至図11Ｈ、及び、図12Ａ乃至図12Ｆは、シリコン基板60、ＳｉＯ２膜61、ＳｉＮ膜62、溝63、ＳｉＯ２層64、及び、ＳＩＮ層65を示す。
ここで、図11Ａ乃至図11Ｄ、及び、図12Ａ乃至図12Ｃは、図10のＣ−Ｃ’で示す断面を示す。また、図11Ｅ乃至図11Ｈ、及び、図12Ｄ乃至図12Ｆは、図10のＤ−Ｄ’で示す断面を示す。
なお、Ｃ−Ｃ’で示す断面におけるＳＴＩ埋込領域の幅は、Ｄ−Ｄ’で示す断面におけるＳＴＩ埋込領域の幅より大きい。例えば、Ｃ−Ｃ’で示す断面におけるＳＴＩ埋込領域の幅は0.3μm程度、Ｄ−Ｄ’で示す断面におけるＳＴＩ埋込領域の幅は0.２μm程度である。
図11Ａ及び図11Ｅは、シリコン基板60上にエッチングマスクとなるＳｉＯ２膜61を成膜し、その上にさらにＳｉＮ膜62を成膜したところを示す。ＳｉＯ２膜61の膜厚は100nm程度であり、ＳｉＮ膜62の膜厚は50nm程度である。
図11Ｂ及び図11Ｆは、ＳＴＩ埋込領域の溝63の部分のみ、ＳｉＯ２膜61とＳｉＮ膜62に開口を開けたところである。すなわち、図11Ａ及び図11Ｅの工程の後に、レジストを塗布し、フォトリソグラフィー法により、溝63の部分に開口を有するレジストパターンを形成する。次に、レジストパターンをエッチングマスクに異方性エッチングを行ない、溝63の部分において、ＳｉＯ２膜61とＳｉＮ膜62を除去して、ＳｉＯ２膜61とＳｉＮ膜62に開口を形成する。次に、レジストパターンを除去することにより、図11Ｂ及び図11Ｆのような断面構造を得る。
図11Ｃ及び図11Ｇは、ＳｉＯ２膜61とＳｉＮ膜62をエッチングマスクにシリコン基板60 に、異方性のドレイエッチングを用いて、溝63を形成したところを示す。
図11Ｄ及び図11Ｈは、上記の工程の後に、ＣＶＤ(Chemical
Vapor Deposition)法を用いて、ＳｉＯ２層64を成膜したところを示す。ＳｉＯ２層64の成膜条件は、膜厚が約0.1μmで均一に堆積するような条件である。その結果、溝63の幅が0.2μmであるＤ−Ｄ’断面に示されているＳＴＩ埋込領域では、ＳｉＯ２層64によって、溝63全体が埋め込まれる。一方、溝63の幅が0.3μmであるＣ−Ｃ’断面で示されているＳＴＩ埋込領域では、ＳｉＯ２層64によって、溝63が埋まらない。
図12Ａ及び図12Ｄは、上記の工程の後に、ＣＶＤ法を用いて、ＳｉＮ層65を成膜したところを示す。ＳｉＮ層65の成膜条件は、Ｃ−Ｃ’断面で残った溝63が完全に埋まるような条件である。
図12Ｂ及び図12Ｅは、上記の工程の後、ＳｉＮ膜62上に堆積したＳｉＮ層65とＳｉＯ２層64をＣＭＰ（Chemical Mechanical
Polish）法により除去し、平坦化を行ったところを示す。
図12Ｃ及び図12Ｆは、上記の工程の後、エッチングマスクとして使用したＳｉＮ層65とＳｉＯ２層64を除去したところを示す。
図11Ａ乃至図11Ｈ、及び、図12Ａ乃至図12Ｆによれば、Ｃ−Ｃ’断面で示されるＳＴＩ埋込領域にはＳｉＮ層65とＳｉＯ２層64が埋め込まれ、一方、Ｄ−Ｄ’断面で示されるＳＴＩ埋込領域にはＳｉＯ２層64のみが埋め込まれることがわかる。
その後、ＳＴＩ埋込領域により分離された活性領域に、図５Ｈ、及び、図５Ｈを説明する記載のように、ＭＯＳトランジスタを形成すると、図13Ａ乃至図13Ｂに示すようなＭＯＳトランジスタが形成される。
なお、図11Ａ乃至図11Ｈ、及び、図12Ａ乃至図12Ｆにおいて、ソース領域とドレイン領域を結ぶ方向に平行なＳＴＩ埋込領域の幅（Ｄ−Ｄ’断面で示される幅）を狭くし、ゲート電極長手方向に平行なＳＴＩ埋込領域の幅（Ｃ−Ｃ’断面で示される幅）を広くしているが、Ｄ−Ｄ’断面で示される幅を広くし、Ｃ−Ｃ’断面で示される幅を狭くすることも可能である。上記の場合には、Ｄ−Ｄ’断面で示されるＳＴＩ埋込領域にはＳｉＮ層65とＳｉＯ２層64を埋め込み、一方、Ｃ−Ｃ’断面で示されるＳＴＩ埋込領域にはＳｉＯ２層64のみを埋め込むこともできる。
また、図11Ａ乃至図11Ｈ、及び、図12Ａ乃至図12Ｆにおいて、ＳｉＯ２層64の次に、ＳｉＮ層65を埋め込んだため、狭い幅を有するＳＴＩ埋込領域には、ＳｉＯ２層64のみが埋め込まれる。しかし、ＳｉＮ層65の次にＳｉＯ２層64を埋め込むようにすれば、狭い幅を有するＳＴＩ埋込領域に、ＳｉＮ層65のみを埋め込むこともできる。
図13Ａ、図13Ｂ、及び、図13Cは、図11Ａ乃至図11H、及び、図12Ａ乃至図12Fで示した半導体装置の製造方法により形成可能な、ＳＴＩ埋込領域内のＳｉＮ層65とＳｉＯ２層64の配置状態の例を示す図であり、また、上記のような、ＳＴＩ埋込領域により分離されたＭＯＳトランジスタの特性の変化を示すグラフである。そして、図13Ａ、図13Ｂ、及び、図13Cは、ソース領域56、ドレイン領域57、ゲート電極58、ＳｉＯ２層64、ＳｉＮ層65、縦方向の隣接領域との距離を示す矢印66、及び、横方向の隣接領域との距離を示す矢印67を示す。なお、各要素に付された番号は、図10、図11Ａ乃至図11Ｈ、及び、図12Ａ乃至図12Ｆにおいて示した各要素と同様な番号である。
図13Ａは、ＳＴＩ埋込領域により分離されているＭＯＳトランジスタと、隣接するＭＯＳトランジスタとの中間線で分割されたＳＴＩ埋込領域とを示す。ここで、ゲート電極の長手方向に平行なＳＴＩ埋込領域の幅は0.3μmである。また、ソース領域とドレイン領域を結ぶ方向に平行なＳＴＩ埋込領域の幅は0.2μmである。そして、ＳＴＩ埋込領域に埋め込むＳｉＯ２層64のトレンチ内の幅は0.1μm程度であるが、ＳＴＩ埋込領域の側壁に沿って堆積するため、ＳｉＯ２層64は0.2μmの厚さで、ＳＴＩ埋込領域内に埋め込まれている。一方、ＳｉＮ層65は、ゲート電極の長手方向に平行なＳＴＩ埋込領域内に、0.1μmの厚さで埋め込まれている。
図13Ｂは、図13Ａと同様なＭＯＳトランジスタと、ＳＴＩ埋込領域を示している。ただし、ゲート電極の長手方向に平行なＳＴＩ埋込領域には、ＳｉＯ２層64が0.1μmの厚さで埋め込まれており、ＳＩＮ層65が0.1μmの厚さで埋め込まれている点で異なる。すなわち、図６Ａにおいて、ＳＩＮ層の代わりに、ＳｉＯ２層の厚さとＳＩＮ層の厚さが１：１となるように、ＳｉＯ２層等のストレッサー材料がＳＴＩ埋込領域に埋め込まれていることに相当している。
図13Ａ及び図13Ｂに示されたＳＴＩ埋込領域に埋め込まれたストレッサー材料の状態は、ストレッサーがＭＯＳトランジスタの活性領域に与える歪みの観点からみて、図１及び図６Ａに示されたＳＴＩ埋込領域に埋め込まれたストレッサー材料の状態の中間にあたる状態である。
図13Ｃは、図１Ａ、図６Ａ、図13Ａ、及び、図13Ｂに示すＭＯＳトランジスタの特性の変化を表すグラフを示す図である。ここで、ＭＯＳトランジスタの特性の変化は、ＭＯＳトランジスタの出力電流の増減である。なお、ＭＯＳトランジスタの特性の変化は、図３Ａ乃至図３Ｄのグラフを導出するのと同様な方法により計算した。そして、図13Ｃのグラフの縦軸はＭＯＳトランジスタの出力電流の増減を百分率で表したものである。また、横軸は図１Ａ、図13Ａ、図13Ｂ、及び、図６Ａ、に示すＭＯＳトランジスタの特性を順番に並べたものである。さらに、白四角及びその白四角を結ぶ実線はＮ型ＭＯＳトランジスタの特性の変化を表したものである。また、白菱形及び白菱形を結ぶ実線はＰ型ＭＯＳトランジスタの特性の変化を表したものである。
図13Ｃによれば、図13Ａ、及び、図13ＢのＭＯＳトランジスタの特性は、図１Ａ及び図６ＡのＭＯＳトランジスタの特性の中間的な特性を有することがわかる。ＳＴＩ埋込領域において、特定の箇所に埋め込まれた引っ張り歪みを生じるストレッサー材料と、他の特定の箇所に埋め込まれた圧縮歪みを生じるストレッサー材料とにより、ＭＯＳトランジスタの活性領域の歪みが、中間的なものとなっているからである。
実施例４に係わる半導体装置は、Ｎ型ＭＯＳトランジスタ又はＰ型ＭＯＳトランジスタを形成した活性領域を分離する溝内に、活性領域の特定の箇所に対応する領域に埋め込む、引っ張り歪みを生じるストレサー材料と、活性領域の他の特定の箇所に対応する領域に埋め込む、圧縮歪みを生じるストレッサー材料と、を組み合わせた埋込材料を埋め込んで形成されたＳＴＩ埋込領域を有する。従って、引っ張りストレスを生じるストレッサーと圧縮ストレスを生じるストレッサーの配置箇所を調整することにより、ＭＯＳトランジスタが形成されている活性領域の歪みを所定の状態に調整することができる。
また、実施例４に係わる半導体装置の製造方法は、その製造方法は、ゲート電極の長手方向に平行なＳＴＩ埋込領域の溝の幅と、ソース領域とドレイン領域とを結ぶ方向に平行なＳＴＩ埋込領域の溝の幅とを異なる様に形成する、溝形成工程を備える。また、実施例４に係わる半導体装置の製造方法は、幅の狭いＳＴＩ埋込領域を隙間なく埋め込むような厚さを有する均一な層状態で、第１のストレッサー材料を堆積する工程と、その後に、幅の広いＳＴＩ埋込領域を隙間なく埋め込むように、第２のストレッサー材料を堆積する工程とを含む。そうすると、幅が狭いＳＴＩ埋込領域に埋め込まれるストレッサー材料の構成と、幅が広いＳＴＩ埋込領域に埋め込まれるストレッサー材料の構成を異なるものとする効果がある。
(実施例５)
実施例５は、複数の歪みを生じる材料（以下、実施例５において、ストレッサーという）を交互に繰り返し堆積し、半導体装置のＳＴＩ埋込領域に埋め込まれるストレッサー材料各々の厚さを所定の比率に調整することを特徴とする半導体装置の製造方法に関する実施例である。そして、実施例５に係る半導体装置の製造方法を図14Ａ乃至図14Ｄを用いて説明する。
なお、図14Ａ乃至図14Ｄは付記12に関連している。
図14Ａ乃至図14Ｄは、実施例５に係る半導体装置のＳＴＩ埋込領域とＭＯＳトランジスタの活性領域の断面図を示す。そして、図14Ａ乃至図14Ｄは、ＳｉＯ２層70、ＳｉＮ層71、シリコン基板72を示す。
図14Ａ及び図14Ｂは、幅が狭いＳＴＩ埋込領域とＭＯＳトランジスタの活性領域の断面図を示す。そして、図14Ａは、幅が狭いＳＴＩ埋込領域に挟まれているＭＯＳトランジスタの活性領域の断面図である。一方、図14Ｂは、ＭＯＳトランジスタの活性領域に挟まれている、幅が狭いＳＴＩ埋込領域の断面図である。
図14Ａ及び図14Ｂは、ＳＴＩ埋込領域の幅よりも薄く、かつ、均一なＳｉＯ２層70、及び、ＳｉＮ層71を交互に、かつ、複数回繰り返して成膜してＳＴＩ埋込領域にＳｉＯ２層70、及び、ＳｉＮ層71からなるストレサーを埋め込んだところを示す。
そして、例えば、ＳｉＯ２層70の厚さを30nm程度とする。また、ＳｉＮ層71の厚さを20nm程度とする。そうすると、埋め込まれたＳｉＯ２層70、及び、ＳｉＮ層71の厚さの比率は６：４となる。
図14Ｃ及び図14Ｄは幅が広いＳＴＩ埋込領域とＭＯＳトランジスタの活性領域の断面図を示す。そして、図14Ｃは、幅が広いＳＴＩ埋込領域に挟まれているＭＯＳトランジスタの活性領域の断面図である。一方、図14Ｄは、ＭＯＳトランジスタの活性領域に挟まれている、幅が広いＳＴＩ埋込領域の断面図である。
図14Ｃ及び図14Ｄは、ＳＴＩ埋込領域の幅よりも薄く、かつ、均一なＳｉＯ２層70、及び、ＳｉＮ層71を交互に、かつ、複数回繰り返して成膜してＳＴＩ埋込領域にＳｉＯ２層70、及び、ＳｉＮ層71からなるストレサーを埋め込んだところを示す。そうすると、薄く、かつ、均一なＳｉＯ２層70の厚さ、及び、ＳｉＮ層71の厚さを６：４としたときには、同等に、埋め込まれたＳｉＯ２層70、及び、ＳｉＮ層71の厚さの比率は６：４となる。
図14Ａ乃至図14Dによれば、薄く、かつ、均一なＳｉＯ２層70、及び、ＳｉＮ層71を交互に、かつ、複数回繰り返して成膜してＳＴＩ埋込領域にＳｉＯ２層70、及び、ＳｉＮ層71からなるストレサーを埋め込んだ場合、ＳＴＩ埋込領域の幅に係わらず、ＳｉＯ２層70、及び、ＳｉＮ層71のトレンチ内の幅の比率を一定とすることができる。従って、図14Ａ及び図14Ｂに示すような狭いＳＴＩ埋込領域と、図14Ｃ及び図14Ｄに示すような広いＳＴＩ埋込領域が、同一の半導体装置に存在する場合でも、ＳＴＩ埋込領域に埋め込むＳｉＯ２層70、及び、ＳｉＮ層71の比率を一定とすることができる。
実施例５の半導体装置の製造方法は、半導体装置内に幅が異なるＳＴＩ埋込領域を有する半導体装置の製造方法において、ＳＴＩ埋込領域の幅よりも充分薄く、かつ、均一な膜厚を有する複数のストレッサー材料を、所定の膜厚比において交互に積層する工程を含むことを特徴とする。そうすると、実施例５の半導体装置の製造方法によれば、幅が広いＳＴＩ埋込領域に埋め込まれるストレッサー材料各々の膜厚比と、幅が狭いＳＴＩ埋込領域に埋め込まれるストレッサー材料各々の膜厚比とを同一にできる効果がある。従って、シリコン結晶よりも熱膨張係数が大きい材料と小さい材料を適宜組み合わせることによって、実施例５の半導体装置に含まれる、ほとんどすべてのＭＯＳトランジスタの活性領域の歪みを、一定とするように調整することができる。その結果、ＭＯＳトランジスタの特性のばらつきを抑えられる効果がある。
なお、実施例５の半導体装置に含まれるＭＯＳトランジスタが、Ｐ型ＭＯＳトランジスタである場合においても、Ｎ型ＭＯＳトランジスタである場合においても、ＳｉＯ２層70のトレンチ内の幅、及び、ＳｉＮ層71のトレンチ内の幅の比率を６：４とするときは、図２Ｃに示すように、ＭＯＳトランジスタの特性のばらつきを抑えられる効果を奏することはいうまでもない。
さらに、実施例５の説明において、ＳｉＯ２層70、及び、ＳｉＮ層71を用いたが、例えばＳｉＮ層71の代わりにＳｉＯＣ層、ＳｉＣ層、及び、ＳｉＣＮ層等を用いた場合でも同様な効果を奏することは言うまでもない。ＳｉＯＣ層、ＳｉＣ層、及び、ＳｉＣＮ層等の膜も熱膨張率がシリコン結晶より大きく、ＳｉＮ層71と同様に引っ張り歪みを発生する材料だからである。
(実施例６)
実施例６は、半導体装置のＳＴＩ埋込領域内に、ＳｉＯ２層、及び、ＳｉＮ層等の歪みを生じる材料（以下、実施例６において、ストレッサーという）をさまざまな組合せで配置し、ＭＯＳトランジスタの活性領域の歪みを調整することを特徴とする半導体装置に関する実施例である。そして、実施例６に係る半導体装置について用いられるストレッサー材料の組合せ例を図15Ａ乃至図15Ｃを用いて説明する。
なお、図15Ａ乃至図15Ｃは付記４（請求項２）に関連する。
図15Ａ乃至図15Ｃは、実施例６の半導体装置において、ＭＯＳトランジスタの活性領域と、その活性領域を分離するＳＴＩ埋込領域を示す図である。そして、図15Ａ乃至図15ＣはＳｉＯ２層75、ＳｉＮ層76、活性領域77、ＭＯＳトランジスタのソース領域78、ＭＯＳトランジスタのドレイン領域79、ＭＯＳトランジスタのゲート電極80、及び、熱酸化ＳｉＯ２(81)を示す。
図15Ａは、実施例６のＭＯＳトランジスタの活性領域77と、ＳＴＩ埋込領域とを表す図であり、特に、ＭＯＳトランジスタのソース領域78とドレイン領域79を結ぶ方向と平行なＳＴＩ埋込領域の幅と、ゲート電極の長手方向に平行なＳＴＩ埋込領域の幅とが異なる例を表している。
そして、次のような工程により、ＳｉＯ２層75及びＳｉＮ層76の埋込を行った。始めに、ＭＯＳトランジスタを分離するための溝を形成し、均一な厚さのＳｉＮ層76を堆積する。ただし、上記のＳｉＮ層76の厚さは、ＳＴＩ埋込領域が、ＳｉＮ層76で埋め込まれない程度の厚さである。その後、均一な厚さのＳｉＯ２層75を堆積する。ただし、上記のＳｉＯ２層75の厚さは、ＳＴＩ埋込領域の残りの部分が完全に埋め込まれる程度の厚さである。次に、ＳＴＩ埋込領域以外のＳｉＯ２層75及びＳｉＮ層76をＣＭＰ法により除去することにより、ＳＴＩ埋込領域へのＳｉＯ２層75及びＳｉＮ層76の埋込が行える。
図15Ａの半導体装置によれば、図15ＡのＳＴＩ埋込領域の幅が方向により異なるため、ＳｉＮ層76を堆積した後のＳＴＩ埋込領域の空白部分の幅が異なる。そうすると、方向により、ＳｉＯ２層75の厚さとＳｉＮ層76の厚さの比率が異なるような構成において、ＳＴＩ埋込領域を形成することとなる。そうすると、図２Ｃに示すように、ＳｉＯ２層75の厚さとＳｉＮ層76の厚さが６：４ではないものの、ＳｉＯ２層75とＳｉＮ層76とが組合わされて、ＳＴＩ埋込領域に埋め込まれているため、ＭＯＳトランジスタの活性領域の歪みが減少するように、調整することができる。従って、ＭＯＳトランジスタの特性のばらつきが抑止される効果がある。
なお、実施例６の半導体装置が備えるＭＯＳトランジスタが、Ｎ型ＭＯＳトランジスタである場合も、Ｐ型ＭＯＳトランジスタである場合でも、実施例６の半導体装置は同様な効果を奏する。
図15Ｂは、実施例６のＭＯＳトランジスタの活性領域と、ＳＴＩ埋込領域を表した図であり、特に、ＭＯＳトランジスタのソース領域78とドレイン領域79を結ぶ方向と平行なＳＴＩ埋込領域と、ゲート電極の長手方向に平行なＳＴＩ埋込領域とで、組合せが異なるストレッサー材料を埋め込んだ例を表している。なお、ソース領域78とドレイン領域79を結ぶ方向と平行なＳＴＩ埋込領域の幅は狭く、ゲート電極の長手方向に平行なＳＴＩ埋込領域の幅は広い。
そして、次のような工程により、熱酸化ＳｉＯ２(81)の形成、ＳｉＯ２層75、及び、ＳｉＮ層76の埋込を行った。始めに、ＭＯＳトランジスタを分離するための溝を形成し、熱酸化を行うことにより、ＭＯＳトランジスタの活性領域77の周囲に熱酸化ＳｉＯ２(81)を形成する。次に、均一な厚さのＳｉＮ層76を堆積する。ここで、上記のＳｉＮ層76の厚さは、ソース領域78とドレイン領域79を結ぶ方向と平行なＳＴＩ埋込領域が、ＳｉＮ層76で埋め込まれる程度の厚さである。次に、フォトリソグラフィー法により、レジストパターンを作成し、そのレジストパターンをマスクにエッチングを行うことにより、ゲート電極の長手方向に平行なＳＴＩ埋込領域中のＳｉＮ層76を除去する。そして、レジストパターンを除去した後、均一な厚さのＳｉＯ２層75を堆積する。ただし、上記のＳｉＯ２層75の厚さは、ゲート電極の長手方向に平行なＳＴＩ埋込領域が完全に埋め込まれる程度の厚さである。次に、ＳＴＩ埋込領域以外のＳｉＯ２層75及びＳｉＮ層76をＣＭＰ法により除去することにより、ＳＴＩ埋込領域へのＳｉＯ２層75及びＳｉＮ層76の埋込が行える。
図15Ｂの半導体装置によれば、ＭＯＳトランジスタの活性領域77を分離するための溝を形成した後、活性領域77の表面に存在する表面準位を低減するための熱酸化ＳｉＯ２(81)が、活性領域77の周囲に形成されているため、表面準位による、ＭＯＳトランジスタの特性変化を抑止することができる。一方で、ＭＯＳトランジスタの活性領域77に歪みをもたらす、ＳｉＯ２層75等のストレッサー材料はＳＴＩ埋込領域に埋め込まれており、ＭＯＳトランジスタの活性領域77の歪みを調整することができる効果がある。
図15Ｃは、実施例６の半導体装置のＭＯＳトランジスタの活性領域と、ＳＴＩ埋込領域を表した図であり、図15Ａに示されたものと同様に、ソース領域78とドレイン領域79を結ぶ方向と平行なＳＴＩ埋込領域の幅は狭く、ゲート電極の長手方向に平行なＳＴＩ埋込領域の幅は広い。ただし、後に説明するように、埋め込まれている材料の組合せは異なる。また、後に説明するように製造方法も異なる。
そして、次の工程により、所定の材料をＳＴＩ埋込領域に埋め込む。始めに、ＭＯＳトランジスタを分離するための溝を形成し、均一な厚さのＳｉＯ２層75を堆積する。ただし、上記のＳｉＯ２層75の厚さは、ソース領域78とドレイン領域79を結ぶ方向と平行なＳＴＩ埋込領域は埋め込まれるが、ゲート電極の長手方向に平行なＳＴＩ埋込領域はＳｉＯ２層75で埋め込まれない程度の厚さである。その後、均一な厚さＳｉＮ層76を堆積する。ただし、上記のＳｉＮ層76の厚さは、ゲート電極の長手方向に平行なＳＴＩ埋込領域の残りの部分が完全に埋め込まれない程度の厚さである。次に、再び、均一な厚さのＳｉＯ２層75を堆積する。ただし、ゲート電極の長手方向に平行なＳＴＩ埋込領域がＳｉＯ２層75で、完全に埋め込まれる程度の厚さである。次に、ＳＴＩ埋込領域以外のＳｉＯ２層75及びＳｉＮ層76をＣＭＰ法により除去することにより、ＳＴＩ埋込領域へのＳｉＯ２層75及びＳｉＮ層76の埋込が行える。そして、ソース領域78とドレイン領域79を結ぶ方向と平行なＳＴＩ埋込領域には、ＳｉＯ２層75のみが埋め込まれている。一方、ゲート電極の長手方向に平行なＳＴＩ埋込領域には、中央部分とＭＯＳトランジスタの活性領域に近い部分にはＳｉＯ２層75が埋め込まれており、さらに、中間部分にＳｉＮ層76がＳｉＯ２層75に挟まれて埋め込まれている。
図15Ｃの半導体装置によれば、ＭＯＳトランジスタの活性領域にゲート電極の長手方向から圧縮歪みが発生する。一方、ＭＯＳトランジスタの活性領域は、ソース領域78とドレイン領域79を結ぶ方向から、ＳｉＯ２層75とＳｉＮ層76の双方が組合わさった材料からの力を受ける。すなわち、ソース領域78とドレイン領域79を結ぶ方向の活性領域の歪みは、ＳｉＯ２層75等のストレッサーの組合せにより調整されることとなる。その結果、ストレスによる、ＭＯＳトランジスタの特性の変化を抑止することができる。
(実施例７)
実施例７は、Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタを複数備える半導体装置であって、ＭＯＳトランジスタの活性領域を分離するＳＴＩ埋込領域内に、図６Ａ又は図６Ｂに示すようにＳｉＯ２層、及び、ＳｉＮ層等の歪みを生じる材料（以下、実施例７において、ストレッサーという）を組合せて配置したＭＯＳトランジスタを、組み合わせて配置することにより、ＭＯＳトランジスタの活性領域の歪みを調整することを特徴とする半導体装置に関する実施例である。そして、実施例７に係る半導体装置について用いられるストレッサー材料の配置の組合せ例を図16、図17、及び、図18を用いて説明する。
なお、図16乃至図18は付記18(請求項９)、付記19(請求項９)、及び、付記20に関連する。
図16は、複数のＰ型ＭＯＳトランジスタ、及び、複数のＮ型ＭＯＳトランジスタと、ＳＴＩ埋込領域とを備える半導体装置を示す図である。そして、図16は、Ｎ型ＭＯＳトランジスタ85、Ｐ型ＭＯＳトランジスタ86、ソース領域87、ゲート電極88、ドレイン領域89、ＳｉＯ２層90、ＳｉＮ層91、及び、活性領域92を示す。
図16において、Ｎ型ＭＯＳトランジスタ85とＰ型ＭＯＳトランジスタ86は、双方のＭＯＳトランジスタのソース領域87とドレイン領域89とを結ぶ方向が直交するように配置されている。また、Ｎ型ＭＯＳトランジスタ85の活性領域92の周囲にあるＳＴＩ埋込領域には、図６ＡのようにＳｉＯ２層90及びＳｉＮ層91が配置されている。さらに、Ｐ型ＭＯＳトランジスタ86の活性領域92の周囲に配置されているＳＴＩ埋込領域には、図６ＢのようにＳｉＯ２層90及びＳｉＮ層91が配置されている。そして、一つのＭＯＳトランジスタの活性領域92に注目した場合に、ソース領域87とドレイン領域89を結ぶ方向へ、その活性領域92を平面的に延長すると、隣接するＭＯＳトランジスタの活性領域92と交差するように配置されている。
上記のようにＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを配置することにより、隣接するＭＯＳトランジスタの活性領域92と、同種類の歪みを発生するストレッサーを共通に使用できるからである。そうすると、注目するＭＯＳトランジスタの活性領域92の歪みを、図７Ａに示すように保つことができる。
図16の半導体装置は、Ｐ型ＭＯＳトランジスタ86の活性領域92、Ｎ型ＭＯＳトランジスタ85の活性領域92、それらの、活性領域92を取り囲むように配置された、それぞれの溝を備える。そして、その溝内には、図６Ａ及び図６Ｂのように、ストレッサーが組み合わされて埋め込まれている。
図16の半導体装置によれば、図６Ａ及び図６Ｂに示すＭＯＳトランジスタとＳＴＩ埋込領域に配置されたストレッサー材料の関係を保ちながら、隙間なく、Ｐ型ＭＯＳトランジスタ86とＮ型ＭＯＳトランジスタ85を配置することができる効果がある。すなわち、ＭＯＳトランジスタの活性領域92の歪みを保つように配置できる効果がある。
図17は、複数のＰ型ＭＯＳトランジスタ86、及び、複数のＮ型ＭＯＳトランジスタ85と、ＳＴＩ埋込領域とを備える半導体装置を示す図である。そして、図17は、Ｎ型ＭＯＳトランジスタ85、Ｐ型ＭＯＳトランジスタ86、ソース領域87、ゲート電極88、ドレイン領域89、ＳｉＯ２層90、ＳｉＮ層91、及び、活性領域92を示す。図16と共通な部分は共通の番号を付した。
ここで、図17のＰ型ＭＯＳトランジスタ86及びＮ型ＭＯＳトランジスタ85の配置は図16における配置と同様な配置である。また、図17のＳＴＩ埋込領域に埋め込まれたＳｉＯ２層90及びＳｉＮ層91等のストレッサー材料の配置も図16における配置と同様である。ただし、各ＭＯＳトランジスタについて、ＭＯＳトランジスタの活性領域92とＳＴＩ埋込領域を合わせた高さ、及び、幅はほぼ同一である点で異なる。
図17の半導体装置は、Ｐ型ＭＯＳトランジスタ86の活性領域92、Ｎ型ＭＯＳトランジスタ85の活性領域92、それらの、活性領域92を取り囲むように配置された、それぞれの溝を備える。そして、その溝内には、図６Ａ及び図６Ｂのように、ストレッサーが組み合わされて埋め込まれている。
図17の半導体装置によれば、図16の半導体装置と同様な効果が生じる。さらに、図17の各ＭＯＳトランジスタについて、ＭＯＳトランジスタの活性領域92とＳＴＩ埋込領域を合わせた高さ、及び、幅はほぼ同一である。そうすると、ＭＯＳトランジスタを行列状態に並べたときに、余分なＳＴＩ埋込領域を配置する必要がなく、ＭＯＳトランジスタの配置面積を縮小することができる効果がある。
図18は、複数のＮ型ＭＯＳトランジスタ85と、ＳＴＩ埋込領域とを備える半導体装置を示す図である。そして、図18は、Ｎ型ＭＯＳトランジスタ85、ソース領域87、ゲート電極88、ドレイン領域89、ＳｉＯ２層90、ＳｉＮ層91、活性領域92、及び、ダミーＳＴＩ領域93を示す。図16と共通な部分は共通の番号を付した。
図18において、Ｎ型ＭＯＳトランジスタ85のみが複数配置されたＭＯＳトランジスタのブロック中で、Ｎ型ＭＯＳトランジスタ85のソース領域87とドレイン領域89とを結ぶ方向が、隣接するＮ型ＭＯＳトランジスタ85のソース領域87とドレイン領域89とを結ぶ方向と直交するように配置されている。また、Ｎ型ＭＯＳトランジスタ85の活性領域92の周囲に配置されているＳＴＩ埋込領域には、図６ＡのようにＳｉＯ２層90及びＳｉＮ層91が配置されている。さらに、上記のＭＯＳトランジスタのブロックの外側にはダミーＳＴＩ領域93が配置されている。
そして、一つのＭＯＳトランジスタの活性領域92に注目した場合に、ソース領域87とドレイン領域89を結ぶ方向へ、その活性領域92を平面的に延長すると、隣接するＭＯＳトランジスタの活性領域92と重なるように配置されている。
上記のように配置することで、注目するＭＯＳトランジスタの活性領域92の側面に配置されたストレッサーと、隣接するＭＯＳトランジスタの活性領域92の側面に配置された異なる種類の歪みを発生するストレッサーとを、隣接させることができる効果がある。その結果、図６ＡのＭＯＳトランジスタの活性領域の歪みに対して、図18の注目するＭＯＳトランジスタの活性領域92の歪みを緩和するように調整することができる。
なお、上記のＭＯＳトランジスタのブロックの外側にダミーＳＴＩ領域93が配置されているのは、上記のブロックの端に配置されたＭＯＳトランジスタの活性領域92の歪みを緩和することが目的である。他のＭＯＳトランジスタとの組合せによる、歪みの緩和効果が働かないからである。
図16乃至図18に示す半導体装置によれば、ＭＯＳトランジスタの活性領域92の歪みを強めるように配置されたストレッサーを備えたＭＯＳトランジスタを、すなわち、図６Ａ乃至図６ＢのＭＯＳトランジスタを、Ｎ型ＭＯＳトランジスタ85とＰ型ＭＯＳトランジスタ86が直交するように配置した場合には、ＭＯＳトランジスタの活性領域92の歪みを保つように調整できる効果がある。一方、Ｎ型ＭＯＳトランジスタ85又はＰ型ＭＯＳトランジスタ86のみを直交するように配置した場合には、ＭＯＳトラジスタの活性領域92の歪みを緩和するように調整できる効果がある。
(実施例８)
実施例８は歪みを制御したい複数の所定の領域を有する半導体装置であって、その所定の領域の周囲に歪みを生じる材料（以下、実施例８において、ストレッサーという）が埋め込まれている、ＳＴＩ埋込領域を配置することを特徴とする実施例である。そして、図19を用いて、実施例８を説明する。
図19は実施例８の半導体装置を示す図である。そして、図19は、所定の領域Ａ95、所定の領域B96、及び、ＳＴＩ埋込領域97を示す。
なお、図19は付記18(請求項９)、付記19(請求項９)に関連する。
領域Ａ95及び領域B96はトランジスタが集合した回路を指す。また、領域Ａ95及び領域B96の周囲に、各々の領域を囲むようにしてＳＴＩ埋込領域が設けられている。領域Ａ95及び領域B96は、同質の歪みに対して同様な特性変化を示す素子を一つの領域にまとめたものである。例えば、Ｐ型ＭＯＳトランジスタが多数を占める領域、Ｎ型ＭＯＳトランジスタが多数を占める領域などの歪みに応答して特性が変化する能動素子を一つにまとめることが考えられる。
なお、ＳＴＩ埋込領域97には、領域Ａ95及び領域B96に含まれる素子の特性変化をおこさせるべく、または抑えるべく、歪みを調整するようにストレッサー材料を組み合わせて埋め込んでいる。
実施例８の半導体装置によれば、複数の素子を含む領域全体に同質の歪みをかけることができる効果がある。また、複数の素子に同様な特性変化を起こさせることができる。
なお、上記の領域、及び、個々の領域に所定の歪みを与えるＳＴＩ埋込領域を、一固まりの領域とした場合に、その一固まりの領域をさらに組み合わせて配置することにより、歪みの状態をさらに調整できることはいうまでもない。実施例７において、ＭＯＳトランジスタとその周囲のＳＴＩ埋込領域とを一固まりのＭＯＳトランジスタ領域と考え、その一固まりのＭＯＳトランジスタの配置状態により、個別のＭＯＳトランジスタの活性領域への歪みを調整したのと同様な効果を生じるからである。
(実施例９)
実施例９は、Ｎ型ＭＯＳトランジスタ又はＰ型ＭＯＳトランジスタを複数備えた半導体装置であって、歪みを調整するための歪みを生じる材料（以下、実施例９において、ストレッサーという）の組合せであって、他の実施例にはない組合せでストレッサー材料が埋め込まれているＳＴＩ埋込領域を備える半導体装置に関する実施例である。そして、実施例９を図20及び図21を用いて説明する。
なお、図20及び図21は付記18(請求項９)、付記19(請求項９)に関連する。
図20は、P型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタ、及び、それらのＭＯＳトランジスタの周囲に配置されたＳＴＩ埋込領域を備える半導体装置を示す図である。そして、図20は、ＭＯＳトランジスタのソース領域98、ＭＯＳトランジスタのドレイン領域99、ＭＯＳトランジスタのゲート電極100、ＳｉＯ２層101、ＳｉＮ層102、ＭＯＳトランジスタの活性領域103、Ｎ型ＭＯＳトランジスタ104、及び、Ｐ型ＭＯＳトランジスタ105を示す。
図20において、Ｎ型ＭＯＳトランジスタ104のＳＴＩ埋込領域の内、Ｎ型ＭＯＳトランジスタ104のゲート電極100の長手方向に垂直な部分には、ＳｉＯ２層101のみが埋め込まれている。また、Ｎ型ＭＯＳトランジスタ104のソース領域98とドレイン領域99を結ぶ方向に垂直な部分には、ＳｉＯ２層101とＳｉＮ層102が埋め込まれている。なお、Ｎ型ＭＯＳトランジスタ104のＳＴＩ埋込領域において、ＳｉＯ２層101が活性領域103に隣接して埋め込まれており、ＳｉＮ層102はＳｉＯ２層101に隣接して埋め込まれている。
一方、Ｐ型ＭＯＳトランジスタ105のゲート電極100の長手方向に平行な部分には、ＳｉＯ２層101のみが埋め込まれている。また、Ｐ型ＭＯＳトランジスタ105のソース領域98とドレイン領域99を結ぶ方向に平行な部分には、ＳｉＯ２層101とＳｉＮ層102が埋め込まれている。なお、Ｐ型ＭＯＳトランジスタ105のＳＴＩ埋込領域において、ＳｉＯ２層101が活性領域103に隣接して埋め込まれており、ＳｉＮ層102はＳｉＯ２層101に隣接して埋め込まれている。すなわち、ＭＯＳトランジスタの活性領域103に対して、ＳｉＯ２層101は帯状に配置されているのに対して、ＳｉＮ層102は縦方向の辺又は横方向の辺の内一方の辺に隣接するように配置されている。なお、ＳｉＮ層102を縦方向の辺に隣接させるのか、又は．横方向の辺に隣接させるのかは、ＭＯＳトランジスタの特性が向上するか否かにより選択される。
図20において、Ｎ型ＭＯＳトランジスタ104とＰ型ＭＯＳトランジスタ105とは、それぞれのソース領域98とドレイン領域99とを結んだ方向が直交するように配置されている。従って、それぞれのＭＯＳトランジスタのＳＴＩ埋込領域に埋め込まれた、ＳｉＯ２層101部分は隣接することになる。
図20の半導体装置は、Ｐ型ＭＯＳトランジスタ105の活性領域103、Ｎ型ＭＯＳトランジスタ104の活性領域103、それらの、活性領域103を取り囲むように配置された、それぞれの溝を備える。そして、その溝内には、図13Ａ及び図13Ｂのように、ストレッサーが組み合わされて埋め込まれている。
図20の半導体装置によれば、ＳｉＯ２層101は帯状に配置されているのに対して、ＳｉＮ層102は縦方向の辺又は横方向の辺の内一方の辺に隣接するように配置されている。従って、Ｎ型ＭＯＳトランジスタ104及びＰ型ＭＯＳトランジスタ105の双方の特性が向上する。一方、ＭＯＳトランジスタの活性領域103に対して帯状に配置されているＳｉＯ２層101は、一回の溝形成と、均一なＳｉＯ２層101の堆積により形成されるため、製造工程を短くすることができる。
図21は、複数のＭＯＳトランジスタ、及び、それらのＭＯＳトランジスタの周囲に配置されたＳＴＩ埋込領域を備える半導体装置を示す図である。そして、図21は、ＭＯＳトランジスタのソース領域98、ＭＯＳトランジスタのドレイン領域99、ＭＯＳトランジスタのゲート電極100、ＳｉＯ２層101、ＳｉＮ層102、ＭＯＳトランジスタの活性領域103、及び、Ｐ型ＭＯＳトランジスタ105を示す。図20と同様な部分には同様な符号を付した。
図21において、Ｐ型ＭＯＳトランジスタ105のＳＴＩ埋込領域であって、Ｐ型ＭＯＳトランジスタ105のゲート電極100の長手方向に平行な部分には、ＳｉＮ層102のみが埋め込まれている。また、Ｐ型ＭＯＳトランジスタ105のソース領域98とドレイン領域99を結ぶ方向に平行な部分には、ＳｉＯ２層101のみが埋め込まれている。
図21において、ＳＴＩ埋込領域中のＳｉＯ２層101が隣接するように、２つのＰ型ＭＯＳトランジスタ105は配置されている。
図21の半導体装置は、Ｎ型ＭＯＳトランジスタ105の活性領域103、それらの、活性領域103を取り囲むように配置された、それぞれの溝を備える。そして、その溝内には、図６Ｂのように、ストレッサーが組み合わされて埋め込まれている。
図21の半導体装置によれば、その半導体装置のＮ型ＭＯＳトランジスタ105は図６Ｂと同様な組合せのストレッサーがＳＴＩ埋込領域に埋め込まれている。また、ＳＴＩ埋込領域中のＳｉＯ２層101が隣接するように、２つのＮ型ＭＯＳトランジスタ105は配置されている。従って、２つのＮ型ＭＯＳトランジスタ105の特性が並列配置されることによって、減少することがない。
以上により、実施例９の半導体装置においては、複数のＭＯＳトランジスタとそのＭＯＳトランジスタの活性領域の歪みの状態を決定しているストレッサー材料が、ＭＯＳトランジスタの活性領域の歪みの状態を保持する方向において隣接している。従って、複数のＭＯＳトランジスタの特性の向上は保持される効果がある。その結果、そのＭＯＳトランジスタから構成される半導体装置の回路の性能は向上する。
(付記事項)
(付記１)
半導体基板と、
前記半導体基板に形成されている活性領域と、
前記活性領域の周囲を囲むように形成された溝と、を備え、
前記活性領域に引っ張り歪みを生じさせる第１の材料、及び、前記活性領域に圧縮歪みを生じさせる第２の材料の組合せが前記溝に埋め込まれていることを特徴とする半導体装置。
(付記２)
前記第１の材料又は前記第２の材料が前記活性領域の周囲を囲む輪状の領域に配置されていることを特徴とする付記１に記載した半導体装置。
（付記３）
前記第１の材料又は前記第２の材料が一固まりの領域に配置されていることを特徴とする付記１に記載した半導体装置。
（付記４）
前記第１の材料又は前記第２の材料が配置される前記一固まりの領域、及び、前記第１の材料又は前記第２の材料が配置される前記活性領域の周囲を囲む前記輪状の領域が、前記溝内に配置されていることにより、前記第１の材料及び前記第２の材料の前記組合せがされていることを特徴とする付記１乃至付記３に記載した半導体装置。
（付記５）
前記一固まりの領域及び前記輪状の領域の幅及び配置、前記ＭＯＳトランジスタの特性変化に対応する、前記ＭＯＳトランジスタの活性領域の歪みに応じて調節されていることを特徴とする付記１乃至付記４に記載した半導体装置。
（付記６）
前記第１の材料は前記活性領域を構成する材料に比較し、膨張係数が小さい絶縁材料であり、前記第２の材料は前記活性領域を構成する材料に比較し、膨張係数が大きい絶縁材料であることを特徴とする付記１乃至付記５に記載した半導体装置。
（付記７）
前記活性領域を構成する材質がシリコン結晶であり、前記第１の材料がシリコン窒化物（ＳｉＮ）、シリコン酸化窒化物（ＳｉＯＮ）、シリコン酸化炭化物（ＳｉＯＣ）、シリコン炭化物（ＳｉＣ）、シリコン酸化炭化窒化物（ＳｉＯＣＮ）、有機系の低誘電絶縁物、又は、無機系の低誘電絶縁物であることを特徴とする付記６に記載した半導体装置。
（付記８）
前記活性領域を構成する材質がシリコン結晶であり、前記第２の材料がシリコン酸化物（ＳｉＯ２）であることを特徴とする付記６に記載した半導体装置。
（付記９）
前記第１の材料をシリコン窒化物（ＳｉＮ）とし、前記第２の材料をシリコン酸化物（ＳｉＯ２）としたときに、
前記溝内に埋め込んだ、前記第１の材料の幅と前記第２の材料の幅は、６：４であることを特徴とする付記２に記載した半導体装置。
（付記１０）
前記第１の材料で構成された領域が、Ｐ型ＭＯＳトランジスタのソース領域及びドレイン領域を結んだ方向に平行な前記溝内であって、かつ、Ｐ型ＭＯＳトランジスタのゲート電極の直下において、Ｐ型ＭＯＳトランジスタの活性領域に隣接し、
前記第２の材料で構成された領域が、Ｎ型ＭＯＳトランジスタのソース領域及びドレイン領域を結んだ方向に平行な前記溝内であって、かつ、Ｎ型ＭＯＳトランジスタのゲート電極の直下において、Ｎ型ＭＯＳトランジスタの活性領域に隣接していることを特徴とする付記３に記載した半導体装置。
（付記１１）
半導体基板に活性領域を分離する溝を形成する工程と、
前記活性領域に引っ張り歪みを生じさせる第１の材料及び前記活性領域に圧縮歪みを生じさせる第２の材料の組合わせにより、前記溝を埋め込む工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記１２）
半導体基板に活性領域を分離する溝を形成する工程と、
前記活性領域に引っ張り歪みを生じさせる第１の材料を堆積する工程と、
前記活性領域に圧縮歪みを生じさせる第２の材料を堆積する工程と、
次いで、前記半導体基板の表面を平坦化する工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記１３）
前記活性領域にＭＯＳトランジスタを形成する工程をさらに備えることを特徴とする付記１１及び付記１２に記載した半導体装置の製造方法。
（付記１４）
ＭＯＳトランジスタのソース領域とドレイン領域を結ぶ方向に平行な前記溝の部分の幅と、ＭＯＳトランジスタのゲート電極長手方向に平行な前記溝の部分の幅とが異なることを特徴とする付記１３に記載した半導体装置の製造方法。
（付記１５）
前記第１の材料を堆積する工程において、
幅が狭い前記溝の部分が埋まるような厚さで堆積を行うことを特徴とする付記１４に記載した半導体装置の製造方法。
（付記１６）
半導体基板に活性領域を分離するための溝であって、前記溝に、前記活性領域に引っ張り歪みを生じさせる第１の材料を埋め込むための第１の溝を形成する工程と、
前記第１の溝に前記第１の材料を埋め込む工程と、
半導体基板に前記活性領域を分離するための溝であって、前記活性領域に圧縮歪みを生じさせる第２の材料を埋め込むための第２の溝を形成する工程と、
前記第２の溝に前記第２の材料を埋め込む工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記１７）
半導体基板に活性領域を分離するための溝を形成する工程と、
前記溝の一部であって、第１の一固まりの領域に前記活性領域に引っ張り歪みを生じさせる第１の材料を埋め込む工程と、
前記溝の一部であって、第２の一固まりの領域に前記活性領域に圧縮歪みを生じさせる第２の材料を埋め込む工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記１８）
Ｎ型ＭＯＳトランジスタが形成されている第１の活性領域と
Ｐ型ＭＯＳトランジスタが形成されている第２の活性領域と、
前記第１の活性領域の周囲を囲む第１の溝と
前記第２の活性領域の周囲を囲む第２の溝と、を備え、
引っ張り歪みを生じる第１の材料及び圧縮歪みを生じる第２の材料が組合わされて、前記第１の溝及び前記第２の溝に埋め込まれていることを特徴とする半導体装置。
（付記１９）
前記Ｎ型ＭＯＳトランジスタのゲート電極の長手方向と、前記Ｐ型ＭＯＳトランジスタのゲート電極の長手方向とが、直交するように、前記Ｎ型ＭＯＳトランジスタと前記Ｐ型ＭＯＳトランジスタが形成されていることを特徴とする付記１８に記載した半導体装置。
（付記２０）
半導体基板の表面に、第１の活性領域の周囲を囲む第１の溝を形成する工程と、
半導体基板の表面に、第２の活性領域の周囲を囲む第２の溝を形成する工程と、
引っ張り歪みを生じる第１の材料と圧縮歪みを生じる第２の材料とを組み合わせて、前記第１の溝内及び前記第２の溝内に埋め込む工程と、
前記第１の活性領域にＮ型ＭＯＳトランジスタを形成する工程と、
前記第２の活性領域にＰ型ＭＯＳトランジスタを形成する工程と、
を備える半導体装置の製造方法。
本願発明に係る半導体装置によれば、引っ張りストレスを生じるストレッサーと圧縮ストレスを生じるストレッサーの組合せ比率を調整することにより、ＭＯＳトランジスタが形成されている活性領域の歪みを所定の状態に調整することができる。
本願発明に係る製造方法によれば、ソース領域とドレイン端部を結ぶ方向に平行な矩形領域と、ゲート電極の長手方向に平行な矩形領域とでは異なる材質のストレッサーを埋め込むことができる。その後、ゲート酸化膜、ゲート電極、コンタクト、配線層などを積層することによって、ＭＯＳトランジスタからなる所定のＬＳＩ回路を製造することができる。そうすると、上記のＭＯＳトランジスタの特性は向上するため、大幅に高速化したＬＳＩ回路を得ることができる。
 符号の説明
１ ＭＯＳトランジスタのソース領域
２ ＭＯＳトランジスタのドレイン領域
３ ＭＯＳトランジスタのゲート電極
４ ＭＯＳトランジスタの活性領域
５ ソース・ドレイン方向の幅を示す矢印
６ 活性領域４の幅を示す矢印
７ 横方向の隣接領域との距離を示す矢印
８ 縦方向の隣接領域との距離を示す矢印
９ ＨＤＰ（High Density
Plasma）−ＳｉＯ２（酸化シリコン）
10 ＭＯＳトランジスタの活性領域４の高さを示す矢印
11 シリコン基板
12 ＳｉＮ(窒化シリコン)層
13 ＳｉＯ２層
14 ゲート電極
15 ＭＯＳトランジスタの活性領域
16 ＳｉＮ層12のみをＳＴＩ埋込領域に埋め込んだときの歪み
17 ＳｉＮ層12とＳｉＯ２層13を０．８：０．２で埋め込んだときの歪み
18 ＳｉＮ層12とＳｉＯ２層13を０．６：０．４で埋め込んだときの歪み
19 ＳｉＮ層12とＳｉＯ２層13を０．４：０．６で埋め込んだときの歪み
20 ＳｉＮ層12とＳｉＯ２層13を０．２：０．８で埋め込んだときの歪み
21 ＳｉＯ２層12のみをＳＴＩ埋込領域に埋め込んだときの歪み
22 Ｘ方向の歪みを表す実線
23 Ｙ方向の歪みを表す実線
24 Ｚ方向の歪みを表す実線
25 ＳｉＮ膜
26 ＳｉＯ２膜
27 シリコン基板
28 溝
29 ＳｉＯ２層
30 ＳＩＮ層
31 ＭＯＳトランジスタのソース領域
32 ＭＯＳトランジスタのドレイン領域
33 ＭＯＳトランジスタのゲート電極
34 ＭＯＳトランジスタの活性領域
37 横方向の隣接領域との距離を示す矢印
38 縦方向の隣接領域との距離を示す矢印
39 ＨＤＰ−ＳｉＯ２
40 ＳｉＮ層
45 シリコン基板
46 ＳｉＯ２膜
47 ＳｉＮ膜
48 溝
49 ＳｉＮ層
50 ＨＤＰ−ＳｉＯ２
51 溝
55 ＭＯＳトランジスタ
56 ＭＯＳトランジスタのソース領域
57 ＭＯＳトランジスタのドレイン領域
58 ＭＯＳトランジスタのゲート電極
60 シリコン基板
61 ＳｉＯ２膜
62 ＳｉＮ膜
63 溝
64 ＳｉＯ２層
65 ＳＩＮ層
66 縦方向の隣接領域との距離を示す矢印
67 横方向の隣接領域との距離を示す矢印
70 ＳｉＯ２層
71 ＳＩＮ層
72 シリコン基板
75 ＳｉＯ２層
76 ＳｉＮ層
77 活性領域
78 ＭＯＳトランジスタのソース領域
79 ＭＯＳトランジスタのドレイン領域
80 ＭＯＳトランジスタのゲート電極
81 熱酸化ＳｉＯ２
85 Ｎ型ＭＯＳトランジスタ
86 Ｐ型ＭＯＳトランジスタ
87 ソース領域
88 ゲート電極
89 ドレイン領域
90 ＳｉＯ２層
91 ＳｉＮ層
92 活性領域
93 ダミーＳＴＩ領域
95 領域Ａ
96 領域Ｂ
97 ＳＴＩ埋込領域
98 ソース領域
99 ドレイン領域
100 ゲート電極
101 ＳｉＯ２層
102 ＳｉＮ層
103 活性領域
104 Ｎ型ＭＯＳトランジスタ
105 Ｐ型ＭＯＳトランジスタ

Claims (7)

  1. 半導体基板と、
    前記半導体基板に形成されている活性領域と、
    前記活性領域の周囲を囲むように形成された溝と、を備え、
    前記活性領域に引っ張り歪みを生じさせる第１の材料、及び、前記活性領域に圧縮歪みを生じさせる第２の材料の組合せが前記溝に埋め込まれており、前記第１の材料と前記第２の材料の前記溝内の幅の比率に応じて所定の歪みを前記活性領域に生じさせるように構成されていることを特徴とする半導体装置。
  2. 前記第１の材料又は前記第２の材料が配置されており、前記溝の幅の半分未満の幅を有し、前記活性領域の側壁に沿って前記活性領域の周囲を囲む輪状の領域、及び、前記第１の材料又は前記第２の材料が配置され、前記輪状の領域に挟まれた一固まりの領域が、前記溝内に配置されていることにより、前記第１の材料及び前記第２の材料の前記組合せがされていることを特徴とする請求項１に記載した半導体装置。
  3. 前記第１の材料は前記活性領域を構成する材料に比較し、膨張係数が小さい絶縁材料であり、前記第２の材料は前記活性領域を構成する材料に比較し、膨張係数が大きい絶縁材料であることを特徴とする前記請求項１乃至請求項２に記載した半導体装置。
  4. 半導体基板に活性領域を分離する、幅の狭い第１の溝部と、幅の広い第２の溝部からなる溝を形成する工程と、
    前記活性領域に引っ張り歪みを生じさせる第１の材料を前記第１の溝部が、前記第１の材料の堆積により埋まるような厚さで堆積する工程と、
    前記活性領域に圧縮歪みを生じさせる第２の材料を前記第２の溝部内部に埋まるように堆積する工程と、
    前記活性領域にＭＯＳトランジスタを形成する工程と、
    次に、半導体基板の表面を平坦化する工程と、
    を備え、
    前記第２の溝部内部の前記第１の材料と、前記第２の材料の組合せが前記溝に埋め込まれており、前記第１の材料と前記第２の材料の前記溝内の幅の比率に応じて所定の歪みを前記活性領域に生じさせるように構成されていることを特徴とする半導体装置の製造方法。
  5. ＭＯＳトランジスタのソース領域とドレイン領域を結ぶ方向に平行な前記溝の部分の幅と、ＭＯＳトランジスタのゲート電極長手方向に平行な前記溝の部分の幅とが異なることを特徴とする請求項４に記載した半導体装置の製造方法。
  6. Ｎ型ＭＯＳトランジスタが形成されている第１の活性領域と、
    Ｐ型ＭＯＳトランジスタが形成されている第２の活性領域と、
    前記第１の活性領域の周囲を囲む第１の溝と、
    前記第２の活性領域の周囲を囲む第２の溝と、を備え、
    前記Ｎ型ＭＯＳトランジスタのゲート電極の長手方向と、前記Ｐ型ＭＯＳトランジスタのゲート電極の長手方向とが、直交するように、前記Ｎ型ＭＯＳトランジスタと前記Ｐ型ＭＯＳトランジスタが形成されており、
    引っ張り歪みを生じる第１の材料及び圧縮歪みを生じる第２の材料が、前記第１の材料と前記第２の材料の前記溝内の幅の比率に応じて所定の歪みを前記活性領域に生じさせるように組合わされて、前記第１の溝及び前記第２の溝に埋め込まれていることを特徴とする半導体装置。
  7. 前記Ｎ型ＭＯＳトランジスタのゲート電極の長手方向と、前記Ｐ型ＭＯＳトランジスタのゲート電極の長手方向とが、直交するように、前記Ｎ型ＭＯＳトランジスタと前記Ｐ型ＭＯＳトランジスタが形成されていることを特徴とする請求項６に記載した半導体装置。
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