KR101393917B1 - Ｃｍｏｓ 디바이스 및 그 형성 방법 - Google Patents

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Abstract

반도체 디바이스 및 반도체 디바이스를 제조하는 방법이 개시된다. 예시적인 반도체 디바이스는 제 1 영역 및 제 2 영역을 포함한 기판을 포함한다. 반도체 디바이스는 제 1 영역 내의 제 1 분리 영역과 제 2 분리 영역 사이에서 기판 상부에 형성된 제 1 버퍼층, 및 제 2 영역 내의 제 1 분리 영역과 제 2 분리 영역 사이에서 기판 상부에 형성된 제 2 버퍼층을 더 포함한다. 반도체 디바이스는 제 1 영역 내의 제 1 분리 영역과 제 2 분리 영역 사이에서 제 1 버퍼층 상부에 형성된 제 1 핀 구조, 및 제 2 영역 내의 제 1 분리 영역과 제 2 분리 영역 사이에서 제 2 버퍼층 상부에 형성된 제 2 핀 구조를 더 포함한다. 제 1 버퍼층은 상기 제 2 버퍼층의 정상면과 상이한 정상면을 포함한다.

Description

ＣＭＯＳ 디바이스 및 그 형성 방법{A CMOS DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 디바이스에 관한 것이고, 특히 CMOS 디바이스 및 그 형성 방법에 관한 것이다.
반도체 집적 회로(integrated circuit, IC) 산업은 급속한 성장을 이루었다. IC 진화의 과정에서 기하학적 크기[즉, 제조 공정을 사용하여 생성될 수 있는 최소 컴포넌트(또는 선)]는 감소되면서 기능적인 밀도(즉, 칩 면적당 상호 접속된 디바이스들의 개수)는 증가되었다. 이러한 크기 감소 과정은 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 크기 감소는 또한 IC 처리 및 제조의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서 IC 제조에 있어서 유사한 개발이 필요로 되었다.
예를 들어, 반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 가격을 추구하여 나노미터 기술 공정 노드로 진행하면서 제조 및 설계 모두로부터의 도전 과제는 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 개발하는 결과를 가져왔다. 예를 들어 FinFET 디바이스는 P형 금속 산화 반도체(PMOS) FinFET 디바이스 및 N형 금속 산화 반도체(NMOS) FinFET 디바이스를 포함한 상보형 금속 산화 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스일 수 있다. 기존의 FinFET 디자이스 및 FinFET 디바이스의 제조 방법은 일반적으로 그들의 의도된 목적에 적합하였지만, 모든 면에서 완전히 만족하지 않았다.
그러므로, 반도체 디바이스가 제공된다. 예시적인 반도체 디바이스는 제 1 영역 및 제 2 영역을 포함한 기판을 포함한다. 반도체 디바이스는 제 1 영역 내의 제 1 분리 영역과 제 2 분리 영역 사이에서 기판 상부에 형성된 제 1 버퍼층, 및 제 2 영역 내의 제 1 분리 영역과 제 2 분리 영역 사이에서 기판 상부에 형성된 제 2 버퍼층을 더 포함한다. 반도체 디바이스는 제 1 영역 내의 제 1 분리 영역과 제 2 분리 영역 사이에서 제 1 버퍼층 상부에 형성된 제 1 핀 구조, 및 제 2 영역 내의 제 1 분리 영역과 제 2 분리 영역 사이에서 제 2 버퍼층 상부에 형성된 제 2 핀 구조를 더 포함한다. 제 1 버퍼층은 상기 제 2 버퍼층의 정상면과 상이한 정상면을 포함한다.
일부 실시예에 있어서, 반도체 디바이스는 제 1 버퍼층 내에 형성되어 제 1 버퍼층을 완화(relax)하도록 동작가능한 제 1 전위 피쳐(dislocations feature); 및 제 2 버퍼층 내에 형성되어 제 2 버퍼층을 완화하도록 동작가능한 제 2 전위 피쳐를 더 포함한다.
다른 실시예에 있어서, 제 1 버퍼층은 제 1 격자 상수를 포함하고, 제 2 버퍼층은 제 2 격자 상수를 포함하고, 제 1 격자 상수와 제 2 격자 상수는 실질적으로 동일하고, 제 1 핀 구조는 제 1 격자 상수 및 제 2 격자 상수보다 작은 제 3 격자 상수를 포함하고, 제 2 핀 구조는 제 1 격자 상수 및 제 2 격자 상수보다 큰 제 4 격자 상수를 포함한다. 다양한 실시예에 있어서, 제 1 버퍼층은 제 1 핀 구조의 폭의 약 20% 미만의 수직 치수 및 제 1 핀 구조의 폭의 약 25% 미만의 길이 치수를 갖는 제 1 패싯(facet), 및 제 2 핀 구조의 폭의 약 50% 미만의 수직 치수 및 제 2 핀 구조의 폭의 약 45% 내지 약 25% 범위의 길이 치수를 갖는 제 2 패싯을 포함한다. 특정 실시예에 있어서, 제 1 버퍼층은 실질적으로 패싯이 없고, 제 2 버퍼층은 약 5 nm 미만의 수직 치수 및 약 4.5 nm 미만의 길이 치수를 갖는 패싯을 포함한다. 추가의 실시예에 있어서, 제 1 영역은 NMOS 영역이고, 제 2 영역은 PMOS 영역이다. 여전히 추가의 실시예에 있어서, 제 1 영역은 PMOS 영역이고, 제 2 영역은 NMOS 영역이다.
또한, 다른 반도체 디바이스가 제공된다. 반도체 디바이스는 제 1 영역 및 제 2 영역을 포함한 기판을 포함한다. 반도체 디바이스는 제 1 영역 및 제 2 영역에서 기판 내에 형성된 분리 피쳐를 더 포함한다. 반도체 디바이스는 제 1 영역 및 제 2 영역 내의 분리 피쳐 사이에서 기판 상부에 형성된 버퍼층을 더 포함한다. 반도체 디바이스는 제 1 영역 내의 분리 피쳐 사이에서 버퍼층 상부에 형성된 제 1 반도체 물질, 및 제 2 영역 내의 분리 피쳐 사이에서 버퍼층 상부에 형성된 제 2 반도체 물질을 더 포함하고, 제 2 반도체 물질은 제 1 반도체 물질과 상이한다. 제 1 영역 내의 버퍼층은 제 2 영역 내의 버퍼층의 전체 높이와 상이한 전체 높이를 포함한다.
일부 실시예에 있어서, 반도체 디바이스는 버퍼층 내에 형성되어 제 1 영역 및 제 2 영역 내의 버퍼층을 이완하도록 동작가능한 전위 피쳐를 더 포함한다.
일부 실시예에 있어서, 제 1 반도체 물질은 인장 응력 내에 있고, 제 2 반도체 물질은 압축 응력 내에 있다. 다양한 실시예에 있어서, 기판은 제 1 격자 상수를 포함하고, 버퍼층은 제 1 격자 상수보다 큰 제 2 격자 상수를 포함하고, 제 1 반도체 물질은 제 2 격자 상수보다 작은 제 3 격자 상수를 포함하고, 제 2 반도체 물질은 제 2 격자 상수보다 큰 제 4 격자 상수를 포함한다. 특정 실시예에 있어서, 기판은 실리콘(Si),을 포함하고, 버퍼층은 실리콘 게르마늄(SiGe)을 포함하고, 제 1 반도체 물질은 실리콘(Si)을 포함하고, 제 2 반도체 물질은 게르마늄(Ge)을 포함한다. 추가의 실시예에 있어서, 제 1 영역 내의 버퍼층의 전체 높이는 제 2 영역 내의 버퍼층의 전체 높이보다 작다. 일부 실시예에 있어서, 제 1 영역 내의 버퍼층의 전체 높이는 제 2 영역 내의 버퍼층의 전체 높이보다 크다. 다양한 실시예에 있어서, 제 1 영역 내의 버퍼층은 약 2 nm 미만의 수직 치수 및 약 2.5 nm 미만의 길이 치수를 갖는 패싯을 포함하고, 제 2 영역 내의 버퍼층은 약 5 nm 내지 약 2 nm 범위의 수직 치수 및 약 4.5 nm 내지 약 2.5 nm 범위의 길이 치수를 갖는 패싯을 포함한다.
또한, 방법이 제공된다. 방법은 NMOS 영역 및 PMOS 영역을 포함한 기판을 제공하는 단계를 포함한다. 방법은 NMOS 영역 및 PMOS 영역에서 기판 내에 분리 피쳐를 형성하는 단계를 더 포함한다. 방법은 NMOS 영역 및 PMOS 영역 내의 분리 피쳐 사이에서 기판을 리세싱(recessing)하는 단계를 더 포함한다. 방법은 NMOS 영역 및 PMOS 영역 내의 분리 피쳐 사이에서 리세싱된 기판 상부에 버퍼층을 형성하는 단계를 더 포함한다. 방법은 NMOS 영역 및 PMOS 영역 내의 버퍼층 상부에 제 1 반도체 물질을 형성하는 단계를 더 포함한다. 방법은 NMOS 영역 내의 버퍼층의 정상부와 제 1 반도체 물질을 제거하는 단계를 더 포함한다. 방법은 NMOS 영역 내의 버퍼층 상부에 제 2 반도체 물질을 형성하는 단계를 더 포함한다. 방법은 분리 피쳐를 리세싱함으로써 NMOS 영역 및 PMOS 영역에서 핀 피쳐를 규정하는 단계를 더 포함한다.
일부 실시예에 있어서, 방법은 버퍼층 내의 응력을 감소시키도록 동작가능한 전위를 버퍼층 내에 형성하는 단계를 더 포함한다.
일부 실시예에 있어서, NMOS 영역 내의 버퍼층의 정상부 및 제 1 반도체 물질을 제거하는 단계는 반도체 디바이스 상부에 마스크를 형성하는 단계; 및 마스크를 이용하여 NMOS 영역 내의 버퍼층의 정상부 및 제 1 반도체 물질을 에칭하는 단계를 포함한다. 다양한 실시예에 있어서, NMOS 영역 내의 버퍼층의 정상부를 에칭하는 것은 NMOS 영역 내의 패싯의 수직 치수를 약 2 nm 미만으로 감소시킨다. 추가의 실시예에 있어서, PMOS 영역 내의 버퍼층은 약 5 nm 미만의 수직 치수를 갖는 패싯을 포함하고, PMOS 영역 내의 패싯의 수직 치수는 NMOS 영역 내의 패싯의 수직 치수보다 크다.
본 개시는 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 여러 도면은 일정한 비율로 그려지지 않았으며, 단지 예시의 목적으로만 사용됨이 강조된다. 실제, 다양한 피쳐의 치수는 논의의 명료함을 위해 임의로 증감될 수 있다.
도 1은 본 개시의 각종 양상에 따른 반도체 디바이스를 제조하는 방법을 예시하는 흐름도이다.
도 2 내지 도 9는 도 1의 방법에 따른 제조의 여러 단계에서 반도체 디자이스의 일실시예의 개략의 측단면도를 예시한다.
도 10a 내지 도 10b는 도 9의 에리어 A 및 에리어 B 각각의 개략의 측단면도를 예시한다.
이하의 개시는 본 출원의 다양한 특징들을 구현하기 위한 다양한 실시형태 또는 예들을 제공한다. 본 개시를 단순화하기 위해서 컴포넌트 및 배치의 구체적인 예들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들면, 다음의 설명에서 제 2 피쳐 상부 또는 위에 제 1 피쳐를 형성하는 것은 제 1 피쳐와 제 2 피쳐가 직접 접촉하여 형성된 실시형태를 포함할 수 있고, 또한 제 1 피쳐와 제 2 피쳐가 직접 접촉하지 않도록 제 1 피쳐와 제 2 피쳐 사이에 추가의 피쳐가 형성될 수 있는 실시형태도 포함할 수 있다. 추가로, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이는 단순 명료함을 위한 것으로서 그 자체가 논의된 다양한 실시형태 및/또는 구성 사이의 관계를 영향을 주지 않는다. 또한, 여기에 개시된 컴포넌트는 본 개시의 범위로부터 벗어남없이 여기에 나타낸 예시적인 실시예와 상이한 방식으로 배치, 조합, 또는 구성될 수 있다. 당업자가 여기서 분명하게 설명되지 않지만 본 출원의 원리를 구현한 다양한 동등물을 고안할 수 있다는 것이 이해된다.
본 발명의 하나 이상의 실시예로부터 이득을 가질 수 있는 디바이스의 예는 반도체 디바이스이다. 그러한 디바이스는 예를 들어 핀형 전계 효과 트랜지스터(fin-like field effect transistor; FinFET)이다. 예를 들어 FinFET 디바이스는 P형 금속 산화 반도체(PMOS) FinFET 디바이스 및 N형 금속 산화 반도체(NMOS) FinFET 디바이스를 포함한 상보형 금속 산화 반도체(CMOS) 디바이스일 수 있다. 다음의 개시는 본 출원의 다양한 실시예를 예시하기 위해 CMOS FinFET 예로 계속될 것이다. 그러나, 본 출원은 구체적으로 청구되는 것 외에는 특정 유형의 디바이스에 한정되지 않아야 한다는 것이 이해된다.
도 1 및 도 2 내지 도 9를 참조하면, 방법(100) 및 반도체 디바이스(200)가 총괄적으로 이하 설명된다. 도 1은 본 개시의 다양한 양상에 따른 집적 회로 디바이스를 제조하는 방법(100)의 흐름도이다. 본 실시예에 있어서, 방법(100)은 CMOS FinFET 디바이스를 포함한 집적 회로 디바이스를 제조하기 위한 것이다. 방법(100)은 블록(102)에서 시작되어 기판이 제공된다. 기판은 NMOS 영역 및 PMOS 영역을 포함한다. 방법(100)은 블록(104)로 계속되어 분리 피쳐(isolation feature)가 NMOS 영역 및 PMOS 영역 내에 형성된다. 방법은 블록(106)으로 계속되어 기판이 NMOS 영역 및 PMOS 영역 내의 분리 피쳐의 측벽을 커버하지 않도록 에치백(etch back)된다. 방법은 블록(108)으로 계속되어 제 1 반도체 물질이 기판 상부와 NMOS 영역 및 PMOS 영역 내의 분리 피쳐의 측벽 상에 형성된다. 방법은 블록(110)으로 계속되어 제 2 반도체 물질이 제 1 반도체 물질 상부와 NMOS 영역 및 PMOS 영역 내의 분리 피쳐의 측벽 상에 형성된다. 방법은 블록(112)으로 계속되어 과잉 제 2 반도체 물질을 제거하기 위해 기판 상에 평탄화 공정이 수행되고, PMOS 영역 내의 기판 상에 마스크가 형성된다. 방법(100)은 블록(114)으로 계속되어 제 2 반도체 물질이 NMOS 영역으로부터 제거됨으로써 제 1 반도체 물질의 정상면을 커버하지 않고, 제 3 반도체 물질이 제 1 반도체 물질 상부와 NMOS 영역 내의 분리 피쳐의 측벽 상에 형성된다. NMOS 영역으로부터 제 2 반도체 물질을 제거하는 것은 NMOS 영역 내의 기판의 일부를 제거하는 것을 포함한다. 방법은 블록(116)으로 계속되어 과잉 제 3 반도체 물질 및 마스크를 제거하기 위해 기판 상에 평탄화 공정이 수행되고, NMOS 영역 및 PMOS 영역에서 분리 피쳐가 에치백됨으로써 NMOS 영역 및 PMOS 영역 내의 핀 구조를 규정한다. 방법(100)은 블록(118)으로 계속되어 집적 회로 디바이스의 제조가 완료된다.
제조 공정을 완료하는 단계는 다른 것들 사이에 제 1 구조의 채널 영역 상부에 게이트 스택을 형성하는 단계 및 반도체 디바이스의 소스 및 드레인(S/D) 영역 내에 S/D 피쳐를 형성하는 단계를 포함할 수 있다. 게이트 구조를 형성하는 단계는 게이트 퍼스트(gate first) 또는 게이트 라스트(gate last) 공정을 포함할 수 있다. 예를 들어, 게이트 퍼스트 공정에서 게이트 스택을 형성하는 단계는 핀 구조 상부에 유전체층을 증착하는 단계, 유전체층 상부에 게이트 구조(예를 들어, 게이트 전극)를 형성하는 단계, 및 반도체 디바이스의 S/D 영역과 인접하여 게이트 구조의 벽들 상에 게이트 스페이서를 형성하는 단계를 포함할 수 있다. 그 후에, S/D 피쳐는 S/D 영역에서 게이트 물질을 리세싱하고 S/D 영역에서 도핑된 반도체 물질을 증착함으로써 S/D 영역 내에 형성될 수 있다. 도핑된 반도체 물질의 증착은 반도체 물질을 에피 증착하는 것을 포함할 수 있다. 방법(100) 이전, 도중 및 이후에 추가의 단계가 제공될 수 있고, 설명된 단계 중 일부는 방법의 다른 실시예를 위해 대체 또는 제거될 수 있다. 따라오는 논의는 도 1의 방법(100)에 따라 제조될 수 있는 반도체 디바이스의 다양한 실시예를 설명한다.
도 2 내지 도 9는 도 1의 방법에 따른 제조의 여러 단계에서 반도체 디자이스의 일실시예의 개략의 측단면도를 예시하고, 도 10a 및 도 10b는 도 9의 에리어 A 및 에리어 B 각각의 대략의 측단면도를 예시한다. 본 개시에 있어서, 반도체 디바이스는 CMOS FinFET 디바이스(200)이다. CMOS FinFET 디바이스(200)는 NMOS 영역(202) 및 PMOS 영역(204)을 포함한다. CMOS FinFET 디바이스(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로 디바이스에서 포함될 수 있다. 도 2 내지 도 10은 본 개시의 발명 개념을 더 잘 이해하기 위해서 명료함을 위해 단순화되었다. 추가의 피쳐가 CMOS FinFET 디바이스(200)에서 추가될 수 있고, 이하 설명된 피쳐의 일부는 CMOS FinFET 디바이스(200)의 다른 실시예에서 대체 또는 제거될 수 있다.
도 2를 참조하면, CMOS FinFET 디바이스(200)는 기판(210)을 포함한다. 기판(210)은 벌크 실리콘 기판일 수 있다. 대안적으로, 기판(210)은 결정질 구조의 실리콘 또는 게르마늄과 같은 원소 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 그 조합을 포함한다. 대안적으로, 기판(210)은 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판를 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩 및/또는 다른 적합한 방법을 이용하여 제조될 수 있다. 기판(210)은 다양한 도핑된 영역 및 다른 적합한 피쳐를 포함할 수 있다.
도 2를 여전히 참조하면, 기판(210) 내에서 기판(210)의 다양한 영역을 분리하기 위해, 본 실시예에서는 NMOS 영역(202) 및 PMOS 영역(204)을 분리하기 위해 분리 피쳐(212)가 형성된다. 분리 피쳐(212)는 여러 영역을 규정하고 전기적으로 분리하기 위해 실리콘의 국부 산화(local oxidation of silicon, LOCOS), 쉘로우 트렌치 분리(shallow trench isolation, STI), 또는 어떤 적합한 분리 기술과 같은 분리 기술을 이용한다. 본 실시예에 있어서, 분리 피쳐(212)는 STI 피쳐이다.
분리 피쳐(212)는 어떤 적합한 공정에 의해 형성될 수 있다. 분리 피쳐(212)를 형성하는 단계는 예를 들어 기판(210) 내에 복수의 개구부(또는 트렌치)를 형성하는 단계를 포함한다. 개구부(또는 트렌치)를 형성하는 단계는 패턴으로 포토레지스트층을 노광하는 단계; 노광후(post-exposure) 베이크 공정을 수행하는 단계; 및 마스킹 요소를 형성하기 위해 포토레지스트층을 현상하는 단계를 포함할 수 있다. 일부 실시예에 있어서, 포토레지스트층 패터닝은 포토레지스트 코팅, 소프트 베이킹, 마스트 얼라이닝, 패턴 노광, 노광후 베이킹, 포토레지스트 현상, 및 하드 베이킹의 처리 단계를 포함할 수 있다. 일부 실시예에 있어서, 패터닝은 또한 마스크리스 포토리소그래피, 전자빔 쓰기(writing) 및 이온빔 쓰기, 또는 분자 임프린트(molecular imprint)와 같은 다른 적절한 방법에 의해 구현 또는 대체될 수 있다.
포토레지스트층이 패터닝된 후에 기판(210)은 패터닝된 포토레지스트를 이용하여 에칭되어 복수의 개구부(또는 트렌치)를 형성한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 그 조합을 포함할 수 있다. 에칭 공정은 반응성 이온 에칭(reactive ion etch; RIE) 및/또는 다른 적합한 공정을 사용할 수 있다. 일실시예에 있어서, 기판(210)을 에칭하는데 사용된 건식 에칭은 CF4, SF6, NF3와 같은 불소 함유 기체 화학 또는 어떤 적합한 기체를 포함한다. 기판(210) 내에 복수의 개구부(또는 트렌치)를 형성한 후에 포토레지스트층이 어떤 적합한 공정에 의해 제거된다. 예를 들어, 포토레지스트층은 아래 놓인 하드 마스크에 더이상 부착되지 않도록 레지스트를 화학적으로 변화시키는 액상의 "레지스트 박리액"에 의해 제거될 수 있다. 대안적으로, 포토레지스트층은 그것을 산화시키는 플라즈마 함유 산소에 의해 제거될 수 있다.
이후에 절연 물질이 기판(210) 내의 복수의 개구부(또는 트렌치) 내에 증착됨으로써 분리 피쳐(212)를 형성한다. 예를 들어, 절연 물질은 유전체 물질을 포함한다. 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 로우 k 물질, 에어 갭(air gap), 다른 적합한 물질, 또는 그 조합 등의 물질을 포함한다. 절연 물질은 CVD 공정에 의해 증착될 수 있다. 다양한 예에 있어서, 절연 물질은 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 다른 적합한 방법 및/또는 그 조합에 의해 형성될 수 있다. 절연 물질은 고에스펙트비 공정(high aspect ratio process; HARP)에 의해 형성될 수 있다. 예를 들어, CVD 공정은 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), 비스(3급부틸아미노) 실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함한 화합물을 이용할 수 있다. 일부 실시예에 있어서, 절연 물질은 예를 들어 라이너(liner) 상부에 형성된 실리콘 질화물 또는 실리콘 산화물을 갖는 열 산화 라이너층과 같은 다층 구조를 가질 수 있다. 분리 피쳐(212)의 형성 이후에 CMOS FinFET 디바이스(200) 상에 평탄화 공정이 수행되어 절연 물질의 과잉 부분을 제거한다. 일실시예에 있어서, 평탄화 공정은 화학 물리적 연마(chemical mechanical polishing; CMP) 공정을 포함한다.
도 3을 참조하면, 기판(210)은 NMOS 영역(202) 및 PMOS 영역(204) 내의 분리 피쳐(212) 사이에서 리세싱됨으로써 분리 피쳐(212)의 측벽을 커버하지 않는다. 기판(210)을 리세싱하는 것은 어떤 적합한 공정을 포함할 수 있다. 본 실시예에 있어서, 예를 들어 기판(210)을 리세싱하는 것은 에칭 공정을 포함한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 그 조합을 포함할 수 있다. 일례에 있어서, 건식 에칭 공정은 기판(210)을 에칭하는데 사용되고, 불소 함유 기체를 포함한다.
도 4를 참조하면, 버퍼층(214)이 형성된다. 버퍼층(214)은 기판(210)의 물질로부터 후속하여 형성될 핀 구조의 물질까지 버퍼/전이(transition)를 제공한다. 버퍼층(214)을 형성하는 단계는 NMOS 영역(202) 및 PMOS 영역(204) 내의 분리 피쳐(212) 사이에서 기판(210) 상에 반도체 물질을 에피택셜(에피) 성장하는 단계를 포함할 수 있다.
버퍼층(214)의 반도체 물질은 어떤 적합한 반도체 물질을 포함할 수 있다. 본 실시예에 있어서, 버퍼층(214)의 반도체 물질은 실리콘 게르마늄(SiGe)을 포함한다. 예로서, 게르마늄의 농도는 약 45% 내지 약 55%, 약 25% 내지 약 75%의 범위이거나, 어떤 적합한 농도일 수 있다. 본 실시예에 있어서, 버퍼층(214)의 반도체 물질은 약 50%의 게르마늄 농도(즉, Si.5Ge.5)를 포함한다. 버퍼층(214)의 반도체 물질(예를 들어, SiGe)은 기판(210)(예를 들어, Si)의 물질의 격자 상수와 상이한 제 1 격자 상수를 갖는다.
본 실시예에 있어서, 버퍼층(214)의 반도체 물질은 버퍼층(214)의 반도체 물질의 결정 구조 내의 전위(dislocation)(126) 형성에 의해 응력[기판(210)과 버퍼층(214) 사이의 격자 불일치(mismatch)의 결과)이 해제되는 것처럼 완화(relax)된다. 예로서, 전위(216)는 에피 성장 공정 동안에 온도 및 압력 등의 파라미터를 조정함으로써, 또는 어널링 공정을 포함한 공정에 의해 에피 성장된 반도체 물질을 재결정화함으로써 형성될 수 있다. 버퍼층(214)의 반도체 물질을 증착시키기 위해 사용된 에피 성장 공정은 버퍼층(214)의 정상부 상에 패싯(facet)(약 50도 내지 약 60도의 각을 갖는 [111] 방향으로 각진 부분들)을 형성하는 결과를 가져온다.
도 4를 참조하면, 버퍼층(218) 상부에 핀 구조(218)가 형성된다. 핀 구조(218)는 어떤 적합한 공정에 의해 형성될 수 있다. 예를 들어, 핀 구조(218)를 형성하는 단계는 NMOS 영역(202) 및 PMOS 영역(204) 내의 분리 피쳐(212) 사이에서 버퍼층(214) 상부에 반도체 물질을 에피택셜(에피) 성장하는 단계를 포함한다. 핀 구조(218)의 반도체 물질은 어떤 적합한 반도체 물질을 포함할 수 있다. 예로서, 본 실시예에 있어서, 핀 구조(218)의 반도체 물질은 게르마늄(Ge)을 포함한다.
핀 구조(218)의 반도체 물질은 버퍼층(214)의 반도체 물질의 제 1 격자 상수와 상이한 제 2 격자 상수를 갖는다. 본 실시예에 있어서, 핀 구조(218)의 반도체 물질(예를 들어, Ge)의 제 2 격자 상수는 버퍼층(214)의 반도체 물질(예를 들어, SiGe)의 제 1 격자 상수보다 크다. 격자의 불일치 때문에 핀 구조(218)는 격자 불일치의 결과인 압축 응력을 받는다.
도 5를 참조하면, 평탄화 공정이 CMOS FinFET 디바이스(200) 상에 수행되어 핀 구조(218)의 반도체 물질의 과잉 부분을 제거한다. 예로서, 평탄화 공정은 화학 물리적 연마(CMP) 공정을 포함한다.
도 6를 참조하면, PMOS 영역(204) 상부에 마스크(220)가 형성된다. 마스크(220)는 하드 마스크 및/또는 포토레지스트을 포함할 수 있다. 예로서, 마스크(204)는 어떤 적합한 공정에 의해 어떤 적합한 두께로 형성될 수 있다. 본 실시예에서, 마스크(220)는 CVD 공정에 의해 형성된 하드 마스크이다. 다양한 예에 있어서, 마스크(220)는 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 다른 적합한 방법 및/또는 그 조합에 의해 형성될 수 있다. 예를 들어, CVD 공정은 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), 비스(3급부틸아미노) 실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함한 화합물을 이용할 수 있다. 마스크(220)는 포토리소그래피 및 에칭 공정과 같은 어떤 적합한 공정에 의해 PMOS 영역(204) 상부에만 있도록 패터닝될 수 있다. 예를 들어, 포토리소그래피 공정은 포토레지스트층을 증착하는 단계, 포토레지스트층을 패턴으로 노광하는 단계; 노광후 베이크 공정, 포토레지스트층을 형상하는 공정, 패터닝된 포토레지스트층으로 마스크(220)를 에칭하는 단계를 포함할 수 있다.
마스크(220) 형성 후에 핀 구조(218)의 반도체 물질 및 버퍼층(214)의 정상부[버퍼층(214)의 패싯 모두 또는 일부를 포함함)는 NMOS 영역(202)으로부터 제거된다. 예를 들어, 핀 구조(218)의 반도체 물질 및 버퍼층(214)의 부분을 제거하는 단계는 에칭 공정을 포함한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 그 조합을 포함할 수 있다. 예를 들어, 건식 에칭 공정이 핀 구조(218)의 반도체 물질 및 버퍼층(214)의 정상부를 에칭하는데 사용되는데 사용되고, 불소 함유 기체를 포함한다. 이하 더 상세하게 설명되는 바와 같이, 버퍼층(214)의 정상부의 일부의 제거는 NMOS 영역(202)의 버퍼층(214)과 PMOS 영역(204)의 버퍼층(214)에서 비대칭(asymmetry)의 결과를 가져온다.
도 7를 참조하면, 핀 구조(222)가 NMOS 영역(202) 내의 버퍼층(214) 상부에 형성된다. 핀 구조(222)는 어떤 적합한 공정에 의해 형성될 수 있다. 예를 들어, 핀 구조(222)을 형성하는 단계는 NMOS 영역(202) 내의 분리 피쳐(212) 사이에서 버퍼층(214) 상부에 반도체 물질을 에피택셜(에피) 성장하는 단계를 포함한다. 핀 구조(222)의 반도체 물질은 어떤 적합한 반도체 물질을 포함할 수 있다. 예로서, 본 실시예에 있어서, 핀 구조(218)의 반도체 물질은 실리콘(Si)을 포함한다.
핀 구조(222)의 반도체 물질은 버퍼층(214)의 반도체 물질의 제 1 격자 상수와 상이하고, PMOS 영역(204)의 핀 구조(218)의 반도체 물질의 제 2 격자 상수와 상이한 제 3 격자 상수를 갖는다. 본 실시예에 있어서, 핀 구조(222)의 반도체 물질(예를 들어, Si)의 제 3 격자 상수는 버퍼층(214)의 반도체 물질(예를 들어, SiGe)의 제 1 격자 상수보다 작고, 핀 구조(218)(예를 들어, Ge)의 제 2 격자 상수보다 작다. 격자의 불일치 때문에 핀 구조(222)는 인장 응력(tensile stres)을 받는다.
도 8를 참조하면, 평탄화 공정이 CMOS FinFET 디바이스(200) 상에 수행되어 마스크(220) 및 핀 구조(222)의 반도체 물질의 과잉 부분을 제거한다. 예로서, 평탄화 공정은 화학 물리적 연마(CMP) 공정을 포함한다. 대안의 실시예에 있어서, 마스크(220)는 개별의 공정에 의해 제거된다.
도 9를 참조하면, 분리 피쳐(212)가 리세싱으로써 NMOS 영역(202) 및 PMOS 영역(2040)에서 각각 핀 피쳐를 규정한다. 분리 피쳐는 에치-백(etch-back) 공정에 의해 리세싱될 수 있다. 에치백 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 그 조합을 포함할 수 있다.
도 10a 내지 도 10b는 도 9의 에리어 A 및 에리어 B 각각의 개략의 측단면도를 예시한다. 도 10a를 참조하면, 에리어 A는 버퍼층(214) 내의 응력을 완화하도록 동작하능한 전위(216)를 포함하는 버퍼층(214)을 포함하는 NMOS 디바이스를 포함한다. 버퍼층(214)은 폭 W1을 갖고, 길이 치수 L1 및 수직 치수 V1을 갖는 2개의 패싯([111] 방향으로)을 포함한 정상면을 갖는다. 본 실시예에 있어서, L1의 값은 폭 W1의 값의 약 25% 미만이고, V1의 값은 폭 W1의 값의 약 20% 미만이다. 예로서, 폭 W1은 약 15 nm일 수 있고, 길이 치수 L1은 약 3.75 nm 미만일 수 있고, 수직 치수 V1은 약 3 nm 미만일 수 있다. 본 실시예에 있어서, 폭 W1은 약 10 nm이고, 길이 치수 L1는 약 2.5 nm 미만이고, 수직 치수 V1은 약 2 nm 미만이다. 대안의 실시예에 있어서, 버퍼층(214)은 패싯이 없는 실질적으로 평편한 정상면을 가질 수 있다. 상기 치수는 단지 예시이며, 디바이스의 사이즈가 증가 또는 감소함에 따라 각각의 치수(예를 들어, W1, L1, 및 V1)가 각각 또는 비례하여 증가 또는 감소할 것이다는 것이 이해된다. 예를 들어, 디바이스의 사이즈가 두배이면 본 실시예에서의 버퍼층(214)의 폭 W1은 두배이고, NMOS 디바이스의 버퍼층(214)의 패싯의 길이 치수 L1 및 수직 치수 V1의 각각의 범위 값도 마찬가지로 두배일 것이다.
도 10b를 참조하면, 에리어 B는 버퍼층(214) 내의 응력을 완화하도록 동작하능한 전위(216)를 포함하는 버퍼층(214)을 포함하는 PMOS 디바이스를 포함한다. 버퍼층(214)은 폭 W2를 갖고, 길이 치수 L2 및 수직 치수 V2을 갖는 2개의 패싯([111] 방향으로)을 포함한 정상면을 갖는다. 본 실시예에 있어서, 수직 치수 V2의 값은 폭 W2의 값의 약 60% 미만일 수 있고, 길이 치수 L2의 값은 폭 W2의 값의 약 50% 미만일 수 있다. 예로서, 폭 W2는 약 15 nm일 수 있고, 길이 치수 L2는 약 9 nm 미만일 수 있고, 수직 치수 V2는 약 7.5 nm 미만일 수 있다. 본 실시예에 있어서, 폭 W2은 약 10 nm이고, 길이 치수 L2는 약 4.5 nm 내지 약 2.5 nm 범위 내이고, 수직 치수 V2는 약 5 nm 미만이다. 특정 실시예에 있어서, 버퍼층(214)은 2개의 패싯을 포함하고 평편한 정상부가 없는 실질적으로 끝이 뾰족한(pointy) 정상면을 가질 수 있다. 상기 치수는 단지 예시이며, 디바이스의 사이즈가 증가 또는 감소함에 따라 각각의 치수(예를 들어, W2, L2, 및 V2)가 각각 또는 비례하여 증가 또는 감소할 것이다는 것이 이해된다. 예를 들어, 디바이스의 사이즈가 두배이면 본 실시예에서의 버퍼층(214)의 폭 W2는 두배이고, PMOS 디바이스의 버퍼층(214)의 패싯의 길이 치수 L2 및 수직 치수 V2의 각각의 범위 값도 마찬가지로 두배일 것이다.
도 10a 및 도 10b에 예시된 바와 같이, 방법(100)의 상기 처리 단계의 결과인 NMOS 및 PMOS 디바이스의 버퍼층(214)의 정상부(패싯을 포함함)에서 비대칭이 존재한다. 또한, NMOS 디바이스의 버퍼층(214)은 PMOS의 버퍼층(214)의 전체 높이 H2보다 작은 전체 높이 H1을 포함한다.
본 실시예는 간단함을 위해 단지 하나의 NMOS 디바이스와 단지 하나의 PMOS 디바이스만 예시하였지만, 임의의 수의 그러한 디바이스가 CMOS FinFET 디바이스(200) 내에 형성될 수 있다는 것이 이해된다. 또한, 상기 방법(100)은 PMOS 영역(204)을 먼저 처리하지만[예를 들어, 먼저 PMOS 디바이스의 핀(218)을 형성하고, PMOS 영역(204)을 마스킹한 후, NMOS 디바이스의 핀(222)을 에칭 및 형성함으로써], 본 개시의 실시예는 NMOS 영역(202)이 먼저 처리되는[예를 들어, 먼저 NMOS 디바이스의 핀(222)을 형성하고, NMOS 영역(204)을 마스킹한 후, PMOS 디바이스의 핀(218)을 에칭 및 형성함으로써] 대안의 실시예에 동등하게 적용가능할 것이다는 것이 이해된다. 그러한 대안의 실시예에 있어서, 도 10a 및 도 10b에 PMOS 디바이스는 에리어 A의 치수를 가질 것이고, NMOS 디바이스는 에리어 B의 치수를 가질 것이다.
CMOS FinFET 디바이스(200)는 후속하는 처리에 의해 형성될 수 있는 추가의 피쳐를 포함할 것이다. 예를 들어, 후속의 처리는 디바이스의 다양한 피쳐 또는 구조를 접속하도록 구성된, 기판 상의 다양한 콘택/비아/라인 및 다층 상호접속 피쳐(예를 들어, 금속층 및 층간 유전체)를 더 형성할 수 있다. 추가의 피쳐는 디바이스에 전기적 상호접속을 제공할 것이다. 예를 들어, 다층 상호접속은 비아 또는 콘택과 같은 수직 상호접속, 및 금속 라인과 같은 수평 상호접속을 포함한다. 다양한 상호접속 피쳐는 구리, 텅스텐, 및/또는 실리사이드를 포함한 다양한 도전성 물질로 구현될 수 있다. 일례에 있어서, 다마신 처리 및/또는 이중 다마신 처리가 구리 관련된 다층 상호접속 구조를 형성하기 위해 사용된다. 다른 실시형태에 있어서, 텅스텐은 콘택 홀에서 텅스텐 플러그를 형성하기 위해 사용된다.
개시된 반도체 디바이스(200)는 디지털 회로, 이미징 센서 디바이스, 헤테로-반도체(hetero-semiconductor) 디바이스, 다이나믹 랜덤 액세스 메모리(DRAM) 셀, 단전자 트랜지스터(single electron transistor; SET) 및/또는 다른 마이크로전자 디바이스(여기서 총괄적으로 마이크로전자 디바이스라고 함)와 같은 다양한 적용에 사용될 수 있다. 물론, 본 개시의 양상은 또한 단일 게이트 트랜지스터, 이중 게이트 트랜지스터, 및 다른 다중 게이트 트랜지스터를 포함하는 다른 유형의 트랜지스터에 적용가능하고, 및/또는 쉽게 적응가능하며, 센서 셀, 메모리 셀, 로직 셀 등을 포함한 많은 상이한 적용에서 채용될 수 있다.
상기 방법(100)은 전형적인 제조 방법과 비교할 때 디바이스 성능에 악영향을 주지 않고 제조 단계를 상당히 최소화하고 고유한 CMOS FinFET 디바이스(200)를 제공한다. 예를 들어, 방법(100)은 CMOS FinFET 디바이스(200)의 NMOS 영역(202) 및 PMOS 영역(204) 모두에 동시에 적용되는 처리 단계를 제공하므로 추가의 패터닝 단계 및 다중 개별 에칭 단계는 회피된다. 그러므로, 개시된 실시예는 제조 공정 동안 사이클 타임을 최소화하고 상당한 비용 절감을 제공하는 고유한 CMOS FinFET 디바이스(200) 및 방법(100)을 제공한다. 상이한 실시형태가 상이한 이점을 가질 수 있고, 어떤 실시형태에 반드시 필요로 되는 특별한 이점은 없다는 것이 이해된다.
전술한 내용은 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록 다양한 실시형태들의 특징을 개괄한 것이다. 당업자는 본 개시를 기초로서 여기에 개시된 실시형태들과 동일한 목적을 수행하고 동일한 이점을 성취하는 다른 공정 및 구조들을 설계하거나 수정하는 용이하게 사용될 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제 1 영역 및 제 2 영역을 포함한 기판;
    상기 제 1 영역 내의 제 1 분리 피쳐(isolation feature)와 제 2 피쳐 사이에서 상기 기판 상부에 형성된 제 1 버퍼층;
    상기 제 2 영역 내의 제 1 분리 피쳐와 제 2 분리 피쳐 사이에서 상기 기판 상부에 형성된 제 2 버퍼층;
    상기 제 1 영역 내의 제 1 분리 피쳐와 제 2 분리 피쳐 사이에서 상기 제 1 버퍼층 상부에 형성된 제 1 핀 구조; 및
    상기 제 2 영역 내의 제 1 분리 피쳐와 제 2 분리 피쳐 사이에서 상기 제 2 버퍼층 상부에 형성된 제 2 핀 구조
    를 포함하고,
    상기 제 1 버퍼층은 상기 제 2 버퍼층의 상단면과는 상이한 상단면을 포함하는 것인 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 버퍼층 내에 형성되어 상기 제 1 버퍼층을 완화(relax)하도록 동작가능한 제 1 전위 피쳐(dislocations feature); 및
    상기 제 2 버퍼층 내에 형성되어 상기 제 2 버퍼층을 완화하도록 동작가능한 제 2 전위 피쳐
    를 더 포함하는 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 제 1 버퍼층은 제 1 격자 상수를 포함하고,
    상기 제 2 버퍼층은 제 2 격자 상수를 포함하고,
    상기 제 1 격자 상수와 상기 제 2 격자 상수는 동일하고,
    상기 제 1 핀 구조는 상기 제 1 격자 상수 및 상기 제 2 격자 상수보다 작은 제 3 격자 상수를 포함하고,
    상기 제 2 핀 구조는 상기 제 1 격자 상수 및 상기 제 2 격자 상수보다 큰 제 4 격자 상수를 포함하는 것인 반도체 디바이스.
  4. 반도체 디바이스에 있어서,
    제 1 영역 및 제 2 영역을 포함한 기판;
    상기 제 1 영역 및 상기 제 2 영역에서 상기 기판 내에 형성된 분리 피쳐;
    상기 제 1 영역 및 상기 제 2 영역 내의 분리 피쳐 사이에서 상기 기판 상부에 형성된 버퍼층;
    상기 제 1 영역 내의 분리 피쳐 사이에서 상기 버퍼층 상부에 형성된 제 1 반도체 물질; 및
    상기 제 2 영역 내의 분리 피쳐 사이에서 상기 버퍼층 상부에 형성된 제 2 반도체 물질
    을 포함하고,
    상기 제 2 반도체 물질은 상기 제 1 반도체 물질과 상이하고,
    상기 제 1 영역 내의 버퍼층은 상기 제 2 영역 내의 버퍼층의 전체 높이와 상이한 전체 높이를 포함하는 것인 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 버퍼층 내에 형성되어 상기 제 1 영역 및 상기 제 2 영역 내의 버퍼층을 완화하도록 동작가능한 전위 피쳐
    를 더 포함하는 반도체 디바이스.
  6. 제 5 항에 있어서,상기 제 1 반도체 물질은 인장 응력 내에 있고,
    상기 제 2 반도체 물질은 압축 응력 내에 있는 것인 반도체 디바이스.
  7. 제 5 항에 있어서,상기 기판은 제 1 격자 상수를 포함하고,
    상기 버퍼층은 상기 제 1 격자 상수보다 큰 제 2 격자 상수를 포함하고,
    상기 제 1 반도체 물질은 상기 제 2 격자 상수보다 작은 제 3 격자 상수를 포함하고,
    상기 제 2 반도체 물질은 상기 제 2 격자 상수보다 큰 제 4 격자 상수를 포함하는 것인 반도체 디바이스.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    NMOS 영역 및 PMOS 영역을 포함한 기판을 제공하는 단계;
    상기 NMOS 영역 및 상기 PMOS 영역에서 상기 기판 내에 분리 피쳐를 형성하는 단계;
    상기 NMOS 영역 및 상기 PMOS 영역 내의 분리 피쳐 사이에서 상기 기판을 리세싱(recessing)하는 단계;
    상기 NMOS 영역 및 상기 PMOS 영역 내의 분리 피쳐 사이에서 상기 리세싱된 기판 상부에 버퍼층을 형성하는 단계;
    상기 NMOS 영역 및 상기 PMOS 영역 내의 상기 버퍼층 상부에 제 1 반도체 물질을 형성하는 단계;
    상기 NMOS 영역 내의 상기 버퍼층의 상단부 및 상기 제 1 반도체 물질을 제거하는 단계;
    상기 NMOS 영역 내의 상기 버퍼층 상부에 제 2 반도체 물질을 형성하는 단계; 및
    상기 분리 피쳐를 리세싱함으로써 상기 NMOS 영역 및 상기 PMOS 영역에서 핀 구조물을 규정하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  9. 제 8 항에 있어서,
    상기 NMOS 영역 및 상기 PMOS 영역에서 상기 버퍼층 내에 전위를 형성하는 단계
    를 더 포함하고,
    상기 전위는 상기 버퍼층 내의 응력을 감소시키도록 동작가능한 것인 반도체 디바이스 형성 방법.
  10. 제 9 항에 있어서,
    상기 NMOS 영역 내의 상기 버퍼층의 상단부 및 상기 제 1 반도체 물질을 제거하는 단계는,
    상기 PMOS 영역 상부에 마스크를 형성하는 단계; 및
    상기 마스크를 이용하여 상기 NMOS 영역 내의 상기 버퍼층의 상단부 및 상기 제 1 반도체 물질을 에칭하는 단계
    를 포함하는 것인 반도체 디바이스 형성 방법.
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