KR100826983B1 - 모스펫 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 모스펫 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 모스펫 소자는, 소자분리 영역 내에 활성 영역을 한정하는 소자분리막이 구비되며, 상기 활성 영역의 게이트 형성영역에 홈이 형성되고, 상기 활성 영역의 스토리지 노드 콘택 형성영역 양측에 인접하는 소자분리막 부분에 홀이 형성된 반도체기판과, 상기 홀 내에 도전막으로 형성된 차폐막과, 상기 홈 상에 형성된 메인 게이트 및 상기 소자분리막 상에 형성된 패싱 게이트를 포함하는 게이트 라인, 및 상기 메인 게이트 양측의 반도체기판 표면 내에 형성된 접합영역을 포함한다.
Description
도 1는 본 발명의 실시예에 따른 모스펫 소자를 보여주는 평면도 및 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100,200: 반도체기판 110,210: 소자분리막
120,220: 활성 영역 130,230: 차폐막
140,240: 게이트 라인 141,241: 패싱 게이트
142,242: 메인 게이트 250: 스페이서
h: 홀 S,D: 접합영역
본 발명은 모스펫 소자 및 그 제조방법에 관한 것으로써, 보다 상세하게는, 인접 게이트의 영향을 최소화할 수 있는 모스펫 소자 및 그 제조방법에 관한 것이다.
최근 개발되고 있는 모스펫(MOSFET) 소자의 디자인 룰(design rule)이 감소됨에 따라 그에 대응해서 채널 길이(channel length)도 감소되고 있는 실정이다.
이러한 추세는, 저장 단위가 되는 셀 트랜지스터 뿐만 아니라 주변 회로의 트랜지스터 채널 길이도 감소시키고 있는 실정이다.
그 결과, 특정한 소자에서 요구하는 모스펫 소자의 문턱전압(Vt) 타겟을 구현함에 있어서 기존의 평면(planar) 트랜지스터 구조로는 그 한계에 부딪히고 있다.
이에, 상기와 같은 문제점을 극복하기 위한 방안으로, 3차원 구조의 리세스 게이트(Recess Gate)를 갖는 모스펫 소자, 즉, 반도체기판을 식각해서 홈을 형성한 후, 상기 홈 상에 게이트가 형성되는 구조의 모스펫 소자에 대한 연구가 활발히 진행되고 있다.
상기와 같은 리세스 게이트 구조를 갖는 모스펫 소자는, 식각된 반도체기판 부분을 채널로 사용함으로써, 트랜지스터의 채널 길이를 확보할 수 있기 때문에 유효채널길이를 증가시킬 수 있는 장점을 가지고 있다.
그러나, 상기의 리세스 게이트는 그 구조 특징상 인접 게이트 간의 전기 차폐(electrical screening)가 없기 때문에 인접 게이트 간의 전계(Electrical Field)가 서로 상호작용을 하게 되면서, 인접 게이트들에 걸린 전압에 의해 문턱전압(Vt)이 낮아지게 되는 현상이 발생되고 있다.
구체적으로는, 상기 홈 상에 형성되는 메인 게이트(main gate)에 대하여 패싱 게이트(passing gate)의 상태에 따라 변하는 패싱 게이트 효과(passing gate effect)가 발생하게 된다.
이러한 패싱 게이트 효과는, 패싱 게이트의 전압 상승에 따라 메인 게이트가 영향을 받음으로써, 메인 게이트의 전위(potential)가 낮춰지는 것에 의해 필드(field)의 영향이 커져서 메인 게이트(130)의 문턱전압(Vt)이 감소되는 현상이 유발된다.
결과적으로, 이러한 패싱 게이트 효과는 메인 게이트의 문턱전압 감소 현상을 유발시켜 트랜지스터의 오프 전류(off current)를 증가시킨다.
본 발명은 인접 게이트 간의 차폐를 확보하여 인접 게이트 간의 영향을 최소화할 수 있는 모스펫 소자 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명은, 소자분리 영역 내에 활성 영역을 한정하는 소자분리막이 구비되며, 상기 활성 영역의 게이트 형성영역에 홈이 형성되고, 상기 활성 영역의 스토리지 노드 콘택 형성영역 양측에 인접하는 소자분리막 부분에 홀이 형성된 반도체기판; 상기 홀 내에 도전막으로 형성된 차폐막; 상기 홈 상에 형성된 메인 게이트 및 상기 소자분리막 상에 형성된 패싱 게이트를 포함하는 게이트 라인; 및 상기 메인 게이트 양측의 반도체기판 표면 내에 형성된 접합영역;을 포함하는 모스펫 소자를 제공한다.
여기서, 상기 홀은 소자분리막 또는 접합영역의 깊이와 동일하게 형성된 것을 포함한다.
상기 차폐막은 폴리실리콘막으로 형성된 것을 포함한다.
또한, 본 발명은, 활성 영역 및 소자분리 영역으로 구획된 반도체기판의 소자분리 영역 내에 소자분리막을 형성하는 단계; 상기 활성 영역의 스토리지 노드 콘택 형성영역 양측에 인접하는 소자분리막 부분을 식각하여 홀을 형성하는 단계; 상기 홀 내에 도전막을 매립하여 차폐막을 형성하는 단계; 상기 차폐막이 형성된 반도체기판의 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈 상에 메인 게이트와 상기 소자분리막 상에 패싱 게이트를 포함하는 게이트 라인을 형성하는 단계; 및 상기 메인 게이트 양측의 반도체기판 표면 내에 접합영역을 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.
여기서, 상기 홀은 소자분리막 또는 접합영역의 깊이와 동일한 깊이를 갖도록 형성하는 것을 포함한다.
상기 차폐막은 폴리실리콘막으로 형성하는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 반도체기판의 스토리지 노드 콘택 형성영역 양측에 인접하는 소자분리막 내에 도전막으로 이루어진 차폐막이 형성된 구조를 갖는 것을 특징으로 한다.
구체적으로, 본 발명의 모스펫 소자는, 도 1에 도시된 바와 같이, 소자분리 영역 내에 활성 영역(120)을 한정하는 소자분리막(110)이 구비된 반도체기판(100)과, 상기 활성 영역(120)의 스토리지 노드 콘택(storage lode contact: SNC) 형성 영역 양측에 인접하는 소자분리막(110) 내에 도전막으로 이루어진 차폐막(130)과, 활성 영역(120)의 홈 상에 형성된 메인 게이트(142) 및 소자분리막(110) 상에 형성된 패싱 게이트(141)를 포함하는 게이트 라인(140)과, 상기 메인 게이트(142) 양측의 반도체기판 표면 내에 형성된 접합영역(S,D)을 포함한다.
이와 같이, 상기 활성영역(120)의 스토리지 노드 콘택 형성영역 양측에 인접하는 소자분리막(110) 내에 도전막으로 이루어진 차폐막(130)으로 인해 인접 게이트 간의 차폐 효과가 개선되므로, 이릍 통해, 메인 게이트와 패싱 게이트 간의 영향력을 최소화시킬 수 있다.
따라서, 셀의 문턱전압 감소 현상을 억제할 수 있어 트랜지스터의 오프 전류 특성을 개선시킬 수 있다.
자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 활성 영역(220) 및 소자분리 영역으로 구획된 반도체기판의 소자분리 영역 내에 활성 영역을 한정하는 소자분리막(210)을 공지된 STI(Shallow Trench Isolation) 공정에 따라 형성한다.
도 2b를 참조하면, 상기 소자분리막(210)을 포함한 반도체기판(200)의 전면에 대해 포토리쏘그라피(photo-lithography) 공정을 진행하여 상기 활성 영역(220)의 스토리지 노드 콘택 형성영역 양측에 인접하는 소자분리막(210) 부분을 노출시키는 마스크패턴(M)을 형성한다.
도 2c를 참조하면, 상기 마스크패턴(M)을 식각마스크로 이용해서 노출된 소 자분리막(210) 부분을 식각하여 홀(h)을 형성한다.
이때, 상기 홀(h)은 상기 소자분리막(210) 또는 후속의 접합영역 깊이와 동일한 깊이를 갖도록 형성한다.
그런다음, 상기 마스크패턴을 제거한다.
도 2d를 참조하면, 상기 홀(h)이 매립되도록 반도체기판(200)의 전면 상에 도전막, 바람직하게는, 폴리실리콘막을 증착한 후, 상기 소자분리막(210)이 노출될 때까지 상기 폴리실리콘막을 화학적기계적연마(Chemical Mechanical Polishing) 하여, 이를 통해, 상기 홀(h) 내에 폴리실리콘막으로 이루어진 차폐막(230)을 형성한다.
도 2e를 참조하면, 상기 차폐막(230)이 형성된 반도체기판에 대해 포토리쏘그라피(photo-lithography) 공정 및 식각(etch) 공정을 진행하여 상기 반도체기판의 게이트 형성 영역을 노출시키는 홈을 형성한다.
그런다음, 상기 홈을 포함한 반도체기판의 전면 상에 산화막 계열의 게이트 절연막을 형성한 후, 상기 게이트 절연막이 형성된 홈이 매립되도록 폴리실리콘막과 금속계열의 게이트 금속막으로 적층된 게이트 도전막 및 질화막 계열의 게이트 하드마스크막을 형성한다.
다음으로, 상기 게이트 하드마스크막과 게이트 도전막 및 게이트 절연막을 식각하여 상기 홈 상에는 메인 게이트(242)를, 상기 소자분리막에는 패싱 게이트(241)를 포함하는 게이트 라인(240)을 형성한다.
여기서, 상기 활성 영역(220)에 인접한 소자분리막(210) 내에 폴리실리콘막 으로 이루어진 차폐막(230)을 형성함으로써, 상기 패싱 게이트(241)와 메인 게이트(242) 간의 차폐가 개선된다.
따라서, 이러한 차폐 개선으로 인하여 게이트 전위로 인해 발생하는 필드(field)를 차단시킬 수 있으므로, 이로 인해, 셀(cell)의 문턱전압(Vt)이 감소 현상을 억제시킬 수 있고, 그래서, 트랜지스터의 오프 전류(off current) 특성을 개선시킬 수 있다.
도 2f를 참조하면, 상기 게이트 라인(240)을 포함한 반도체기판의 전면 상에 스페이서용 절연막을 증착한 후, 이를 식각하여 상기 게이트 라인(240)의 양측벽에 스페이서(250)를 형성한다.
이때, 상기 스페이서(250)는 단일막 또는 다층막으로 형성할 수 있다.
그런다음, 상기 스페이서(250)가 형성된 반도체기판에 대해 고농도 이온주입을 수행하여 상기 스페이서(250)가 형성된 메인 게이트(242) 양측의 반도체기판 표면 내에 접합영역(S,D)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 모스펫 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
본 발명은, 반도체기판의 스토리지 노드 콘택 영역 양측에 인접하는 소자분리막 내에 도전막으로 이루어진 차폐막을 형성함으로써, 패싱 게이트와 메인 게이트 간의 차폐가 개선시킬 수 있다.
따라서, 본 발명은 도전막의 차폐막으로 인해 게이트 전위로 인해 발생하는 필드(field)를 차단시킬 수 있으며, 이로 인해, 셀(cell)의 문턱전압(Vt)이 감소 현상을 억제시킬 수 있고, 그래서, 트랜지스터의 오프 전류(off current) 특성을 개선시킬 수 있다.
Claims (6)
- 소자분리 영역 내에 활성 영역을 한정하는 소자분리막이 구비되며, 상기 활성 영역의 게이트 형성영역에 홈이 형성되고, 상기 활성 영역의 스토리지 노드 콘택 형성영역 양측에 인접하는 소자분리막 부분에 홀이 형성된 반도체기판;상기 홀 내에 도전막으로 형성된 차폐막;상기 홈 상에 형성된 메인 게이트 및 상기 소자분리막 상에 형성된 패싱 게이트를 포함하는 게이트 라인; 및상기 메인 게이트 양측의 반도체기판 표면 내에 형성된 접합영역;을 포함하는 것을 특징으로 하는 모스펫 소자.
- 제 1 항에 있어서,상기 홀은 소자분리막 또는 접합영역의 깊이와 동일하게 형성된 것을 특징으로 하는 모스펫 소자.
- 제 1 항에 있어서,상기 차폐막은 폴리실리콘막으로 형성된 것을 특징으로 하는 모스펫 소자.
- 활성 영역 및 소자분리 영역으로 구획된 반도체기판의 소자분리 영역 내에 소자분리막을 형성하는 단계;상기 활성 영역의 스토리지 노드 콘택 형성영역 양측에 인접하는 소자분리막 부분을 식각하여 홀을 형성하는 단계;상기 홀 내에 도전막을 매립하여 차폐막을 형성하는 단계;상기 차폐막이 형성된 반도체기판의 게이트 형성 영역을 식각하여 홈을 형성하는 단계;상기 홈 상에 메인 게이트와 상기 소자분리막 상에 패싱 게이트를 포함하는 게이트 라인을 형성하는 단계; 및상기 메인 게이트 양측의 반도체기판 표면 내에 접합영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 4 항에 있어서,상기 홀은 소자분리막 또는 접합영역의 깊이와 동일한 깊이를 갖도록 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 4 항에 있어서,상기 차폐막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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