KR102265956B1 - 소스/드레인을 포함하는 반도체 소자 및 그 제조방법 - Google Patents
소스/드레인을 포함하는 반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR102265956B1 KR102265956B1 KR1020140130492A KR20140130492A KR102265956B1 KR 102265956 B1 KR102265956 B1 KR 102265956B1 KR 1020140130492 A KR1020140130492 A KR 1020140130492A KR 20140130492 A KR20140130492 A KR 20140130492A KR 102265956 B1 KR102265956 B1 KR 102265956B1
- Authority
- KR
- South Korea
- Prior art keywords
- source
- drain
- active fin
- layer
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 100
- 238000000034 method Methods 0.000 title claims description 53
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 239000013078 crystal Substances 0.000 claims abstract description 38
- 229910021332 silicide Inorganic materials 0.000 claims description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 20
- 229910018999 CoSi2 Inorganic materials 0.000 claims description 6
- 229910020968 MoSi2 Inorganic materials 0.000 claims description 6
- 229910008479 TiSi2 Inorganic materials 0.000 claims description 6
- 229910008814 WSi2 Inorganic materials 0.000 claims description 6
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 250
- 238000002955 isolation Methods 0.000 description 34
- 125000006850 spacer group Chemical group 0.000 description 33
- 239000000463 material Substances 0.000 description 30
- 238000004519 manufacturing process Methods 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 21
- 239000012535 impurity Substances 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 239000011229 interlayer Substances 0.000 description 20
- 238000002161 passivation Methods 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000006870 function Effects 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000015654 memory Effects 0.000 description 8
- 229910004205 SiNX Inorganic materials 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 229910003460 diamond Inorganic materials 0.000 description 4
- 239000010432 diamond Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000005245 sintering Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910001928 zirconium oxide Inorganic materials 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- QNRATNLHPGXHMA-XZHTYLCXSA-N (r)-(6-ethoxyquinolin-4-yl)-[(2s,4s,5r)-5-ethyl-1-azabicyclo[2.2.2]octan-2-yl]methanol;hydrochloride Chemical compound Cl.C([C@H]([C@H](C1)CC)C2)CN1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OCC)C=C21 QNRATNLHPGXHMA-XZHTYLCXSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 oxide Chemical compound 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
기판, 상기 기판 상에 돌출 되고 및 일 방향으로 연장된 액티브 핀, 상기 액티브 핀과 수직 교차하는 게이트 구조체, 및 상기 액티브 핀 중 상기 게이트 구조체와 교차하지 않는 부분들 로부터 결정 성장된 소스/드레인을 포함하고, 상기 소스/드레인은 상면들 및 상기 액티브 핀의 측면들에 마주 보는 방향으로 위치한 수직 측면들을 포함하는 반도체 소자를 제공한다.
Description
본 발명은 반도체 소자에 관한 것으로, 다이아 몬드 형태로 결정 성장된 소스 및 드레인을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
최근의 모바일 제품에 장착되는 반도체 칩들은 초소형화 고집적화를 지향하고 있고, 이를 만족하기 위해 반도체 소자의 크기가 초소형화 되고 있다.
반도체 칩에 집적되는 반도체 소자의 크기가 작아짐에 따라, 소스 및 드레인 결정의 과도한 측면 성장으로 이웃하는 액티브 핀의 소스 및 드레인 결정이 합쳐져 형성될 수 있고, 이는 전류 패쓰(current path) 증가 및 접촉 면적의 감소로 저항 증가의 원인이 될 수 있다.
이러한 문제를 해결하기 위한 다양한 기술들이 제안되고 있다.
본 발명이 해결 하고자 하는 과제는, 반도체 소자의 소스 및 드레인을 결정 성장함에 있어, 측면 성장이 억제된 다이아 몬드 형상으로 상기 소스 및 드레인이 결정 성장되도록 하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판, 상기 기판 상에 돌출 되고 및 일 방향으로 연장된 액티브 핀, 상기 액티브 핀과 수직 교차하는 게이트 구조체, 및 상기 액티브 핀 중 상기 게이트 구조체와 교차하지 않는 부분들 로부터 결정 성장된 소스/드레인을 포함할 수 있다. 상기 소스/드레인은 상면들 및 상기 액티브 핀의 측면들에 마주 보는 방향으로 위치한 수직 측면들을 포함할 수 있다.
상기 소스/드레인이 형성된 액티브 핀의 상면은 상기 게이트 구조체가 교차하는 액티브 핀의 상면과 동일 레벨일 수 있다. 상기 소스/드레인은 상기 액티브 핀의 측면 및 상면으로부터 결정 성장될 수 있다. 이와 같은 경우, 일 예로, 상기 기판은 {100}/<110>기판이고, 상기 액티브 핀의 측면은 {110}면고, 및 상기 액티브 핀의 상면은 {100}면 일 수 있다. 이때, 상기 소스/드레인의 측면들은 {110}면이고 및 상기 소스/드레인의 상면들은 {111}면일 수 있다.
다른 예로, 상기 기판은 {110}/<110> 기판이고, 상기 액티브 핀의 측면은 {100}면이고, 및 상기 액티브 핀의 상면은 {110}면일 수 있다. 이와 같은 경우, 상기 소스/드레인의 측면들은 {100}면이고 및 상기 소스/드레인의 상면들은 {111}면일 수 있다.
상기 액티브 핀은 상기 게이트 구조체와 교차하는 제 1 상면, 상기 게이트 구조체의 양측에 위치하고 및 상기 제 1 상면 보다 낮은 레벨인 제 2 상면, 및 상기 제 1 상면과 제 2 상면을 연결하는 수직 측면을 포함할 수 있다. 이와 같은 경우, 상기 소스/드레인은 상기 액티브 핀의 수직 측면 및 상기 제 2 상면으로부터 결정 성장될 수 있다. 이때, 상기 기판은 {110}/<110> 기판이고, 상기 제 2 상면은 {110}면이고, 및 상기 수직 측면은 {110}면일 수 있다. 상기 소스/드레인의 측면들은 {100}면이고, 및 상기 소스/드레인의 상면들은 {111}면일 수 있다.
본 발명의 실시예에 의한 반도체 소자는 상기 소스/드레인의 표면을 덮는 보조 콘택막을 더 포함할 수 있다. 상기 보조 콘택막은 실리 사이드 막이고, 및 WSi2, MoSi2, TiSi2, 및 CoSi2를 포함할 수 있다. 소스/드레인 콘택이 상기 보조 콘택막들과 접속 될 수 있다. 상기 보조 콘택막은 상기 소스/드레인 콘택과 상기 소스/드레인의 상면들 사이에 배치될 수 있다. 또는 상기 보조 콘택막은 상기 소스/드레인 콘택과 상기 소스/드레인의 상면들 및 측면들 사이에 배치될 수 있다. 또는, 상기 보조 콘택막은 상기 소스/드레인 콘택과 상기 소스/드레인의 상면들 및 일 측면들 사이에 배치될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 기판, 상기 기판 상에 한정된 핀형 활성 영역, 상기 핀형 활성 영역을 가로 지르고 및 적어도 일 측면을 덮는 게이트 전극, 상기 게이트 전극에 인접하고 및 상기 핀형 활성 영역에서 결정 성장된 소스/드레인, 및 상기 소스/드레인 상에 접속된 플러그를 포함할 수 있다. 상기 소스/드레인은 상면 및 상기 액티브 핀의 측면들에 마주 보는 방향에 위치한 수직 측면들을 포함할 수 있다.
상기 수직한 측면의 길이는 상기 핀형 활성 영역의 폭 보다 클 수 있다. 실리 사이드 막이 상기 소스/드레인과 상기 플러그 사이에 더 포함될 수 있다. 상기 실리 사이드 막은 상기 소스/드레인의 상면들을 덮을 수 있다. 또는, 상기 실리 사이드막은 상기 소스/드레인의 상면들 및 측면들을 덮을 수 있다. 또는, 상기 실리 사이드막은 상기 소스/드레인의 상면들 및 일 측면들을 덮을 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 기판 상에 돌출 되고 및 일 방향으로 연장된 액티브 핀을 형성하고, 상기 액티브 핀과 수직 교차하는 게이트 구조체를 형성하고, 및 상기 액티브 핀 중 상기 게이트 구조체와 교차하지 않는 양측의 액티브 핀에 소스/드레인을 형성하는 것을 포함할 수 있다. 상기 소스/드레인은 상면들 및 상기 액티브 핀의 측면들에 마주 보는 방향에 형성되는 측면들을 포함할 수 있다.
상기 소스/드레인이 형성된 액티브 핀의 상면은 상기 게이트 구조체가 교차하는 액티브 핀의 상면과 동일 레벨로 형성될 수 있다. 상기 소스/드레인을 형성하는 것은 상기 액티브 핀의 측면 및 상면으로부터 결정을 성장시키는 것을 포함할 수 있다.
상기 액티브 핀을 형성하는 것은, 상기 게이트 구조체가 교차하지 않는 부분을 리세스 하는 것을 포함할 수 있다. 상기 게이트 구조체가 교차하는 제 1 상면은 상기 리세스된 제 2 상면보다 높은 레벨이고, 및 상기 제 1 상면과 제 2 상면은 수직 측면에 의해 연결될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자는 결정의 측면 성장이 억제되어, 액티브 핀의 측면들에 마주 보는 방향으로 결정 성장된 측면을 가지는 소스 드레인을 형성할 수 있다.
상기 액티브 핀의 측면과 평행한 소스 및 드레인의 결정 성장 면은 성장 속도가 느려, 초기 결정 성장 시 이웃하는 소스 및 드레인들과 합쳐지는 것을 방지할 수 있다.
상기 이웃하는 소스 및 드레인이 서로 이격 될 수 있으므로, 접촉 면적이 증가하여 콘택 저항을 낮출 수 있고, 및 소자의 전류 구동 능력이 개선될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 2는 도 1을 y방향을 따라 절단한 단면도이다.
도 3은 도 1을 x방향을 따라 자른 단면도이다.
도 4는 소스/드레인이 노출된 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 의한 반도체 소자의 소스/드레인 콘택과 보조 콘택 막들의 접촉 형태들을 도시한 단면도들이다.
도 6은 액티브 핀의 측면 및 소자 분리막의 표면이 만드는 모서리에 잔류 물질이 존재하지 않는 소스/드레인의 단면을 도시한 도면이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 8은 도 7을 y방향을 따라 자른 단면도이다.
9는 도 7의 소스 및 드레인을 x방향을 따라 자른 단면도이다.
도 10은 소스/드레인이 노출된 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 11a 및 11b는 액티브 핀을 도시한 단면도들이다.
도 12는 본 발명의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 13은 도 12의 소스/드레인을 x방향을 따라 절단한 단면도이다.
도 14는 도 12의 게이트 구조체를 x방향을 따라 절단한 단면도이다.
도 15는 소스/드레인 콘택들이 생략된 반도체 소자를 도시한 사시도이다
도 16은 본 발명의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 17 내지 도 34는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법을 공정 순서에 따라 도시한 공정 단면도들이다.
도 35 내지 도 40은 본 발명의 일 실시예에 의한 반도체 소자의 제조방법을 공정순서에 따라 도시한 공정 단면도이다.
도 41은 메모리 소자의 등가 회로도이다. 도 42는 상기 메모리 소자의 레이 아웃을 개략적으로 도시한 도면이다.
도 43 및 도 44는 각각 도 42의 I-I' 및 II-II'를 따라 절단하여 개략적으로 도시한 단면도들이다.
도 45는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다.
도 46 및 도 47은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템들을 개념적으로 도시한 블록도들이다.
도 2는 도 1을 y방향을 따라 절단한 단면도이다.
도 3은 도 1을 x방향을 따라 자른 단면도이다.
도 4는 소스/드레인이 노출된 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 의한 반도체 소자의 소스/드레인 콘택과 보조 콘택 막들의 접촉 형태들을 도시한 단면도들이다.
도 6은 액티브 핀의 측면 및 소자 분리막의 표면이 만드는 모서리에 잔류 물질이 존재하지 않는 소스/드레인의 단면을 도시한 도면이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 8은 도 7을 y방향을 따라 자른 단면도이다.
9는 도 7의 소스 및 드레인을 x방향을 따라 자른 단면도이다.
도 10은 소스/드레인이 노출된 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 11a 및 11b는 액티브 핀을 도시한 단면도들이다.
도 12는 본 발명의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 13은 도 12의 소스/드레인을 x방향을 따라 절단한 단면도이다.
도 14는 도 12의 게이트 구조체를 x방향을 따라 절단한 단면도이다.
도 15는 소스/드레인 콘택들이 생략된 반도체 소자를 도시한 사시도이다
도 16은 본 발명의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 17 내지 도 34는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법을 공정 순서에 따라 도시한 공정 단면도들이다.
도 35 내지 도 40은 본 발명의 일 실시예에 의한 반도체 소자의 제조방법을 공정순서에 따라 도시한 공정 단면도이다.
도 41은 메모리 소자의 등가 회로도이다. 도 42는 상기 메모리 소자의 레이 아웃을 개략적으로 도시한 도면이다.
도 43 및 도 44는 각각 도 42의 I-I' 및 II-II'를 따라 절단하여 개략적으로 도시한 단면도들이다.
도 45는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다.
도 46 및 도 47은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템들을 개념적으로 도시한 블록도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ' 포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 "전면(front side)"과 "후면(back side)"는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, "전면"과 "후면"은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, "전면"이 "후면"이라고 해석될 수도 있고 "후면"이 "전면"으로 해석될 수도 있다. 따라서, "전면"을 "제1"이라고 표현하고 "후면"을 "제2"라고 표현할 수도 있고, "후면"을 "제1"로 표현하고 "전면"을 "제2"라고 표현할 수도 있다. 그러나, 하나의 실시예 내에서는 "전면"과 "후면"이 혼용되지 않는다.
본 명세서에서 "가깝다(near)"라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 사시도이다. 도 2는 도 1을 y방향을 따라 절단한 단면도이다. 도 3은 도 1을 x방향을 따라 자른 단면도이다. 도 4는 소스/드레인이 노출된 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 1을 참조하면, 본 발명의 기술적 사상의 일 시예에 의한 반도체 소자는 기판(102a), 기판(102a)의 표면으로부터 돌출된 액티브 핀(102b), 소자 분리막(106), 게이트 구조체(GS), 결정 성장된 소스/드레인들(114a), 콘택막들(115), 소스/드레인 콘택들(126a)을 포함할 수 있다. 상기 반도체 소자(100a)는 상기 기판(102a)의 표면 및 상기 액티브 핀(102b)의 측면 일부를 덮는 소자 분리막(106), 상기 소자 분리막(106) 및 상기 보조 콘택막들(115)을 덮는 층간 절연막(116), 및 상기 층간 절연막(116)의 상부를 덮고, 및 상기 소스/드레인 콘택들(126a)을 감싸는 보호막(124)을 더 포함할 수 있다.
상기 액티브 핀(102b)은 상기 게이트 구조체(GS)와 수직 교차할 수 있다. 상기 소스/드레인들(114a)은 상기 액티브 핀(102b)중 상기 게이트 구조체(GS)와 교차하지 않는 양측의 액티브 핀(102b)을 감쌀 수 있다. 상기 보조 콘택막들(115)은 상기 소스/드레인들(114a)을 각각 감쌀 수 있다. 상기 소스/드레인 콘택(126a)은 상기 소스/드레인들(114a)에 대응하는 보조 콘택 막들(115)과 각각 접촉할 수 있다.
상기 기판(102a)은 {100}/<110> 기판 및 {110}/<110>기판을 포함할 수 있다. 상기 기판(102a)이 {100}/<110> 기판일 경우, 상기 액티브 핀(102a)의 측면(102bs)은 {110}면이고 및 상면(102bt)은 {100}면이 되도록 형성될 수 있다. 상기 기판이 {110}/<110> 기판일 경우, 상기 액티브 핀(102a)의 측면은 {100}면이고 및 상면은 {111}면이 되도록 형성될 수 있다. 상기 소자 분리막(106)은 액티브 핀들(102a)의 사이를 채울 수 있다. 상기 액티브 핀들(102b)의 상부가 상기 소자 분리막(106)의 표면들로부터 돌출 될 수 있다.
상기 액티브 핀(102b)은 기판(102a)과 동일한 물질일 수 있다. 상기 액티브 핀(102b)은 활성 영역이라 칭할수 도 있다. 상기 기판(102a)은 실리콘(Si) 기판 및 실리콘 게르마늄(SiGe) 기판을 포함할 수 있다. 상기 소자 분리막(106)은 실리콘 산화물(SiO2)을 포함할 수 있다.
도 2 내지 4를 더 참조하면, 상기 상기 소스/드레인(114a)은 상기 게이트 구조체(GS)의 양측에 각각 형성될 수 있다. 상기 소스/드레인(114a)은 상기 액티브 핀(102a)의 측면들(102bs) 및 상면(102bt)에 에피텍셜(epitaxial)공정을 이용하여 결정 성장될 수 있다. 예를 들어, 상기 기판(102a)이 {100}/<110> 기판이고, 상기 액티브 핀(102a)의 측면들(102bs)이 {110}면이고, 및 액티브 핀(102a)의 상면(102bt)이 {100}면일 경우, 상기 소스/드레인(114a)의 결정면들은 {110}면들 및 {111}면들을 가질 수 있다. 상세히는, 상기 소스/드레인(114a)은 상기 액티브 핀(102a)을 둘러싸는 결정면들을 가질 수 있다. 상기 소스/드레인(114a)은 상기 액티브 핀(102a)의 측면들에 마주보는 방향에 위치하는 측면들(S1)및 상기 측면들(S1)과 소정의 각을 이루는 상면들(S2)및 하면들(S4)을 포함할 수 있다. 상기 측면들(S1)은 {110}면일 수 있다. 상기 상면들(S2) 및 하면들(S4)은 {111}면 일 수 있다. 다른 예로, 상기 기판(102a)이 {110}/<110> 기판이고 및 상기 액티브 핀(102a)은 측면들이 {100}면이고 및 액티브 핀(102a)의 상면이 {110}면일 경우, 상기 소스/드레인(114a)의 측면들(S1)은 {100}면 일 수 있고 및 상면들(S2) 및 하면들(S4)은 {111}면일 수 있다.
상기 소스/드레인(114a)은 실리콘 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 반도체 소자가 n형 트랜지스터일 경우, 상기 반도체 소자(100a)의 소스/드레인(114a)은 n형 불순물을 포함하는 실리콘 결정일 수 있다. 상기 반도체 소자(110a)가 p형 트랜지스터일 경우, 상기 반도체 소자는 p형 불순물을 포함하는 실리콘 게르마늄(SiGe) 결정 일 수 있다. 다른 예로, 상기 실리콘 결정 및 실리콘 게르마늄 결정은 n형 및 p형 트랜지스터에 모두 사용될 수 있다.
특히, 도 2를 참조하면, 상기 액티브 핀 (102b)중, 소스/드레인들(114a)에 둘러인 싸인 부분은 불순물이 포함된 소스/드레인 영역들(S/D) 일 수 있다. 실질적으로, 상기 소스/드레인 영역들(S/D)에는 상기 불순물이 포함된 액티브 핀(102b) 및 이를 감싸는 소스/드레인(114a)이 모두 포함될 수 있다. 상기 불순물의 농도는 상기 소스/드레인들(114a)의 표면으로 갈수록 높아질 수 있다.
도 4를 참조하면, 상기 액티브 핀(102b)과 교차하는 게이트 구조체(GS)는 게이트 전극(120), 게이트 유전막(118), 및 스페이서(112a)를 포함할 수 있다. 상기 게이트 유전막(118)은 상기 소자 분리막(106)의 상면 및 상기 액티브 핀(102a)의 측면들 및 상면을 따라 컨포멀하게 형성될 수 있다. 상기 게이트 전극(120)은 상기 게이트 유전막(118)의 표면과 접촉하면서 형성될 수 있다. 상기 게이트 유전막(118)은 상기 액티브 핀(102b)의 하면 및 측면들을 감싸는 형상일 수 있다. 상기 게이트 유전막(118) 및 게이트 전극(120)은 상기 액티브 핀(102a)의 측면들(102bs) 및 상면(102bt)과 평행한 측면들 및 상면을 포함할 수 있다. 상기 스페이서(112a)는 게이트 전극(120)의 일 측과 이와 마주 보는 타 측에 위치하여, 상기 게이트 유전막(118)의 표면과 접촉하면서 형성될 수 있다. 이때, 상기 스페이서(112a)를 형성하는 물질이 제거 되지 않고 남은 잔류물질(112b)이 상기 액티브 핀(102b)의 측면과 상기 소자 분리막(106)의 표면이 이루는 모서리 부분에 남아 있을 수 있다. 이로 인해, 잔류물(112b)의 높이만큼 상기 소스/드레인들(114a)의 하면(S4)이 상기 소자 분리막(106)으로부터 이격될 수 있다.
상기 게이트 유전막(118)은 고 유전 물질을 포함할 수 있다. 상기 고 유전 물질은 산화 하프늄(HfO2), 알루미늄(Al2O3), 산화 지르코늄(ZrO2), 및 산화 탄탈룸(Ta2O5)을 포함할 수 있다. 상기 게이트 전극(120)은 텅스텐(W), 알루미늄(Al)을 포함할 수 있다. 상기 스페이서(112a)는 상기 게이트 유전막(118) 보다 유전율이 낮은 물질을 포함할 수 있다. 상기 스페이서(112a)는 실리콘 질화물(SiNx) 또는 실리콘 산 질화물(SiOxNy)을 포함할 수 있다.
도 2 및 도 3을 참조하면, 상기 보조 콘택 막들(115)은 실질적으로 상기 소스/드레인들(114a)의 측면들(S12), 상면들(S2), 및 하면들(S4)을 덮을 수 있다. 상기 소스/드레인 콘택(126a)들은 상기 보조 콘택 막들(115)과 접촉될 수 있다. 상기 소스/드레인 콘택들(126a)은 상기 층간 절연막(116)및 보호막(124)을 관통할 수 있다. 상세히는, 상기 소스/드레인 콘택(126a)은 각각 상기 보호막(124)에 형성된 관통홀인 비아홀들(VH)을 채울 수 있다. 예를 들어, 상기 소스/드레인 콘택들(126a)은 각각 상기 보조 콘택막들(115)의 상면(CS2) 및 측면들(CS1)의 상부와 접촉할 수 있다.
상기 보조 콘택막들(115)은 실리 사이드막을 포함할 수 있다. 상기 실리 사이드막은 금속과 실리콘의 합금 막 일 수 있다. 상기 보조 콘택 막들(115)은 WSi2, MoSi2, TiSi2, 및 CoSi2 를 포함할 수 있다. 상기 보조 콘택막들은 일예로 플러그라 칭할 수 도 있다.
상기 소스/드레인 콘택들(126a)은 상기 소스/드레인(114a)의 측면 및 상면을 따라 형성된 보조 콘택 막들(115)의 표면을 따라 형성될 수 있다. 상기 소스/드레인 콘택들(126a)과 상기 보조 콘택막들(115)을 서로 다양한 형태로 접촉할 수 있다. 이에 대해, 이하 도 5a 내지 도 5d를 참조하여 설명한다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 의한 반도체 소자의 소스/드레인 콘택과 보조 콘택 막들의 접촉 형태들을 도시한 단면도들이다.
도 5a를 참조하면, 상기 소스/드레인 콘택(126a) 각각은 상기 액티브 핀(102a)을 중심으로 대칭적인 형태로 상기 보조 콘택막(115)에 접촉될 수 있다. 상세히는, 상기 보조 콘택막(115)의 제 1 접촉 형태(A)는 상기 소스/드레인 콘택(126a)이 상기 보조 콘택 막들(115)의 상면들(CS2)에 접촉되는 것을 포함할 수 있다. 상기 보조 콘택막(115)의 제 2 접촉 형태(B)는 상기 소스/드레인 콘택(126a)이 상기 보조 콘택 막들(115)의 상면들(CS2) 및 측면들(CS1)의 전면에 접촉되는 것을 포함할 수 있다.
도 5b를 참조하면, 상기 소스/드레인 콘택(126a)각각은 상기 액티브 핀(102a)을 중심으로 비 대칭적인 형태로 상기 보조 콘택막(115)에 접촉될 수 있다. 상세히는, 상기 소스/드레인 콘택(126a)은 상기 보조 콘택막(115)의 상면들(CS2) 및 보조 콘택막(115)의 일 측의 측면(CS1)과 접촉할 수 있다. 이때, 소스/드레인 콘택(126a)의 일 측면은 상기 보조 콘택막(115)의 상면 위에 위치할 수 있고, 및 소스/드레인 콘택(126a)의 타 측면은 상기 보조 콘택막(115)의 일 측면(CS1)과 평행하게 위치할 수 있다. 이러한 접촉 형태는 콘택 면적의 감소 없이, 다수개의 소스/드레인 콘택(126a) 들이 조밀하게 배치될 때, 이웃하는 소스/드레인 콘택(126a)간 이격 거리를 확보하기 위해 적용될 수 있다.
도 5c를 참조하면, 전술한 도 3을 참조하여 설명한 소스/드레인 콘택(126a)이 형성될 경우, 상기 보조 콘택막(115a)은 상기 소스/드레인 콘택(126a)의 하면과 상기 소스/드레인의 상면 및 측면들(S1)의 상부 일부 사이에만 형성될 수 있다. 이러한 경우, 상기 보조 콘택막(115a)은 소스/드레인 콘택(126a)이 채워진 비아홀(VH)에 의해 규정될 수 있다. 즉, 비아 홀(VH)을 형성한 후, 상기 비아 홀(VH)을 통해 금속을 증착한 후 열을 가하는 공정을 진행하게 되면, 상기 비아 홀(VH)에 의해 노출된 부분만 보조 콘택막(115a)이 형성될 수 있다. 이하, 설명되는 도 5d, 도 5e에 도시된 보조 콘택막들(115b, 115c)도 위와 같은 공정을 통해 형성될 수 있다.
도 5d를 참조하면, 도 5a를 참조하여 설명한 제 1 접촉 형태(A)의 소스/드레인 콘택(126a)이 형성될 경우, 상기 보조 콘택막(115b)은 상기 소스/드레인 콘택(126a)과 상기 소스/드레인(114a)의 상면들(S2)사이에만 형성될 수 있다. 상기 도 5a를 참조하여 설명한 제 2 접촉 형태(B)의 소스/드레인 콘택(126a)이 형성될 경우, 상기 보조 콘택막(115c)은 상기 소스/드레인(114a)의 상면들(S2) 및 양 측면들(S1)과 상기 소스/드레인 콘택(126a)사이에만 형성될 수 있다.
도 5e를 참조하면, 도 5b를 참조하여 설명한 소스/드레인 콘택(126a)이 형성될 경우, 상기 보조 콘택막(115d)은 상기 소스/드레인(114a)의 상면들(S2) 및 일 측면(S1)과 상기 소스/드레인 콘택(126a)사이에만 형성될 수 있다.
전술한 반도체 소자(100a)는 상기 액티브 핀(102b)의 측면과 소자 분리막(106)의 표면이 만드는 모서리(CR)에 스페이서의 잔류 물질(112b)이 남은 예를 설명하였다. 그러나, 경우에 따라 상기 잔류 물질이 남지 않을 수도 있다.
도 6은 액티브 핀의 측면 및 소자 분리막의 표면이 만드는 모서리에 잔류 물질이 존재하지 않는 소스/드레인의 단면을 도시한 도면이다.
도 6을 참조하면, 결정 공정 중, 상기 액티브 핀(102b)의 측면 및 소자 분리막(116)의 표면이 만드는 모서리에 잔류 물질이 남아 있지 않도록 할 수 있다. 이러한 경우, 상기 소스/드레인들(114a)의 결정면은 상기 액티브 핀(102b)의 측면과 상기 소자 분리막(106)의 표면이 이루는 모서리(CR)의 상기 액티브 핀(102b)으로부터 결정면이 성장될 수 있다. 상기 결정면(S4)은 상기 소자 분리막(106)의 표면과 소정의 각을 가지도록 성장된 형상이 될 수 있다.
전술한 본 발명의 일 실시예에 의한 반도체 소자(100a)는 액티브 핀(102a) 중 게이트 전극(120)과 교차하지 않는 부분을 제거하지 않고, 액티브 핀(102a)의 측면 및 상면에 실리콘 또는 실리콘 게르마늄을 성장시켜 소스/드레인들(114a)을 형성한 예를 설명하였다.
이하, 도면을 참조하여, 상기 액티브 핀(102a) 중 게이트 전극(120)과 교차하지 않은 부분을 리세스 한 후, 액티브 핀(102a)의 리세스된 표면으로부터 결정 성장된 소스 및 드레인(114a, 114b)을 포함하는 반도체 소자(100b)를 설명한다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 사시도이다. 도 8은 도 7을 y방향을 따라 자른 단면도이다. 9는 도 7의 소스 및 드레인을 x방향을 따라 자른 단면도이다. 도 10은 소스/드레인을 노출한 반도체 소자를 도시한 사시도이다.
도 7 및 도 8을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)는 기판(102a), 기판(102a)의 표면으로부터 돌출된 액티브 핀(102a), 소자 분리막(106), 게이트 구조체(GS), 결정 성장된 소스/드레인들(114b), 상기 소스/ 드레인들(114b)을 둘러싼 보조 콘택 막들(115), 및 상기 보조 콘택막들(115)과 접촉하는 소스/드레인 콘택들(126a)을 포함할 수 있다. 상기 반도체 소자(100b)는 상기 기판(102a)의 표면 및 상기 액티브 핀(102b)의 측면 일부를 덮는 소자 분리막(106), 상기 소자 분리막(106)및 상기 보조 콘택막들(115)을 덮는 층간 절연막(116), 및 상기 층간 절연막(116)의 상부를 덮고, 및 상기 소스/드레인 콘택들(126a)을 감싸는 보호막(124)을 더 포함할 수 있다.
상기 기판(102a)은 실리콘(Si) 기판 및 실리콘 게르마늄(SiGe) 기판을 포함할 수 있다. 상기 게이트 구조체(GS)는 게이트 유전막(118), 게이트 전극(120), 및 스페이서(112a)를 포함할 수 있다.
도 8, 도 9, 및 도 10을 참조하면, 상기 액티브 핀(102b)과 상기 게이트 구조체(GS)는 수직 교차할 수 있다. 상기 게이트 구조체(GS)와 수직 교차하지 않은 액티브 핀(102a)의 양 측은 리세스 될 수 있다. 따라서, 게이트 구조체(GS)와 교차하는 액티브 핀(102b)의 제 1 상면은 액티브 핀(102)의 리세스된 면인 제 2 상면보다 높은 레벨일 수 있다. 상기 액티브 핀(102a)의 리세스된 상면(102brt)은 상기 소자 분리막(106)의 상면과 동일하거나 높을 수 있다. 이때, 상기 액티브 핀(102a)의 리세스된 상면(102brt)은 {110}면 일 수 있다. 상기 액티브 핀(102a)이 리세스 되면서, 상기 게이트 구조체와 교차하는 액티브 핀의 리세스된 측면(102brs)이 노출될 수 있다. 상기 액티브 핀(102b)의 리세스 된 측면(102brs) 또한 {110}면 일 수 있다.
도 10을 참조하면, 상기 소스/드레인들(114b)은 상기 액티브 핀(102a)의 리세스된 상면(112brt)및 측면(102brs)으로부터 결정 성장될 수 있다. 상기 소스/드레인들(114ba)의 결정면들은 {111}면들 및 {100}면들을 가질 수 있다. 상기 소스/드레인들(114b)의 결정 면들은 적어도 한 면이 6각형 형태를 가지는 다이아 몬드 결정 구조일 수 있다. 상기 소스/드레인들(114b)은 상기 액티브 핀(102a)과 평행하고 및 서로 마주 보는 제 1 측면들(S1), 상기 제 1 측면들(S1)과 직각을 이루는 제 2 측면(S3), 및 상기 제 1 측면들(S1) 및 제 2 측면과(S3) 동시에 접촉하는 상면들(S2)을 포함할 수 있다. 상기 제 1 측면들(S1)은 상기 게이트 구조체(GS)와 교차하는 액티브 핀(102b)의 측면들과 마주보는 방향에 위치할 수 있다. 상기 제 1 측면들(S1) 및 제 2 측면(S3)은 {100}면일 수 있다. 상기 상면들(S2)은 {111}면일 수 있다. 상기 제 2 측면(S3)은 6각형 형상일 수 있다.
도 9 및 도 10를 참조하면, 상기 보조 콘택 막들(115)은 실질적으로 상기 소스/(114b)의 노출된 전면을 감쌀 수 있다. 상기 보조 콘택 막들(115)은 실리 사이드막을 포함할 수 있다. 상기 실리 사이드막은 금속과 실리콘의 합금 막 일 수 있다. 상기 보조 콘택 막들(115)은 WSi2, MoSi2, TiSi2, 및 CoSi2 를 포함할 수 있다.
도 8및 9를 참조하면, 상기 소스/드레인 콘택들(126a)은 상기 보조 콘택 막들(115)과 접촉하면서 형성될 수 있다. 상기 소스/드레인 콘택들(126a)은 상기 층간 절연막(116)및 보호막(124)을 관통할 수 있다. 상세히는, 상기 소스/드레인 콘택(126a)들은 각각 상기 보호막(124)에 형성된 관통홀인 비아 홀들(VH)을 채울 수 있다. 예를 들어, 상기 소스/드레인 콘택(126a)은 각각 상기 보조 콘택막들(115)의 상면(CS2) 및 측면들(CS1)의 상부와 접촉할 수 있다. 또한, 상기 소스/드레인 콘택들(126a)은 상기 도 5a를 5b를 참조하여 설명한 바와 같이, 다양한 형태로 상기 보조 콘택 막들(115)과 접촉할 수 있다. 또한 상기 보조 콘택막들(115)의 형태는 상기 도 5c 내지 도 5e를 참조하여 설명한 형태로 형성될 수 있다.
전술한 실시예들에서는 상기 액티브 핀(102b)의 측면 및 상면이 직각 형태인 것을 도시하였다. 상기 액티브 핀(102b)의 상부는 다양한 형태로 형성될 수 있다. 이에 대해, 이하 도 11a 및 도 11b를 참조하여 설명한다.
도 11a 및 11b는 액티브 핀을 도시한 단면도들이다.
도 11a, 도11b, 도1, 및 도 7을 참조하면, 상기 액티브 핀(102b)은 상기 게이트 구조체(GS)와 수직 교차하게 되고, 상기 게이트 구조체(GS)는 및 액티브 핀(102b)의 측면 및 상면과 평행한 면을 가지게 된다. 이때, 게이트 구조체(GS)와의 스텝 커버리지를 고려하여 상기 액티브 핀(102b)의 측면 및 상면이 만나는 모서리를 둥글게 처리할 수 있다.
도 11a를 참조한 바와 같이, 상기 액티브 핀(102b)의 상면과 측면이 만나는 모서리를 둥글게 형성할 수 있다. 다른 예로, 상기 도 11b에 도시한 바와 같이, 상기 액티브 핀(102b)의 상면을 둥글게 형성할 수 있다.
본 발명의 기술적 사상의 실시예들에 의한 반도체 소자(100a, 100b)의 소스/드레인들은 측면 결정 성장이 억제될 수 있다. 따라서, 결정 성장 초기에 이웃하는 소스/ 드레인끼리 합쳐져 이상 성장하는 것을 억제할 수 있다. 또한, 개별 구동이 필요한 소자의 경우, 집적도가 높은 레이아웃에서도 이웃한 소스/ 드레인들간 이격 거리를 확보할 수 있다.
전술한 본 발명의 기술적 사상의 일 실시예들에 의한 반도체 소자는 고 출력을 얻기 위한 주변 소자들에 응용될 수 있다. 이에 대해 이하, 도면을 참조하여 설명한다.
도 12는 본 발명의 일 실시예에 의한 반도체 소자를 도시한 사시도이다. 도 13은 도 12의 소스/드레인을 x방향을 따라 절단한 단면도이다. 도 14는 도 12의 게이트 구조체를 x방향을 따라 절단한 단면도이다. 도 15는 소스/드레인 콘택들이 생략된 반도체 소자를 도시한 사시도이다
도 12 내지 도 15를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)는 기판(102a), 기판(102a)의 표면으로부터 돌출된 액티브 핀들(102b), 소자 분리막(106), 게이트 구조체(GS), 및 결정 성장된 소스/드레인들(114b), 소스들/드레인들(114b)을 감싸는 보조 콘택막들(115), 및 상기 보조 콘택막들(115)과 접촉하는 소스/드레인 콘택들(126b)을 포함할 수 있다.
도 1을 참조하여 설명한 바와 같이, 상기 기판(102a)은 {100}/<110> 기판 또는 {110}/<110>기판 일 수 있다. 상기 기판(102a)이 {100}/<110> 기판일 경우, 상기 액티브 핀들(102b)의 측면들은 {110}면이고 및 상면들은 {100}면이 되도록 형성될 수 다. 상기 기판(102a)이 {110}/<110> 기판일 경우, 상기 액티브 핀들(102b)의 측면들은 {100}면이고 및 상면들은 {110}면이 되도록 형성될 수 있다.
상기 액티브 핀들(102b)은 다수개가 평행하게 이격 될 수 있다. 필요에 따라 상기 액티브 핀들(102b)의 숫자는 더 늘어날 수 도 있다. 상기 게이트 구조체(GS)는 상기 액티브 핀들(102b)과 평면적으로 수직 교차할 수 있다.
도 14를 참조하면, 상기 게이트 구조체(GS)는 게이트 전극(120), 게이트 유전막(118), 및 스페이서(112a)를 포함할 수 있다. 상기 게이트 유전막(118)은 상기 소자 분리막(106)의 상면 및 상기 액티브 핀들(102b)의 측면들 및 상면을 따라 컨포멀하게 형성될 수 있다. 상기 게이트 전극(120)은 상기 게이트 유전막(118)의 표면과 접촉하면서 형성될 수 있다. 상기 게이트 유전막(118)은 상기 게이트 전극(120)의 하면 및 측면들을 감싸는 형상일 수 있다. 상기 게이트 유전막(118) 및 게이트 전극(120)은 상기 액티브 핀들(102b)의 측면들 및 상면들과 평행한 측면들 및 상면들을 포함할 수 있다. 상기 스페이서(112a)는 게이트 전극(120)의 일 측과 이와 마주 보는 타 측에 위치하여, 상기 게이트 유전막(118)의 표면과 접촉될 수 있다.
상기 소스/드레인들(114a)은 상기 액티브 핀들(102b)중 상기 게이트 구조체(GS)와 교차하지 않은 부분에 형성될 수 있다. 상기 소스/드레인들(114a)은 상기 게이트 구조체(GS)의 양측에 각각 형성될 수 있다. 상기 기판(102a)이 {100}/<110> 기판이고, 상기 액티브 핀들(102b)의 측면들은 {110}면이고 및 액티브 핀들(102b)의 상면들은 {100}면일 경우, 도 1을 참조하여 설명한 바와 같이, 상기 소스/드레인들(114a)은 {110}면들 및 {111}면들을 가질 수 있다. 다른 예로, 상기 기판(102a)이 (110)/[110] 기판이고 및 상기 액티브 핀들(102b)은 측면들이 (100)면이고 및 액티브 핀들(102b)의 상면이 (110)면일 경우, 상기 소스/드레인들(114a)의 측면들은 {100}면 일 수 있고 및 상면은 {111}면일 수 있다. 상기 소스/드레인들(114a)은 실리콘 및 실리콘 게르마늄(SiGe)을 포함할 수 있다.
도 13을 참조하면, 상기 소스/드레인 콘택들(126b)은 상기 다수의 소스/드레인들(114a)을 각각 감싸는 보조 콘택막들(115)과 동시에 접촉할 수 있다.
전술한 실시예는 상기 소스/드레인들(114a)이 도 1을 참조하여 설명된 예와 같이, 액티브 핀들(102b)의 측면들 및 상면에 성장된 예를 설명하였다.
다른 예로, 도 7을 참조하여 설명된 소스/드레인들(114b)을 적용할 수 있다. 이에 대해 이하 도 16을 참조하여 설명한다.
도 16은 본 발명의 일 실시예에 의한 반도체 소자를 도시한 사시도이다.
도 16을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100d)는 전술한 다중 소스/드레인들(114b)을 리세스된 액티브 핀들(102b)의 표면에 결정 성장시킬 수 있다. 이때, 앞서 도 7에 언급한 바와 같이, 기판은 {110}/<110>기판이 사용될 수 있고, 액티브 핀의 리세스된 표면은 {110}면일 수 있다. 소스/드레인들(114b)은 {100}면들 및 {111}면들을 포함할 수 있다. 상기 게이트 구조체(GS)와 교차하는 액티브 핀들(102b)의 측면들과 마주보는 방향에 형성된 결정면은 {100}면일 수 있다. 상기 액티브 핀들(102b)의 상면들은 (111)면일 수 있다.
전술한 형태의 반도체 소자들(100d)은 액티브 핀들(102b)의 숫자가 늘어 남에 따라 상기 게이트 유전막(118)과 액티브 핀(102b)의 접촉 면적이 넓어지는 효과가 있다. 따라서, 전류 구동 능력이 커질 수 있다.
도 17 내지 도 34는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법을 공정 순서에 따라 도시한 공정 단면도들이다.
도 17을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)의 제조방법은 단일 기판(102a)에 돌출된 액티브 핀(102b)을 형성하는 것을 포함할 수 있다.
상기 액티브 핀(102b)을 형성하는 것은 기판(102a)의 표면에 제 1 하드 마스크 패턴(HM1)을 형성하는 것을 포함할 수 있다. 다음 단계로, 상기 제 1 하드 마스크 패턴(HM1)을 식각 마스크로 하는 식각 공정을 통해, 상기 기판(102a)의 표면을 리세스 하는 것을 포함할 수 있다. 상기 기판(102a)의 표면을 리세스 하면 트렌치(T)가 형설될 수 있다. 상기 트렌치(T)의 측면은 상기 액티브 핀(102b)의 측면일 수 있고, 상기 트렌치(T)의 바닥이면은 상기 기판(102a)의 리세스된 표면일 수 있다. 따라서, 상기 액티브 핀(102b)은 상기 리세스된 표면으로부터 돌출된 형상일 수 있다. 상기 액티브 핀(102b)은 일 방향으로 연장된 형상일 수 있다.
상기 기판(102a)은 {100}/<110> 또는 {110}/<110>일 수 있다. 상기 기판(102a)이 {100}/<110> 기판일 경우, 상기 액티브 핀(102b)의 측면들은 {110}면이고 및 액티브 핀(102b)의 상면은 {100}면이 되도록 형성될 수 있다. 상기 기판(102a)이 {110}/<110> 기판일 경우, 상기 액티브 핀(102b)은 측면이 {100}면이고 및 상기 액티브 핀(102b)의 상면은 {110}면이 되도록 형성될 수 있다. 상기 액티브 핀(102a)의 상부 끝단은 앞서 도 11을 참조하여 설명한 형상들로 형성될 수 있다.
상기 기판(102a)은 실리콘(Si) 기판, 실리콘 게르마늄 기판(SiGe)을 포함할 수 있다. 상기 제 1 하드 마스크 패턴(HM1)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNX), 실리콘 산 질화막(SIOxNy)를 포함할 수 있다. 상기 제 1 하드 마스크 패턴(HM1)은 경우에 따라 순차 적층된 서로 다른 하드 마스크 물질층들을 포함할 수 있다.
도 18을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)의 제조방법은 소자 분리막(106)을 형성하는 것을 포함할 수 있다.
상기 소자 분리막(106)은 상기 트렌치들(T)을 채울 수 있다. 상기 소자 분리막(106)은 트렌치(T)의 바닥 및 상기 액티브 핀(102b)의 측면들과 접촉할 수 있다. CMP공정을 통해, 상기 소자 분리막(106)의 상면과 상기 액티브 핀(102b)의 상면이 동일 레벨로 형성될 수 있다. 상기 소자 분리막(106)과 상기 액티브 핀(102b) 사이에 라이너가 더 형성될 수 있다. 상기 라이너는 트렌치의 표면에 산화 공정(oxidation)을 수행하여 형성될 수 있다. 상기 소자 분리막(106)은 실리콘 산화물(SiO2)을 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조방법은 상기 액티브 핀(102b)의 하부에 고농도 도핑 영역을 형성하는 것을 더 포함할 수 있다. 상기 고농도 도핑영역은 p웰 또는 n웰 일 수 있다. p형 트랜지스터인 경우 n형 불순물을 주입하여 n웰을 형성할 수 있다. n형 트랜지스터인 경우 p형 불순물을 주입하여 p웰을 형성할 수 있다.
도 19 및 도 20을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)의 제조방법은 상기 액티브 핀(102b)의 상부를 노출하는 것을 포함할 수 있다.
상기 액티브 핀(102b)의 상부를 노출하는 것은 상기 소자 분리막(106)의 표면을 리세스 하는 것을 포함할 수 있다. 이때, 상기 액티브 핀(102b)의 양 측면의 높이(H)의 합과 상기 액티브 핀(102b)의 상면의 폭(W)은 반도체 소자(100a)의 채널 길이가 될 수 있다.
도 21 및 도 22를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)의 제조방법은 유전층(108)과 희생 게이트층(110)을 형성하고, 및 유전층(108)과 희생 게이트층(110)을 패터닝하여 희생 유전막(108a) 및 희생 게이트(110a)를 형성하는 것을 포함할 수 있다.
도 21을 참조하면, 상기 희생 유전막(108a)및 희생 게이트(110a)를 형성하는 것은 소자 분리막(106)의 리세스된 표면 및 노출된 액티브 핀(102b)의 표면에 유전막(108)과 희생 게이트층(110)을 형성하는 것을 포함할 수 있다. 상기 유전막(108)은 상기 액티브 핀(102b)과 식각 선택비를 가지는 물질을 포함할 수 있다. 상기 유전막(108)은 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 희생 게이트층(110)은 폴리 실리콘(poly silicon)을 포함할 수 있다.
도 22를 참조하면, 상기 희생 유전막(108a) 및 희생 게이트(110a)는 제 2 하드 마스크 패턴(HM2)을 식각 마스크로 사용하여 형성될 수 있다. 상기 희생 유전막(108a)과 상기 희생 게이트(110a)는 상기 액티브 핀(102b)과 수직 교차할 수 있다. 상기 희생 유전막(108a) 및 희생 게이트(110a)는 상기 액티브 핀(102b)의 상면 및 양 측면들과 평행한 면들을 가질 수 있다.
다른 예로, 상기 희생 유전막(108a)은 상기 노출된 액티브 핀(102b)의 측면 및 상면에 산화 공정을 진행하여 형성할 수 있다. 이와 같이 하면, 상기 희생 유전막(108a)은 상기 액티브 핀(102b)의 측면들 및 상면만을 덮을 수 있다.
도 23및 도 24을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)의 제조방법은 상기 더미 게이트 전극(120)의 측면을 덮는 스페이서(112a)를 형성하고 및 상기 스페이서(112a) 및 희생 게이트(110a)에 덮히지 않은 액티브 핀(102b)의 표면을 노출하는 것을 포함할 수 있다.
도 23을 참조하면, 상기 스페이서(112a)는 상기 희생 게이트(110a), 제 2 하드 마스크 패턴(HM2), 및 상기 액티브 핀(102b)에 컨포멀하게 스페이서 물질층(112)을 형성하고 이를 식각함으로써 형성될 수 있다.
상기 액티브 핀(102b)의 표면을 노출하는 것은 상기 액티브 핀(102b)의 측면을 덮는 상기 스페이서 물질층(112)을 제거하는 것을 포함할 수 있다. 상기 스페이서 물질층(112)을 제거하기 위해서는 단일 방향성을 가지는 식각 공정을 통해 스페이서 물질층(112)을 제거하는 것을 포함할 수 있다. 상기 액티브 핀(102b)을 덮는 스페이서 물질층(112)이 제거되는 동안 상기 제 2 하드 마스크(HM2)의 상면 및 측면의 일부가 노출될 수 있다. 상기 제 2 하드 마스크 패턴(HM2)의 높이는 상기 스페이서 물질층(112)에 덮힌 액티브 핀(102b)의 높이 보다 높다. 이때, 경우에 따라, 상기 스페이서(112a)가 형성되는 동안 상기 소자 분리막(106)의 표면 및 상기 액티브 핀(102b)의 노출된 측면이 만드는 모서리에 상기 스페이서 물질층의 잔류 물질(112b)이 남아 있을 수 있다.
상기 스페이서 물질층(112)은 저 유전율 물질을 포함할 수 있다. 상기 스페이서 물질층(112a)은 상기 소자 분리막(106)과 식각 선택비를 가지는 물질일 수 있다. 상기 스페이서 물질층(112)은 실리콘 질화물(SiNx) 또는 실리콘 산 질화물(SiOxNy)을 포함할 수 있다.
도 25 및 도 26을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법은 상기 액티브 핀(102b)중 더미 게이트 전극(120)의 양측으로 노출된 부분들에 각각 소스/드레인들(114a)을 결정성장 시키는 것을 포함할 수 있다.
상기 소스/드레인들(114a)을 결정 성장 시키는 것은, 상기 액티브 핀(102b) 중 희생 게이트(112a)의 양측으로 노출된 부분들에 각각 에피텍셜 공정(epitaxial process)을 진행하는 것을 포함할 수 있다. 상기 에피텍셜 공정 중 노출된 액티브 핀(102b)의 측면들 및 상면을 씨드로 하여 결정화가 이루어 질 수 있다.
이때, 상기 소스/드레인(114a)이 {100}/<100>기판에 형성되고, 및 {110}측면 및 <100>탑면을 가지는 액티브 핀(102b)에 에피 텍셜 공정을 진행할 경우, 상기 {110}면을 가지는 액티브 핀(102b)의 측면 및 {100}면을 가지는 액티브 핀(102b)의 상면이 에피텍셜 공정을 위한 씨드층으로 사용될 수 있다. 상기 소스/드레인(114a, 114b)은 다이아 몬드 형태로 결정 성장될 수 있다. 상기 희생 게이트(110)에 의해 덮힌 액티브 핀(102b)의 높이 보다 상기 소스/드레인(114a, 114b)의 높이가 더 클 수 있다.
상기 소스/드레인들(114a)은 상기 액티브 핀(102b)의 측면들과 평행한 측면들(S1) 및 상기 측면들(S1)과 소정의 각을 이루는 상면들(S2)을 포함할 수 있다. 상기 소스/드레인들(114a)의 측면들(S1)은 {110}면일 수 있고 및 상면들(S2)은 {111}면일 수 있다. 이와 같이, 소스/드레인들(114a)의 결정 형태는 기존의 마름모 꼴의 결정 형태와 비교하면 상기 액티브 핀들(102b)의 측면들과 마주보는 방향에 위치한 측면들(S1)을 가질 수 있다.
또한, {110}/<110>기판에 형성되고 및 측면이 {100}면이고 상면이 {110}면인 액티브 핀(102b)에 에피 텍셜 공정을 진행할 경우, 상기 (100)면인 액티브 핀(102b)의 측면 및 {110}면인 액티브 핀(102b)의 상면이 에피텍셜 공정을 위한 씨드층으로 사용될 수 있다. 이때, 결정화된 소스/드레인들(114a)은 {111}면 및 {100}면을 포함할 수 있다. 이때, 소스/드레인들(114a)의 측면들은 {100}면이고 및 소스/드레인들(114a)의 상면들은 {111}면일 수 있다.
상기 소스/드레인들(114a)은 실리콘(Si) 및 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 소스/드레인들(114a)은 불순물을 포함할 수 있다. 상기 반도체 소자가 n형 트랜지스터일 경우, 상기 n 형 불순물을 포함할 수 있다. 상기 반도체 소자가 p형 트랜지스터일 경우 p형 불순물을 포함할 수 있다. 상기 소스/드레인(114a)으로 둘러싸인 액티브 핀(102b)에는 이미 상기 소스/드레인(114a)과 동일한 타입의 불순물들이 주입된 상태일 수 있다. 따라서, 도 26을 참조하면, 상기 소스/드레인(114a)들과 그 하부의 액티브 핀(102b)에 걸쳐 불순물이 포함된 소스/드레인 영역들(S/D)이 형성될 수 있다. 상기 불순물은 상기 소스/드레인(114a)내에서 다르게 분포될 수 있다, 예를 들어, 액티브 핀(102b)을 중심으로 해서 도핑 농도를 높여가며 결정 성장을 진행시킬 수 있다.
도 27을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)의 제조 방법은 상기 소스/드레인들(114a)의 표면에 각각 보조 콘택막들(115)을 형성하는 것을 포함할 수 있다.
상기 보조 콘택막들(115)은 실리 사이드막을 포함할 수 있다. 상기 실리 사이드막은 예를 들어, 상기 소스/드레인들(114a)의 표면에 도전성 금속막을 형성한 후, 열처리 및 소결 과정을 진행함으로써 형성될 수 있다. 상기 도전성 금속막을 형성하는 방식은 ALD(Atomic layer deposition)를 포함할 수 있다. 상기 도전성 금속 막이 텅스텐(W), 티타늄(Ti), 코발트(Co) 등이라면 상기 실리 사이드막은 WSi2, MoSi2, TiSi2, 및 CoSi2 일 수 있다. 상기 열처리 및 소결 과정이 진행되면, 상기 실리 사이드막은 상기 소스/드레인(114a)들의 상부에만 존재하게 되고, 그 외의 영역에는 금속막이 형성될 수 있다. 따라서, 실리 사이드막과 금속막의 식각 선택비에 의해 습식 식각 공정이 완료되면, 상기 금속막만 제거될 수 있다.
이때, 상기 소스/드레인들(114a)이 실리콘 게르마늄을 포함할 경우, 상기 소스/드레인들(114a)의 표면에 실리콘을 일정 두께로 성장 시킨 후, 상기 실리콘 막에 금속막을 증착시는 단계를 더 포함할 수 있다. 또는 경우에 따라, 상기 게르마늄의 농도를 달리 하면서 결정을 성장 시킬 수 있다.
도 27 및 28 및 도 29를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)의 제조방법은 상기 보조 콘택막들(115)이 형성된 소스/드레인들(114a)을 덮는 층간 절연막(116)을 형성하고, 제 2 하드 마스크 패턴(HM2)을 제거하고, 및 게이트 트렌치(GT)를 형성하는 것을 포함할 수 있다.
상기 제 2 하드 마스크 패턴(HM2)이 제거되어 상기 희생 게이트(110a)의 표면이 노출될 수 있다. 상기 희생 게이트(110a)의 표면, 상기 스페이서(112a)의 표면, 및 상기 층간 절연막(116)의 표면이 동일 레벨일 수 있다. 다른 예로, 상기 희생 게이트(110a)의 표면, 상기 스페이서(112a)의 표면, 및 상기 층간 절연막(116)의 표면은 서로 다를 수 있다. 상기 층간 절연막(116)은 실리콘 산화물(SIO2)을 포함할 수 있다.
상기 게이트 트렌치(GT)를 형성하는 것은 희생 게이트(110a) 및 상기 희생 유전막(108a)을 제거하는 것을 포함할 수 있다. 상기 게이트 트렌치(GT)의 내부로 상기 액티브 핀(102b)의 일부가 노출될 수 있다. 상기 희생 게이트(110a)가 제거되는 동안 상기 희생 유전막(108a)은 하부의 액티브 핀(102b)에 손상이 가는 것을 막을 수 있다. 따라서, 상기 희생 게이트(110a) 및 희생 유전막(108a)은 순차 제거될 수 있다.
이하, 도 32는 도 31의 반도체 소자를 x방향으로 절단한 단면도이고, 및 도 33은 도 31의 반도체 소자를 y방향으로 절단한 단면도이다.
도 30, 도 31, 도 32, 및 도 33을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)의 제조방법은 상기 게이트 트렌치(GT) 내에 게이트 유전막(118), 및 게이트 전극(120)을 형성하는 것을 포함할 수 있다.
상기 게이트 유전막(118)은 상기 게이트 트렌치(GT)의 내면들 및 상기 게이트 트렌치(GT)의 내부로 노출된 액티브 핀(102b)들의 표면들을 따라 형성 될 수 있다. 상기 게이트 전극(120)은 상기 게이트 유전막(118)의 표면들과 접촉하면서, 상기 게이트 트렌치(GT)를 채울 수 있다. 상기 게이트 유전막(118)및 상기 게이트 전극(120)은 상기 액티브 핀(102b)의 표면들과 평행한 표면들을 포함할 수 있다. 상기 게이트 유전막(118), 게이트 전극(120), 및 층간 절연막(116)의 상면은 동일 레벨로 형성될 수 있다.
상기 게이트 유전막(118)은 고 유전율 물질을 포함할 수 있다. 게이트 유전막(118)으로 고 유전율 물질을 사용하게 되면, 게이트 유전막(118)의 두께를 두껍게 형성하지 않고 도 누설 전류를 충분히 줄일 수 있는 장점이 있다. 상기 고 유전율 물질은 산화 하프늄(HfO2), 알루미늄(Al2O3), 산화 지르코늄(ZrO2), 산화, 및 산화 탄탈룸(Ta2O5)을 포함할 수 있다. 상기 게이트 전극(120)은 텅스텐(W), 알루미늄(Al)을 포함할 수 있다.
상기 게이트 유전막(118) 및 상기 게이트 전극(120) 사이에 버퍼 레이어를 더 포함할 수 있다. 상기 버퍼 레이어는 질화 티타늄(TiN) 및 질화 탄탈룸(TaN)등을 포함할 수 있다.
도 34을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법은 상기 노출된 게이트 전극(120)을 덮는 보호막(124), 및 상기 보호막(124)및 층간 절연막(116)을 관통하는 비아홀들(VH)을 형성하는 것을 포함할 수 있다.
상기 보호막(124)은 층간 절연막(116)의 표면을 덮을 수 있다. 상기 보호막(124)은 게이트 구조체(GS)의 표면을 덮을 수 있다. 상기 비아홀들(VH)은 상기 층간 절연막(116) 및 보호막(124)을 관통하여 형성될 수 있다. 상기 비아홀들(VH)의 상면은 일 방향으로 연장된 막대 형상일 수 있다. 상기 비아홀들(VH)을 통해 상기 보조 콘택 막들(115)의 표면이 넓게 노출될 수 있다. 앞서, 도 3 및 도 5a에 도시한 바와 같이, 상기 비아홀들(VH)들은 상기 액티브 핀(102b)을 중심으로 대칭적으로 상기 보조 콘택막들(115)의 콘택 면적을 노출시킬 수 있고, 및 다른 예로 도 5(b)에 도시한 바와 같이, 비 대칭적으로 상기 보조 콘택막들(115)의 콘택 면적을 노출시킬 수 있다. 상기 비아홀들(VH)을 형성하는 공정 중, 하부의 보조 콘택막들(115)은 그대로 존재할 수 있다. 경우에 따라, 상기 보조 콘택막들(115)을 미리 형성하지 않고, 및 상기 비아홀들(VH)을 통해 형성하는 공정이 이루어 질 수도 있다. 이와 같이 하면, 앞서 도 5c 내지 도 5e를 참조하여 설명된 형태들로 상기 보조 콘택막들(115)이 형성될 수 있다. 또한, 상기 비아 홀들(VH)을 통해 노출된 보조 콘택막들(115)의 표면으로 불순물을 주입하는 공정을 진행할 수 있다. 상기 보호막(SiNx)은 실리콘 산화물을 포함할 수 있다.
이후, 공정으로 도 1을 참조하면, 상기 보조 콘택막들(115)과 접촉하는 소스/드레인 콘택(126a)을 형성하는 것을 포함할 수 있다. 상기 소스/드레인 콘택들(126a)은 텅스텐(W)을 포함할 수 있다.
도 35 내지 도 40은 본 발명의 일 실시예에 의한 반도체 소자의 제조방법을 공정순서에 따라 도시한 공정 단면도이다.
이후 설명되는 공정들의 앞선 공정들은 도 17내지 도 23을 참조하여 설명된 공정과 동일하므로 설명을 생략한다.
도 35를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)의 제조방법은 스페이서(112a)를 형성하고, 희생 게이트(110a)와 교차하지 않는 액티브 핀(102b)을 리세스 하는 것을 포함할 수 있다.
상기 희생 게이트(110a) 양측의 액티브 핀(102b)은 도 23을 참조하면, 상기 스페이서(112a) 물질층을 제거하여 상기 스페이서(112a)를 형성하는 동안 제거될 수 있다. 상기 게이트 전극(120) 양측의 액티브 핀(102b)을 리세스 하면, 상기 액티브 핀(102b)은 리세스된 상면(102brt) 및 리세스된 측면(102brs)을 포함할 수 있다. 따라서, 상기 게이트 구조체(GS)와 교차하는 액티브 핀(102b)의 제 1 상면은 액티브 핀(102)의 리세스된 면인 제 2 상면(102brt)보다 높은 레벨일 수 있다.
상기 액티브 핀(102b)을 리세스 하는 것은 상기 액티브 핀(102b)을 감싸는 스페이서(112a) 물질 층 및 층간 절연막(116)을 제거하는 것을 포함할 수 있다. 상기 액티브 핀(102b)의 리세스된 상면(102brt)은 상기 소자 분리막(106)의 상면과 동일 레벨일 수 있다. 상기 액티브 핀(102b)의 리세스된 상면(102brt)은 {110}면일 일 수 있고, 및 상기 액티브 핀(102b)의 리세스된 측면(102brt)역시{110}면일 수 있다. 상기 기판(102a)은 {110}/<110>일 수 있다. 상기 스페이서(112a)는 상기 제 2 하드 마스크 패턴(HM2)의 측면 및 상기 희생 게이트(110a)의 측면을 덮을 수 있다.
도 35및 도 36을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)의 제조방법은 상기 액티브 핀(102b)의 리세스된 상면에 에피 텍셜 공정으로 결정 성장된 소스/드레인들(114b)을 형성하는 것을 포함할 수 있다. 상세히는, 상기 소스/드레인들(114b)은 상기 액티브 핀(102b)의 리세스된 상면(102brt) 및 상기 액티브 핀(102b)의 리세스된 측면(102brs)으로부터 성장될 수 있다.
상기 소스/드레인들(114b)은 다이아 몬드 형상의 결정일 수 있다. 상기 소스/드레인들(114b)은 상기 액티브 핀(102b)의 측면들과 평행한 제 1 측면들(S1), 제 1 측면들(S1)과 수직한 제 2 측면(S3), 및 상면들(S2)을 포함할 수 있다. 상기 제 1 측면들 (S1)및 제 2 측면들(S3)은 {100}면일 수 있다. 상기 상면들은 {111}면일 수 있다. 상기 제 1 측면들(S1)은 상기 희생 게이트(110a)와 교차하는 액티브 핀(102b)의 측면들과 마주보는 방향에 위치할 수 있다. 상기 소스/드레인들(114b)은 실리콘(Si) 및 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 소스/드레인(114b)은 실리콘(Si) 및 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 소스/드레인(114b)들은 불순물을 포함할 수 있다. 상기 반도체 소자(100b)가 n형 트랜지스터일 경우, 상기 n 형 불순물을 포함할 수 있다. 도 8을 참조하면, 상기 소스/드레인(114b)은 불순물이 포함된 소스/드레인 영역들(S/D)일 수 있다. 상기 소스/드레인 영역(S/D)은 상기 소스/드레인(114b)의 하부의 액티브 핀(102b)으로 확장될 수도 있다. 상기 불순물은 상기 소스/드레인(114a)내에서 다르게 분포될 수 있다, 예를 들어, 액티브 핀(102b)의 리세스된 표면을 기준으로 도핑 농도를 높여가며 결정 성장을 진행시킬 수 있다.
도 37을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)의 제조 방법은 상기 소스/드레인들(114b)의 표면에 각각 보조 콘택막들(115)을 형성하는 것을 포함할 수 있다. 상기 보조 콘택막들(115)은 실리 사이드막을 포함할 수 있다. 상기 실리 사이드막은 예를 들어, 상기 소스/드레인들(114b)의 표면에 도전성 금속막을 형성한 후, 열처리 및 소결 과정을 진행함으로써 형성될 수 있다. 상기 도전성 금속막을 형성하는 방식은 ALD(Atomic layer deposition)를 포함할 수 있다. 상기 도전성 금속 막이 텅스텐(W), 티타늄(Ti), 코발트(Co) 등이라면 상기 실리 사이드막은 WSi2, MoSi2, TiSi2, 및 CoSi2 일 수 있다. 상기 열처리 및 소결 과정이 진행되면, 상기 실리 사이드막은 상기 소스/드레인들(114b)의 상부에만 존재하게 되고, 상기 제 2 하드 마스크(HM2)의 상면, 상기 스페이서(112a)의 표면, 및 소자 분리막(106)의 표면에는 금속막이 그대로 존재하게 된다. 따라서, 실리 사이드막과 금속막의 식각 선택비에 의해 습식 식각 공정이 완료되면, 상기 금속막은 제거될 수 있다.
이때, 상기 소스/드레인들(114b)이 실리콘 게르마늄 결정일 경우, 상기 소스/드레인들(114b)의 표면에 실리콘을 일정 두께로 성장 시킨 후, 상기 실리콘 막에 금속막을 증착시키고 이를 실리 사이드화 하는 단계를 더 포함할 수 있다. 또는 경우에 따라, 상기 게르마늄의 농도를 달리 하면서 결정을 성장 시킬 수 있다.
도 38 및 도 39를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)의 제조방법은 상기 보조 콘택막들(115)을 덮는 층간 절연막(116)을 형성하고, 희생 게이트(110a) 및 그 하부의 희생 유전막(108a)을 제거하고, 및 게이트 유전막(118) 및 게이트 전극(120)을 형성하는 것을 포함할 수 있다.
상기 층간 절연막(116)은 상기 보조 콘택막들(115)을 덮을 수 있다. 도 29 내지 도 31을 참조하면, 상기 희생 게이트(110a) 및 희생 유전막(108a)을 제거하여 형성된 게이트 트렌치(GT)에 상기 게이트 유전막(118) 및 게이트 전극(120)을 순차 형성하는 것을 포함할 수 있다. 상기 게이트 유전막(118) 및 상기 게이트 전극(120)은 상기 게이트 트렌치(GT)내의 액티브 핀(102b)의 마주 보는 측면들 및 상면과 평행한 면들을 가질 수 있다.
도 40을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)의 제조방법은 상기 노출된 게이트 전극(120)을 덮는 보호막(124), 및 상기 보호막(124)에 비아홀들(VH)을 형성하는 것을 포함할 수 있다.
상기 보호막(124)은 상기 층간 절연막(116)의 표면을 덮을 수 있다. 상기 보호막(124)은 게이트 구조체(GS)의 표면을 덮을 수 있다. 상기 비아홀들(VH)은 상기 층간 절연막(116) 및 보호막(124)을 관통하여 형성될 수 있다. 상기 비아홀들(VH)의 상면은 일 방향으로 연장된 막대 형상일 수 있다. 상기 비아홀들(VH)을 통해 상기 보조 콘택 막들(115)의 표면이 넓게 노출될 수 있다. 앞서, 도 3 및 도 5(a)에 도시한 바와 같이, 상기 비아 홀들(VH)은 상기 액티브 핀(102b)을 중심으로 대칭적으로 상기 보조 콘택막들(115)의 콘택 면적을 노출시킬 수 있고, 및 다른 예로 도 5(b)에 도시한 바와 같이, 비 대칭적으로 상기 보조 콘택막들(115)의 콘택 면적을 노출시킬 수 있다. 앞서, 도 3 및 도 5a에 도시한 바와 같이, 상기 비아홀들(VH)들은 상기 액티브 핀(102b)을 중심으로 대칭적으로 상기 보조 콘택막들(115)의 콘택 면적을 노출시킬 수 있고, 및 다른 예로 도 5(b)에 도시한 바와 같이, 비 대칭적으로 상기 보조 콘택막들(115)의 콘택 면적을 노출시킬 수 있다. 상기 비아홀들(VH)을 형성하는 공정 중, 하부의 보조 콘택막들(115)은 그대로 존재할 수 있다. 경우에 따라, 상기 보조 콘택막들(115)을 미리 형성하지 않고, 및 상기 비아홀들(VH)을 통해 형성하는 공정이 이루어 질 수도 있다. 이와 같이 하면, 앞서 도 5c 내지 도 5e를 참조하여 설명된 형태들로 상기 보조 콘택막들이 형성될 수 있다. 또한, 상기 비아 홀들(VH)을 통해 노출된 보조 콘택막들(115)의 표면으로 불순물을 주입하는 공정을 진행할 수 있다. 상기 보호막(SiNx)은 실리콘 산화물을 포함할 수 있다.
이후, 공정으로 도 7을 참조하면, 상기 보조 콘택막들(115)과 접촉하는 소스/드레인 콘택(126a)을 형성하는 것을 포함할 수 있다. 상기 소스/드레인 콘택(126a)은 텅스텐(W)을 포함할 수 있다.
전술한 공정을 통해서, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 제작할 수 있다. 앞서 도 12의 반도체 소자들(100c) 또한, 도 17 내지 도 34를 참조하여 설명된 반도체 제조 공정들을 적용하여 형성될 수 있다. 또한, 도 16의 반도체 소자들(100d) 또한, 도 35 내지 도 40을 참조하여 설명된 반도체 제조 공정들을 적용하여 형성될 수 있다.
전술한 바와 같이 형성된 반도체 소자는 여러 분야에 응용 가능할 수 있다. 로직 소자 및 메모리 소자를 예를 들 수 있다.
일 예로, 로직소자에 사용되는 CMOS의 n형 트랜지스터와 p형 트랜지스터는 전술한 반도체 소자와 동일한 구성을 가지며, 단지 p형 트렌지스터로 사용되기 위해서는 상기 액티브 핀들(102b) 및 소스/드레인 결정은 p형 불순물이 포함되어야 한다. 반대로, n형 트렌지스터로 사용되기 위해서는 상기 액티브 핀들(102b) 및 소스 및 드레인은 n형 불순물이 포함되어야 한다. 특히, p형 트랜지스터에 전술한 소스 및 드레인을 적용하게 되면 트렌지스터의 전류 구동 능력이 개선될 수 있다.
다른 예로, 메모리 소자 특히, SRAM에 사용되는 경우는 아래와 같은 형태로 구성될 수 있다. 이에 대해 이하, 도 41, 42 및 도 43를 참조하여 설명한다.
도 41은 메모리 소자의 등가 회로도이다. 도 42는 상기 메모리 소자의 레이 아웃을 개략적으로 도시한 도면이다. 도 43 및 도 44는 각각 도 42의 I-I' 및 II-II'를 따라 절단하여 개략적으로 도시한 단면도들이다.
도 41을 참조하면, 비휘발성 메모리 소자(100e)는 예를 들어, 6개의 트랜지스터가 단위셀을 구성할 수 있다. 이러한 단위셀은 두 개의 인버터가 동작하여 읽기/쓰기 동작이 수행될 수 있다. 단위 메모리 셀은 n형 트랜지스터들(TD1, TN1, TD2, TN2), p형 트랜지스터들(TP1, TP2), 비트 라인들(BL1, BL2), 및 워드 라인(WL)을 포함할 수 있다. 상기 비트 라인들은 제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2)을 포함할 수 있다. 상기 워드 라인(WL)은 상기 구동 트랜지스터들(TD1, TD2)의 게이트 단자에 동시에 연결될 수 있고, 및 상기 제 1 비트 라인(BL1)은 상기 제 1 구동 트랜지스터(TD1)의 일 측 소스 및 드레인 단자에 연결될 수 있고, 및 상기 제 2 비트 라인(BL2)은 상기 제 2 구동 트랜지스터(TD2)의 일 측 소스 및 드레인 단자에 연결될 수 있다. 상기 TN1- TP1 및 TN2-TP2는 실제 데이터를 저장하는 인버터들 일 수 있다. TD1- TD2는 읽기 쓰기가 수행 되도록 하는 구동 트랜지스터(access transistor) 이고, 및 상기 비트 라인들(BL1, BL2)은 데이터가 판독되고 기록 되도록 한다, 상기 워드 라인(WL)은 구동 트랜지스터(TD2, TD2)를 스위칭 하기 위한 제어 신호 라인들이다.
전술한 바와 같이 구성되는 각 n형 트랜지스터들 및 p형 트랜지스터들에 앞서 언급한 본 발명의 일 실시예들에 의한 반도체 소자들을 적용할 수 있다.
이하, 도 42는 전술한 등가회로를 가질 수 있는 레이 아웃을 예를 들어 도시한 것이고, 워드 라인 및 비트 라인들은 생략한 개략적인 도면이다. 도 43은 도 42의 I-I'및 II-II'를 따라 절단한 단면도이다.
도 42, 도 43, 및 44를 참조하면, 전술한 등가 회로를 가지는 메모리 소자(300)는 N영역(N)과 P영역(P)이 정의된 기판을 포함할 수 있다. 상기 N영역에는 n형 트랜지스터들(TD1, TN1, TD2, TN2)이 형성될 수 있고, 및 P영역에는 p형 트랜지스터들(TP1, TP2)이 형성될 수 있다. 상기 n형 트랜지스터들(TD1, TN1, TD2, TN2) 및 p형 트랜지스터들(TP1, TP2)은 일 방향으로 연장된 액티브 핀들(102b) 및 상기 액티브 핀들(102b)과 수직 교차하며 연장된 게이트 구조체(GS)들을 포함할 수 있다. 상기 이격된 게이트 구조체(GS)들 사이에 위치하는 액티브 핀들(102b)의 측면 및 상면에 앞서 언급한 소스/드레인들(114a)이 결정 성장될 수 있다. 상기 소스/ 드레인들(114a)과 접촉하는 소스/드레인 콘택들(126a)이 상기 게이트 구조체(GS)사이에 배치될 수 있다. 이러한 경우, 이웃하는 동일 타입 트렌지스터들이 소스/드레인(114a)을 공유하는 형태로 배치될 수 있다. 이때, 앞서 도 1을 참조하여 설명된 반도체 소자(100a)가 적용될 경우, 도 43에 도시한 바와 같이, 상기 게이트 구조체(GS)와 교차하지 않는 액티브 핀(102b)의 양측을 리세스 하지 않고 소스/드레인(114a)을 결정 성장 하기 때문에, 상기 게이트 구조체(GS) 및 상기 소스/드레인 콘택(126a) 하부의 액티브 핀(102b)의 표면이 동일 레벨일 수 있다.
또 다른 예로, 앞서 도 7을 참조하여 설명된 반도체 소자(100b)가 적용될 경우, 도 44에 도시한 바와 같이, 상기 게이트 구조체(GS)와 교차하지 않는 액티브 핀(102b)의 양측을 리세스 하여 소스/드레인(114b)을 결정 성장 할 수 있다. 따라서, 상기 액티브 핀(102b)의 표면은 게이트 구조체(GS)의 하부에서는 높은 레벨이 되고, 상기 소스/드레인(114a, 114b)의 하부에서는 낮은 레벨이 될 수 있다. 따라서, 액티브 핀(102b)은 단면적으로 요철 형상일 수 있다. 상기 소스/드레인 콘택(126a)은 도 7을 참조하여 설명된 형태로, 하부의 보조 콘택 막들(115)과 접촉될 수 있다.
도 45는 본 발명의 기술적 사상의 다양한 실시 예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 45를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈(500)은, 반도체 모듈 기판(510) 상에 실장 된 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자(100a, 100b, 100c, 100d)를 포함할 수 있다. 반도체 모듈(500)은 모듈 기판(510) 상에 실장 된 마이크로프로세서(520)를 더 포함할 수 있다. 모듈 기판(510)의 적어도 한 변에는 입출력 터미널들(540)이 배치될 수 있다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)를 포함할 수 있다.
도 46은 본 발명의 기술적 사상의 실시 예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)를 포함하는 본 발명의 기술적 사상의 일 실시 예들에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 46을 참조하면, 본 발명의 기술적 사상의 실시 예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)는 전자 시스템(600)에 적용될 수 있다. 전자 시스템(600)은 바디(Body; 610), 마이크로 프로세서 유닛(Micro Processor Unit; 620), 파워 공급부(Power Supply; 630), 기능 유닛(Function Unit; 640), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 650)을 포함할 수 있다. 바디(610)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(616), 상기 파워 공급 유닛(630), 상기 기능 유닛(640), 및 상기 디스플레이 컨트롤러 유닛(650)은 상기 바디(610)상에 실장 또는 장착될 수 있다. 상기 바디(610)의 상면 혹은 상기 바디(610)의 외부에 디스플레이 유닛(660)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(660)은 상기 바디(610)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(650)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(630)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(620), 기능 유닛(640), 디스플레이 컨트롤러 유닛(650) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(620)은 파워 공급 유닛(630)으로부터 전압을 공급받아 기능 유닛(640)과 디스플레이 유닛(660)을 제어할 수 있다. 기능 유닛(640)은 다양한 전자 시스템(600)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(600)이 휴대폰 같은 모바일 전자 기기인 경우 상기 기능 유닛(640)은 다이얼링, 또는 외부 장치(External Apparatus; 670)와의 교신으로 상기 디스플레이 유닛(660)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(600)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(640)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(640)은 유선 혹은 무선의 통신 유닛(Communication Unit; 680)을 통해 외부 장치(670)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(600)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(640)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 실시예들에 의해 제조된 반도체 소자(100)은 기능 유닛(640)에 포함될 수 있다.
도 47은 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
도 47을 참조하면, 전자 시스템(700)은 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)를 포함할 수 있다.
전자 시스템(700)은 모바일 전자 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 마이크로프로세서(714), 램(716) 및 버스(720)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(714)는 전자 시스템(700)을 프로그램 및 컨트롤할 수 있다. 램(716)은 마이크로프로세서(714)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 램(716)은 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)중 하나를 포함할 수 있다.
마이크로프로세서(714), 램(716) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(718)는 전자 시스템(700)으로 데이터를 입력하거나 또는 전자 시스템(700)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714) 동작용 코드들, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
102a: 기판 102b: 액티브 핀
106: 소자 분리막 GS: 게이트 구조체
112a: 스페이서 116: 층간 절연막
118: 게이트 유전막 120: 게이트 전극
124: 보호막 126a/126b: 소스 및 드레인 콘택
115: 보조 콘택막
106: 소자 분리막 GS: 게이트 구조체
112a: 스페이서 116: 층간 절연막
118: 게이트 유전막 120: 게이트 전극
124: 보호막 126a/126b: 소스 및 드레인 콘택
115: 보조 콘택막
Claims (20)
- 기판;
상기 기판 상에 돌출 되고 및 일 방향으로 연장된 액티브 핀;
상기 액티브 핀과 수직 교차하는 게이트 구조체; 및
상기 액티브 핀 중 상기 게이트 구조체와 교차하지 않는 부분들 로부터 결정 성장된 소스/드레인을 포함하고,
상기 소스/드레인은 상면들 및 상기 액티브 핀의 측면들에 마주 보는 방향으로 위치한 수직 측면들을 포함하며,
상기 기판은 {100}/<110>기판이고, 상기 액티브 핀의 측면은 {110}면이고, 및 상기 액티브 핀의 상면은 {100}면이며,
상기 소스/드레인의 측면들은 {110}면이고 및 상기 소스/드레인의 상면들은 {111}면인 반도체 소자. - 제 1 항에 있어서,
상기 소스/드레인이 형성된 액티브 핀의 상면은 상기 게이트 구조체가 교차하는 액티브 핀의 상면과 동일 레벨인 반도체 소자. - 제 2 항에 있어서,
상기 소스/드레인은 상기 액티브 핀의 측면 및 상면으로부터 결정 성장된 반도체 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 소스/드레인의 표면을 덮는 보조 콘택막을 더 포함하는 반도체 소자. - 제 12 항에 있어서,
상기 보조 콘택막은 실리 사이드 막이고, 및 WSi2, MoSi2, TiSi2, 및 CoSi2 를 포함하는 반도체 소자. - 제 12 항에 있어서,
상기 보조 콘택막과 접속하는 소스/드레인 콘택을 더 포함하는 반도체 소자. - 제 14 항에 있어서,
상기 보조 콘택막은 상기 소스/드레인 콘택과 상기 소스/드레인의 상면들 사이에 배치된 반도체 소자. - 제 14 항에 있어서,
상기 보조 콘택막은 상기 소스/드레인 콘택과 상기 소스/드레인의 상면들 및 측면들 사이에 배치된 반도체 소자. - 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140130492A KR102265956B1 (ko) | 2014-09-29 | 2014-09-29 | 소스/드레인을 포함하는 반도체 소자 및 그 제조방법 |
| US14/704,485 US9466724B2 (en) | 2014-09-29 | 2015-05-05 | Semiconductor devices having source/drain and method of fabricating the same |
| TW104125322A TWI662704B (zh) | 2014-09-29 | 2015-08-05 | 半導體元件 |
| CN201510622878.3A CN105470305B (zh) | 2014-09-29 | 2015-09-25 | 具有源极/漏极的半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140130492A KR102265956B1 (ko) | 2014-09-29 | 2014-09-29 | 소스/드레인을 포함하는 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160037639A KR20160037639A (ko) | 2016-04-06 |
| KR102265956B1 true KR102265956B1 (ko) | 2021-06-17 |
Family
ID=55585355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140130492A KR102265956B1 (ko) | 2014-09-29 | 2014-09-29 | 소스/드레인을 포함하는 반도체 소자 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9466724B2 (ko) |
| KR (1) | KR102265956B1 (ko) |
| CN (1) | CN105470305B (ko) |
| TW (1) | TWI662704B (ko) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160072476A (ko) * | 2014-12-15 | 2016-06-23 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| TWI651812B (zh) * | 2015-05-27 | 2019-02-21 | 聯華電子股份有限公司 | 半導體裝置與其形成方法 |
| KR20160143942A (ko) * | 2015-06-04 | 2016-12-15 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR102422430B1 (ko) * | 2015-07-16 | 2022-07-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9735274B2 (en) * | 2015-11-20 | 2017-08-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including a stacked wire structure |
| US9614086B1 (en) * | 2015-12-30 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conformal source and drain contacts for multi-gate field effect transistors |
| US9929268B2 (en) * | 2016-04-15 | 2018-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor and method for fabricating the same |
| WO2017196490A1 (en) * | 2016-05-09 | 2017-11-16 | Applied Materials, Inc. | Method of selective etching on epitaxial film on source/drain area of transistor |
| US9768062B1 (en) * | 2016-06-16 | 2017-09-19 | Samsung Electronics Co., Ltd. | Method for forming low parasitic capacitance source and drain contacts |
| CN107968118B (zh) * | 2016-10-19 | 2020-10-09 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| US9647120B1 (en) | 2016-10-19 | 2017-05-09 | International Business Machines Corporation | Vertical FET symmetric and asymmetric source/drain formation |
| CN108022841B (zh) * | 2016-10-31 | 2020-08-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置的制造方法 |
| US10886268B2 (en) * | 2016-11-29 | 2021-01-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing a semiconductor device with separated merged source/drain structure |
| US10269652B2 (en) | 2017-03-22 | 2019-04-23 | International Business Machines Corporation | Vertical transistor top epitaxy source/drain and contact structure |
| US10453935B2 (en) * | 2017-04-20 | 2019-10-22 | International Business Machines Corporation | Thermally stable salicide formation for salicide first contacts |
| CN109273528B (zh) * | 2017-07-18 | 2021-08-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| KR102365109B1 (ko) | 2017-08-22 | 2022-02-18 | 삼성전자주식회사 | 집적회로 장치 |
| KR102466356B1 (ko) * | 2017-08-30 | 2022-11-15 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US10490650B2 (en) | 2017-11-14 | 2019-11-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low-k gate spacer and methods for forming the same |
| CN109994418A (zh) * | 2017-12-29 | 2019-07-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US11616144B2 (en) | 2018-09-05 | 2023-03-28 | Samsung Electronics Co., Ltd. | Semiconductor device |
| KR20200141142A (ko) * | 2019-06-10 | 2020-12-18 | 삼성전자주식회사 | 반도체 장치 |
| US11342455B2 (en) * | 2019-08-27 | 2022-05-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Minimization of silicon germanium facets in planar metal oxide semiconductor structures |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110042744A1 (en) * | 2009-08-18 | 2011-02-24 | International Business Machines Corporation | Method of forming extremely thin semiconductor on insulator (etsoi) device without ion implantation |
| US20110193141A1 (en) * | 2010-02-11 | 2011-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a finfet device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7709312B2 (en) | 2006-09-29 | 2010-05-04 | Intel Corporation | Methods for inducing strain in non-planar transistor structures |
| US7646046B2 (en) * | 2006-11-14 | 2010-01-12 | Infineon Technologies Ag | Field effect transistor with a fin structure |
| US8264021B2 (en) | 2009-10-01 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Finfets and methods for forming the same |
| US8362574B2 (en) | 2010-06-04 | 2013-01-29 | Kabushiki Kaisha Toshiba | Faceted EPI shape and half-wrap around silicide in S/D merged FinFET |
| US8551829B2 (en) * | 2010-11-10 | 2013-10-08 | United Microelectronics Corp. | Method for manufacturing multi-gate transistor device |
| KR101894221B1 (ko) | 2012-03-21 | 2018-10-04 | 삼성전자주식회사 | 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치 |
| KR101912582B1 (ko) | 2012-04-25 | 2018-12-28 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| US8766319B2 (en) * | 2012-04-26 | 2014-07-01 | United Microelectronics Corp. | Semiconductor device with ultra thin silicide layer |
| US8946033B2 (en) * | 2012-07-30 | 2015-02-03 | International Business Machines Corporation | Merged fin finFET with (100) sidewall surfaces and method of making same |
| US9136383B2 (en) | 2012-08-09 | 2015-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact structure of semiconductor device |
| US20150214369A1 (en) * | 2014-01-27 | 2015-07-30 | Globalfoundries Inc. | Methods of forming epitaxial semiconductor material on source/drain regions of a finfet semiconductor device and the resulting devices |
-
2014
- 2014-09-29 KR KR1020140130492A patent/KR102265956B1/ko active IP Right Grant
-
2015
- 2015-05-05 US US14/704,485 patent/US9466724B2/en active Active
- 2015-08-05 TW TW104125322A patent/TWI662704B/zh active
- 2015-09-25 CN CN201510622878.3A patent/CN105470305B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110042744A1 (en) * | 2009-08-18 | 2011-02-24 | International Business Machines Corporation | Method of forming extremely thin semiconductor on insulator (etsoi) device without ion implantation |
| US20110193141A1 (en) * | 2010-02-11 | 2011-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a finfet device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201613098A (en) | 2016-04-01 |
| TWI662704B (zh) | 2019-06-11 |
| CN105470305B (zh) | 2019-04-26 |
| CN105470305A (zh) | 2016-04-06 |
| KR20160037639A (ko) | 2016-04-06 |
| US9466724B2 (en) | 2016-10-11 |
| US20160093741A1 (en) | 2016-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102265956B1 (ko) | 소스/드레인을 포함하는 반도체 소자 및 그 제조방법 | |
| US11942515B2 (en) | Semiconductor device having asymmetrical source/drain | |
| TWI802598B (zh) | 用於先進積體電路結構製造的鰭切割和鰭修整隔離 | |
| US20200185524A1 (en) | Finfets having step sided contact plugs and methods of manufacturing the same | |
| KR102251060B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| KR102432268B1 (ko) | 반도체 소자 및 그 제조 방법. | |
| TWI559551B (zh) | 用於半導體裝置之限制的磊晶區域和製造具有限制的磊晶區域之半導體裝置的方法 | |
| US9704865B2 (en) | Semiconductor devices having silicide and methods of manufacturing the same | |
| KR102168963B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US11600698B2 (en) | Semiconductor devices | |
| US9349651B2 (en) | Semiconductor device and method for fabricating the same | |
| KR20160141034A (ko) | 반도체 소자 및 반도체 소자의 제조 방법 | |
| TW201926560A (zh) | 用於先進積體電路結構製造的間距分割的互連 | |
| KR20180032918A (ko) | 반도체 장치 | |
| KR102083493B1 (ko) | 반도체 소자의 제조방법 | |
| KR20170049370A (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR20170049373A (ko) | 반도체 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |