KR101606305B1 - 적층된 트랜지스터들을 포함하는 집적회로 장치 및 그 제조방법 - Google Patents

적층된 트랜지스터들을 포함하는 집적회로 장치 및 그 제조방법 Download PDF

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마르코 라도사블예비치
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Abstract

본원 발명의 실시예들은 메모리 디바이스의 트랜지스터들을 적층하기 위한 기술 및 구성을 제공한다. 일 실시예에서, 장치는 반도체 기판, 반도체 기판 상에 형성된 복수의 핀 구조체를 포함하고, 복수의 핀 구조체의 개별 핀 구조체는 반도체 기판 상에 배치된 제1 분리층, 제1 분리층 상에 배치된 제1 채널층, 제1 채널층 상에 배치된 제2 분리층, 제2 분리층 상에 배치된 제2 채널층 및 제1 채널층에 용량성 결합되어 제1 트랜지스터에 대해 제1 채널층을 통한 전류의 흐름을 제어하고 제2 채널층에 용량성 결합되어 제2 트랜지스터에 대해 제2 채널층을 통한 전류의 흐름을 제어하는 게이트 단자를 포함한다. 다른 실시예들이 기재되고/기재되거나 청구된다.

Description

집적 회로 디바이스의 트랜지스터들을 적층하기 위한 기술 및 구성{TECHNIQUES AND CONFIGURATIONS FOR STACKING TRANSISTORS OF AN INTEGRATED CIRCUIT DEVICE}
일반적으로, 본 개시 내용의 실시예들은 집적 회로의 분야에 관한 것으로서, 특히, 로직 및/또는 메모리 디바이스와 같은 집적 회로 디바이스의 트랜지스터들을 적층하기 위한 기술 및 구성에 관한 것이다.
예를 들어, 로직 및/또는 메모리 디바이스들을 포함하는 집적 회로(IC) 디바이스들은 계속해서 보다 작게 크기 조정되고 있다. 트랜지스터 사이징 및/또는 스페이싱의 감소는, IC 디바이스가 신뢰성 있게 동작할 수 있는 최소 전압일 수 있는 저하된 VCC-min을 초래하는, 성능 파라미터들에서의 변화를 증가시킬 수 있다.
첨부 도면과 함께 이하의 상세한 설명을 참조함으로써 실시예들을 쉽게 이해할 것이다. 이러한 설명을 용이하게 하도록, 유사한 참조 번호들은 유사한 구조적 요소들을 나타낸다. 실시예들은 첨부 도면들에 있어서 제한적인 것이 아닌, 예로써 도시된다.
도 1은 일부 실시예들에 따른, 다이 형태 및 웨이퍼 형태에서의 집적 회로(IC) 디바이스의 평면도를 개략적으로 도시한다.
도 2는 일부 실시예들에 따른, IC 디바이스의 단위 셀 레이아웃의 평면도를 개략적으로 도시한다.
도 3은 일부 실시예들에 따른, IC 디바이스의 핀 구조체를 따른 측단면도를 개략적으로 도시한다.
도 4는 일부 실시예들에 따른, IC 디바이스의 핀 구조체를 가로지르는 측단면도를 개략적으로 도시한다.
도 5는 일부 실시예들에 따른, IC 디바이스의 다른 핀 구조체를 가로지르는 측단면도를 개략적으로 도시한다.
도 6은 일부 실시예들에 따른, IC 디바이스의 적층된 트랜지스터 구성을 제조하는 방법에 대한 흐름도이다.
도 7 내지 도 15는 다양한 제조 동작들 이후의 IC 디바이스(100)를 개략적으로 도시한다.
도 16은 본 발명의 하나의 구현에 따른 컴퓨팅 디바이스를 개략적으로 도시한다.
본 개시 내용의 실시예들은 집적 회로(IC) 디바이스의 트랜지스터들을 적층하기 위한 기술들 및 구성들을 제공한다. 일부 실시예들에서, 본 명세서에서 설명된 기술들 및 구성들은 성능에 대한 저하없이(예를 들면, IC 디바이스가 신뢰성 있게 동작하는 최소 전압일 수 있는 VCC-min에 대한 저하없이) IC 디바이스의 크기를 보다 작은 치수들로 크기 조정할 수 있도록 한다. 이하의 설명에서, 예시적인 구현들의 다양한 양상들이, 본 기술 분야의 당업자들이 그들 작업의 실질적 내용을 본 기술 분야의 다른 당업자들에게 전달하기 위해 일반적으로 이용하는 용어들을 이용하여 기술될 것이다. 그러나, 본 기술 분야의 당업자라면, 본 발명은 설명된 양상들 중 단지 일부만을 이용하여 실시될 수 있음을 이해할 것이다. 설명을 위해, 특정한 숫자들, 재료들 및 구성들이, 예시적인 구현들에 대한 완전한 이해를 제공하기 위해 개시된다. 그러나, 본 기술 분야의 당업자라면, 본 발명은 특정한 세부사항들 없이도 실시될 수 있음을 이해할 것이다. 다른 경우들에 있어서, 예시적인 구현들을 불명료하게 하지 않도록, 잘 알려진 특징들은 생략되거나 간략화된다.
이하의 상세한 설명에서, 그 일부를 형성하고, 유사한 숫자들은 전체를 통해 유사한 부분들을 나타내며, 본 개시 내용의 주된 내용이 실시될 수 있는 예시적인 실시예들에 의해 도시되는 첨부 도면들에 대한 참조가 이루어진다. 다른 실시예들이 이용될 수 있으며, 본 개시 내용의 영역을 벗어나지 않고서도, 구조적인 또는 논리적인 변경들이 행해질 수 있음을 이해해야 한다. 따라서, 이하의 상세한 설명은 제한적인 의미가 아니며, 실시예들의 영역은 첨부된 청구항들 및 그 등가물들에 의해 정의된다.
청구된 주된 내용을 이해하는데 가장 도움이 되는 방식으로, 다양한 동작들이 다수의 개별 동작들로서 기술된다. 그러나, 설명의 순서는, 이러한 동작들이 순서에 의존적일 필요가 있음을 의미하는 것으로서 해석되어서는 않된다.
본 개시의 목적을 위해, 문구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시의 목적을 위해, 문구 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
설명은 최상부/최하부, 측면, 위/아래 등과 같은 관점 기반의 설명들을 이용할 수 있다. 그러한 설명들은 단지 설명을 용이하게 하기 위해 이용되는 것이며, 본 명세서에서 기술된 실시예들의 적용을 임의의 특정한 방향으로 제한하기 위한 것은 아니다.
설명은 문구들 "실시예에서" 또는 "실시예들에서"를 이용할 수 있으며, 그 각각은 하나 또는 그 이상의 동일하거나 또는 상이한 실시예들을 지칭할 수 있다. 더욱이, 본 개시 내용의 실시예들에 대해 이용된 용어들 "포함하는(comprising)", "포함하는(including)", "갖는(having)" 등은 동의어이다.
용어 "결합된(coupled with)" 및 그 파생어들이 본 명세서에서 이용될 수 있다. "결합된" 이라는 것은 이하의 내용 중 하나 이상을 의미할 수 있다. "결합된" 이라는 것은 둘 이상의 요소들이 직접 물리적 또는 전기적 접촉함을 의미할 수 있다. 그러나, "결합된" 이라는 것은 둘 이상의 요소들이 서로 간접적으로 접촉하지만, 여전히 서로 함께 동작하거나 또는 상호 작용함을 의미할 수 있으며, 하나 이상의 다른 요소들이, 서로 결합되었다고 말할 수 있는 요소들 사이에서 결합되거나 또는 접속됨을 의미할 수 있다.
다양한 실시예들에서, 문구 "제2 층 상에 형성된, 퇴적된 또는 배치된 제1 층"은 제1 층이 제2 층 위에 형성, 퇴적 또는 배치되고, 제1 층의 적어도 일부는 제2 층의 적어도 일부와 직접 접촉(예를 들면, 직접적인 물리적인 및/또는 전기적인 접촉) 또는 간접 접촉(예를 들면, 제1 층과 제2 층 사이에 하나 이상의 다른 층들을 가짐)함을 의미할 수 있다.
본 명세서에서 이용된 바와 같이, 용어 "모듈"은 하나 이상의 소프트웨어 또는 펌웨어 프로그램들을 실행하는 ASIC(Application Specific Integrated Circuit), 전자 회로, (공유된, 전용된, 또는 그룹) 프로세서 및/또는 (공유된, 전용된, 또는 그룹) 메모리, 조합 논리 회로, 및/또는 설명된 기능을 제공하는 다른 적절한 구성요소들을 지칭하고, 그것들의 일부이고, 또는 그것들을 포함할 수 있다.
다양한 실시예들에 따르면, 본 개시 내용은 반도체 기판, 반도체 기판 상에 형성된 복수의 핀 구조체를 포함하는 장치를 기술하며, 복수의 핀 구조체의 개별 핀 구조체는 반도체 기판 상에 배치된 제1 분리층, 제1 분리층 상에 배치된 제1 채널층, 제1 채널층 상에 배치된 제2 분리층, 및 제2 분리층 상에 배치된 제2 채널층을 포함한다. 장치는 제1 채널층과 용량성 결합되어 제1 트랜지스터에 대한 제1 채널층을 통한 전류의 흐름을 제어하고, 제2 채널층과 용량성 결합되어 제2 트랜지스터에 대한 제2 채널층을 통한 전류의 흐름을 제어하는 게이트 단자를 더 포함할 수 있다.
일부 실시예들에서, 개별 핀 구조체는, 개별 핀 구조체가 제1 채널층만을 포함하는 1-채널(one-channel) 영역 및 개별 핀 구조체가 제1 채널층 및 제2 채널층 둘다를 포함하는 2-채널(two-channel) 영역을 더 포함한다.
일부 실시예들에서, 장치는 1-채널 영역에서의 제1 채널층과 전기적으로 결합된 제1 콘택, 2-채널 영역에서의 제2 채널층과 전기적으로 결합된 제2 콘택, 및 2-채널 영역에서의 제1 채널층 및 제2 채널층과 전기적으로 결합된 공통 콘택을 더 포함할 수 있다. 일부 실시예들에서, 게이트 단자는 제1 콘택과 공통 콘택 사이에 배치되어 제1 콘택과 공통 콘택 사이의 전류의 흐름을 제어하고, 게이트 단자는 제2 콘택과 공통 콘택 사이에 배치되어 제2 콘택과 공통 콘택 사이의 전류의 흐름을 제어한다.
일부 실시예들에서, 제1 트랜지스터 및 제2 트랜지스터는 공통 콘택을 공유하고, 제1 트랜지스터 및 제2 트랜지스터는 인버터를 형성한다. 일부 실시예들에서, 제1 트랜지스터는 집적 회로 디바이스의 풀업(pull-up) 또는 풀다운(pull-down) 트랜지스터이고, 제2 트랜지스터는 집적 회로 디바이스의 풀업 또는 풀다운 트랜지스터이다. 일부 실시예들에서, 제1 트랜지스터는 풀다운 트랜지스터이고, 제2 트랜지스터는 풀업 트랜지스터이다.
일부 실시예들에서, 집적 회로 디바이스는 메모리 디바이스이다. 장치는 1-채널 영역에서의 제1 채널층과 용량성 결합되어 제3 트랜지스터에 대한 제1 채널층을 통한 전류의 흐름을 제어하는 워드라인 게이트 단자 및 1-채널 영역에서의 제1 채널층과 전기적으로 결합된 비트라인 콘택을 더 포함할 수 있다.
일부 실시예들에서, 제3 트랜지스터는 공통 콘택을 제1 트랜지스터 및 제2 트랜지스터와 공유하는 메모리 디바이스의 패스-게이트(pass-gate) 트랜지스터이다. 일부 실시예들에서, 메모리 디바이스는 SRAM(static random access memory) 디바이스이다.
일부 실시예들에서, 게이트 단자 및 워드라인 게이트 단자는 층간 유전체(interlayer dielectric; ILD) 재료의 제1 층에 배치되고, 제1 콘택, 제2 콘택, 공통 콘택 및 비트라인 콘택은 ILD 재료의 제1 층 및 게이트 단자 상에 배치되는 ILD 재료의 제2 층에 배치된다.
일부 실시예들에서, 게이트 단자, 제1 콘택, 제2 콘택, 및 제3 콘택은 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr), 또는 알루미늄(Al) 중 적어도 하나를 포함한다.
장치는 게이트 단자와 제1 채널층 및 제2 채널층 각각의 사이에 배치된 게이트 유전체 필름을 더 포함할 수 있고, 게이트 유전체 필름은 실리콘 산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(SixNy), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 실리콘 산화물(HfSixOy), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 란타늄 산화물(La2O3), 이트륨 산화물(Y2O3), 란타늄 알루미늄 산화물(LaAlxOy), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 바륨 스트론튬 티타늄 산화물(BaSrTixOy), 바륨 티타늄 산화물(BaTixOy), 스트론튬 티타늄 산화물(SrTixOy), 납 스칸듐 탄탈륨 산화물(PbScxTayOz), 또는 납 아연 니오브산염(PbZnxNbyOz), 또는 그들의 조합 중 적어도 하나를 포함하고, x, y, 및 z는 각각의 원소들의 적합한 양들을 나타낸다.
일부 실시예들에서, 게이트 단자는, 적어도 하나의 평면 차원에서, 제1 채널층의 재료 및 제2 채널층의 재료를 둘러싸도록 구성되고, 제1 콘택은, 적어도 하나의 평면 차원에서, 제1 채널층의 재료를 둘러싸도록 구성되고, 제2 콘택은, 적어도 하나의 평면 차원에서, 제2 채널층의 재료를 둘러싸도록 구성되고, 공통 콘택은, 적어도 하나의 평면 차원에서, 제1 채널층의 재료 및 제2 채널층의 재료를 둘러싸도록 구성된다.
일부 실시예들에서, 제1 채널층 및 제2 채널층은 적어도 하나의 차원에서 라운드형 프로파일(rounded profile)을 갖는다. 일부 실시예들에서, 반도체 기판에 인접한 개별 핀 구조체의 일부분의 폭은 반도체 기판에 대해 먼 개별 핀 구조체의 일부분의 폭보다 크다. 일부 실시예들에서, 제1 채널층은 개별 핀 구조체의 긴 방향(elongate direction)에 대해 수직인 방향으로 폭을 갖고, 제1 채널층의 폭은 제2 채널층의 폭보다 크고, 제2 채널층의 폭은 개별 핀 구조체의 긴 방향에 대해 수직이다.
일부 실시예들에서, 게이트 단자는 제2 채널층 주변에서 3중 게이트(tri-gate) 구성으로 구성되고, 제1 채널층 주변에서 2중 게이트(dual-gate) 구성으로 구성되고, 제1 콘택은 제1 채널층 주변에서 3중 게이트 구성으로 구성되고, 제2 콘택은 제2 채널층 주변에서 3중 게이트 구성으로 구성되고, 공통 콘택은 제2 채널층 주변에서 3중 게이트 구성으로 구성되고, 제1 채널층 주변에서 2중 게이트 구성으로 구성된다.
일부 실시예들에서, 제1 콘택, 제2 콘택 및 공통 콘택은 게이트 단자의 프로파일에 비하여 더 가늘어지는 프로파일을 갖는다. 일부 실시예들에서, 제1 채널층은 Ⅳ, Ⅲ-Ⅴ, 또는 Ⅱ-Ⅵ족 반도체 재료를 포함하고, 제2 채널층은 Ⅳ, Ⅲ-Ⅴ, 또는 Ⅱ-Ⅵ족 반도체 재료를 포함하고, 제1 분리층은 실리콘 산화물(SiO2) 및/또는 Ⅳ, Ⅲ-Ⅴ, 또는 Ⅱ-Ⅵ족 반도체 재료를 포함하고, 제2 분리층은 SiO2 및/또는 Ⅳ, Ⅲ-Ⅴ, 또는 Ⅱ-Ⅵ족 반도체 재료를 포함한다.
일부 실시예들에서, 제1 채널층 및 제2 채널층은 나노와이어 재료를 포함한다. 일부 실시예들에서, 제1 채널층은 갈륨 비소(GaAs)를 포함하고, 제2 채널층은 게르마늄(Ge)을 포함하고, 반도체 기판은 실리콘(Si)을 포함한다. 일부 실시예들에서, 제1 채널층은 N 타입 재료를 포함하고, 제2 채널층은 P 타입 재료를 포함한다. 일부 실시예들에서, 제1 채널층은 제2 채널층의 층 두께보다 큰 층 두께를 갖는다.
일부 실시예들에서, 제1 분리층은 알루미늄 비소(AlAs) 및 실리콘 산화물(SiO2)을 포함하고, 제2 분리층은 SiO2를 포함한다. 일부 실시예들에서, 제1 채널층은 제1 분리층과 에피택셜 결합되고, 제2 분리층은 제1 채널층과 에피택셜 결합되고, 제2 채널층은 제2 분리층과 에피택셜 결합된다.
일부 실시예들에서, 버퍼층이 반도체 기판과 에피택셜 결합되고, 제1 분리층은 버퍼층과 에피택셜 결합된다. 일부 실시예들에서, 제1 분리층, 제1 채널층, 제2 분리층 및 제2 채널층 중 하나 이상은 다수의 필름 또는 층으로 이루어진다.
일부 실시예들에서, 반도체 기판은 웨이퍼의 개별화(singulate)된 다이의 일부이다. 일부 실시예들에서, 복수의 핀 구조체의 개별 핀 구조체 및 다른 개별 핀 구조체는 메모리 디바이스의 적어도 하나의 공통 단위 셀을 가로질러 병렬로 연장되고, 메모리 디바이스의 다수의 단위 셀들을 가로질러 연장된다.
일부 실시예들에서, 공통 콘택 및 게이트 단자는 메모리 디바이스의 적어도 하나의 공통 단위 셀에 배치된 제1 공통 콘택 및 제1 게이트 단자이다. 장치는 적어도 하나의 공통 단위 셀에 배치된 제2 게이트 단자 및 제2 공통 콘택을 더 포함할 수 있고, 제2 게이트 단자 및 제2 공통 콘택은 다른 개별 핀 구조체 상에 배치되고, 제2 게이트 단자는 제1 공통 콘택과 전기적으로 결합되고, 제2 공통 콘택은 제1 게이트 단자와 전기적으로 결합된다.
다양한 실시예들에 따르면, 본 개시 내용은 반도체 기판을 제공하고, 반도체 기판 상에 제1 분리층을, 제1 분리층 상에 제1 채널층을, 제1 채널층 상에 제2 분리층을, 제2 분리층 상에 제2 채널층을 퇴적하여 층들의 스택을 형성하고, 층들의 스택을 패터닝하여 제1 분리층, 제1 채널층, 제2 분리층 및 제2 채널층을 포함하는 하나 이상의 핀 구조체를 형성하고, 제2 분리층 및 제2 채널층의 재료를 제거하여 하나 이상의 핀 구조체의 개별 핀 구조체에 1-채널 영역들 및 2-채널 영역들을 형성 - 1-채널 영역들은 제1 채널층만을 포함하는 개별 핀 구조체의 부분들이고, 2-채널 영역들은 제1 채널층 및 제2 채널층 둘다를 포함하는 개별 핀 구조체의 부분들임 - 하는 것을 포함하는 방법을 기술한다.
일부 실시예들에서, 반도체 기판 상에 제1 분리층을 퇴적하는 것, 제1 분리층 상에 제1 채널층을 퇴적하는 것, 제1 채널층 상에 제2 분리층을 퇴적하는 것, 및 제2 분리층 상에 제2 채널층을 퇴적하는 것은 MBE(molecular beam epitaxy), ALE(atomic layer epitaxy), 에피택셜 성장, CBE(chemical beam epitaxy), MOCVD(metal-organic chemical vapor deposition) 또는 그 조합들에 의해 수행된다.
일부 실시예들에서, 층들의 스택을 패터닝하는 것 및 제2 분리층의 재료를 제거하는 것은 리소그래피 및 에칭 공정들을 포함하는 패터닝 공정을 사용하여 수행된다.
방법은 게이트 단자를 형성하는 것을 더 포함할 수 있고, 게이트 단자는 제1 트랜지스터에 대한 제1 채널층을 통해 전류의 흐름을 제어하도록 제1 채널층에 용량성 결합되고, 제2 트랜지스터에 대한 제2 채널층을 통해 전류의 흐름을 제어하도록 제2 채널층에 용량성 결합되고, 게이트 단자는 제1 트랜지스터에 대한 공통 콘택과 제1 콘택 사이의 전류의 흐름을 제어하도록 제1 콘택과 공통 콘택 사이에 배치되고, 게이트 단자는 제2 트랜지스터에 대한 공통 콘택과 제2 콘택 사이의 전류의 흐름을 제어하도록 제2 콘택과 공통 콘택 사이에 배치된다.
일부 실시예들에서, 게이트 단자를 형성하는 것은, 2-채널 영역들 내의 제1 분리층 및 제2 분리층의 재료를 선택적으로 제거하는 것, 및 제1 채널층과 제2 채널층 사이의 영역을 채우도록 전기 도전성 재료를 퇴적하는 것을 포함한다. 일부 실시예들에서, 전기 도전성 재료는 ALD(atomic layer deposition)에 의해 퇴적된다.
방법은 제1 콘택, 제2 콘택 및 공통 콘택을 형성하는 것을 더 포함할 수 있고, 제1 콘택은 1-채널 영역 내의 제1 채널층에 전기적으로 결합되고, 제2 콘택은 2-채널 영역 내의 제2 채널층에 전기적으로 결합되고, 공통 콘택은 2-채널 영역 내의 제1 채널층 및 제2 채널층에 전기적으로 결합된다.
일부 실시예들에서, 제1 콘택, 제2 콘택 및 공통 콘택을 형성하는 것은, 제1 콘택, 제2 콘택 및 공통 콘택 각각의 형성에 대응하는 3개의 독립적인 패터닝 공정들을 사용하여 수행된다.
방법은 ILD(interlayer dielectric) 재료의 제1 층을 퇴적하는 것, 및 ILD 재료의 제1 층 상에 ILD 재료의 제2 층을 퇴적하는 것을 더 포함할 수 있고, 게이트 단자는 ILD 재료의 제1 층에 배치되고, 제1 콘택, 제2 콘택 및 공통 콘택은 ILD 재료의 제2 층에 형성된다. 일부 실시예들에서, 게이트 단자를 형성하는 것은 희생 게이트 재료를 이용하는 대체 금속 게이트 공정을 포함한다. 일부 실시예들에서, 제1 콘택, 제2 콘택 및 공통 콘택을 형성하는 것은 희생 콘택 재료를 사용하지 않는 패터닝 공정을 포함하고, 제1 콘택, 제2 콘택 및 공통 콘택은 게이트 단자의 프로파일에 비하여 더 가늘어지는 프로파일을 갖는다.
일부 실시예들에서, 방법은 제2 분리층 및 제2 채널층의 재료를 제거하기 전에 퇴적된 제1 및 제2 분리층들의 재료를 2-채널 영역들 내의 상이한 재료로 선택적으로 대체하는 것을 포함한다. 일부 실시예들에서, 퇴적된 제1 및 제2 분리층들의 재료는 III-V족 반도체 재료를 포함하고, 상이한 재료는 실리콘 산화물(SiO2)을 포함한다.
일부 실시예들에서, 방법은 반도체 기판 상에 버퍼 필름을 퇴적하는 것을 포함하고, 버퍼 필름은 반도체 기판과 제1 분리층 사이에 배치된다. 일부 실시예들에서, 반도체 기판을 제공하는 것은 웨이퍼를 제공하는 것을 포함한다.
다양한 실시예들에 따르면, 본원은 마더보드, 마더보드에 장착된 통신 칩, 및 마더보드에 장착된 프로세서 또는 메모리 디바이스를 포함하는 컴퓨팅 디바이스 또는 시스템을 기술하고, 프로세서 또는 메모리 디바이스는 반도체 기판, 반도체 기판 상에 형성된 복수의 핀 구조체를 포함하고, 복수의 핀 구조체의 개별 핀 구조체는 반도체 기판 상에 배치된 제1 분리층, 제1 분리층 상에 배치된 제1 채널층, 제1 채널층 상에 배치된 제2 분리층, 및 제2 분리층 상에 배치된 제2 채널층을 포함하고, 게이트 단자는 제1 트랜지스터에 대한 제1 채널층을 통해 전류의 흐름을 제어하도록 제1 채널층에 용량성 결합되고, 제2 트랜지스터에 대한 제2 채널층을 통해 전류의 흐름을 제어하도록 제2 채널층에 용량성 결합된다.
일부 실시예들에서, 개별 핀 구조체는, 개별 핀 구조체가 제1 채널층만을 포함하는 1-채널 영역, 및 개별 핀 구조체가 제1 채널층 및 제2 채널층 모두를 포함하는 2-채널 영역을 더 포함한다. 컴퓨팅 디바이스 또는 시스템은 1-채널 영역 내의 제1 채널층에 전기적으로 결합된 제1 콘택, 2-채널 영역 내의 제2 채널층에 전기적으로 결합된 제2 콘택, 및 2-채널 영역 내의 제1 채널층 및 제2 채널층에 전기적으로 결합된 공통 콘택을 더 포함할 수 있다. 일부 실시예들에서, 컴퓨팅 디바이스 또는 시스템은 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더이다. 그외의 실시예들이 기술되고 및/또는 청구될 수 있다.
도 1은, 일부 실시예들에 따른 다이 형태 및 웨이퍼 형태의 IC 디바이스(100)의 평면도를 개략적으로 도시한다. 일부 실시예들에서, IC 디바이스(100)는 반도체 재료로 이루어진 웨이퍼(10) 상에 형성된 복수의 IC 디바이스 중 하나의 IC 디바이스일 수 있다. 웨이퍼(10)는 웨이퍼(10)의 표면 상에 형성된 하나 이상의 다이들(이하, "다이들(101)")을 포함할 수 있다. 다이들(101) 각각은 IC 디바이스(100)를 포함하는 반도체 제품의 반복 유닛일 수 있다. 반도체 제품의 제조 공정이 완료된 후에, 반도체 제품의 개별 "칩들"을 제공하도록 다이들(101) 각각이 서로 분리되는 개별화 공정이 웨이퍼(10)에 수행될 수 있다. 웨이퍼(10)는 다양한 크기들을 포함할 수 있다. 일부 실시예들에서, 웨이퍼(10)는 약 25.4mm 내지 약 450mm의 범위의 직경을 갖는다. 웨이퍼(10)는 그외의 실시예들에서 그외의 크기들 및/또는 그외의 형상들을 포함할 수 있다.
다양한 실시예들에 따르면, IC 디바이스(100)는 (예를 들어, 개별화되지 않은) 웨이퍼(10) 형태 또는 (예를 들어, 개별화된) 다이 형태로 존재할 수 있다. 일부 실시예들에서, IC 디바이스(100)는 다이들(101) 중 하나의 다이의 일부분일 수 있거나 다이들(101) 중 하나의 다이에 대응할 수 있다. 도 1에서, IC 디바이스(100)를 포함하는 (웨이퍼(10)에서 음영으로 표시된) 다이들(101) 중 하나의 다이가 분해도로 도시된다. 도시된 바와 같이, IC 디바이스(100)는 단위 셀들(111)의 반복 어레이로 구성된 하나 이상의 트랜지스터들(예를 들어, 도 3의 트랜지스터들(130, 132, 134))을 포함할 수 있다. 단위 셀들(111)의 트랜지스터들은, 예를 들어, 페이지들, 섹터들, 블록들, 라인들 또는 그외의 구성들로 배열된 저장 엘리먼트들(예를 들어, 셀들)을 포함할 수 있다.
단위 셀들(111)의 하나 이상의 트랜지스터들은 IC 디바이스(100)의 정보를 저장하거나 또는 저장 엘리먼트들에 대하여 정보를 판독 및/또는 기입하기 위한 액세스를 용이하게 할 수 있다. 다양한 실시예들에 따르면, 하나 이상의 트랜지스터들은, 본원에 기술된 바와 같이 하나 이상의 핀 구조체들(이하, "핀 구조체들(105)")을 사용하는 적층된 3차원(3D) 구성으로 형성될 수 있다. 일부 실시예들에서, 핀 구조체들(105)은, 도시된 바와 같이 단위 셀들(111)의 행 또는 열의 복수의 단위 셀(111)에 걸쳐 연장될 수 있다. 일부 실시예들에서, 핀 구조체들(105) 중 2개의 핀 구조체들은 행 또는 열로 배열된 단위 셀들(111)에 공통이다. 핀 구조체들(105)은 복수의 단위 셀(111)에 걸쳐 연장될 수 있다.
IC 디바이스(100)는 추가의 컴포넌트들 및/또는 엘리먼트들을 포함할 수 있다. 예를 들어, IC 디바이스(100)가 메모리 디바이스인 경우, IC 디바이스(100)는 메모리 디바이스의 저장 엘리먼트들에서 수행되는 액세스 트랜잭션들(예를 들어, 판독/기입 동작들)을 용이하게 하기 위한 선택/디코드 모듈들(175)을 더 포함할 수 있다. 일부 실시예들에서, IC 디바이스(100)는 단일 다이 상에 조합된 메모리 및/또는 로직 디바이스들을 포함할 수 있다. 예를 들어, 메모리 디바이스는, 프로세서(예를 들어, 도 16의 프로세서(1004)) 또는 메모리 디바이스에 정보를 저장하거나 메모리 디바이스의 명령어들을 실행하도록 구성되는 다른 로직과 동일한 다이(101) 상에 형성될 수 있다. 예를 들어, IC 디바이스(100)는 일부 실시예들에서 동일한 다이 상에 형성된 프로세서 및 캐시를 포함할 수 있다. 본원에 기술된 적층된 트랜지스터 구성들은 로직 또는 메모리, 또는 그 조합들에 통합될 수 있다.
일부 실시예들에서, IC 디바이스(100)는 RAM(random access memory)과 같은 휘발성 메모리 디바이스일 수 있다. 일 실시예에서, IC 디바이스(100)는 SRAM(static RAM) 디바이스일 수 있다. 그러나, 본원의 목적은 이에 한정되지 안고, 본원에 기술된 기술들 및 구성들은 본원의 그외의 실시예들에 기술된 원리들로부터 유용한 그외의 유형들의 집적 회로(IC) 디바이스들 및/또는 메모리 디바이스들로 구현될 수 있다. 예를 들어, 일부 실시예들에서, IC 디바이스(100)는 본원에 기술된 인버터를 사용하는 프로세서 또는 그외의 모듈일 수 있다.
도 1의 IC 디바이스(100)의 특정한 구성은 일 예시이고, 그외의 구성들이 본 본원의 범주 내에 있을 수 있다. 예를 들어, 선택/디코드 모듈들(175)은 핀 구조체들(105)에 대하여 다양한 그외의 적절한 구성들에 배치될 수 있거나 또는 포함되지 않을 수 있고 및/또는 핀 구조체들은(105) 그외의 실시예들에서 그외의 방향들로 연장될 수 있다.
도 2는 일부 실시예들에 따른 IC 디바이스(100)의 단위 셀 레이아웃(211)의 평면도를 도시한다. 일부 실시예들에서, 단위 셀 레이아웃(211)은 도 1의 단위 셀들(111) 중 단일 단위 셀의 레이아웃을 나타낼 수 있다. 단위 셀 레이아웃(211)은 IC 디바이스(100)의 설계 시에 복수회 반복될 수 있다.
다양한 실시예들에 따르면, 단위 셀 레이아웃(211)은 반도체 기판(예를 들어, 도 3의 반도체 기판(102)) 상에 형성된 핀 구조체들(105)을 포함한다. 핀 구조체들(105)은 전기적으로 절연성의 분리층들에 의해 서로 분리된 전기적으로 도전성의 채널층들을 포함할 수 있다. 예를 들어, 핀 구조체들(105) 각각은 제1 채널층(108) 및 제1 채널층(108) 상에 형성된 제2 채널층(112)을 포함할 수 있다. 트랜지스터들(예를 들어, 도 3의 제1 트랜지스터(130), 제2 트랜지스터(132) 및 제3 트랜지스터(134))은 제1 채널층(108) 및 제2 채널층(112)을 사용하여 적층된 3차원(3D) 구성으로 형성될 수 있다. 본원에 더 기술된 바와 같이, 제2 채널층 콘택(이하, "제2 콘택(116)"), 제1 및 제2 채널층 콘택(이하, "공통 콘택(118)"), 제1 채널층 콘택(이하, "제1 콘택(120)"), 제1 및 제2 채널층 게이트 단자(이하, "게이트(122)")는, IC 디바이스(100) 내의 전류를 라우팅하도록 제1 채널층(108) 및/또는 제2 채널층(112)에 결합될 수 있다.
IC 디바이스(100)가 메모리 디바이스인 실시예들에서, IC 디바이스(100)는 도시된 바와 같이 결합된 워드라인 게이트(124) 및 비트라인 콘택(126)을 더 포함할 수 있다. 일부 실시예들에서, 제1 콘택(120), 제2 콘택(116), 공통 콘택(118), 비트라인 콘택(126), 게이트(122), 및 워드라인 게이트(124) 각각은, 도시된 바와 같이, 핀 구조체들(105)의 폭 W보다 큰 폭을 가질 수 있다. 일부 실시예들에서, 콘택들(116, 118, 120, 126) 및 게이트들(122, 124)은 핀 구조체들(105)을 둘러쌀 수 있다.
일부 실시예들에서, 핀 구조체들(105) 중 하나의 핀 구조체의 게이트(122)는, IC 디바이스(100) 내의 정보를 저장하기 위해 단위 셀 레이아웃(211)에 인버터 래치를 제공하도록, 도시된 바와 같이, 핀 구조체들(105) 중 인접한 핀 구조체의 공통 콘택(118)과 교차 결합(예를 들어, 전기적으로 결합)될 수 있다. 공통 콘택(118)은, 이러한 결합을 용이하게 하도록 위에서 볼 때 L-형상 프로파일을 가질 수 있지만 이에 한정되는 것은 아니며, 그외의 실시예들에서 결합을 위해 그외의 적절한 형상들을 포함할 수 있다. 다양한 실시예들에 따르면, 핀 구조체들(105) 중 2개는, 도시된 바와 같이, 단위 셀 레이아웃(211)에 걸쳐 병렬로 연장될 수 있다. 일부 실시예들에서, 2개의 핀 구조체들은 복수의 단위 셀(예를 들어, 도 1의 단위 셀들(111))에 걸쳐 연장될 수 있다. 따라서, 복수의 단위 셀의 트랜지스터들(예를 들어, 도 3의 130, 132, 134)은 핀 구조체들(105) 중 동일한 핀 구조체 상에 형성될 수 있다. 그외의 실시예들에서, 단위 셀 레이아웃(211)은 도시된 것 보다 많거나 또는 적은 핀 구조체들(105)을 포함할 수 있다.
ILD(interlayer dielectric) 재료(114)와 같은 전기적으로 절연성의 재료는 퇴적될 수 있고 및/또는 그외의 경우 IC 디바이스(100)의 컴포넌트들을 분리하도록 형성될 수 있다. 도 2의 도시된 평면도에서, 핀 구조체들(105)의 일부분들을 커버할 수 있는 ILD 재료(114)는 하부의 특징들을 모호하게 하지 않도록 도시되지 않았다. 도시되지 않지만, 단위 셀 레이아웃(211)은 IC 디바이스(100) 내의 전류의 라우팅을 용이하게 하기 위한 추가의 전기적으로 도전성의 구조체들을 더 포함할 수 있다. 라인 AB를 따른 IC 디바이스(100)의 추가의 설명은 도 3에 제공되고, 라인 CD를 따른 IC 디바이스(100)의 추가의 설명은 도 4에 제공된다.
도 3은, 일부 실시예들에 따라, IC 디바이스(100)의 핀 구조체를 따른 횡단면 측면도를 도시한다. 예를 들어, 횡단면 측면도는 도 2의 라인 AB를 따른 뷰를 나타낼 수 있다. 핀 구조체들(105) 각각은 분리층에 의해 서로 전기적으로 절연된 적어도 2개의 채널층들(예를 들어, 제1 채널층(108), 제2 분리층(110) 및 제2 채널층(112))을 포함할 수 있다. 일부 실시예들에서, 핀 구조체들(105) 각각은 제1 분리층(106), 버퍼층(104) 및/또는 반도체 기판(102)의 일부분을 더 포함할 수 있다.
다양한 실시예들에 따르면, IC 디바이스(100)는 반도체 기판(102)(예를 들어, 도 1의 웨이퍼(10)) 상에 형성된다. 반도체 기판(102)은 N 타입 또는 P 타입(100) 비배향(off-oriented) 실리콘을 포함할 수 있고, 반도체 기판(102)의 결정 방향들은 컨벤션(convention)(xyz)에 의해 심볼화되고, x, y 및 z는 서로 수직인 3차원의 결정학적 평면(crystallographic plane)들 각각을 나타낸다. 예를 들어, 반도체 기판(102)은 (110) 방향을 향해 약 2도 내지 약 8도 사이의 범위에서 (100) 방향 오프-컷(off-cut)의 재료를 포함할 수 있다. 그외의 오프-컷 배향들 또는 오프-컷 배향이 없는 반도체 기판(102)이 사용될 수 있다. 오프-컷은 역위상(anti-phase) 경계들을 제거할 수 있다. 반도체 기판(102)은 약 1 Ω-㎝ 내지 약 50 ㏀-㎝ 사이의 높은 비저항을 가질 수 있다.
반도체 기판(102)은 실리콘-온-인슐레이터(silicon-on-insulator) 하부 구조체 또는 벌크 실리콘을 사용하여 형성된 결정 기판일 수 있다. 그외의 구현들에서, 반도체 기판(102)은 실리콘과 결합되거나 또는 결합되지 않을 수 있는 대안의 재료들을 사용하여 형성될 수 있고, 대안의 재료들은 게르마늄(germanium), 인듐 안티모나이드(indium antimonide), 납 텔루라이드(lead telluride), 인듐 비소(indium arsenide), 인듐 인화물(indium phosphide), 갈륨 비소(gallium arsenide) 또는 갈륨 안티모나이드(gallium antimonide)을 포함하지만 이에 한정되지 않는다. III-V족 또는 IV족 재료들로서 분류된 추가의 재료들 또한 기판을 형성하는데 사용될 수 있다. 반도체 기판(102)이 형성될 수 있는 재료들의 몇몇 예시들이 본원에 기술되지만, 반도체 디바이스가 구축될 수 있는 하부 구조(foundation)로서 기능할 수 있는 임의의 재료는 본원의 사상 및 범주 내에 있다. 그외의 실시예들에서, 반도체 기판(102)은 그외의 재료들을 포함할 수 있다. 일부 실시예들에서, 반도체 기판(102)은 웨이퍼(예를 들어, 도 1의 웨이퍼(10))의 개별화된 다이(예를 들어, 도 1의 다이들(101))의 일부분이다.
일부 실시예들에서, 하나 이상의 버퍼층들(예를 들어, 이하, "버퍼층(104)")은 반도체 기판(102) 상에 형성될 수 있다. 버퍼층(104)은, 예를 들어, 반도체 기판(102)의 테라스(terrace)들을, 예를 들어, 하나 이상의 III-V족 반도체 재료들 및/또는 하나 이상의 II-VI족 반도체 재료들, 또는 그 조합들을 포함하는 반도체 재료의 원자 이중층(atomic bi-layer)들로 채울 수 있다. 일부 실시예들에서, 버퍼층(104)은 가상 극성 반도체 기판(102)을 제공할 수 있다. 버퍼층(104)은 전위 스레딩(dislocation threading)에 대한 버퍼로서 더 기능하고 및/또는 반도체 기판(102)과 그외의 층들(예를 들어, 제1 분리층(106)) 사이의 격자 부정합의 제어(예를 들어, 스트레스 완화)를 제공할 수 있다. 버퍼층(104)은 N 타입 또는 P 타입 재료 시스템들을 포함할 수 있다. 실시예에서, 버퍼층(104)은 GaAs(gallium arsenide)를 포함한다. 실시예에서, 버퍼층(104)은 에피택셜 퇴적 공정에 의해 퇴적된다. 에피택셜 퇴적 공정은, 예를 들어, MBE, ALE, 에피택셜 성장, CBE, MOCVD 또는 그 조합들을 포함할 수 있다. 그외의 적절한 퇴적 방법들이 그외의 실시예들에서 사용될 수 있다.
층들의 스택(예를 들어, 도 7의 층들의 스택(700))이 반도체 기판(102) 상에 형성되어 IC 디바이스(100)의 트랜지스터들(예를 들어, 제1 트랜지스터(130), 제2 트랜지스터(132) 및/또는 제3 트랜지스터(134))을 형성할 수 있다. 예를 들어, 제1 분리층(106)이 반도체 기판(102) 상에 배치될 수 있고, 제1 채널층(108)이 제1 분리층(106) 상에 배치될 수 있고, 제2 분리층(110)이 제1 채널층(108) 상에 배치될 수 있고, 제2 채널층(112)이 제2 분리층(110) 상에 배치될 수 있다. 제1 분리층(106), 제1 채널층(108), 제2 분리층(110) 및 제2 채널층(112)은 에피택셜 퇴적 공정에 의해 형성될 수 있다. 일부 실시예들에서, 도시된 바와 같이, 층들(106, 108, 110 및 112)은 직접 접촉(예를 들어, 에피택셜 결합)한다. 버퍼층(104)이 이용되지 않는 실시예들에서, 제1 분리층(106)은 반도체 기판(102)과 직접 접촉할 수 있다.
제1 채널층(108)은 제1 트랜지스터(130)에 대한 채널을 제공할 수 있고, 제2 채널층(112)은 제2 트랜지스터(132)에 대한 채널을 제공할 수 있다. IC 디바이스(100)가 메모리 디바이스인 실시예들에서, 제1 채널층(108)은 제3 트랜지스터(134)에 대한 채널을 더 제공할 수 있다. 제1 트랜지스터(130), 제2 트랜지스터(132) 및 제3 트랜지스터(134)의 위치들은 점선들을 이용하여 대략적으로 표시되었다.
제1 트랜지스터(130)는 제1 콘택(120), 공통 콘택(118), 및 제1 콘택(120)과 공통 콘택(118) 사이에 배치되는 제1 채널층(108)의 채널 영역에 의해 형성될 수 있다. 게이트(122)는 제1 트랜지스터(130)의 제1 채널층(108)의 채널 영역에 결합되어, 제1 트랜지스터(130)를 통한 전류 흐름을 제어한다.
제2 트랜지스터(132)는 제2 콘택(116), 공통 콘택(118), 및 제2 콘택(116)과 공통 콘택(118) 사이에 배치되는 제2 채널층(112)의 채널 영역에 의해 형성될 수 있다. 게이트(122)는 제2 트랜지스터(132)의 제2 채널층(112)의 채널 영역에 결합되어, 제2 트랜지스터(132)를 통한 전류 흐름을 제어한다.
제3 트랜지스터(134)는 공통 콘택(118), 비트라인 콘택(126), 및 공통 콘택(118)과 비트라인 콘택(126) 사이에 배치되는 제1 채널층(108)의 채널 영역에 의해 형성될 수 있다. 워드라인 게이트(124)는 제3 트랜지스터(134)의 제1 채널층(108)의 채널 영역에 결합되어, 제3 트랜지스터(134)를 통한 전류 흐름을 제어한다.
제1 트랜지스터(130) 및 제2 트랜지스터(132)는 함께 IC 디바이스(100)의 인버터를 형성할 수 있다. 공통 콘택(118)은 제1 트랜지스터(130) 및 제2 트랜지스터(132)의 공유 콘택일 수 있다. 일부 실시예들에서, 제1 트랜지스터(130)는 IC 디바이스(100)의 풀다운 트랜지스터일 수 있고, 제2 트랜지스터(132)는 IC 디바이스(100)의 풀업 트랜지스터일 수 있다. 다른 실시예들에서, 제1 트랜지스터(130)는 IC 디바이스(100)의 풀업 트랜지스터일 수 있고, 제2 트랜지스터(132)는 IC 디바이스(100)의 풀다운 트랜지스터일 수 있다. 일부 실시예들에 따라, IC 디바이스(100)의 인버터(예를 들어, 제1 트랜지스터(130) 및 제2 트랜지스터(132))를 통한 전류 흐름의 경로는 일련의 화살표들(150)에 의해 나타내어질 수 있다. 다른 실시예들에서, 전류 흐름은 화살표들(150)에 의해 표시된 방향과 반대의 방향일 수 있다. 즉, 다양한 실시예들에 따라, 콘택들(116, 118, 120)은 소스 단자(예를 들어, 전자 공급자) 또는 드레인 단자(예를 들어, 전자 수신자)로서 기능할 수 있다.
제1 채널층(108) 및 제2 채널층(112)은 N 타입 및/또는 P 타입 재료 시스템을 포함하는 다양한 적합한 재료를 포함할 수 있다. 일부 실시예들에서, 제1 채널층(108) 및 제2 채널층(112)은 상이한 재료 시스템으로 구성된다. 예를 들어, N 타입 재료가 제1 채널층(108)에 대해 사용되는 경우, P 타입 재료가 제2 채널층(112)에 대해 사용될 수 있거나, 그 반대일 수 있다. 다양한 실시예들에 따라, 제1 채널층(108) 및 제2 채널층(112)은 각각 1 나노미터(nm) 내지 500nm 범위의 두께를 가질 수 있다. 일부 실시예들에서, N 타입 재료를 이용한 층(예를 들어, 제1 채널층(108) 또는 제2 채널층(112))은 P 타입 재료를 이용한 층보다 두꺼워서(예를 들어, 층 두께), IC 디바이스(100) 내에 더 큰 전류를 제공할 수 있다. 다른 실시예들에서, 제1 채널층(108) 및 제2 채널층(112)은 다른 두께들을 가질 수 있다.
일부 실시예들에서, 제2 채널층(112)은 P 타입 재료를 포함하고, 제1 채널층(108)은 N 타입 재료를 포함한다. 이러한 경우, 제2 콘택(116)은 인버터의 양의 공급 전압(예를 들어, Vdd 또는 Vcc)을 제공할 수 있고, 제1 콘택(120)은 인버터의 음의 공급 전압(예를 들어, Vss 또는 GND)을 제공할 수 있다. 이러한 실시예들에서, 제1 트랜지스터(130)는 IC 디바이스(100)의 풀다운 트랜지스터일 수 있고, 제2 트랜지스터(132)는 IC 디바이스(100)의 풀업 트랜지스터일 수 있으며, 전류는 제2 콘택(116)으로부터 제2 채널층(112)을 통해 공통 콘택(118)으로, 공통 콘택(118)을 통해 제1 채널층(108)으로, 제1 채널층을 통해 제1 콘택(120)으로 흐를 수 있다. 다른 실시예들에서, 제2 채널층(112)은 N 타입 재료를 포함하고, 제1 채널층(108)은 P 타입 재료를 포함한다. 제2 콘택(116)은 음의 공급 전압(예를 들어, Vss 또는 GND)을 제공할 수 있고, 제1 콘택(120)은 인버터의 양의 공급 전압(예를 들어, Vdd 또는 Vcc)을 제공할 수 있고, 전류는 화살표들(150)에 의해 표시된 방향과 반대의 방향으로 흐를 수 있다.
볼 수 있는 바와 같이, IC 디바이스(100)가 메모리 디바이스인 실시예들에서, IC 디바이스(100)는 제1 및 제2 트랜지스터들(130, 132)과 공통 콘택(118)을 공유하는 제3 트랜지스터(134)를 더 포함할 수 있다. 제3 트랜지스터(134)는 메모리 디바이스의 판독 또는 기입 동작들과 같은 액세스 트랜잭션들을 용이하게 하는 패스 게이트 트랜지스터의 역할을 할 수 있다. 일부 실시예들에서, 제3 트랜지스터(134)는 제1 채널층(108)에 대해 선택되는 재료의 타입에 따라 P 타입 또는 N 타입 디바이스일 수 있다.
일부 실시예들에서, 제1 및 제2 채널층들(108, 112)은, 예를 들어, Ⅳ족, Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 반도체 재료와 같은 반도체 재료를 포함할 수 있다. 제1 및 제2 채널층들(108, 112)의 재료는 나노와이어 재료를 포함할 수 있다. 제1 및 제2 채널층들(108, 112)의 재료는, 층들(104, 106, 108, 110, 112)이 에피택셜 결합되는 실시예들에서 층들(104, 106, 108, 110, 112) 간의 격자-정합(lattice-matching), 콘택들(예를 들어, 콘택들(116, 118, 120, 126)) 및/또는 게이트들(예를 들어, 게이트들(122, 124))의 둘레에 랩(wrap)을 형성하기 위한 에칭 선택비, 및 채널 전도도를 포함하는 다양한 인자들에 기초하여 선택될 수 있다. 일부 실시예들에서, 제1 및/또는 제2 채널층들(108, 112)을 위한 재료는, 갈륨(Ga), 비소(As), 인듐(In), 안티몬(Sb), 게르마늄(Ge), 실리콘(Si) 등, 또는 이들의 조합을 포함하는 재료 시스템을 포함할 수 있다. 예를 들어, 제1 및/또는 제2 채널층들(108, 112)는 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 안티모나이드(InSb), 갈륨 안티모나이드(GaSb), 인듐 갈륨 안티모나이드(InGaSb), 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs) 등, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 제1 채널층(108)은 갈륨 비소(GaAs) 나노와이어 재료와 같은 Ⅲ-Ⅴ족 반도체 재료를 이용하여 형성되고, 제2 채널층(112)은 게르마늄(Ge) 나노와이어 재료를 이용하여 형성된다. 제1 및/또는 제2 채널층들(108, 112)의 재료는 제1 및/또는 제2 분리층들(106, 110)의 재료보다 작은 밴드갭을 가질 수 있다. 다른 실시예들에서, 다른 적합한 채널 재료들이 이용될 수 있다.
제1 분리층(106) 및 제2 분리층(110)은 제1 채널층(108) 및 제2 채널층(112)에 대한 전기 절연 배리어를 제공할 수 있다. 다양한 실시예들에 따라, 제1 및 제2 분리층들(106, 110)은 제1 및 제2 채널층들(108, 112)의 재료에 대해 전기적 절연 재료를 포함할 수 있다. 분리층들(106, 110)을 형성하기 위해 퇴적되는 재료는, 예를 들어, Ⅳ족, Ⅲ-Ⅴ족, 또는 Ⅱ-Ⅵ족 반도체 재료들 및/또는 실리콘 산화물(SiO2) 등과 같은 다른 전기 분리 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 제1 및/또는 제2 분리층들(106, 110)의 재료는 SiO2, 알루미늄(Al), 비소(As), 갈륨(Ga), 안티몬(Sb), 인듐(In), 및/또는 이들의 조합을 포함할 수 있다. Ge, SiGe 또는 GaAs가 채널(예를 들어, 제1 및/또는 제2 채널층들(108, 112))로서 이용되는 실시예들에서, 알루미늄 비소(AlAs) 또는 알루미늄 갈륨 비소(AlGaAs)가 분리를 위해 이용될 수 있다(예를 들어, 제1 및/또는 제2 분리층들(106, 110)). InSb, InGaSb 또는 GaSb가 채널로서 이용되는 실시예들에서, 인듐 알루미늄 안티모나이드(InAlSb)가 분리를 위해 이용될 수 있다. InGaAs가 채널로서 이용되는 실시예들에서, 인듐 알루미늄 비소(InAlAs)가 분리를 위해 이용될 수 있다. 다른 실시예들에서, 다른 또는 추가적인 재료가 이용될 수 있다.
분리층들(106, 110)을 위한 재료는 인접한 층들에 대한 격자-정합, 전기 분리 특성들, 및/또는 콘택들(116, 118, 120, 126) 및/또는 게이트들(122, 124)을 형성하는 에칭 공정에 대한 에칭 선택비에 기초하여 선택될 수 있다. 예를 들어, 분리층들(106, 110)의 재료의 에칭을 허용하지만 채널층들(108, 112)의 에칭은 허용하지 않는 재료가 선택될 수 있다. 예를 들어, 일 실시예에서, GaAs 및/또는 Ge 나노와이어 재료들이 채널층들(108, 112)로서 이용되는 경우, AlAs가 분리층들(106, 110)로서 선택된다.
다양한 실시예들에 따라, 분리층들(106, 110)은 처음에 격자-정합 재료를 이용하여 형성되어, 핀 구조체(105) 내에 층들(예를 들어, 104, 106, 108, 110, 112)의 에피택셜 스택을 제공한다. 격자-정합 재료를 이용하는 분리층들(106, 110)의 부분들은, 채널 층들(108, 112) 간의 분리를 증가시키거나 분리층들(106, 110)의 재료를 제거하는데 이용될 수 있는 에칭 공정들에 대한 더 큰 에칭 선택비를 제공할 수 있는 다른 재료들로 대체될 수 있다. 예를 들어, IC 디바이스(100)는 AlAs로 구성되는 제1 분리층(106), GaAs로 구성되는 제1 채널층(108), AlAs로 구성되는 제2 분리층(110), 및 Ge로 구성되는 제2 채널층(112)을 에피택셜 퇴적함으로써 형성될 수 있다. 핀 구조체들(105)은, 핀 구조체들(105)이 제1 채널층(108)만을 포함하고 제2 채널층(112)을 포함하지 않는 1-채널층 영역(예를 들어, 라인들 1C 아래)(이하, "1-채널 영역"), 및 핀 구조체들(105)이 제1 채널층(108) 및 제2 채널층(112) 둘다를 포함하는 2-채널층 영역(예를 들어, 도 3의 라인 2C 아래)(이하, "2-채널 영역")을 갖도록 형성될 수 있다. 핀 구조체들(105)은 다수의 단위 셀들(예를 들어, 단위 셀들(111))에 걸쳐 연장될 수 있으며, 따라서, (예를 들어, 도 2의 각각의 단위 셀 레이아웃(211) 내에서) 다수의 1-채널 영역들 및 다수의 2-채널 영역들을 포함할 수 있다. 다양한 실시예들에 따라, 제2 분리층(110) 및/또는 제1 분리층(106)의 AlAs는, 제2 채널층(112) 아래의 (예를 들어, 라인 2C 아래) 핀 구조체들(105)의 2-채널 영역 내에서 SiO2로 대체될 수 있다. 이러한 실시예에서, IC 디바이스(100)의 (예를 들어, 소비자에게 배송 준비된) 최종 제품의 핀 구조체들(105)은, 라인 2C 아래의 2-채널 영역들에서 SiO2로 구성되고 라인들 1C 아래의 1-채널 영역들에서 AlAs로 구성되는 제1 분리층(106)을 포함할 수 있다. 핀 구조체들(105)은 SiO2로 구성되는 제2 분리층(110)을 더 포함할 수 있다. 본 발명은 이렇게 제한되지 않으며, 다른 실시예들에서, 제1 및/또는 제2 분리층들(106, 110)은 각각 단일 재료로(예를 들어, SiO2만으로 또는 AlAs와 같은 Ⅲ-Ⅴ족 반도체만으로) 구성될 수 있다.
일부 실시예들에서, 제1 분리층(106) 및 제2 분리층(110)은 각각 1nm 내지 100nm 범위의 두께를 가질 수 있다. 다른 실시예들에서, 제1 분리층(106) 및/또는 제2 분리층(110)은 다른 재료들 및/또는 다른 두께들을 포함할 수 있다.
일부 실시예들에서, 층들(104, 106, 108, 110, 112)은 각각 다수의 층들 또는 필름들로 구성될 수 있다(도시되지 않음). 예를 들어, 분리층들(106, 108) 또는 채널층들(108, 112)은 각각, 제1 재료가 아래의 층에 에피택셜 퇴적될 수 있는 격자-정합을 제공하도록 퇴적된 제1 재료, 제1 재료층보다 더 나은 채널/분리 성능을 제공하는 제2 재료층, 및/또는 제3 재료층 상에 다른 층의 재료가 에피택셜 퇴적될 수 있는 격자-정합을 제공하는 제3 재료층을 가질 수 있다. 일부 실시예들에서, 층들(104, 106, 108, 110, 112)의 재료층들의 구성요소들은 예를 들어, 에칭 선택비와 같은 다른 특성들에 대해 선택될 수 있다. 다른 실시예들에서, 층들(104, 106, 108, 110, 112) 각각에서, 설명된 것보다 더 많은 또는 더 적은 재료층들이 이용될 수 있다.
콘택들(116, 118, 120, 126)은 대응하는 제1 및/또는 제2 채널층들(108, 112)과 직접 전기 접촉하도록 결합될 수 있다(예를 들어, 콘택들의 재료와 채널층들의 재료 사이에 간섭하는 유전 재료가 없음). 게이트들(122, 124)은 제1 및/또는 제2 채널층들(108, 112)과 용량 결합될 수 있다(예를 들어, 게이트들의 재료와 채널층들의 재료 사이에 유전 재료가 배치되어 쇼트키 정션을 제공함).
제1 콘택(120)은 제1 채널층(108)과 직접 전기 접촉하지만 제2 채널층(112)과는 직접 전기 접촉하지 않도록 결합될 수 있다. 제1 콘택(120)은, 핀 구조체들(105)이 제1 채널층(108)만을 포함하는, 라인 1C 아래의 1-채널 영역들 내에 배치될 수 있다. 제2 콘택(116)은 제2 채널층(112)과 직접 전기 접촉하지만 제1 채널층(108)과는 직접 전기 접촉하지 않도록 결합될 수 있다. 공통 콘택(118)은 제2 채널층(112) 및 제1 채널층(108) 둘다와 직접 접촉하도록 결합될 수 있다. 제2 콘택(116) 및 공통 콘택(118)은, 핀 구조체들(105)이 제1 채널층(108) 및 제2 채널층(112) 둘다를 포함하는 라인 2C 아래의 2-채널 영역들 내에 배치될 수 있다. 비트라인 콘택(126)은 제1 채널층(108)과 직접 전기 접촉하지만 제2 채널층(112)과는 직접 전기 접촉하지 않도록 결합될 수 있다. 볼 수 있는 바와 같이, 비트라인 콘택(126)은, 핀 구조체들(105)이 제1 채널층(108)만을 포함하는 라인 1C 아래의 1-채널 영역들 내에 배치될 수 있다.
게이트(122)는 제1 채널층(108) 및 제2 채널층(112)과 전기적으로 결합(예를 들어, 용량 결합)될 수 있다. 일부 실시예들에서, 게이트(122)는 제2 트랜지스터(132)에 대해 제2 콘택(116)과 공통 콘택(118) 사이의 제2 채널층(112) 내의 전류 흐름(예를 들어, 화살표(150))을 제어하도록 구성될 수 있다. 게이트(122)는 제1 트랜지스터(130)에 대해 공통 콘택(118)과 제1 콘택(120) 사이의 제1 채널층(108) 내의 전류 흐름을 제어하도록 더 구성될 수 있다. 도시된 바와 같이, 게이트(122)는 제1 콘택(120)과 공통 콘택(118) 사이, 및 제2 콘택(116)과 공통 콘택(118) 사이에 배치될 수 있다. 게이트(122)는 2-채널 영역(예를 들어, 핀 구조체들(105)이 제1 채널층(108) 및 제2 채널층(112) 둘다를 포함하는 라인 2C 아래의 영역) 내에 배치될 수 있다. 도 2에서는 명료함을 위해 도시되지 않았으나, 게이트(122)의 재료과 제1 및 제2 채널층들(108, 112)의 재료 사이에 게이트 유전 재료가 배치되어, 게이트(122)와 제1 및 제2 채널층들(108, 112) 사이에 용량 결합을 제공할 수 있다. 예시적인 게이트 유전 필름(예를 들어, 게이트 유전 필름(109))이 도 4에 도시되었다.
워드라인 게이트(124)는 제1 채널층(108)과 전기적으로 결합(예를 들면, 용량성 결합)될 수 있으나, 제2 채널층(112)과는 전기적으로 결합되지 않을 수 있다. 볼 수 있는 바와 같이, 워드라인 게이트(124)는 핀 구조체들(105)이 제1 채널층(108)만을 포함하는 라인 1C 아래의 1-채널 영역들 내에 배치될 수 있다. 일부 실시예들에서, 워드라인 게이트(124)는 공통 콘택(118)과 비트라인 콘택(126) 사이에 배치된다. 워드라인 게이트(124)는 워드라인 게이트(124)의 재료와 제1 채널층(108)의 재료 사이에 배치되는 게이트 유전 필름(도 3에는 도시되지 않음)을 포함하여, 워드라인 게이트(124)와 제1 채널층(108) 사이에 용량 결합을 제공할 수 있다.
제2 콘택(116), 공통 콘택(118), 제1 콘택(120), 비트라인 콘택(126), 게이트(122) 및/또는 워드라인 게이트(124)를 위한 재료는, 예를 들어 금속을 포함하는, 임의의 적합한 전기 도전성 재료를 포함할 수 있다. 일부 실시예들에서, 콘택들(116, 118, 120, 126) 및/또는 게이트들(122, 124)(예를 들어, 전극 재료)은 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr) 또는 알루미늄(Al), 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 콘택들(116, 118, 120, 126) 및/또는 게이트들(122, 124)은, 예를 들면, 티타늄 질화물(TiN), 텅스텐 질화물(WN), 또는 탄탈륨 질화물(TaN), 또는 그의 조합과 같은 금속 질화물을 포함할 수 있다. 일부 실시예들에서, 콘택들(116, 118, 120, 126) 및/또는 게이트들(122, 124)은, 예를 들면, 티타늄 규화물(TiSi), 텅스텐 규화물(WSi), 탄탈륨 규화물(TaSi), 코발트 규화물(CoSi), 백금 규화물(PtSi), 니켈 규화물(NiSi), 또는 그의 조합과 같은 금속 규화물을 포함할 수 있다. 일부 실시예들에서, 콘택들(116, 118, 120, 126) 및/또는 게이트들(122, 124)은, 예를 들면, 티타늄 실리콘 질화물(TiSiN), 또는 탄탈륨 실리콘 질화물(TaSiN), 또는 그의 조합과 같은 금속 실리콘 질화물을 포함할 수 있다. 일부 실시예들에서, 콘택들(116, 118, 120, 126) 및/또는 게이트들(122, 124)은, 예를 들면, 티타늄 탄화물(TiC), 지르코늄 탄화물(ZrC), 탄탈륨 탄화물(TaC), 하프늄 탄화물(HfC), 또는 알루미늄 탄화물(AlC), 또는 그의 조합과 같은 금속 탄화물을 포함할 수 있다. 일부 실시예들에서, 콘택들(116, 118, 120, 126) 및/또는 게이트들(122, 124)은, 예를 들면, 탄탈륨 탄소 질화물(TaCN), 티타튬 탄소 질화물(TiCN), 또는 그의 조합과 같은 금속 탄소 질화물을 포함할 수 있다. 일부 실시예들에서, 콘택들(116, 118, 120, 126) 및/또는 게이트들(122, 124)은, 도전성 금속 산화물(예를 들면, 루테늄 산화물)들을 포함할 수 있다. 재료들은, 트랜지스터가 P 타입 또는 N 타입 트랜지스터인지에 따라 P 타입 일함수 또는 N 타입 일함수 재료들을 더 포함할 수 있다. 일부 실시예들에서, 상이한 재료들의 다수의 층들이 콘택들(116, 118, 120, 126) 및/또는 게이트들(122, 124)을 형성하는 데에 이용될 수 있다. 콘택들(116, 118, 120, 126) 및/또는 게이트들(122, 124)은, 그외의 실시예들에서, 그외의 적합한 재료들을 포함할 수 있다.
일부 실시예들에서, 스페이서들의 쌍(미도시)은 게이트들(122, 124)을 브래킷(bracket)할 수 있다. 스페이서들은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 재료로부터 형성될 수 있다. 스페이서들을 형성하는 공정들은 본 기술 분야에 공지되어 있고, 일반적으로 퇴적 및 에칭 공정 단계들을 포함한다.
일부 실시예들에서, 콘택들(116, 118, 120, 126)은, 도시된 바와 같이, 상면에서 더 넓은 치수를 갖고, 바닥면에서 더 좁은 치수를 갖는 가늘어지는 프로파일 형상을 가질 수 있다. 콘택들(116, 118, 120, 126)의 상면에서의 더 넓은 치수는 IC 디바이스(100)의 기생 외부 저항(Rext)을 감소시킬 수 있고, 바닥면에서의 더 좁은 치수는 트랜지스터들(130, 132, 134)에 대한 더 큰 공간을 제공함으로써 트랜지스터 영역들에서 더 작은 크기들로의 크기 조절을 용이하게 할 수 있다. 콘택들(116, 118, 120, 126)의 프로파일은, 예를 들면, 패터닝 공정에 의해 형성되는 콘택 트렌치 내에 경사진 측벽들을 제공하는 습식/건식 에칭 패터닝 공정에 의해 달성될 수 있다.
일부 실시예들에서, 게이트들(122, 124)은 콘택들(116, 118, 120, 126)에 비해 더 직사각형 형상의 프로파일을 가질 수 있다. 즉, 일부 실시예들에서, 콘택들(116, 118, 120, 126)은, 도시된 바와 같이, 게이트들(122, 124)의 프로파일에 비해 더 가늘어지는 프로파일을 가질 수 있다. 게이트들(122, 124)의 프로파일은, 게이트들(122, 124)을 형성하는 데에 이용될 수 있는 패터닝 공정의 결과로서 더욱 직사각형이 될 수 있다. 예를 들면, RMG(replacement metal gate) 공정이 게이트들(122, 124)을 형성하는 데에 이용되어, 더미 게이트가, 도 14와 함께 본원에서 더욱 상세히 설명될 바와 같이, 후속하여 제거되고 또 다른 게이트 재료로 대체되는 희생 재료를 이용하여 먼저 형성되게 할 수 있다.
일부 실시예들에서, 게이트들(122, 124)은 제1 ILD 층(160)에 형성될 수 있고, 콘택들(116, 118, 120, 126)은 제2 ILD 층(170)에 형성될 수 있다. 예를 들면, 게이트들(122, 124)의 형성 후에 ILD 재료(114)의 제2 ILD 층(170)이 게이트들(122, 124) 위에 퇴적될 수 있고, 콘택들(116, 118, 120)은, 도시된 바와 같이, 콘택들(116, 118, 120, 126)의 단일 연속 재료 구조체가 게이트들(122, 124)의 단일 연속 재료 구조체 위에서 연장하도록 ILD 재료(114)의 제2 ILD 층(170)에 형성될 수 있다. 게이트들(122, 124)에 관한 콘택들(116, 118, 120, 126)의 그외의 구성들은 그외의 실시예들에서 이용될 수 있다.
예를 들면, ILD 재료(114)와 같은 전기 절연 재료는 IC 디바이스(100)의 전기 도전성 구조체들을 서로 전기적으로 절연하도록 퇴적될 수 있다. 복수의 ILD 층(예를 들면, 제1 ILD 층(160) 및 제2 ILD 층(170))은 트랜지스터들(130, 132, 134) 상에 퇴적될 수 있다. ILD 층들은, 그들의 응용가능성에 대해 알려진 유전체 재료, 예를 들면, 로우-k 유전체 재료들을 이용하여 집적 회로 구조체들로 형성될 수 있다. 이용될 수 있는 유전체 재료들의 예시들은, 실리콘 산화물(SiO2), 탄소 도핑된 산화물(CDO), 실리콘 질화물, 퍼플루오로시클로부탄 또는 폴리테트라플루오로에틸렌과 같은 유기 폴리머들, FSG(fluorosilicate glass), 및 실세스퀴옥산, 실록산, 또는 유기실리케이트 유리와 같은 유기실리케이트들을 포함하지만, 이에 제한되지는 않는다. ILD 층들은 그들의 유전체 상수를 더 감소시키기 위해 포어(pore)들 또는 그외의 보이드(void)들을 포함할 수 있다. ILD 재료(114)는 그외의 실시예들에서 그외의 적합한 재료들을 포함할 수 있다.
도 3의 측단면도에 도시된 바와 같이, 제2 콘택(116), 공통 콘택(118), 및 게이트(122)의 각각의 일부분들은 일부 실시예들에서 제2 채널층(112) 위에 그리고 아래에 배치될 수 있다. 제1 콘택(120), 공통 콘택(118), 게이트(122), 워드라인 게이트(124) 및 비트라인 콘택(126)은 일부 실시예들에서 제1 채널층(108) 위에 그리고 아래에 배치될 수 있다.
다양한 실시예들에 따르면, 제2 콘택(116)은, 적어도 하나의 평면 차원에서, 제2 채널층(112)의 재료를 둘러싸도록 구성된다. 제2 콘택(116)의 재료는 제1 트랜지스터(130)의 채널을 완전하게 둘러싸도록 제1 채널층(108) 주위를 감쌀 수 있다. 마찬가지로, 제1 콘택(120), 워드라인 게이트(124) 및 비트라인 콘택(126)은, 적어도 하나의 평면 차원에서, 제1 채널층(108)의 재료를 둘러싸도록 구성될 수 있다. 공통 콘택(118) 및 게이트(122)는, 적어도 하나의 평면 차원에서, 제1 채널층(108)의 재료 및 제2 채널층(112)의 재료를 둘러싸도록 구성될 수 있다. 일부 실시예들에서, 평면 차원은 IC 디바이스(100)가 형성되는 반도체 기판(102)의 평면 표면에 수직일 수 있다(예를 들면, 도 2의 단면 라인 CD에서 페이지에 들어가고 나오는 평면 차원).
도 4는, 일부 실시예들에 따른, IC 디바이스(100)의 핀 구조체(예를 들면, 도 2의 핀 구조체들(105))에 걸친 측단면도를 간략히 예시한다. 예를 들면, 도 4의 측단면도는 도 2의 라인 CD를 따른 도면을 나타낼 수 있다. 도 4는 게이트(122)의 재료가 단면의 평면에서 제1 채널층(108) 및 제2 채널층(112)의 재료를 둘러싸도록 어떻게 위치할 수 있는지를 도시한다. 도 3 및 4를 참조하면, 도 4가 제1 및 제2 채널층들(108, 112)을 둘러싸는 게이트(122)의 예시만을 도시하고 있지만, 게이트(122)에 대해 본원에 개시된 바와 같은 동일한 또는 유사한 구성들이 제1 및/또는 제2 채널층들(108, 112)과 함께 제2 콘택(116), 공통 콘택(118), 제1 콘택(120), 워드라인 게이트(124), 및 비트라인 콘택(126)에 대해 이용될 수 있다는 것에 유의한다. 다양한 실시예들에 따르면, 제1 및/또는 제2 채널층들(108, 112)을 완전하게 둘러싸도록 구성되는 게이트들(122, 124) 또는 콘택들(116, 118, 120, 126)이 각각 AAG(all around gate)들 또는 AAC(all around contact)들로서 칭해질 수 있다.
일부 실시예들에서, 게이트 유전체 필름(109)은 채널층들(108, 112)과 게이트들(122, 124) 사이에 용량성 결합을 제공하도록 채널층들(108, 112) 상에 형성될 수 있다. 게이트 유전체 필름(109)은 채널층들(108, 112)의 재료 상에 컨포멀하게(conformally) 퇴적될 수 있다. 게이트 유전체 필름(109)은 하이-k 재료들을 포함하는 다양한 적합한 유전체 재료들을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체 필름(109)은, 예를 들면, 실리콘 산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(SixNy), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 실리콘 산화물(HfSixOy), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 란타늄 산화물(La2O3), 이트륨 산화물(Y2O3), 란타늄 알루미늄 산화물(LaAlxOy), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 바륨 스트론튬 티타늄 산화물(BaSrTixOy), 바륨 티타늄 산화물(BaTixOy), 스트론튬 티타늄 산화물(SrTixOy), 납 스칸듐 탄탈륨 산화물(PbScxTayOz), 또는 납 아연 니오브산염(PbZnxNbyOz), 또는 그들의 조합을 포함할 수 있고, x, y, 및 z는 각각의 원소들의 적합한 양들을 나타낸다. 일부 실시예들에서, 어닐링 공정은 하이-k 재료가 이용될 때 게이트 유전체 필름(109)의 품질을 개선하기 위해 그것에 대해 수행될 수 있다. 그외의 재료들은 게이트 유전체 필름(109)에 대한 그외의 실시예들에서 이용될 수 있다.
제1 및/또는 제2 채널층들(108, 112)은 분리층들(106, 110)의 재료를 제거하는 데에 이용될 수 있는 에칭 공정으로 인하여 도 4의 측단면도에서 라운드형 에지들(예를 들면, 라운드형 프로파일)을 가질 수 있다. 일부 실시예들에서, 에칭 공정은 채널층들(108, 112)의 재료들에 대해 분리층들(106, 110)의 재료들을 선택적으로 제거할 수 있다. 더욱 선택적인 에칭 공정은 더욱 직사각형-형상의 프로파일을 형성할 수 있고, 덜 선택적인 에칭 공정은 채널층들(108, 112)의 더욱 라운드형의 프로파일을 형성할 수 있다.
그외의 실시예들에서, (예들 들면, 도 5와 함께 설명되는 바와 같이) 게이트들(122, 124) 또는 콘택들(116, 118, 120, 126)은 제1 및/또는 제2 채널층들(108, 112)을 부분적으로 둘러싸도록 구성될 수 있다.
도 5는, 일부 실시예들에 따른, IC 디바이스(100)의 대안의 핀 구조체에 걸친 측단면도를 개략적으로 예시한다. 도 3 및 5를 참조하면, 일부 실시예들에서, 도시된 바와 같이, 게이트들(122, 124), 또는 콘택들(116, 118, 120, 126)은 제1 및/또는 제2 채널층들(108, 112)을 부분적으로 둘러싸도록 구성될 수 있다. 예를 들면, 일부 실시예들에서, 분리층들(106, 110)은 게이트들(122, 124) 또는 콘택들(116, 118, 120, 126)의 형성 동안 선택적으로 제거되지 않을 수 있다. 게이트 유전체 필름(109)은, 게이트 유전체 필름(109)의 재료가 채널층들(108, 112)의 재료와 게이트들(122, 124) 또는 콘택들(116, 118, 120, 126)의 재료 사이에 배치되도록 퇴적될 수 있다.
제1 및/또는 제2 채널층들(108, 112)은 도 4의 제1 및/또는 제2 채널층들(108, 112)의 에지들보다 도 5의 측단면도에서 더 직사각형의 에지들을 가질 수 있는데, 그 이유는, 도 5에서, 에칭 공정이 게이트들(122, 124) 또는 콘택들(116, 118, 120, 126)의 형성 동안 분리층들(106, 110)의 재료를 제거하는 데에 이용되지 않을 수 있기 때문이다.
다양한 실시예들에 따라, 게이트(122)는, 도시된 바와 같이, 제2 채널층(112)을 둘러싸는 3중 게이트 구성 및 제1 채널층(108)을 둘러싸는 2중 게이트 구성으로 배열될 수 있다. 3중 게이트 구성은, 표면들 중 두 개가 실질적으로 평행인 세 개의 표면들 중 인접한 표면에 대해 대략 90°로 각각 구성되는 채널의 세 개의 표면들에 결합된 게이트(122)의 재료를 포함한다. 에칭 또는 그외의 제조 공정들로 인하여, 3중 게이트 구성의 세 개의 표면들은 그들이 일치하는(coincide) 곳에 라운드형 에지들을 가질 수 있다. 게이트(122)는, 도시된 바와 같이, 제1 채널층(108)을 둘러싸는 2중 게이트 구성으로 배열될 수 있다. 2중 게이트 구성은 서로 실질적으로 평행한 채널의 두 개의 표면들에 연결되는 게이트(122)의 재료를 포함한다. 두 개의 표면들은 핀 구조체들(105)의 경사진 측벽들을 제공할 수 있는 에칭 공정들로 인해 일부 경우들에서 정확하게 평행하지 않을 수 있다. 예를 들면, 일부 실시예들에서, 핀 구조체들(105)의 상면 영역(예를 들면, 말단 부분)은 핀 구조체들(105)의 바닥면 영역(예를 들면, 인접한 부분)보다 더 좁은 치수(예를 들면, 폭)를 가질 수 있고, 바닥면 영역은 상면 영역보다 반도체 기판(102)에 더 가깝다. 따라서, 일부 실시예들에서, 핀 구조체(105)의 제2 채널층(112)의 폭은 핀 구조체(105)의 제1 채널층(108)의 폭보다 더 좁을 수 있다. 핀 구조체들(105)의 폭은, 핀 구조체들(105)의 긴 방향(예를 들면, 도 3의 라인 AB를 따른 방향)에 수직하는 방향(예를 들면, 라인 CD를 따른 방향)으로 연장하는 치수일 수 있다.
워드라인 게이트(124) 및/또는 콘택들(116, 118, 120, 126)은 게이트(122)와 함께 설명된 원리들에 기초한 유사한 3중 게이트 또는 2중 게이트 구성들을 포함할 수 있다. 3중 콘택 또는 2중 콘택 구성은, 그러나 게이트 대신 콘택에 대해 각각 3중 게이트 또는 2중 게이트 콘택으로서 유사한 구성을 제공할 수 있다. 예를 들면, 일부 실시예들에서, 워드라인 게이트(124)는 제1 채널층(108)을 갖는 3중 게이트 구성을 형성할 수 있다. 제1 콘택(120)은 제1 채널층(108)과 3중 콘택 구성을 형성할 수 있다. 제2 콘택(116)은 제2 채널층(112)과 3중 콘택 구성을 형성할 수 있다. 공통 콘택(118)은 제2 채널층(112)과 3중 콘택 구성 및 제1 채널층(108)과 2중 콘택 구성을 형성할 수 있다. 비트라인 콘택(126)은 제1 채널층(108)과 3중 콘택 구성을 형성할 수 있다. 그외의 게이트 또는 콘택 구성들이 그외의 실시예들에서 이용될 수 있다.
다양한 실시예들에 따르면, 도 3의 트랜지스터들(130, 132, 134)은 2중 또는 더블-게이트 트랜지스터들, 3중 게이트 트랜지스터들, 및 AAG 또는 랩-어라운드(wrap-around) 게이트 트랜지스터들 - 이들 중 일부는 종종 FinFET 트랜지스터들로 불림 -과 같은 비평면 트랜지스터들을 포함한다. 그외의 실시예들에서, 적합한 평면 트랜지스터들이 이용될 수 있다.
도 6은, 일부 실시예들에 따른, IC 디바이스(예를 들면, 도 1-5의 IC 디바이스(100))의 적층형 트랜지스터 구성을 제조하는 방법(600)에 대한 흐름도이다. 방법(600)은 도 1-5와 함께 설명된 기법들 및/또는 구성들에 적합할 수 있다. 도 7-15는 도 6의 방법(600)과 함께 설명되는 다양한 제조 동작들 후의 IC 디바이스(100)를 개략적으로 예시한다. 도 7에서, 방법(600)의 602 및 604에서의 액션들에 후속하는 IC 디바이스(100)가 도시된다. 도 6-7을 참조하면, 602에서, 방법(600)은 IC 디바이스(100)의 반도체 기판(102)을 제공하는 것을 포함한다. 일부 실시예들에서, 웨이퍼는 집적 회로 디바이스들(예를 들면, 도 1-5의 집적 회로 디바이스(100))의 제조를 위해 제공될 수 있다.
604에서, 방법(600)은 반도체 기판(102) 상에 버퍼층(104), 제1 분리층(106), 제1 채널층(108), 제2 분리층(110), 및 제2 채널층(112)을 퇴적하여 층들의 스택(700)을 형성하는 것을 더 포함할 수 있다. 일부 실시예들에서, 버퍼층(104)은 반도체 기판(102) 상에 퇴적될 수 있다. 제1 분리층(106)은 버퍼층(104) 상에, 또는 버퍼층(104)이 이용되지 않는 경우 반도체 기판(102) 상에 퇴적될 수 있다. 제1 채널층(108)은 제1 분리층(106) 상에 퇴적될 수 있다. 제2 분리층(110)은 제1 채널층(108) 상에 퇴적될 수 있다. 제2 채널층(112)은 제2 분리층(110) 상에 퇴적될 수 있다. 일부 실시예들에서, 604에서 층들의 퇴적은, 각각의 층이 함께 에피택셜 결합되는 층들의 스택(700)을 제공하도록 에피택셜 퇴적 공정에 의해 수행될 수 있다. 일부 실시예들에서, 604에서의 퇴적된 층들은, 에피택셜 퇴적을 수행하는 장비의 단일 챔버에서 반도체 웨이퍼(예를 들면, 도 1의 웨이퍼(10))의 표면을 덮도록 퇴적된다.
도 8에서, 도 7의 IC 디바이스(100)의 평면도가 도시된다. 604에서의 층들의 퇴적에 후속하여, 제2 채널층(112)의 재료 및 밑에 있는 층들의 재료는 IC 디바이스(100)의 각 단위 셀 레이아웃(211)의 전체 영역을 덮을 수 있다.
도 9-10에서, 방법(600)의 606에서의 액션들에 후속하는 IC 디바이스(100)가 도시된다. 도 9는 도 7과 유사한 관점으로부터의 IC 디바이스(100)의 상면도를 도시한다. 도 10은 도 5와 유사한 관점으로부터의 IC 디바이스(100)의 측단면도를 도시한다. 도 6-7, 및 9-10을 참조하면, 606에서, 방법(600)은 층들의 스택(700)을 패터닝하여 하나 이상의 핀 구조체(105)를 형성하는 것을 더 포함할 수 있다. 핀 구조체들(105)은, 예를 들면, 리소그래피 및/또는 에칭 공정들을 이용하여 패터닝될 수 있다. 일부 실시예들에서, 하드마스크(예를 들면, 실리콘 질화물)는 층들의 스택(700) 위에 퇴적되고 핀 구조체들(105)의 디자인으로 패터닝될 수 있다. 에칭 공정은 핀 구조체들(105)이 형성되도록 하드마스크 패턴 아래에 있는 층들의 스택(700)의 재료를 제거할 수 있다. 일부 실시예들에서, 에칭 공정은 핀 구조체들(105)의 층들의 스택(700)의 재료를 제외한 층들의 스택(700)의 모든 재료를 제거한다. 에칭 공정은 반도체 기판(102)의 일부를 더 제거할 수 있다. 예를 들면, 일부 실시예들에서, 핀 구조체들(105)을 형성하기 위한 에칭 공정은 반도체 기판(102)으로의 1 내지 10,000Å의 깊이로 반도체 기판(102)의 재료를 제거할 수 있다.
도 11에서, 방법(600)의 608에서의 액션들에 후속하는 IC 디바이스(100)가 도시된다. 도 11은 도 3과 유사한 관점으로부터의 IC 디바이스(100)의 측단면도를 도시한다. 도 6 및 11을 참조하면, 608에서, 방법(600)은 핀 구조체(105)의 지정된 2-채널 영역(예를 들면, 라인 2C 아래의 부분)에서 제1 및/또는 제2 분리층들(106, 110)의 재료를 선택적으로 대체하는 것을 더 포함할 수 있다. 지정된 2-채널 영역들은 IC 디바이스(100)의 최종 제품에서 적어도 2개의 적층된 채널층들을 갖는 핀 구조체들(105)의 부분들일 수 있다. 제1 및/또는 제2 분리층들(106, 110)의 재료는 패터닝 공정에 의해 선택적으로 대체될 수 있다. 일부 실시예들에서, 포토레지스트 또는 하드마스크 재료는 퇴적되고 패터닝되어, IC 디바이스(100)의 지정된 2-채널 영역들의 제1 및/또는 제2 분리층들(106, 110)을 선택적으로 제거하는 에칭 공정으로부터, 지정된 1-채널 영역들(예를 들어, 라인들 1C의 하부 부분)의 제1 및/또는 제2 분리층들(106, 110)의 재료를 마스크하거나 달리 보호한다. 지정된 1-채널 영역들은 IC 디바이스(100)의 최종 제품에서 하나의 채널층을 갖는 핀 구조체(105)의 부분들일 수 있다.
지정된 2-채널 영역들에서, 제1 및/또는 제2 채널층들(108, 112)의 재료를 상당히 또는 실질적으로 제거하지 않으면서, 제1 및/또는 제2 분리층들(106, 110)의 재료를 선택적으로 제거하기 위해 선택적 에칭 공정이 사용될 수 있다. 일부 실시예들에서, 단계 608에서 선택적으로 대체되는 재료는 층들의 스택(예를 들어 도 7의 층들의 스택(700))을 형성하기 위해 에피택셜하게 퇴적된 격자-정합된 반도체 재료(예를 들어, AlAs)이다. 제1 및/또는 제2 분리층들(106, 110)에 대한 대체 재료는, 예를 들어, 증가된 전기적 분리 특성들 또는 제거된 재료에 비해 증가된 에칭 선택비를 갖는 재료(예를 들어, SiO2)를 포함할 수 있다. 일부 실시예들에서, 제1 및/또는 제2 분리층들(106, 110)의 제거된 재료는 예를 들어 층간 유전체(ILD) 재료(114) 등의 분리 재료를 퇴적함으로써 대체될 수 있다. 일부 실시예들에서, 단계 608에서의 동작들은 방법(600)의 단계 610에서의 동작들에 앞서 수행될 수 있다.
도 12에서, IC 디바이스(100)의 지정된 2-채널 영역들(예를 들어, 도 11의 라인 2C의 하부)의 제1 및/또는 제2 분리층들(106, 110)의 재료를 대체하기 위해 ILD 재료(114)를 퇴적하는 것에 후속하여 IC 디바이스(100)가 도시된다. 도 12는 도 10과 유사한 시점으로부터의 IC 디바이스(100)의 측단면도를 도시한다. 일부 실시예들에서, 제1 및/또는 제2 분리층들(106, 110)의 재료는, 보여지는 바와 같이, 반도체 기판(102) 상의 트랜체 분리 영역들을 채우기 위해 사용되는 동일한 ILD 유전체 재료(114)를 포함할 수 있다. 퇴적된 ILD 재료(114)는, 보여지는 바와 같이, 반도체 기판(102)에 실질적으로 평면의 표면을 제공하기 위해 연마될 수 있다. ILD 재료(114)는 스핀-온 기법들, 컨포멀 퇴적 기법들, 원자층 퇴적(ALD), 또는 임의의 다른 적절한 공정에 의해 퇴적될 수 있다. 다른 실시예들에서, 단계 608에서의 동작들은 IC 디바이스(100)의 제조에서 전혀 수행되지 않을 수 있다.
도 13에서, IC 디바이스(100)는 방법(600)의 단계 610에서의 동작들에 후속하여 도시된다. 도 13은 도 11과 유사한 시점으로부터의 IC 디바이스(100)의 측단면도를 도시한다. 도 6 및 도 13을 참조하여, 단계 610에서, 방법(600)은 IC 디바이스(100)의 지정된 1-채널 영역들(예를 들어, 라인 1C의 하부)로부터 제2 분리층(110) 및 제2 채널층(112)의 재료를 제거하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 제2 분리층(110) 및 제2 채널층(112)의 재료를 제거하는 단계는 1-채널 영역들 및 2-채널 영역들을 형성한다. 제2 분리층(110) 및 제2 채널층(112)의 재료는 패터닝 공정에 의해 제거될 수 있다. 일부 실시예들에서, 포토레지스트 또는 하드마스크 재료는 퇴적되고 패터닝되어, IC 디바이스(100)의 1-채널 영역들의 제2 분리층(110) 및 제2 채널층(112)의 재료를 제거하는 에칭 공정으로부터, 2-채널 영역들(예를 들어, 라인들 2C의 하부 부분들)의 핀 구조체들(105)의 재료를 마스크하거나 또는 달리 보호한다.
도 14에서, IC 디바이스(100)는 방법(600)의 단계 612에서의 동작들에 후속하여 도시된다. 예를 들어, 도 14에서 IC 디바이스(100)는 게이트(예를 들어, 도 3의 게이트(122))가 형성되는 위치에 대응하여 게이트 트렌치(177)를 형성하는 에칭 공정들에 후속하지만, 게이트 트렌치(177)를 채우기 위한 전기 도전 재료를 퇴적하기 전의 IC 디바이스를 나타낼 수 있다. 도 14는 도 12와 유사한 시점으로부터의 IC 디바이스(100)의 측단면도를 도시한다. 도 6 및 도 14를 참조하여, 단계 612에서, 방법(600)은 IC 디바이스(100)의 하나 이상의 게이트(들)(예를 들어, 도 3의 게이트들(122, 124))을 형성하는 단계를 더 포함할 수 있다.
게이트(들)는 대체 금속 게이트(RMG) 공정 등의 패터닝 공정을 사용하여 형성될 수 있다. 예를 들어, 폴리실리콘 등의 더미 금속 재료(예를 들어, 희생 재료)가 핀 구조체들(105)과 핀 구조체들(105)의 사이의 영역들을 덮도록 컨포멀하게 퇴적될 수 있다. 더미 게이트 재료는 하나 이상의 더미 게이트(들)를 형성하도록 패터닝될 수 있다. 예를 들어, ILD 재료(114)(예를 들어, 도 3의 제1 ILD 층(160)) 등의 전기 절연 재료는 핀 구조체들(105)의 개별적인 핀 구조체들 사이의 영역들을 채우도록 퇴적될 수 있다. ILD 재료(114)는 더미 게이트(들)의 상면이 평면이 되도록 연마될 수 있다. 이와 관련하여, 게이트들(122, 124)은 퇴적된 ILD 재료(114)(예를 들어, 도 3의 제1 ILD 층(160)) 내에 배치될 수 있다. 더미 게이트(들)의 재료를 선택적으로 제거하여 게이트(들)가 형성되어야 할 핀 구조체들(105)의 부분들을 노출시키기 위해 에칭 공정이 사용될 수 있다.
일부 실시예들에서, 게이트 유전체 필름(109)이 핀 구조체들(105)의 노출된 부분들(예를 들어, 적어도 제1 및/또는 제2 채널층들(108, 112)) 위에 퇴적될 수 있고 게이트 재료가 게이트 유전체 필름(109) 위에 퇴적되어 도 5에 도시된 바와 같은 3중 게이트 및/또는 2중 게이트 구성들을 갖는 게이트(122)를 형성할 수 있다. 다른 실시예들에서, 핀 구조체들(105)의 노출된 부분들은, 도 14에 도시된 바와 같이, 제1 및/또는 제2 채널층들(108, 112)의 재료를 상당히 제거하지 않으면서, 제1 및/또는 제2 분리층들(106, 110)의 재료를 실질적으로 제거하는 선택적 에칭 공정을 거칠 수 있다. 도 14는, 게이트 트렌치(177)(예를 들어, 에어갭)가 게이트(예를 들어, 도 4의 게이트(122))가 형성되어야 할 제1 및 제2 채널층들(108, 112)을 둘러싸도록 하는 선택적 에칭 공정에 후속하여 IC 디바이스(100)를 도시한다. 게이트 유전체 필름(109)은 제1 및/또는 제2 채널층들(108, 112)의 노출된 표면들 위에 퇴적될 수 있고, 이어서 게이트 재료가 게이트 유전체 필름(109) 위에 퇴적되어 도 4에 도시된 바와 같은 AAG 구성을 갖는 게이트(122)를 형성한다. 게이트 재료들은 원자층 퇴적(ALD) 또는 임의의 다른 적절한 퇴적 공정에 의해 퇴적될 수 있다. 게이트 재료들을 퇴적하여 게이트(들)를 형성하는 것에 후속하여, IC 디바이스(100)는 게이트(들)의 상면에서 평면의 표면을 제공하도록 ILD 재료(114)로 연마될 수 있다.
일부 실시예들에서, 도 3의 게이트들(122, 124)은 동시에 형성된다. 다른 실시예들에서, 도 3의 게이트들(122, 124)은 별도로 형성될 수 있다. 다른 실시예들에서 게이트(들)를 형성하기 위해 다른 적절한 기법들이 사용될 수 있다.
도 15에서, IC 디바이스(100)는 방법(600)의 단계 614에서의 동작들에 후속하여 도시된다. 예를 들어, 도 15의 IC 디바이스(100)는 도 3의 개별적인 콘택들(120, 116, 118, 126)의 콘택 트렌치들(119, 115, 117, 125)을 형성하는 패터닝 동작들에 후속하지만, 콘택 트렌치들(119, 115, 117, 125)을 전기 도전 재료로 채우기 전의 IC 디바이스(100)를 나타낼 수 있다. 도 15는 도 11에서와 유사한 시점으로부터의 IC 디바이스(100)의 측단면도를 도시한다. 도 6 및 도 15를 참조하여, 방법(600)은 IC 디바이스(100)의 하나 이상의 콘택들(예를 들어, 도 3의 콘택들(120, 116, 118, 126))을 형성하는 단계를 더 포함할 수 있다.
하나 이상의 콘택들은 게이트들(122, 124) 위에 형성된 전기 절연층 내에 형성될 수 있다. 예를 들어, ILD 재료(114)가 퇴적되어 게이트들(122) 및 이전에 퇴적된 ILD 재료(114)(예를 들어, 도 3의 제1 ILD층(160)) 위에 층(예를 들어, 도 3의 제2 ILD층(170))을 형성할 수 있다. 게이트들(122, 124) 위에 배치된 ILD 재료(114)는 평면의 표면을 갖도록 연마되고 그 후 콘택들이 형성되어야 할 영역들 내의 재료를 제거(예를 들어, 에칭에 의함)하는 것을 허용하도록 패터닝될 수 있다. 이러한 점에서, 콘택들은 도 3의 제2 ILD층(170) 내에 형성될 수 있다. ILD 재료(114) 및/또는 분리층들(106, 110)의 재료는 콘택 트렌치들(119, 115, 117, 125)을 형성하는 에칭 공정들에 의해 제거될 수 있다. 분리층들(106, 110)의 재료 및 ILD 재료(114)가 동일한 실시예들에서, 단일 에칭 공정이 사용될 수 있다. 일부 실시예들에서, 콘택 트렌치들(119, 115, 117, 125)은 희생 재료를 사용하지 않는 패터닝 공정을 사용하여 형성된다. 따라서, 콘택들은 일부 실시예들에서, 게이트들의 프로파일에 비하여 더 가늘어지는 프로파일을 가질 수 있다.
일부 실시예들에서, 제1 및/또는 제2 채널층(108, 112)의 채널 영역들은 콘택들이 형성되어야 하는 곳(예를 들어, 콘택 트렌치들(119, 115, 117, 125) 내의 노출된 채널층들(108, 112))에 도핑될 수 있다. 예를 들어, N-형 디바이스들에 대한 채널 영역들은 N-형 도펀트들로 도핑될 수 있고, P-형 디바이스들에 대한 채널 영역들은 P-형 도펀트들로 도핑될 수 있다. 일부 실시예들에서, N-형 채널 영역에 대하여, 채널층들(108, 112)의 채널 영역들은 실리콘(Si), 황(S), 텔루르(Te), 또는 이들의 조합들로 도핑될 수 있다. P-형 채널 영역에 대하여, 채널층들(108, 112)의 채널 영역들은 베릴륨(Be), 탄소(C), 또는 이들의 조합들로 도핑될 수 있다. 일부 실시예들에서, 제1 채널층(108)의 채널 영역은 N-형 도펀트들을 포함하는 딥 채널 임플란트로 도핑될 수 있다. 딥 채널 임플란트에 후속하여, 제2 채널층(112)의 채널 영역이 P-형 도펀트들을 포함하는 쉘로우 임플란트로 도핑될 수 있다. 다른 실시예들에서, 채널층들(108, 112)의 채널 영역들을 도핑하기 위해 다른 불순물들 또는 기법들이 사용될 수 있다.
콘택 트렌치들(119, 115, 117, 125)을 실질적으로 채우기 위해 전기 도전 재료가 퇴적될 수 있다. 일부 실시예들에서, 전기 도전 재료는 원자층 퇴적(ALD)에 의해 퇴적된다. 다른 실시예들에서 다른 퇴적 기법들을 사용하여 콘택들을 형성하기 위해 전기 도전 재료가 퇴적될 수 있다.
콘택들의 각각은 에칭되어야 할 잠재적으로 상이한 재료들 및/또는 깊이들로 인해 일부 실시예들에서 별도의 패터닝 공정을 사용하여 독립적으로 형성될 수 있고, 따라서, 잠재적으로 상이한 에칭 화학적 성질 및/또는 에칭 시간들을 갖는다. 일부 실시예들에서, 콘택 트렌치들(119, 125)에 대응하는 콘택들은 콘택 트렌치들(119, 125)의 잠재적으로 유사한 깊이들 및/또는 재료들로 인해 동시에 형성될 수 있다. 콘택 트렌치들(115 및 117)은 개별적인 패터닝 공정들을 사용하여 각각 별도로 형성될 수 있다. 일부 실시예들에서, 별도의 마스크 동작들이 사용되어 콘택 트렌치(119) 및 콘택 트렌치(115)를 형성한다. 다른 실시예들에서, 콘택 트렌치들(115, 117, 119, 125)은 동일한 패터닝 공정을 사용하여 동시에 형성될 수 있다.
본 발명의 실시예들은 원하는 바에 따라 구성하는 임의의 적절한 하드웨어 및/또는 소프트웨어를 사용하여 시스템 내에 구현될 수 있다. 도 16은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(1000)를 개략적으로 예시한다. 컴퓨팅 디바이스(1000)는 마더보드(1002) 등의 보드를 수용한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이들로 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(1004)는 마더보드(1002)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(1006)은 또한 마더보드(1002)에 물리적으로 그리고 전기적으로 결합된다. 추가의 구현들에서, 통신 칩(1006)은 프로세서(1004)의 일부이다.
그 적용들에 따라서, 컴퓨팅 디바이스(1000)는 마더보드(1002)에 물리적으로 그리고 전기적으로 결합되거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽스 프로세서, 디지털 신호 처리기, 암호 보조 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치확인 시스템(GPS) 디바이스, 콤패스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함하지만 이들로 제한되지 않는다.
통신 칩(1006)은 컴퓨팅 디바이스(1000)와의 데이터의 전달을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어들은 고체가 아닌 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이 용어는, 연관된 디바이스들이, 일부 실시예들에서는 그렇지 않지만, 어떠한 와이어도 포함하지 않는다는 것을 암시하지 않는다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE, Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물들 뿐만 아니라, 3G, 4G, 5G 및 그 이상으로서 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이들로 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스 등의 단거리 무선 통신들에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타 등의 장거리 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서(1004)의 집적 회로 다이(예를 들어, 도 1의 다이들(101))는 본 명세서에서 설명된 바와 같은 트랜지스터들(예를 들어, 도 3의 트랜지스터들(130, 132, 134))을 포함하여, 하나 이상의 디바이스들(예를 들어, 도 1-5의 IC 디바이스(100))를 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에서 설명된 바와 같은 트랜지스터들(예를 들어, 도 3의 트랜지스터들(130, 132, 134))을 포함하여, 하나 이상의 디바이스들(예를 들어, 도 1-5의 IC 디바이스(100))을 포함한다.
추가의 구현들에서, 컴퓨팅 디바이스(1000) 내에 수용되는 다른 컴포넌트(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이스)는 본 명세서에서 설명된 바와 같은 트랜지스터들(예를 들어, 도 3의 트랜지스터들(130, 132, 134))을 포함하여, 하나 이상의 디바이스들(예를 들어, 도 1-5의 IC 디바이스(100))을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 정보 단말기(PDA), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(1000)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 발명의 예시된 구현들의 상기 설명은, 요약서에 설명된 것을 포함하여, 빠짐 없는 것으로 의도되거나, 본 발명을 개시된 정확한 형태들로 제한하는 것으로 의도되지 않는다. 본 발명의 특정 구현들 및 예들이 본 명세서에서 예시의 목적으로 설명되었지만, 관련 분야의 통상의 기술자들이 인식할 것처럼, 다양한 균등한 수정들이 본 발명의 범주 내에서 가능하다.
이러한 수정들은 상기 상세한 설명에 비추어 본 발명에 행해질 수 있다. 다음의 특허청구범위에서 사용된 용어들은 본 발명을 명세서 및 특허청구범위에서 개시된 특정 구현들로 제한하는 것으로서 고려되어서는 안된다. 오히려, 본 발명의 범주는 전적으로 다음의 특허청구범위에 의해 결정되어야 하며, 특허청구범위는 특허청구범위 해석의 확립된 원칙에 따라 고려되어야 한다.

Claims (49)

  1. 반도체 기판,
    상기 반도체 기판 상에 형성된 복수의 핀 구조체; 및
    게이트 단자를 포함하는 장치로서,
    상기 복수의 핀 구조체의 개별 핀 구조체는,
    상기 반도체 기판 상에 배치된 제1 분리층,
    상기 제1 분리층 상에 배치된 제1 채널층,
    상기 제1 채널층 상에 배치된 제2 분리층,
    상기 제2 분리층 상에 배치된 제2 채널층 - 상기 제1 채널층 및 상기 제2 채널층은 상기 제2 채널층이 상기 제1 채널층 위에 배치된 상기 제1 채널층의 제1 부분에 대응하는 상기 핀 구조체의 2-채널 영역, 및 상기 제2 채널층이 상기 제1 채널층 위에 배치되지 않은 상기 제1 채널층의 제2 부분에 대응하는 상기 핀 구조체의 1-채널 영역을 정의함 -,
    1-채널 영역에서의 상기 제1 채널층과 전기적으로 결합된 제1 콘택 - 상기 제1 콘택 및 상기 제1 채널층은 제1 트랜지스터에 포함됨 -, 및
    2-채널 영역에서의 상기 제2 채널층과 전기적으로 결합된 제2 콘택 - 상기 제2 콘택 및 상기 제2 채널층은 제2 트랜지스터에 포함됨 -
    을 포함하고,
    상기 게이트 단자는 상기 제1 채널층과 용량성 결합되어 상기 제1 트랜지스터에 대한 상기 제1 채널층을 통한 전류의 흐름을 제어하고, 상기 제2 채널층과 용량성 결합되어 상기 제2 트랜지스터에 대한 상기 제2 채널층을 통한 전류의 흐름을 제어하는,
    장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 2-채널 영역에서의 상기 제1 채널층 및 상기 제2 채널층과 전기적으로 결합된 공통 콘택을 더 포함하는 장치.
  4. 제3항에 있어서,
    상기 게이트 단자는 상기 제1 콘택과 상기 공통 콘택 사이에 배치되어 상기 제1 콘택과 상기 공통 콘택 사이의 전류의 흐름을 제어하고,
    상기 게이트 단자는 상기 제2 콘택과 상기 공통 콘택 사이에 배치되어 상기 제2 콘택과 상기 공통 콘택 사이의 전류의 흐름을 제어하는 장치.
  5. 제3항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 공통 콘택을 공유하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 인버터를 형성하는 장치.
  6. 제5항에 있어서,
    상기 제1 트랜지스터는 집적 회로 디바이스의 풀업(pull-up) 또는 풀다운(pull-down) 트랜지스터이고,
    상기 제2 트랜지스터는 상기 집적 회로 디바이스의 풀업 또는 풀다운 트랜지스터인 장치.
  7. 제6항에 있어서,
    상기 제1 트랜지스터는 풀다운 트랜지스터이고,
    상기 제2 트랜지스터는 풀업 트랜지스터인 장치.
  8. 제7항에 있어서,
    상기 집적 회로 디바이스는 메모리 디바이스이고, 상기 장치는,
    상기 1-채널 영역에서의 상기 제1 채널층과 용량성으로 결합되어 제3 트랜지스터에 대한 상기 제1 채널층을 통한 전류의 흐름을 제어하는 워드라인 게이트 단자, 및
    상기 1-채널 영역에서의 상기 제1 채널층과 전기적으로 결합된 비트라인 콘택을 더 포함하는 장치.
  9. 제8항에 있어서,
    상기 제3 트랜지스터는 상기 공통 콘택을 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 공유하는 상기 메모리 디바이스의 패스-게이트(pass-gate) 트랜지스터인 장치.
  10. 제8항에 있어서,
    상기 게이트 단자 및 상기 워드라인 게이트 단자는 층간 유전체(interlayer dielectric; ILD) 재료의 제1 층에 배치되고,
    상기 제1 콘택, 상기 제2 콘택, 상기 공통 콘택, 및 상기 비트라인 콘택은 상기 ILD 재료의 제1 층 및 상기 게이트 단자 상에 배치되는 ILD 재료의 제2 층에 배치되는 장치.
  11. 제1항에 있어서,
    상기 복수의 핀 구조체의 상기 개별 핀 구조체 및 다른 개별 핀 구조체는 메모리 디바이스의 적어도 하나의 공통 단위 셀을 가로질러 병렬로 연장되고, 상기 메모리 디바이스의 다수의 단위 셀을 가로질러 연장되는 장치.
  12. 제11항에 있어서,
    상기 게이트 단자는 상기 메모리 디바이스의 상기 적어도 하나의 공통 단위 셀에 배치된 제1 게이트 단자이고,
    상기 장치는,
    상기 제1 채널층과 상기 제2 채널층에 전기적으로 결합되고, 상기 메모리 디바이스의 적어도 하나의 공통 단위 셀에 배치된 제1 공통 콘택; 및
    상기 적어도 하나의 공통 단위 셀에 배치된 제2 게이트 단자 및 제2 공통 콘택을 더 포함하고, 상기 제2 게이트 단자 및 상기 제2 공통 콘택은 상기 다른 개별 핀 구조체 상에 배치되고, 상기 제2 게이트 단자는 상기 제1 공통 콘택과 전기적으로 결합되고, 상기 제2 공통 콘택은 상기 제1 게이트 단자와 전기적으로 결합되는 장치.
  13. 반도체 기판을 제공하는 단계,
    층들의 스택을 형성하도록 상기 반도체 기판 상에 제1 분리층을 퇴적하고, 상기 제1 분리층 상에 제1 채널층을 퇴적하고, 상기 제1 채널층 상에 제2 분리층을 퇴적하고, 상기 제2 분리층 상에 제2 채널층을 퇴적하는 단계,
    하나 이상의 핀 구조체를 형성하도록 상기 층들의 스택을 패터닝하는 단계 - 상기 하나 이상의 핀 구조체의 개별 핀 구조체는 상기 제1 분리층, 상기 제1 채널층, 상기 제2 분리층, 및 상기 제2 채널층을 포함함 -,
    상기 제2 채널층이 상기 제1 채널층 위에 배치된 상기 제1 채널층의 제1 부분에 대응하는 상기 개별 핀 구조체의 2-채널 영역, 및 상기 제2 채널층이 상기 제1 채널층 위에 배치되지 않은 상기 제1 채널층의 제2 부분에 대응하는 상기 개별 핀 구조체의 1-채널 영역을 형성하도록 상기 제2 분리층 및 상기 제2 채널층의 재료를 제거하는 단계, 및
    제1 콘택, 제2 콘택, 및 공통 콘택을 형성하는 단계 - 상기 제1 콘택은 상기 1-채널 영역에서의 상기 제1 채널층과 전기적으로 결합되고, 상기 제1 콘택 및 상기 제1 채널층은 제1 트랜지스터에 포함되고, 상기 제2 콘택은 상기 2-채널 영역에서의 상기 제2 채널층과 전기적으로 결합되고, 상기 제2 콘택 및 상기 제2 채널층은 제2 트랜지스터에 포함되고, 상기 공통 콘택은 상기 2-채널 영역에서의 상기 제1 채널층 및 상기 제2 채널층과 전기적으로 결합됨 -
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 반도체 기판 상에 상기 제1 분리층을 퇴적하고, 상기 제1 분리층 상에 상기 제1 채널층을 퇴적하고, 상기 제1 채널층 상에 상기 제2 분리층을 퇴적하고, 상기 제2 분리층 상에 상기 제2 채널층을 퇴적하는 단계는 분자선 에피택시(MBE), 원자층 에피택시(ALE), 에피택셜 성장, 화학적 빔 에피택시(CBE), 유기 금속 화학 기상 증착(MOCVD), 또는 그들의 조합들에 의해 수행되는 방법.
  15. 제13항에 있어서,
    게이트 단자를 형성하는 단계를 더 포함하고, 상기 게이트 단자는 상기 제1 채널층과 용량성 결합되어 상기 제1 트랜지스터에 대한 상기 제1 채널층을 통한 전류의 흐름을 제어하고, 상기 제2 채널층과 용량성 결합되어 상기 제2 트랜지스터에 대한 상기 제2 채널층을 통한 전류의 흐름을 제어하고, 상기 게이트 단자는 상기 제1 콘택과 상기 공통 콘택 사이에 배치되어 상기 제1 트랜지스터에 대한 상기 제1 콘택과 상기 공통 콘택 사이의 전류의 흐름을 제어하고, 상기 게이트 단자는 상기 제2 콘택과 상기 공통 콘택 사이에 배치되어 상기 제2 트랜지스터에 대한 상기 제2 콘택과 상기 공통 콘택 사이의 전류의 흐름을 제어하는 방법.
  16. 제15항에 있어서,
    상기 게이트 단자를 형성하는 단계는,
    상기 2-채널 영역들에서의 상기 제1 분리층 및 상기 제2 분리층의 재료를 선택적으로 제거하는 단계, 및
    상기 제1 채널층과 상기 제2 채널층 사이의 영역을 채우도록 전기 도전성 재료를 퇴적하는 단계를 포함하는 방법.
  17. 삭제
  18. 제15항에 있어서,
    상기 제1 콘택, 상기 제2 콘택, 및 상기 공통 콘택을 형성하는 단계는 상기 제1 콘택, 상기 제2 콘택, 및 상기 공통 콘택 각각의 형성에 대응하는 3개의 독립된 패터닝 공정을 이용하여 수행되는 방법.
  19. 제15항에 있어서,
    층간 유전체(ILD) 재료의 제1 층을 퇴적하는 단계, 및
    상기 ILD 재료의 제1 층 상에 ILD 재료의 제2 층을 퇴적하는 단계를 더 포함하고, 상기 게이트 단자는 상기 ILD 재료의 제1 층에 배치되고, 상기 제1 콘택, 상기 제2 콘택, 및 상기 공통 콘택은 상기 ILD 재료의 제2 층에 형성되는 방법.
  20. 제15항에 있어서,
    상기 게이트 단자를 형성하는 단계는 희생 게이트 재료를 이용하는 대체 금속 게이트 공정을 포함하고,
    상기 제1 콘택, 상기 제2 콘택, 및 상기 공통 콘택을 형성하는 단계는 희생 콘택 재료를 이용하지 않는 패터닝 공정을 포함하고, 상기 제1 콘택, 상기 제2 콘택, 및 상기 공통 콘택은 상기 게이트 단자의 프로파일에 비하여 더 가늘어지는 프로파일을 갖는 방법.
  21. 제15항에 있어서,
    상기 제2 분리층 및 상기 제2 채널층의 재료를 제거하기 전에 상기 퇴적된 제1 및 제2 분리층들의 재료를 상기 2-채널 영역들에서의 상이한 재료로 선택적으로 대체하는 단계를 더 포함하는 방법.
  22. 제21항에 있어서,
    상기 퇴적된 제1 및 제2 분리층들의 재료는 Ⅲ-Ⅴ족 반도체 재료를 포함하고, 상기 상이한 재료는 실리콘 산화물(SiO2)을 포함하는 방법.
  23. 제13항에 있어서,
    상기 반도체 기판 상에 버퍼 필름을 퇴적하는 단계를 더 포함하고, 상기 버퍼 필름은 상기 반도체 기판과 상기 제1 분리층 사이에 배치되는 방법.
  24. 컴퓨팅 디바이스로서,
    마더보드,
    상기 마더보드 상에 장착된 통신 칩, 및
    상기 마더보드 상에 장착된 프로세서 또는 메모리 디바이스
    를 포함하고,
    상기 프로세서 또는 상기 메모리 디바이스는,
    반도체 기판,
    상기 반도체 기판 상에 형성된 복수의 핀 구조체, 및
    게이트 단자를 포함하고,
    상기 복수의 핀 구조체의 개별 핀 구조체는,
    상기 반도체 기판 상에 배치된 제1 분리층,
    상기 제1 분리층 상에 배치된 제1 채널층,
    상기 제1 채널층 상에 배치된 제2 분리층,
    상기 제2 분리층 상에 배치된 제2 채널층 - 상기 제1 채널층 및 상기 제2 채널층은 상기 제2 채널층이 상기 제1 채널층 위에 배치된 상기 제1 채널층의 제1 부분에 대응하는 상기 핀 구조체의 2-채널 영역, 및 상기 제2 채널층이 상기 제1 채널층 위에 배치되지 않은 상기 제1 채널층의 제2 부분에 대응하는 상기 핀 구조체의 1-채널 영역을 정의함 -,
    상기 1-채널 영역에서의 상기 제1 채널층과 전기적으로 결합된 제1 콘택 - 상기 제1 콘택 및 상기 제1 채널층은 제1 트랜지스터에 포함됨 -, 및
    상기 2-채널 영역에서의 상기 제2 채널층과 전기적으로 결합된 제2 콘택 - 상기 제2 콘택 및 상기 제2 채널층은 제2 트랜지스터에 포함됨 -
    을 포함하고,
    상기 게이트 단자는, 상기 제1 채널층과 용량성 결합되어 상기 제1 트랜지스터에 대한 상기 제1 채널층을 통한 전류의 흐름을 제어하고, 상기 제2 채널층과 용량성 결합되어 상기 제2 트랜지스터에 대한 상기 제2 채널층을 통한 전류의 흐름을 제어하는, 컴퓨팅 디바이스.
  25. 제24항에 있어서,
    상기 컴퓨팅 디바이스는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더인 컴퓨팅 디바이스.
  26. 삭제
  27. 삭제
  28. 삭제
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