JP2006324628A - 完全ケイ化ゲート形成方法及び当該方法によって得られたデバイス - Google Patents

完全ケイ化ゲート形成方法及び当該方法によって得られたデバイス Download PDF

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Abstract

【課題】各々のトランジスタータイプの金属ゲート電極のＷＦと閾値電圧とを簡単かつ能率的にコントロールでき、使用されるトランジスタ又はゲート絶縁体のジオメトリ及び／または大きさから独立した、金属ゲートＣＭＯＳデバイスの製造方法を提供する。
【解決手段】 半導体デバイスの完全ケイ化ゲート電極を製造する方法は、ゲートスタックの半導体層の上にわたって金属層を形成するステップと、前記半導体層を部分的にケイ化させることができる第１の熱使用量を提供するステップであって、得られた前記ケイ化物層は、金属−半導体の比が１より大きい、ステップと、残存した未反応の金属層を選択的に除去するステップと、前記半導体層を完全にケイ化させることができる第２の熱使用量を提供するステップとを含む。
【選択図】図２

Description

本発明は、半導体プロセス技術及び半導体デバイスに関する。特に、本発明は、金属−半導体材料間の反応によって形成された金属ゲート電極を備えた半導体デバイスに関する。
ポリＳｉのデプリーションの問題を除くために、将来の相補的な金属酸化物半導体（ＣＭＯＳ）テクノロジーノードにおいて、金属ゲートは、部分的にケイ化（silicided）されたポリＳｉゲートに置き換わることが予想される。この用途では、仕事関数（ＷＦ）は考えられる最も極めて重要な特性の１つである。近年、金属ゲート電極としてのケイ化の用途、そして特にＮｉＳｉの完全ケイ化（fully-silicided：ＦＵＳＩ）されたゲートについて、大きな興味がもたれている。
処理上の観点からは、ケイ化物が絶縁体界面に至るまでゲート内に形成され、ポリＳｉフィルムを完全に消費する以前のテクノロジーノードにおいて用いられるＮｉの自己整合ケイ化プロセスの変形として実行することができる。
Ｎｉケイ化物は、以前の世代からの流れのいくつかの態様（Ｓｉゲートパターン、エッチング、及び自己整合ケイ化プロセス等）を維持できる魅力的な金属ゲート候補として現われた。ＮｉＳｉ ＦＵＳＩゲートに注意を引きつけた主要な特性は、ドーパントによるＳｉＯ２上のそれらの有効仕事関数の調節であり、ドーパントによって２種の異なる金属を要することなくｎＭＯＳ及びｐＭＯＳデバイスの閾値電圧（Ｖｔ）をチューニングできる。また、進化したＣＭＯＳ用途について、高ｋ値絶縁体上のＮｉ ＦＵＳＩゲートの集積化及び特性が注目されている。
デバイスのＷＦとＶｔの良好なコントロールは、ゲート電極用途のための本質的な要件である。Ｎｉ ＦＵＳＩゲートプロセス及びＮｉ−Ｓｉシステムにおける所定の多数のケイ化物相について、Ｖｔをコントロールする能力を評価するためには、（ａ）絶縁体界面でのＮｉケイ化物相をコントロールする能力と、（ｂ）様々なケイ化物相の仕事関数とを扱うことが重要である（従来の誘電体、及び、高Ｋ誘電体の両方について）。
そこで、各々のトランジスタータイプの金属ゲート電極の仕事関数と閾値電圧とを簡単かつ能率的にコントロールでき、使用されるトランジスタ又はゲート絶縁体のジオメトリ及び／または大きさから独立した、金属ゲートＣＭＯＳデバイスの製造方法が必要である。
半導体デバイスの完全ケイ化ゲート電極を製造する方法は、ゲートスタックの半導体層の上にわたって金属層を形成するステップと、前記半導体層を部分的にケイ化させることができる第１の熱使用量を提供するステップであって、得られた前記ケイ化物層は、金属−半導体の比が１より大きい、ステップと、残存した未反応の金属層を選択的に除去するステップと、前記半導体層を完全にケイ化させることができる第２の熱使用量を提供するステップとを含む。
半導体層は、シリコン及び／又はゲルマニウムを含んでもよい。金属層は、全ての適当な超硬金属、貴金属、遷移金属のいずれか、又はこれらについての全ての組み合わせであってもよい。前記金属層は、Ｎｉを含むことが好ましい。
前記方法では、前記第１の熱の使用量は、部分的にケイ化されたゲート内における各ケイ化物相ＭｘＳｙについて画定されたケイ化動力学グラフによって決定してもよい。ここでＭは金属を表わし、Ｓは使用された半導体を表わし、ｘとｙは、０以外であって０より大きな実数である。
典型的な実施の形態は、添付図面を用いて説明する。ここに挙げた実施の形態及び図面は、制限するものではなく、むしろ、説明のために便宜的に用いたものである。なお、図面において、同じ部材には同じ符号を付している。
詳細な説明
パターン化されたデバイスでは、一般に１００ｎｍ未満の特に狭いラインについては、金属／半導体比があまりはっきりとしない。すなわち、スペーサと周辺領域の頂部から金属が拡散し、ゲート内の半導体と反応して、有効な金属／半導体比が増える。
以下に説明する完全ケイ化ゲートデバイスを製造する新しい方法は、従来のケイ化方法で存在しているライン幅依存を除くことができる。
本発明に係る半導体デバイスの完全ケイ化ゲート電極を製造する方法は、
ゲートスタックの半導体層の上にわたって金属層を形成するステップと、
前記半導体層を部分的にケイ化させることができる第１の熱使用量を提供するステップであって、得られた前記ケイ化物層は、金属−半導体の比が１より大きい、ステップと、
残存した未反応の金属層を選択的に除去するステップと、
前記半導体層を完全にケイ化させることができる第２の熱使用量を提供するステップと
を含む。
本発明に係る方法では、前記金属層は、底の半導体材料に拡散でき、金属ゲート電極について適当な金属であってもよい。さらに、前記金属層は、タンタル又はタングステン等の超硬金属、Ｐｔ等の貴金属、Ｎｉ等の貴金属に隣接する金属、Ｔｉ等の遷移金属、あるいはこれらの金属の２つ又はそれ以上の全ての組み合わせであってもよい。
前記半導体層は、金属ゲート電極について適当な材料であってもよい。特に、前記半導体層は、Ｓｉ、Ｇｅ、又はこれらの混合物であってもよい。
前記第１の熱ステップは、所定の時間にわたって、温度（あるいは、熱エネルギーとも呼ばれる）Ｔ°１を付与する。Ｔ°１は、第２の熱ステップで付与される温度（Ｔ°２）より低いことが好ましい。前記第１の熱ステップは、高速熱処理（ＲＴＰ１）ステップからなることが好ましい。
約３０秒から約６０秒の間の範囲の時間にわたって前記温度を付与することが好ましい。
前記第２の熱ステップは、Ｔ°１より高い温度Ｔ°２を所定の時間、好ましくは約３０秒から約６０秒の間の範囲の時間にわたって付与することが好ましい。前記第２の熱ステップは、高速熱処理（ＲＴＰ２）ステップからなることが好ましい。
前記金属と前記半導体との間の反応を制御するＴ°１と時間とを制限することによって、所定厚さの半導体層が未反応のまま残ると共に、金属リッチなケイ化物層が成長する。
本発明の枠組みでは、「ケイ化（ケイ化された、ケイ化物）（"silicide", "silicided", "silicidation"）」の用語は、金属とシリコンとの間の反応を意味するものとして用いるが、これはシリコンに限られることを意味するものではない。例えば、Ｇｅ、あるいは他の適当な半導体と金属との反応についても「ケイ化」と呼んでもよい。
本発明の枠組みでは、「金属リッチなケイ化物」という用語は、前記金属と前記半導体との間の反応の結果得られた材料を意味するものとして用いる。ここで、金属−半導体の比は１より大きい。
前記ケイ化物相（あるいは、金属−半導体相とも呼ばれる）は、化学式ＭｘＳｙによって表わすことができる。ここで、Ｍは金属を表し、Ｓは半導体を表しており、ｘとｙは、０と異なる整数又は実数である。金属リッチなケイ化物では、ｘ／ｙが１より大きい。
例えば、積層した金属がＮｉで、半導体がポリＳｉの場合、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、Ｎｉ３Ｓｉ等のいくつかの相は、これらの反応から得られる。例えば、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、Ｎｉ３Ｓｉは、Ｎｉリッチなケイ化物である。
実際に、前記第１の熱ステップの後に得られる前記金属リッチなケイ化物層では、金属−半導体比（ｘ／ｙ）は１より大きい。
残りの（未反応の）金属層を取り除くステップの後で、好ましくは選択的なエッチングステップにおいて、前記金属リッチなケイ化物層は、前記第２の熱ステップの間、唯一の金属源として働き、半導体層を完全にケイ化する。
すなわち、完全にケイ化されたゲート中の金属の合計量は、残存する金属を除去するステップの後の前記金属リッチなケイ化物層に蓄積される金属の量である。すなわち、第２の熱ステップの反応で利用可能な金属は、前記金属リッチなケイ化物層に取り込まれた金属のみである。第２の熱ステップでは、決まった量の金属の再配分だけが生じる。
製造する完全にケイ化されたゲートとして考える金属半導体相（ＭｘＳｙ）と完全にケイ化されたゲートの大きさを選択することによって、製造する前記完全ケイ化ゲートに存在する金属の合計量は決定される。
また、前記決定された金属の合計量は、部分的にケイ化された半導体層に取り込まれた金属の量でもあり、それは、残存する未反応の金属層の除去後における唯一の金属源である。
前記部分的なケイ化半導体層において、所望量の金属を得るために、金属／半導体反応における金属拡散率は、本発明の方法において、各々のケイ化物相についてあらかじめ設定されたケイ化動力学グラフに基づく熱使用量（Ｔ°１と時間）を提供することによって、コントロールされる。
すなわち、Ｔ°１と時間パラメーターは、図６で示され、表されているＮｉ２Ｓｉのケイ化動力学グラフのように、ケイ化動力学グラフを確立することによって各々のケイ化物相について決定できる。
本発明の方法は、さらにＴ°１と前記第１の熱ステップで付与する時間を決定するためのケイ化動力学グラフを確立するステップを含んでもよい。
本発明は、以下の特定の実施の形態及び所定の図面に関して説明されるが、本発明はこれらに限定されることを意図するものではない。
好ましい実施の形態では、金属層はＮｉからなり、半導体はポリＳｉからなる。
本発明の方法において、有効Ｎｉ／Ｓｉ比は、第１の熱使用量を制限することによって、コントロールされ、ポリＳｉ層が完全に消費されないで、Ｎｉリッチなケイ化物層が成長する。Ｎｉリッチなケイ化物層、すなわちスペーサ及び周辺領域の上の頂部の未反応のＮｉを除去し、それは選択的除去ステップにおいて行うことが好ましい。第２の熱使用量は、完全ケイ化ゲートに付与される。
第１の熱ステップは、各々のケイ化物相について確立されたケイ化動力学グラフを基礎として決定された時間にわたって温度Ｔ°１を付与するステップからなる。
第２の熱ステップは、ケイ化動力学グラフを基礎として決定される時間にわたって温度Ｔ°２を付与するステップからなる。
例えば、ＮｉＳｉが完全にケイ化されたと考えられる場合、部分的にケイ化された層内のＮｉリッチ相は、ＮｉｘＳｉｙ相であってもよい。ここで、ｘ／ｙは、１より大きいが、２以上であることが好ましい。
特に、ＮｉＳｉが完全にケイ化されたと考えられる場合、部分的にケイ化された層内のＮｉリッチ相は、Ｎｉ２Ｓｉ及び/またはＮｉ３Ｓｉ２であってもよい。
Ｎｉリッチ相がＮｉ２Ｓｉである特定の実施の形態では、Ｔ°１と前記第１の熱ステップの時間は、図６に基づいて決定される。
Ｔ°１は、５００℃より低いことが好ましく、約２４０℃〜３５０℃の間であることがより好ましい。
Ｔ°１は、約３０秒〜約６０秒の間の時間にわたって付与することが好ましい。
前記第１の熱ステップは、高速熱処理（ＲＴＰ１）からなることが好ましい。
Ｔ°２は、５００℃より高いことが好ましく、５００℃〜８５０℃の間であることがより好ましい。
Ｔ°２は、約３０秒〜約６０秒の間の範囲の時間にわたって付与することが好ましい。
前記第２の熱ステップは、高速熱処理（ＲＴＰ２）からなることが好ましい。
本発明の方法では、ＲＴＰ１の熱使用量を制限することによって、効果的な（反応した）Ｎｉ／Ｓｉ比がコントロールされ、ポリＳｉ厚さを完全には消費しないＮｉリッチなケイ化物を成長させる。スペーサ／周囲領域の上の余分のＮｉとＮｉ膜とは、選択的エッチングステップにおいて取り除かれる。より高い温度での第２のＲＴＰステップは、ＮｉＳｉの成長に使用され、ゲートを完全にケイ化する。
また、本発明は、以下の通り説明される。
我々は、相及びＶｔコントロールとは独立したライン幅について、ＮｉＳｉ及びＮｉ３ＳｉのＦＵＳＩゲートプロセスのゲート長さ３０ｎｍまでの拡張性を初めて明らかにした。
我々は、それが少ない熱使用量での不完全なケイ化に終わるか、あるいはＮｉケイ化物相と独立でないライン幅について、より多い熱使用量ではＶｔシフトを導くので、１ステップのＦＵＳＩでは、ＮｉＳｉ ＦＵＳＩゲートについて不十分であることを示す。
我々は、ＶｔとＷＦシフトが、高Ｋの（ＨｆＯ２（２５０ｍＶ）又はＨｆＳｉＯＮ（３３０ｍＶ）で、ＳｉＯＮ（１１０ｍＶ）より大きいことを示し、高Ｋ値の上でのＮｉリッチなＦＵＳＩについて、フェルミ準位のアンピンニングを報告する。
その一方、出現する相のコントロールなしでのＮｉ３Ｓｉ ＦＵＳＩの拡張性を説明して、Ｖｔ＝−０．３３ＶでのＨｆＳｉＯＮ Ｎｉ３Ｓｉ ＦＵＳＩ ＰＭＯＳデバイスを報告する。
最後に、我々は、ＮｉＳｉについて、狭いゲート長さに至るまでの相コントロールを２ステップのＦＵＳＩプロセスで得られることを示す。
Ｎｉ ＦＵＳＩゲートは、最近、進展したＣＭＯＳ技術についての金属ゲート候補としての注意を引いた（B. Tavel他、IEDM Tech. Dig., 825 (2001)；J. Kedzierski他、IEDM Tech. Dig., 247 (2002), 441 (2003); K. G. Anil他、Symp． VLSI Tech., 190 (2004)； A. Velosoほか、IEDM Tech. Dig., 855(2004)；K. Takahashi他、IEDM Tech. Dig.,91(2004））。
ＮｉＳｉ、ＮｉＳｉ２、及びＮｉ３Ｓｉは、使用可能なゲート材料として研究されている。その高い核生成温度のために、ＮｉＳｉ２は、自己整合されたＦＵＳＩゲートプロセスにおける集積化のためにはあまり魅力的ではない。進展したＣＭＯＳアプリケーションについて、極めて重要な短いゲート長さへのＮｉ ＦＵＳＩゲートプロセスの拡張性は、いまだ詳細に扱われておらず、それが本研究の焦点である。
K. G. Anil他、Symp. VLSI Tech., 190 (2004)及びA. Veloso他、IEDM Tech. Dig.,. 855 (2004)で述べられているように、Ｎｉ ＦＵＳＩゲート(ＳｉＯＮ、ＨｆＳｉＯＮ、及びＨｆＯ２）を有するＭＯＳＦＥＴデバイスは、ＣＭＰアプローチを使って、ソース／ドレイン（Ｓ／Ｄ）とポリＳｉゲートの独立したケイ化を伴う自己整合されたプロセスを使って製造された。様々なＮｉ／Ｓｉ比を使って、様々なＮｉケイ化物相を得て、それらの形成のゲート長さの機能について研究した。物理的特徴には、ＴＥＭ、ＳＥＭ、ＲＢＳ、及びＸＲＤ（ＲＢＳとＸＲＤは、層状フィルムについてのみ）を含む。
ポリＳｉ／絶縁体積層体の上の層状Ｎｉフィルムについて、熱の使用量が反応を完結させるために十分である場合には（図１及び図２）、ケイ化物相は、Ｎｉ／Ｓｉの厚さ比（ｔＮｉ／ｔＳｉ)によって、効果的にコントロールできる。ＮｉＳｉ、Ｎｉ２Ｓｉ、及びＮｉ３Ｓｉ相は、それぞれｔＮｉ／ｔＳｉ＝０．６、１．２、及び１．７の場合に得られる（図１）。Ｎｉケイ化物はその組成範囲が限られるので、混合相の膜は、化学量論比の中で形成される（Ｎｉ３Ｓｉ２とＮｉ３１Ｓｉ１２は、低温でも成長可能）。ＮｉＳｉ２は、核生成制御されたプロセスによって成長し、６００℃以下では一様に形成されないので、ｔＮｉ／ｔＳｉ＜０．５の場合には、不完全なケイ化が生じる。０．６＜ｔＮｉ／ｔＳｉ＜１の場合には、底にＮｉＳｉ、頂部にＮｉリッチなケイ化物の積層体が形成される。ｔＮｉ／ｔＳｉ＞１．７の場合には、Ｎｉ３Ｓｉが安定した相であり、選択的エッチングステップにおいて余分のＮｉが取り除かれる。Ｎｉ／Ｓｉ比（図２）を増やすことで、ケイ化物膜の抵抗力及び厚さは増える。ＦＵＳＩデバイスで得られたＣＶ測定値は、ＨｆＳｉＯＮについてのＮｉ／Ｓｉ組成比の変化によるＶＦＢシフトが、ＳｉＯＮ（図３において、ＮｉＳｉとＮｉ３Ｓｉの間でそれぞれ３３０及び１００ｍＶである）についてよりも大きい。最も適当なＮｉケイ化物相についてのＷＦを図４に示した。ＳｉＯ２についてはより緩やかな変化だけが見られ、ＨｆＳｉＯＮデバイスについては、Ｎｉ／Ｓｉ比を増やすことによってＷＦの大きな増加が観察される。ＨｆＳｉＯＮとＳｉＯＮの間で観察されるＮｉＳｉのＷＦの相違は、高Ｋ値のデバイスでのフェルミ準位のピンニングによるものと考えられる。この相違は、Ｎｉリッチなケイ化物については消え、そのことからＦＬのアンピンニングを暗示している。
パターン化されたデバイスでは、話は全く異なる。狭いラインのために、Ｎｉ／Ｓｉ比は、あまりはっきりと規定されない。つまり、スペーサ及び周辺領域の頂部からのＮｉが拡散し、ゲート内のポリＳｉと反応して、効果的なＮｉ／Ｓｉ比が増す（図５）。狭いゲートのケイ化を理解するために、我々はＮｉケイ化物相のシーケンスを考慮した。Ｎｉ２Ｓｉは、Ｎｉ拡散制限動力学による低温で成長し（図６）、一方、ＮｉＳｉ成長は、利用可能なＮｉが完全に消費されて、ポリＳｉではない場合のみに、同じタイプの動力学（図７）で、より高い温度で行われる。もし、Ｎｉ供給が制限されない場合には、反応は完全なＮｉ３Ｓｉケイ化物まで完結する。結果として、ＦＵＳＩのライン幅効果は、従来の１ステップのＦＵＳＩプロセスについても現れる。層状膜のために開発された条件（６０ｎｍのＮｉ／１００ｎｍのポリＳｉ、５２０℃、３０秒、ＲＴＰ）を使うと、長いゲート長でのＮｉＳｉの完全ケイ化からゲート長５０ｎｍのＮｉリッチなケイ化物の完全ケイ化への移行が見られ、シート抵抗とケイ化物厚さにおける増加と対応する（図８及び図９）。短いゲート長さのシート抵抗は、Ｎｉ３Ｓｉと対応する（図８）。この主要なネガティブな関係は、このプロセスで製造されたデバイスがＶｔロールオフにおいてキンクを示すことであり（図１０、図１１）、これは、ゲート長さを減少させることによるＮｉＳｉからＮｉ３Ｓｉへの移行と一致している。キンクは、ＨｆＯ２の上の〜２５０ｍＶでのものと、ＳｉＯＮの上の〜１１０ｍＶでのものであり、ＮｉＳｉとＮｉ３Ｓｉの間のＷＦの相違と一致する。移行が生じるゲート長さは、(その熱の使用量で成長したＮｉリッチなケイ化物の厚さの等級での）熱の使用量に依存し、同様にジオメトリー（スペーサ高さ等）の詳細に依存する。よくＲＳ値（ＰＭＯＳの低いＶｔ−高いＲＳ）と関連する双峰分布を示すＶｔの分離が移行ゲート長さで観察された。一方、Ｎｉ３Ｓｉ（ｔＮｉ／ｔＳｉ＝１．７）をターゲットとするＮｉ／Ｓｉ比について、相コントロールしない結果が観察され、Ｖｔロールオフ特性は滑らかである（図１１、図１２）。Ｎｉ３Ｓｉについての良好な相コントロール及びゲート長３０ｎｍに至るＶｔコントロールによる拡張性を説明する（図１１）。ＰＭＯＳ Ｖｔ＝−０．３３Ｖは、ＨｆＳｉＯＮの上のＮｉ３Ｓｉについて得られ、それを魅力的なシステムにしている。ｔＮｉ／ｔＳｉ＝０．６の１ステッププロセス（大きな構造体の上のＮｉＳｉ）及びｔＮｉ／ｔＳｉ＝１．７（Ｎｉ３Ｓｉ）プロセスについてのＶｔ値は、短いゲート長で一緒になることが観察され（図１１）、さらに、１ステップのＦＵＳＩプロセスにおける短いゲート長でのＮｉリッチなケイ化物の形成を支持する。
ＮｉＳｉ ＦＵＳＩのライン幅依存を解析するために、２ステップのＮｉＳｉ ＦＵＳＩプロセス(図５)を開発した。効果的な（反応した）Ｎｉ/Ｓｉ比は、ＲＴＰ１の熱の使用量を制限することによってコントロールでき、ポリＳｉ厚さを完全には消費しないでＮｉリッチなケイ化物を成長させる。スペーサ／周辺領域の上での余分のＮｉとＮｉ膜とは、選択的エッチングステップにおいて取り除かれる。高温での第２のＲＴＰステップを使って、ゲートを完全にケイ化して、ＮｉＳｉを成長させる。図１３は、６０ｎｍのＮｉ／１００ｎｍのポリＳｉについて、ゲート長さ５０ｎｍと１０００ｎｍのシート抵抗に対するＲＴＰ１温度の影響を示し、ＲＴＰ１温度を低下させることによるＲＳ値の収斂を示しており、これは、ゲート長５０ｎｍでのＮｉリッチからＮｉＳｉへの移行と一致する。
２ステップのＦＵＳＩプロセスでは、ＲＴＰ１の熱の使用量は、不完全なケイ化とＮｉリッチなケイ化物での完全なケイ化をそれぞれ避けるために、成長したＮｉ２Ｓｉ層がポリＳｉ厚さに対する比が０．９〜１．５であるようにコントロールする必要がある。Ｎｉ２Ｓｉの動力学データ（図６及び図７）から見積もられたＲＴＰ１プロセスウィンドウを図１４に示す。プロセス変動と本質的なケイ化の不均一性についてのマージンを考慮する必要があり、２０℃以下のプロセスウィンドウを作成する。図８及び図９では、２ステップのＮｉＳｉ ＦＵＳＩプロセスによってライン幅依存を除くことができ、それによって、大小の構造体の上にＮｉＳｉを成長させることができることを示している。２ステップのＮｉＳｉ ＦＵＳＩプロセスについての滑らかなＶｔロールオフは、ＮｉＳｉが短いゲート長で維持されることを支持する（図１１、図１２）。
本研究によって、初めて、ＮｉＳｉとＮｉ３Ｓｉ ＦＵＳＩゲートプロセスのゲート長３０ｎｍへの拡張性を明らかにし、その根底にあるメカニズムについて詳細に議論した。Ｎｉリッチなケイ化物（Ｎｉ３Ｓｉ）について、同じＷＦ値（４．８ｅＶ）はＳｉＯＮとＨｆＳｉＯＮで観察され、このことはＨｆＳｉＯＮデバイスについてフェルミ準位のアンピンニングを暗示している。非常に魅力的なＶｔ＝−０．３３Ｖは、大規模なプロセスでのこれらのデバイスについて得られる。また、滑らかなＶｔロールオフの特徴と狭いラインの効果の除去は、２ステップのＮｉＳｉ ＦＵＳＩプロセスについて示される。
Ｎｉの完全ケイ化されたゲートにおけるＮｉケイ化物相及び形態学は、積層したＮｉのＳｉに対する厚さ比と高速熱処理条件を変化させるために研究された。支配的な相としてのＮｉＳｉ２の存在、ＮｉＳｉ、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、及びＮｉ３Ｓｉは、ＮｉのＳｉに対する厚さ比を増すことによって観察された。ほとんどのサンプルで、これらの相のうちおよそ２つがエックス線回折によって検出された。Ｎｉ３Ｓｉサンプル（Ｎｉ／Ｓｉ厚さ比〜１．７)では、第２相は検出されなかった。例えば、ゲート電極としてＮｉＳｉをターゲットとすると、ＲＢＳ及びＴＥＭ分析からは、界面においてＮｉＳｉの積層構造体の存在を支持しており、頂部にはＮｉリッチなケイ化物層（Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉ２）の存在を支持している。プロセス条件は、ＮｉＳｉ、Ｎｉ２Ｓｉ、及びＮｉ３Ｓｉについて、ゲート電極の形成によって決定される。未ドープサンプルについて、ＳｉＯ２又はＳｉＯＮの上のこれらの相の間には、フラットバンドの電圧又は仕事関数の小さな変化だけが見られる。一方、ドーパントを伴う仕事関数の著しい変化は、ＳｉＯ２の上のＮｉＳｉについて観察され、ＨｆＳｉＯＮ（フェルミ準位をピンニングすることを示唆している）の上のＮｉＳｉ及びＳｉＯ２の上のＮｉ２Ｓｉについては、少しあるいは何も効果がないことが観察された。ＨｆＳｉＯＮ上のＮｉＳｉからＮｉ３Ｓｉまでについて、３００ｍＶを超える増加が観察され、これは、Ｎｉリッチなケイ化物でのフェルミ準位のピンニングを示唆している。
将来の相補的な金属酸化物半導体（ＣＭＯＳ）テクノロジーノードにおいて、ポリＳｉのデプリーションの問題を除去するために、金属ゲートは、部分的にケイ化されたポリＳｉゲートに置き換わることが予想される。この用途では、仕事関数（ＷＦ）は考えられる最も極めて重要な特性の１つである。近年、金属ゲート電極としてのケイ化の用途、そして特にＮｉＳｉの完全ケイ化（ＦＵＳＩ）されたゲートについて、大きな興味がもたれている。（参照：M. Qin, V. M. C. Poon、及びS. C. H. Ho、J. Electrochem. Soc., 148, (2001) 271； J. Kedzierski, D. Boyd, P. Ronsheim, S. Zafar, J. Newbury, J. Ott, C. Cabral Jr., M. Ieong,及びW. Haensch, IEDM Tech． Dig., (2003) 315； J. A. Kittl, A. Lauwers, O. Chamirian, M. A. Pawlak, M. Van Dal, A. Akheyar, M. De Potter, A. Kottantharayil, G. Pourtois, R. Lindsay,及びK. Maex, Mater. Res． Soc． Symp． Proc., 810, (2004) 31； K. G. Anil, A. Veloso, S. Kubcek, T. Schram, E. Augendre、J.-F. de・Marneffe, K. Devriendt, A. Lauwers, S. Brus, K. Henson, 及びS. Biesemans, Symp. VLSI Tech. Dig. (2004) 190）。
処理上の観点からは、これらは、ケイ化物が絶縁体界面に至るまでゲート内に形成され、ポリＳｉフィルムを完全に消費する以前のテクノロジーノードにおいて用いられるＮｉの自己整合ケイ化プロセスの変形として実行することができる。Ｎｉケイ化物は、以前の世代からの流れのいくつかの態様（Ｓｉゲートパターン、エッチング、及び自己整合ケイ化プロセス等）を維持できる魅力的な金属ゲート候補として現われた。ＮｉＳｉ ＦＵＳＩゲートに注意を引きつけた主要な特性は、ドーパントによるＳｉＯ２上のそれらの有効仕事関数の調節であり、２種の異なる金属を要することなくドーパントによってｎＭＯＳ及びｐＭＯＳデバイスの閾値電圧（Ｖｔ）をチューニングできる。また、進化したＣＭＯＳ用途について、高ｋ値絶縁体上のＮｉ ＦＵＳＩゲートの集積化及び特性が注目されている。
デバイスのＷＦとＶｔの良好なコントロールは、ゲート電極用途のための本質的な要件である。Ｎｉ ＦＵＳＩゲートプロセス及びＮｉ−Ｓｉシステムにおける所定の多数のケイ化物相について、Ｖｔをコントロールする能力を評価するため（参照：A. Nicolet, S. S. Lau, N. G. Einspruch及びG. B. Larrabee (eds), VLSI Electronics: Microstructure Science, Vol. 6, Ch 6, Academic Pres, New York (1983)）には、（ａ）絶縁体界面でのＮｉケイ化物相をコントロールする能力と、（ｂ）様々なケイ化物相の仕事関数とを扱うことが重要である（従来の誘電体、及び、高Ｋ誘電体の両方について）。これらの主要な材料の問題の研究が本研究で示される。
Ｎｉ及びＳｉフィルムについて膜厚をそれぞれ３０−１７０ｎｍと６０−１００ｎｍの範囲で変化させて、Ｎｉ／ポリＳｉ／絶縁体のスタック（積層体）を、Ｓｉウエハの（１００）面上に積層した。この研究に使用された絶縁体は、１−２０ｎｍの範囲の等価酸化物厚さ（ＥＯＴ）について厚さを変化させたＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯＮ、及びＨｆＳｉＯＮ／ＳｉＯ２のスタックを含む。サンプルは、高速熱処理（ＲＴＰ）によって反応し、およそ３０〜６０秒の間、２８０℃−８５０℃の範囲の温度でケイ化物膜を形成した。自己整合されたＮｉケイ化物プロセスで使用された湿式エッチング（希釈された硫黄過酸化物溶液）が、その後実施された。いくつかのサンプルでは、選択的エッチングの後、第２のＲＴＰアニールステップが行われた。サンプルは、Ｃｕ−Ｋα線を用いたＸ線回折、透過型電子顕微鏡（ＴＥＭ）、走査型電子顕微鏡（ＳＥＭ）、及びラザーフォード後方散乱スペクトル測定法（ＲＢＳ）によって特徴づけられた。また、参照［４］又は従来のフロー（アイソレーションを覆うキャパシタについてのみ後に使用される）で述べられているように化学的−機械的−研磨（ＣＭＰ）フローを用いて、パターン化された完全ケイ化ゲートデバイスが電気的特性評価のために製造された。イオンインプランテーションがポリＳｉ積層後、選択されたサンプル上で実施されて、これらのサンプルのいくつかはアクティベーションアニールを受ける。
完全ケイ化ゲートにおけるＮｉケイ化物相
Ｎｉ-Ｓｉシステムでは、いくつかのケイ化物相が、形成される。Ｓｉ基板上のＮｉ薄膜の反応について、まず、低温では、Ｎｉリッチ相が形成される（参照：A. Nicolet, S. S. Lau, N. G. Einspruch, G. B. Larrabee, VLSI Electronics: Microstructure Science, Vol. 6, Ch. 6, Academic Press, New York (1983); C. Lavoie, F. M. d'Heurle, C. Detavernier, C. Cabral Jr., Microelectronic Engineering, 70, (2003) 144）。
反応の初期段階でＮｉ３１Ｓｉ１２が存在することが報告されており、その後、Ｎｉ２Ｓｉの形成へと続く。Ｎｉ２Ｓｉは、およそ低温の反応の初期段階で支配的な相であり、拡散に限られた動力学で成長する層を形成する。より高温で、Ｎｉが消費される場合には、ＮｉＳｉが核生成し、拡散に制限された動力学でも成長する。反応の初期段階の間、ＮｉＳｉの核生成の前には、Ｎｉ３Ｓｉ２が存在することも報告されている。また、反応の間の様々なＮｉリッチなケイ化物相の形成は、膜厚と熱履歴（ランプ率等）に依存する。Ｓｉ基板上のＮｉ膜のケースについて反応が進行する場合、Ｎｉリッチなケイ化物を完全に消費すると、ＮｉＳｉが成長する。ＮｉＳｉ２は、より高温で核生成し、成長する。
Ｎｉ ＦＵＳＩゲート用途について、積層したＮｉ膜は、絶縁体の上に積層された限られた厚さのアモルファス又は多結晶Ｓｉ薄膜のいずれかと反応する。積層されたＮｉ厚さのＳｉ厚さに対する比（tＮｉ／tＳｉ）によって、（熱履歴との組み合わせで）反応したＮｉ／Ｓｉ比と得られた相をコントロールできる。ゲート電極用途について、デバイスのＶｔの良好なコントロールを確実にするために、絶縁体界面でのケイ化物相をうまくコントロールすることは、本質的なことである。絶縁体界面でのコントロールされたケイ化物相を有するゲートの形成についての条件を評価し、特定するために、完全なケイ化後の相及び形態学が、tＮｉ/tＳｉ比と熱プロセスを変化させて研究された。（ＸＲＤによって決定されるように）第２相としてのＮｉＳｉを伴うＮｉＳｉ２膜は、８００℃でtＮｉ/tＳｉが０．３０−０．３５において得られた（図１５）。自己整合ケイ化プロセスにおける用途について、核生成コントロールされたＮｉＳｉ２の成長メカニズムと、その高い核生成温度のために、それをあまり魅力的でないものとしている。プロセス温度がＮｉＳｉ２の核生成温度より低く維持された場合、ＮｉＳｉを有するゲートを完全にケイ化するために、tＮｉ／tＳｉ比は最低〜０．５５が必要とされる。完全なケイ化を確実にするため、絶縁体界面でのＳｉグレインの存在を防ぐためには、より大きな（例えば０．６の）tＮｉ／tＳｉ比が必要とされるが、積層した薄膜におけるプロセス変動の可能性が生じる。その結果として、ゲート電極材料としてＮｉＳｉをターゲットとする場合、およそ底層がＮｉＳｉで上層がＮｉリッチケイ化物である得られる（図１５〜１７）。各層の厚さは、Ｎｉ／Ｓｉ比に依存し、比が増加すると、より大きな割合Ｎｉリッチケイ化物となる（図１５及び１６）。上部のＮｉリッチなケイ化物層にある相は、選択されたＮｉ／Ｓｉ比と熱履歴に依存する。４５０℃で反応し、積層されたＮｉ厚さが５０−７０ｎｍであって、ポリＳｉ厚さとの比tＮｉ／tＳｉを０．６〜０．９で変化させたサンプルについて、ＸＲＤによって観察されている主相は、ＮｉＳｉとＮｉ２Ｓｉ（図１５）であり、それぞれＮｉＳｉが底層で、Ｎｉ２Ｓｉが上層であることが、ＲＢＳスペクトル(図１６)の分析によって示される。
走査ＴＥＭ（ＳＴＥＭ）エネルギー分散Ｘ線分析（ＥＤＸ）によって、積層されたtＮｉ／tＳｉが〜０．６である２層型サンプルの特性評価をプロセス条件を変えて実施された。上層と下層のＮｉ含有量（ＮｉｘＳｉにおけるｘ）の比(ｘtop layer／ｘbottom layer）は、１．３−２の範囲にあることがわかり、これは、そのプロセス条件に依存して、Ｎｉ３Ｓｉ２及び／またはＮｉ２Ｓｉが上層にあるかもしれないことを示唆している。また、ＲＢＳ分析からは、上層としてＮｉ３Ｓｉ２、下層としてＮｉＳｉである２層構造が得られることを示唆している（図１８）。ただ、ＲＢＳ分析は、深さに対する平均的な組成についての情報を提供するにすぎず、純相と混合相とを区別できないことに注意すべきである。第２相としてのＮｉ３Ｓｉ２の存在は、積層されたtＮｉ／tＳｉが〜０．６で高温（ＨＴ）の反応でのＮｉＳｉのＸＲＤ分析によって確認できる（図１９）。
１００ｎｍのポリＳｉを有し、積層されたtＮｉ／tＳｉが０．６〜１．７の範囲のケイ化（及び選択的エッチング）後のサンプルについてのＸＲＤパターンとＲＢＳスペクトルをそれぞれ図１９及び２０に示す。ＮｉＳｉをターゲットとするサンプルに関しては、様々なケイ化物相をターゲットとするサンプルについて、正確な化学量論比よりむしろＮｉがわずかによりリッチな比が使用された。図１９は、Ｎｉ／Ｓｉ比が増えると、Ｎｉ含有量が増加したＮｉケイ化物相がＸＲＤによって観察されることを示す。tＮｉ／tＳｉが０．９を超えて増加すると、ポリＳｉは、Ｎｉリッチなケイ化物相の形成で消費されて、ＮｉＳｉは形成されない。tＮｉ／tＳｉが〜０．９の場合に高温（ＨＴ）で反応すると、Ｎｉ３Ｓｉ２とＮｉ２Ｓｉが存在することがＸＲＤ（図１９）によって観察される。Ｎｉ２Ｓｉ膜は、tＮｉ／tＳｉが〜１．２で形成された（図１９及び２０）。また、ＸＲＤパターンからは、この厚さ比、特により高温で反応したサンプルについて、Ｎｉ３１Ｓｉ１２の存在を示している（図１９）。tＮｉ／tＳｉが〜１．２の場合について図２０で示されたＲＢＳスペクトルからは、ケイ化物膜が上層で高Ｎｉ含有量を有し、界面では〜Ｎｉ２Ｓｉの組成を示しており、これは、このケースと同様に、層状構造が上部にＮｉリッチ相を有することを示唆している（図１８）。tＮｉ／tＳｉが〜１．２の場合について、ＸＲＤスペクトルから決定される主相は、Ｎｉ３１Ｓｉ１２とＮｉ３Ｓｉである。tＮｉ／tＳｉが〜１．７の場合について、Ｎｉ３Ｓｉ膜が形成され（図１９及び２０）、そのＸＲＤパターンには第２相は見られない。自己整合されたＦＵＳＩ用途について、Ｎｉ３ＳｉはＮｉケイ化物中で最高のＮｉ含有量を有し、その結果、Ｎｉとの接触について安定であるので、Ｎｉ３Ｓｉの相コントロールは重要な問題ではない。そのため、反応は均一なＮｉ３Ｓｉ層の形成に至り、余分のＮｉは、その後、選択的エッチングにおいて除去される。Ｎｉ３Ｓｉは、ＮｉのＳｉに対する厚さ比が＞１．６の反応においてのみ得られる。
Ｎｉ完全ケイ化ゲートの電気的特性
Ｎｉ ＦＵＳＩゲートのＷＦは、いくつかの絶縁体のＥＯＴ値に関するデバイスで実施された静電容量電圧（ＣＶ）の測定値から抽出された。ＨｆＳｉＯＮ／ＳｉＯ２スタックについて、ＳｉＯ２とＨｆＳｉＯＮの厚さを両方とも変えた系を用いて、ＨｆＳｉＯＮの上のＮｉＳｉのＷＦを評価し、ＨｆＳｉＯＮにおけるバルクチャージの効果を見積もることができる。図２１は、ＮｉＳｉ／ＳｉＯ２、ＮｉＳｉ／ＨｆＳｉＯＮ／ＳｉＯ２及びＮｉ２Ｓｉ／ＳｉＯ２のゲートスタック、及びドーパントの効果について、ＥＯＴ上のフラットバンド電圧（Ｖｆｂ）への依存を示す。ＳｉＯ２上のＮｉＳｉについては、ドーパントごとにＡｓでは−２３０ｍＶ、Ｂでは＋１６０ｍＶのＷＦにおけるシフトが見られる。一方、ＨｆＳｉＯＮの上のＮｉＳｉについては、ＷＦへのドーパント効果がはるかに小さい（図２１（ｂ））。未ドープのＮｉＳｉについて、抽出された有効ＷＦ値は、ＳｉＯ２上では〜４．７２ｅＶであり、ＨｆＳｉＯＮ上では〜４．５ｅＶであった。この研究でＨｆＳｉＯＮ上のＮｉＳｉについて観察された重要なドーパント効果とＷＦ値の不足は、高Ｋ値の絶縁体を含むＨｆの上のポリＳｉゲートについて以前に報告されたフェルミ準位のピンニングがなおＮｉＳｉ ＦＵＳＩゲートにおいて存在することを示唆している。図２１（ｃ）は、ＳｉＯ２上の未ドープのＮｉ２ＳｉのＷＦ（〜４．７ｅＶ）がＳｉＯ２上のＮｉＳｉの場合と全く同じであることを示している。しかし、ＮｉＳｉのケースとは対照的に、ＳｉＯ２上のＮｉ２ＳｉのＷＦは、あまりドーパント添加に影響されない。図２２（ａ）では、Ｎｉ３Ｓｉ／ＳｉＯＮについて、ＮｉＳｉ／ＳｉＯＮについての値から〜１００ｍＶのＶｆｂの増加が得られることを示す。ケイ化物相についてのＶｆｂの変化は、ＨｆＳｉＯＮのケースについてより全く大きく、ＮｉＳｉからＮｉ３Ｓｉで＞３００ｍＶの増加が見られ（図２２（ｂ））、これは、Ｎｉ３Ｓｉでのフェルミ準位のアンピンニングを示唆する。
Ｎｉ ＦＵＳＩゲートの相及び形態学を、ＮｉのＳｉに対する厚さ比を変化させて研究した。ＮｉのＳｉに対する比を増やすと、支配的な相として、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、及びＮｉ３Ｓｉが得られた。化学量論比よりＮｉがわずかにリッチな厚さ比が、ＮｉＳｉ ＦＵＳＩゲート用途に適当であることがわかり、その結果、界面にＮｉＳｉがあり、上部にＮｉリッチなケイ化物層があるＮｉＳｉの層状構造体が得られる。Ｎｉ３Ｓｉサンプル（ＮｉのＳｉに対する厚さ比が〜１．７）では、第２相は検出されなかった。ＳｉＯ２、ＳｉＯＮ、及び高Ｋ値の絶縁体の上のＮｉＳｉ、Ｎｉ２Ｓｉ、及びＮｉ３Ｓｉデバイスについて、電気的特性を評価した。未ドープサンプルについて、ＳｉＯ２又はＳｉＯＮ上のこれらの相の間では、フラットバンド電圧又は仕事関数のわずかな変化だけが見つかった。ドーパントについての仕事関数の著しい変化がＳｉＯ２上のＮｉＳｉについて観察されるが、その一方、ＨｆＳｉＯＮ上のＮｉＳｉ及びＳｉＯ２上のＮｉ２Ｓｉについては、その効果はわずかしか、あるいは少しもなく、これはフェルミ準位のピンニングを示唆している。ＨｆＳｉＯＮ上のＮｉＳｉからＮｉ３Ｓｉでは、＞３００ｍＶの増加が見られ、これは、Ｎｉリッチなケイ化物でのフェルミ準位のアンピンニングを示唆している。
本発明による方法では、半導体ゲート電極のケイ化された部分に存在する金属の（全体の）量をうまくコントロールし、金属−半導体比が１より大きいように半導体中に金属を拡散させるために、第１の熱ステップのパラメーターを選択する。
金属が、ケイ化プロセスを進行させる種類のものであって、金属の半導体との積み重ねをコントロールすることが好ましい。
第１の熱ステップの間、十分な金属があって、それによって、第１の熱ステップの間、半導体ゲート電極に取り込まれる金属の量に影響を与える金属不足が生じないことが好ましい。
半導体ゲート電極は、制限された大きさ、すなわち、基板全部ではない大きさを有する。その結果、ケイ化の間で、ゲート電極の全ての半導体材料は消費される。ゲート電極の場合には、半導体ゲートは、金属を受け取るコンテナを構成し、全コンテナは、ケイ化プロセスの全体に関係してもよい。
ケイ化プロセスのプロセスパラメーターを決定するために、図２３に示すように進行させることができる。図２３（ｉ）は、未反応金属Ｍと半導体ゲート電極２とのスタックを示す。簡単のために、ゲートが形成された基板上に存在する、ゲート電極に隣接する側壁スペーサと、ソース／ドレイン領域とは示していない。図２３（ｉｉ）は、第１の熱ステップの後、未反応の金属Ｍを選択的に除去した後、部分的にケイ化されたゲート電極を示す。図２３（ｉｉｉ）は、第２の熱ステップの後の完全にケイ化されたゲート電極を示す。
この方法は、以下のステップを含む。
完全にケイ化された半導体ゲートにおける金属相Ｍｘ３Ｓｙ３を選択するステップであって、ｘ３、ｙ３は、所定厚さの半導体ゲート電極において存在する金属の総量である、ステップ。
完全にケイ化されたゲートのトータルの厚さｔ３、すなわち未ケイ化のゲートの厚さを選択するオプションとしてのステップ。
金属相Ｍｘ３Ｓｙ３に決定された場合に、完全にケイ化されたゲート電極の厚さｔ３と未ケイ化の半導体ゲートの厚さｔ１との相関関係は関係づけられる。各々のケイ化物相は、M.A. Nicholet等,"VLSI Electronics : Microstructure Science Vol. 6" 編者：N.G. Einspruch, G. B. Larrabee, Academic Press, new York 1983, pages 455-459によって既知の体積膨張係数によって特徴づけられる。十分な金属が利用できる場合には、
ｔ３＝膨張係数×ｔ１
である。その結果、厚さｔ１が決定される。
完全にケイ化されたゲート中の金属の総量は、第１の熱ステップの間の部分的にケイ化された半導体ゲートに蓄えられる金属の量である。そのため、第１の熱ステップの後で金属リッチなケイ化物相が形成される。第１の熱ステップの間に消費された半導体層の部分の厚さは、厚さｔ２より薄い。この第１の熱ステップの後で第２の熱ステップにおいて利用できる金属は、第１の熱ステップの間に半導体ゲートに取り込まれた金属のみである。第２の熱ステップでは、この取り込まれた金属の再配分だけが生じる。
第１の熱ステップのパラメーターを選択するために、所定の時間及び温度で、どれだけの金属が半導体ゲート電極に拡散するかを決定する必要があり、あるいは、選択された金属量が半導体ゲートの部分に取り込まれる時間及び温度を選択する必要がある。この金属量は、ｔ３×ｘ３及びｔ２×ｘ２に比例し、ｘ２＞ｘ３及びｔ２＜ｔ３となるｘ２及びｔ２を選択する。これによって、相Ｍｘ２Ｓｙ２とケイ化部分の厚さｔ２を決定できる。より正確には、第１の熱ステップの前後で利用可能な金属原子の総数を比較する必要がある。
図６等は、厚さｔ２のみをパラメータとして、所定の時間と温度の組み合わせについて蓄えられる金属量（ｘ２×ｔ２）を示しているので、各ケイ化物相Ｍｘ２Ｓｙ２について図６を用いることができる。
求める全ての金属及び全ての金属−半導体相について、本発明の方法を用いて、完全にケイ化したゲート電極を形成する場合には、図６と同様の曲線が形成される。このような曲線は、当業者であれば、既知の実験技術（金属の選択、選択した金属を半導体基板上に積層すること、第１の熱ステップの時間及び温度を変化させること、そのようにして形成されたケイ化相の相ｘ２、ｙ２、及び厚さｔ２を測定すること）を用いて得られる。
図１４は、第２の熱ステップの結果を示す。発明を説明するために、少なくとも完全ケイ化ゲート電極とゲート絶縁体との界面でＮｉＳｉ等のｘ３＝ｙ３＝１のＭｘ３Ｓｙ３の完全にケイ化されたゲート電極を得る場合を仮定する。第１の熱ステップが長く続けば、多くの金属が半導体ゲート電極の中に拡散し過ぎて、取り込まれ、その結果ｔ２×ｘ２＞ｔ３×ｘ３となる。そのため、金属リッチなケイ化物が形成される。第１の熱ステップがあまり長くなければ、ｔ２×ｘ２＜ｔ３×ｘ３となり、取り込まれる金属量は十分でなく、部分的にケイ化された半導体電極となる。その結果、再配分の後に半導体ゲート電極は、完全にケイ化されなくなる。
ＮｉのＳｉに対する厚さ比を調節することによってＮｉＳｉ、Ｎｉ２Ｓｉ、及びＮｉ３Ｓｉの形成を示すＸＲＤスペクトルである。 抵抗力とＮｉのＳｉに対する厚さ比を増やすことによるケイ化物の厚さと抵抗の増加を表す図である。 ＮｉＳｉからＮｉ３ＳｉへのシフトＶＦＢが、ＳｉＯＮ（１００ｍＶ）の上よりもＨｆＳｉＯＮ（３３０ｍＶ）の上のほうがより大きいことを示す、ＦＵＳＩデバイスにおけるＣＶ曲線を表す図である。 主なＮｉケイ化物相についてのＷＦを表す図である。ＳｉＯ２とＨｆＳｉＯＮとの間のＮｉＳｉについての大きな相違は、Ｎｉ含有量が増すにつれて消えるが、これはＦＬのアンピンニングを示す。 Ｎｉ及びＳｉの厚さを変化させるために、広いゲートと狭いゲート上での１ステップ及び２ステップのＦＵＳＩプロセスを示す概略図である。スペーサの頂上部からのＮｉ拡散のために、効果的なＮｉ／Ｓｉ比は、狭いデバイスについては大きな構造体についての場合より高くなる。 拡散が成長を制限したことを示すＮｉ２Ｓｉのケイ化動力学を表す図である。 ＮｉＳｉとＮｉ２Ｓｉについてのケイ化物成長率を表す図である。 ２ステップＦＵＳＩを除く６０ｎｍのＮｉの１ステップＦＵＳＩについてのライン幅効果を表す、ＲＳ対Ｌを示す図である。 １ステップ及び２ステップＦＵＳＩプロセスについての狭いＦＵＳＩゲートのＴＥＭ断面図である。 １ステップ及び２ステップのＮｉ ＦＵＳＩ／ＨｆＯ２プロセスについて、Ｖｔ ロールオフを示す図である。１ステップのプロセスについて見られるキンクは、長いゲート長さのためにＮｉＳｉから短辺上のＮｉリッチなケイ化物への移行のためである。 Ｎｉ ＦＵＳＩ／ＳｉＯＮプロセスのためのＶｔ ロールオフを表す図である。ｔＮｉ／ｔＳｉ＝０．６(ＮｉＳｉをターゲットとする)について、１ステップのプロセスでは、長いゲート長さのＮｉＳｉから短いゲート長さのＮｉリッチなケイ化物への移行に対応するキンクが現れる。Ｎｉ３Ｓｉ及び２ステップのＮｉＳｉ ＦＵＳＩプロセスでは、３０ｎｍのゲート長さまで滑らかなＶｔロールオフを示す。 Ｎｉ ＦＵＳＩ／ＨｆＳｉＯＮについてのＶｔ ロールオフを表す図であり、Ｎｉ３Ｓｉ及び２ステップのＮｉＳｉ ＦＵＳＩプロセスについて、滑らかなロールオフへの拡張性を示している。 ２ステップのＮｉ ＦＵＳＩプロセスについて、ＲＳ対ＲＴＰ１温度を表す図である。５０ｎｍゲートについて、温度を上昇につれてのＲＳの増加は、ＮｉＳｉからＮｉリッチなケイ化物への移行によるものである。 （ａ）は、２ステップのＮｉＳｉ ＦＵＳＩプロセスについて、ＲＴＰ１プロセスのウィンドウである。プロセスマージンは、プロセス変動やケイ化物反応の不均一性（ｂ）及び（ｃ）を補完するために加える必要がある。 ポリＳｉ上に積層させたＮｉについて、厚さ比（ｔＮｉ／ｔＳｉ）が０．３から０．９の間でのＳｉＯ２膜の上のＮｉケイ化物のＸＲＤパターンである。 ポリＳｉ上に積層させたＮｉについて、厚さ比（ｔＮｉ／ｔＳｉ）が０．６から０．９の間でのＳｉＯ２膜上のＮｉケイ化物のＲＢＳスペクトルを表す図である。 Ｎｉ ＦＵＳＩゲートの２層構造を示す積層体の断面のＴＥＭ写真である。ＮｉＳｉは、下層において、フーリエ変換された高解像度画像によって特定された。ＥＤＸからは、頂部の層について、高いＮｉ／Ｓｉ構成比が示された。 ポリＳｉ上に積層させたＮｉについて、厚さ比（ｔＮｉ／ｔＳｉ）が０．６から１．１の間でのＳｉＯ２膜の上のＮｉケイ化物のＲＢＳスペクトルを表す図である（１ＭｅＶ ４Ｈｅ＋＋、１６０°）。 ポリＳｉ上に積層させたＮｉについて、厚さ比（ｔＮｉ／ｔＳｉ）が０．６から１．７の間でのＳｉＯ２膜上のＮｉケイ化物のＸＲＤパターンである。様々なケイ化物プロセスの結果は、選択された厚さ比について示す（ＬＴとＨＴとは、それぞれ低温プロセスと高温プロセスを示す。）。 ポリＳｉ上に積層されたＮｉの厚さ比（ｔＮｉ／ｔＳｉ）が０．６〜１．７（２ＭｅＶ ４Ｈｅ＋＋、１６０°）について、ＳｉＯ２膜上のＮｉケイ化物のＲＢＳスペクトルを表す図である。 （ａ）ＮｉＳｉ／ＳｉＯ２、（ｂ）ＮｉＳｉ／ＨｆＳｉＯＮ／ＳｉＯ２、（ｃ）Ｎｉ２Ｓｉ／ＳｉＯ２コンデンサについて、ドーパントの効果を示す、フラットバンド電圧対ＥＯＴを表す図である。 （ａ）ＳｉＯＮ絶縁体と（ｂ）ＨｆＳｉＯＮ絶縁体とについて、ＮｉＳｉとＮｉ３Ｓｉ ＦＵＳＩゲートとを比較するＣＶ曲線を表す図である。 本発明に係る方法を概要的に示す図である。

Claims (12)

  1. ゲートスタックの半導体層の上にわたって金属層を形成するステップと、
    前記半導体層を部分的にケイ化させることができる第１の熱使用量を提供するステップであって、得られた前記ケイ化物層は、金属−半導体の比が１より大きい、ステップと、
    残存した未反応の金属層を選択的に除去するステップと、
    前記半導体層を完全にケイ化させることができる第２の熱使用量を提供するステップと
    を含む、半導体デバイスの完全ケイ化ゲート電極を製造する方法。
  2. 前記半導体層は、シリコン及び／またはゲルマニウムからなる、請求項１に記載の方法。
  3. 前記半導体層は、ポリシリコン（ポリＳｉ）からなる、請求項１又は２に記載の方法。
  4. 前記金属層は、全ての適当な超硬金属、貴金属、遷移金属のいずれか、又はこれらについての全ての組み合わせである、請求項１から３のいずれか一項に記載の方法。
  5. 前記金属層は、Ｎｉを含む、請求項４に記載の方法。
  6. 前記第１の熱の使用量は、部分的にケイ化されたゲート内における各ケイ化物相ＭｘＳｙについて画定されたケイ化動力学グラフによって決定され、ここでＭは金属を表わし、Ｓは使用された半導体を表わし、ｘとｙは、０以外であって０より大きな実数である、請求項１から５のいずれか一項に記載の方法。
  7. 前記第１の熱使用量を提供するステップは、ＲＴＰからなる、請求項１から６のいずれか一項に記載の方法。
  8. 前記第２の熱使用量を提供するステップは、ＲＴＰからなる、請求項１から７のいずれか一項に記載の方法。
  9. 前記残存する金属層を除去するステップは、選択的エッチングからなる、請求項１から８のいずれか一項に記載の方法。
  10. 前記金属層はＮｉからなると共に、前記半導体層はポリＳｉからなる、請求項１から９のいずれか一項に記載の方法。
  11. 前記第１の熱使用量は、Ｎｉ２Ｓｉ層がポリＳｉに対して０．９〜１．５となる厚さに成長するようにされ、それによってＮｉＳｉ ＦＵＳＩゲートが得られる、請求項１０に記載の方法。
  12. Ｎｉ２Ｓｉについてケイ化動力学グラフを画定するステップをさらに備え、それによって、前記第１の熱使用量として付与する温度及び時間が決定される、請求項１１に記載の方法。
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