JP2011077185A - 半導体装置の製造方法、半導体装置及びデータ処理システム - Google Patents

半導体装置の製造方法、半導体装置及びデータ処理システム Download PDF

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Abstract

【課題】第１配線の比抵抗が小さく、シリサイド異常成長が抑制された半導体装置の製造方法の提供。
【解決手段】第１溝を半導体基板１に設けた後、第１溝内に、シリコンとの間でシリサイドを形成しない材料からなる導体層６と半導体層１０とを含む第１配線１１を形成して、半導体層と半導体基板とを直接に接触させる工程と、半導体層に含まれるドーパントを半導体基板に拡散させて第１不純物拡散領域１３を形成する工程と、第１溝と交差する方向に延在する第２溝を半導体基板に設けることで、第１不純物拡散領域を包含して半導体基板に立設されたピラー部１ｂを形成する工程と、第２溝の側壁面にゲート絶縁膜１６を形成してから、ゲート絶縁膜を介してピラー部に対向する第２配線１７を第２溝内に形成する工程と、ピラー部の先端部に、第２不純物拡散領域１９を形成する工程と、を具備してなる半導体装置の製造方法を採用する。
【選択図】図２０

Description

本発明は、半導体装置の製造方法、半導体装置及びデータ処理システムに関する。
半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である。
シリコンピラーを用いた縦型トランジスタを半導体記憶装置のセルトランジスタとして用いる場合、ソース又はドレインとなる不純物拡散層の一方がビット線に接続され、他方が記憶素子（ＤＲＡＭにおいてはセルキャパシタ）に接続されることが一般的である。通常、セルキャパシタなどの記憶素子はセルトランジスタの上方に配置されることから、シリコンピラーの上部に記憶素子が接続され、シリコンピラーの下部にビット線が接続されることになる。
しかしながら、シリコンピラーの下部は半導体基板であることから、ここにビット線を形成するためには、基板の内部にビット線を埋め込む必要が生じる。ビット線の構造に関して、下記特許文献１〜３に開示がある。
特開２００４−３０３９６６号公報 特開２００７−５６９９号公報 特開２００９−１０３６６号公報
特許文献１には、ビット線コンタクト上にシリサイド層を形成し、更にシリサイド層上にメタル配線コンタクト及びメタル配線を形成する方法が開示されているが、この特許文献１に開示された半導体装置はピラー型トランジスタではない。
また、特許文献２に記載の半導体装置では、半導体基板にビット線になる拡散層が形成されているが、拡散層はそもそも比抵抗が高いため、半導体装置の動作速度が低下する問題がある。
更に、特許文献３に記載の半導体装置では、ピラー部の下部に埋め込みビット線が形成されている。このビット線は、金属等からなる低抵抗領域とシリコン材料領域とから構成されている。しかし、埋め込みビット線として金属を用いた場合、その後の熱処理によって、ビット線を構成する金属と半導体基板を構成するシリコンとの間でシリサイドが成長する場合がある。シリサイドの成長は制御が困難であるため、シリサイドが異常成長したした場合にはトランジスタの動作を阻害する恐れがある。
本発明の半導体装置の製造方法は、第１の方向に延在する第１溝を半導体基板に設けた後、前記第１溝内に、シリコンとの間でシリサイドを形成しない材料からなる導体層と半導体層とを含む第１配線を形成して、前記半導体層と前記半導体基板とを直接に接触させる第１工程と、前記半導体層に含まれるドーパントを前記半導体基板に拡散させて第１不純物拡散領域を形成する第２工程と、前記第１の方向と交差する第２の方向に沿って延在する第２溝を前記半導体基板に設けることで、前記第１不純物拡散領域を包含して前記半導体基板に立設されたピラー部を形成する第３工程と、前記第２溝の側壁面にゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記ピラー部に対向する第２配線を前記第２溝内に形成する第４工程と、前記ピラー部の先端部に、第２不純物拡散領域を形成する第５工程と、を具備してなることを特徴とする。
本発明の半導体装置の製造方法によれば、シリコンとの間でシリサイドを形成しない材料からなる導体層と半導体層とを含む第１配線を形成し、半導体層に含まれるドーパントを半導体基板に拡散させて第１不純物拡散領域を形成するので、第１不純物拡散領域の形成時に、導体層からシリサイドが異常成長するおそれがない。
また、半導体層と半導体基板を接触させてドーパントを拡散させるので、半導体層と半導体基板との間にもシリサイドが形成される虞がなく、第１配線と第１不純物拡散領域との接触抵抗の増大の恐れがない。
更に、導体層と半導体層との間にもシリサイドが形成されないので、第１配線の比抵抗が増大する恐れがない。
以上により、第１配線の比抵抗が小さくなり、シリサイド異常成長も抑制された半導体装置を製造することができる。
図１は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図２は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、（Ａ）は半導体基板を第１の方向から見た断面模式図であり、（Ｂ）は半導体基板の平面模式図である。 図３は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図４は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図５は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図６は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図７は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図８は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、（Ａ）は半導体基板を第１の方向から見た断面模式図であり、（Ｂ）は半導体基板の平面模式図である。 図９は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図１０は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図１１は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図１２は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図１３は、第１の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図１４は、第１の実施形態の半導体装置の製造方法における第２工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図１５は、第１の実施形態の半導体装置の製造方法における第３工程を説明する図であって、（Ａ）は半導体基板を第２の方向から見た断面模式図であり、（Ｂ）は半導体基板の平面模式図である。 図１６は、第１の実施形態の半導体装置の製造方法における第３工程を説明する図であって、（Ａ）及び（Ｂ）は半導体基板を第２の方向から見た断面模式図であり、（Ｃ）は半導体基板の平面模式図である。 図１７は、第１の実施形態の半導体装置の製造方法における第４工程を説明する図であって、（Ａ）及び（Ｂ）は半導体基板を第２の方向から見た断面模式図である。 図１８は、第１の実施形態の半導体装置の製造方法における第４工程を説明する図であって、（Ａ）及び（Ｂ）は半導体基板を第２の方向から見た断面模式図であり、（Ｃ）は半導体基板の平面模式図である。 図１９は、第１の実施形態の半導体装置の製造方法における第５工程を説明する図であって、（Ａ）及び（Ｂ）は半導体基板を第２の方向から見た断面模式図である。 図２０は、第１の実施形態の半導体装置の製造方法における第５工程を説明する図であって、（Ａ）は半導体基板を第１の方向から見た断面模式図であり、（Ｂ）及び（Ｃ）は半導体基板を第２の方向から見た断面模式図であり、（Ｄ）は半導体基板の平面模式図である。 図２１は、第１の実施形態の半導体装置を示す図であって、（Ａ）は半導体基板を第１の方向から見た断面模式図であり、（Ｂ）は半導体基板を第２の方向から見た断面模式図であり、（Ｃ）は（Ａ）及び（Ｂ）のＺ２−Ｚ２’線に対応する平面断面図であり、（Ｄ）は（Ａ）及び（Ｂ）のＺ１−Ｚ１’線に対応する平面断面図である。 図２２は、第２の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図２３は、第２の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図２４は、第２の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図２５は、第２の実施形態の半導体装置の製造方法における第１工程を説明する図であって、半導体基板を第１の方向から見た断面模式図である。 図２６は、第３の実施形態であるデータ処理システムを示す概略構成図である。
「第１の実施形態」
以下、本発明の第１の実施形態である半導体装置の製造方法について、図面を参照して説明する。
本実施形態の半導体装置の製造方法は、半導体基板の第１溝に第１配線を形成し、第１配線を構成する半導体層と半導体基板とを直接に接触させる第１工程と、半導体層に含まれるドーパントを半導体基板に拡散させて第１不純物拡散領域を形成する第２工程と、半導体基板に第２溝を設けて、第１不純物拡散領域を包含するピラー部を形成する第３工程と、第２溝の側壁面にゲート絶縁膜を形成してから、第２溝内に第２配線を形成する第４工程と、ピラー部の先端部に、第２不純物拡散領域を形成する第５工程とを具備して構成されている。以下、各工程について、順次説明する。
［第１工程］
第１工程では、第１の方向に延在する第１溝４を半導体基板１に設けた後、第１溝４内に、シリコンとの間でシリサイドを形成しない材料からなる導体層６と半導体層１０とを含む第１配線１１を形成して、半導体層１０と前記半導体基板１とを直接に接触させる。
図１〜図１２に、第１工程の工程図を示す。図１、図３〜図７及び図９〜図１２は、半導体基板を第１の方向から見た断面模式図である。同様に、図２（Ａ）及び図８（Ａ）は、半導体基板を第１の方向から見た断面模式図である。また、図２（Ｂ）及び図８（Ｂ）は、半導体基板の平面模式図である。ここで、図２（Ｂ）及び図８（Ｂ）のＸ−Ｘ’線に層断面図が、半導体基板を第１の方向から見た断面模式図となる。なお、図２（Ｂ）及び図８（Ｂ）において、矢印Ｙで示す方向が第１の方向であり、矢印Ｘで示す方向が第２の方向である。本実施形態では、第１の方向及び第２の方向が相互に直交する方向になっている。
先ず、図１に示すように、半導体基板１上に、第１溝を形成する際のマスクとなる第１シリコン窒化膜２を例えば１００ｎｍの厚みで形成する。また、半導体基板１は、例えば、Ｐ型のシリコン基板を用いることが好ましい。半導体基板１はシリコン基板に限定されず、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることもできる。
次に、図２に示すように、第１シリコン窒化膜２上に、第１フォトレジストマスク３を形成する。第１フォトレジストマスク３は、第１溝を形成するためのマスクであって、図２（Ｂ）に示すように第１の方向Yに沿ってストライプ状に形成する。第１フォトレジストマスク３は、例えば幅１００ｎｍ、間隔１００ｎｍの寸法で形成する。次いで、第１フォトレジストマスク３をマスクにして、第１シリコン窒化膜２及び半導体基板１を順次エッチングして、半導体基板１に第１の方向に延在する第１溝４を形成する。第１溝４の深さは、例えば半導体基板１の上面から約３００ｎｍの深さとすることが好ましい。このようにして、第１の方向Yに延在する第１溝４を形成する。第１溝４の幅は例えば１００ｎｍになる。
次に図３に示すように、第１フォトレジストマスク３を除去した後、第１溝４の内面である側壁面４ａ及び底面４ｂに配線分離用絶縁膜５を形成する。配線分離用絶縁膜５は、例えばシリコン酸化膜からなり、熱酸化法によって約８ｎｍ程度の膜厚に形成する。配線分離用絶縁膜５の材質はこれに限定されず、高誘電率膜などを用いても良い。また、配線分離用絶縁膜５の形成方法は熱酸化法に限らず、ＣＶＤ法などを用いてもよい。
次に、ビット線を構成する導体層６を形成する。導体層６は、シリコンとの間でシリサイドを形成しない材料からなるものがよく、本実施形態では導体層６として窒化チタン膜を形成する。導体層６はＣＶＤ法により形成し、その膜厚は第１溝４を完全に埋め込めるように１５０ｎｍの厚さで形成する。これにより、第１溝が４が導体層６によって完全に埋められ、かつ半導体基板１が導体層６によって完全に覆われた状態になる。なお、窒化チタン膜の比抵抗は約１００μΩ・ｃｍとなる。
次に、図４に示すように、導体層６をエッチバックして、第１溝４の底部のみに導体層６を設ける。このときの導体層６の厚みは例えば、第１溝４の底面４ｂからｈ１＝約１５０ｎｍになるように形成するとよい。
次に図５に示すように、第１シリコン窒化膜２、導体層６及び第１溝４の側壁面４ａ上の配線分離用絶縁膜５を覆うように第２シリコン窒化膜７を形成する。第２シリコン窒化膜７は例えば、ＣＶＤ法によって１０ｎｍの厚みで形成するとよい。第２シリコン窒化膜７の膜厚は、第１溝４が埋め込まれない程度の厚みでよい。更に、第２シリコン窒化膜７をエッチバックすることにより、第１溝４の側壁面４ａに、配線分離用絶縁膜５を介して第２シリコン窒化膜７からなるサイドウォール膜７ａを形成する。第２シリコン窒化膜７のエッチバックによって、図５に示すように導体層６の上面が露出される。サイドウオール膜７ａの材質はシリコン窒化膜に限らず、配線分離用絶縁膜５とエッチング速度比が異なる材質からなるものであればよい。
次に図６に示すように、導体層６の上部（一部）を更にエッチングして、導体層６の厚みを、第１溝４の底面４ｂからｈ２＝５０ｎｍの厚みまで減少させる。このときのエッチングは溝の幅方向にも等方的にエッチングが進む条件で行い、サイドウォール膜７ａの下端部７ｂよりも下側に位置する配線分離用絶縁膜５の一部を露出させる。エッチングは、アンモニア過水液や硫酸過水液などを用いた湿式エッチングで行うことが好ましい。また、エッチング方法として、等方性成分を強めたドライエッチング法を用いることもできる。サイドウォール膜７ａの下端部７ｂと導体層６の上面との間であって、第１溝４の側壁面４ａにそれぞれ、空隙部ａ及びｂが形成される。空隙部ａ及びｂの高さｈ２１は約５０ｎｍ程度になる。
次に、図７に示すように、第１溝４内を埋めると共に第１シリコン窒化膜２を覆う平坦化膜８を形成する。平坦化膜８の材質は有機系の膜が好ましく、有機系の反射防止膜でもよい。平坦化膜８の厚みは８０ｎｍ程度がよい。
次に、図８に示すように、第１の方向Yに延在する第２フォトレジストマスク９を平坦化膜８上に形成する。第２フォトレジストマスク９は、第１溝４及び第１シリコン窒化膜２上に渡って、第１溝４及び第１シリコン窒化膜２をそれぞれ半分づつ覆う位置に形成する。第２フォトレジストマスク９の幅は１００ｎｍ程度がよく、間隔は１００ｎｍ程度がよい。
次に、図９に示すように、第２フォトレジストマスク９をマスクにして、平坦化膜８をドライエッチングしてパターニングする。平坦化膜８のエッチングによって、第１溝４内の導体層６の上面のおよそ半分の領域を露出させる。このときのエッチングは、第１シリコン窒化膜２及びサイドウォール膜７ａが除去されない条件で行う。
また、エッチングによって、サイドウォール膜７ａの下側の空隙部ｂに隣接する配線分離用絶縁膜５を露出させる。第２フォトレジストマスク９で保護されたサイドウォール膜７ａの下側の空隙部ａの部分は、平坦化膜８で覆われたまま露出されないようにする。
尚、第２フォトレジストマスク９と平坦化膜８の間に、酸化膜や窒化膜などの中間層を成膜して、第２フォトレジストマスク９をマスクにしてこれら中間層をエッチングし、更に中間膜をマスクにして平坦化膜８をエッチングしても良い。
また、ここでは第１溝４内の導体層６を半分露出させるパターンを平坦化膜８を用いて形成したが、図８に示す第２フォトレジストマスクの形成工程において、第１溝４内を半分開口させるフォトレジストパターンが形成可能な場合には、平坦化膜８を用いずフォトレジストマスクによって導体層６を半分露出させるパターンを形成することも可能である。平坦化膜８を用いることなくフォトレジストマスクを利用することで、エッチング工程を削減でき、コストを低減化できる。
次に、図１０に示すように、図９に示す工程で露出させた空隙部ｂに隣接する配線分離用絶縁膜５を、エッチング除去する。エッチングはＨＦを用いた湿式エッチングを用い、速度３０ｎｍ／分の薬液を用いて１分間のエッチングを行い、約３０ｎｍのシリコン酸化膜を除去する相当量のエッチングを行う。空隙部ｂに隣接した配線分離用絶縁膜５がエッチングされることによってコンタクトホール５ａが形成され、第１溝４の側壁面４ａが露出される。サイドウオール膜７ａ及び導体層６がコンタクトホール５ａ形成時のマスクになる。このときのエッチングは、ＨＦガスなどを用いた等方性のドライエッチングでもよい。このようにして、導体層６よりも上側の位置において第１溝４の一方の側壁面４ａの一部を露出させるコンタクトホール５ａを設ける。
次に、図１１に示すように、第２フォトレジストマスク９及び平坦化膜８をそれぞれ、レジスト剥離液及びアッシングにより除去する。次いで、サイドウォール膜７ａをエッチング除去し、配線分離用絶縁膜５を露出させる。サイドウオール膜７ａのエッチングは、熱燐酸液を用いた湿式エッングがよい。サイドウオール膜７ａのエッチングの際、第１シリコン窒化膜２の上部もエッチングされる。
次に、図１２に示すように、第１溝４を埋めるように半導体層となるドープトシリコン膜１０ａを形成する。ドープトシリコン膜１０ａは、不純物に砒素が含まれた膜を、ＣＶＤ法によって例えば膜厚１５０ｎｍで形成する。ドープトシリコン膜１０ａには、不純物にリンを含む膜を用いても良い。
次に図１３に示すように、ドライエッチング技術を用いて、ドープドシリコン膜１０ａを、およそｈ３＝５０ｎｍ程度の厚みで導体層６の上に残るようにエッチバックして、半導体層１０とする。この工程を経て、５０ｎｍの厚みの窒化チタンからなる導体層６と５０ｎｍの厚みのドープドシリコン膜からなる半導体層１０とが積層された第１配線１１（ビット線）が形成される。半導体層１０は、図１１に示す工程において形成されたコンタクトホール５ａを介して、半導体基板１と接続される。第１配線１１は、下側の導体層６を構成する低抵抗材料である窒化チタン膜とその上側の半導体層１０を構成するドープドシリコン膜とからなり、第１配線１１と半導体基板１とのコンタクトは、第１配線１１の上層である半導体層１０と半導体基板１との接触で形成する構造をとる。コンタクトの形成を、金属膜とシリコン膜のシリサイド化により形成される密着層などを介して行なうのではなく、半導体層１０との接触で行うので、熱処理に対して安定したコンタクト特性を実現できる。
［第２工程］
次に、第２工程では、半導体層１０に含まれるドーパントを半導体基板１に拡散させて第１不純物拡散領域１３を形成する。
図１４に、第２工程の工程図を示す。図１４は、半導体基板を第１の方向から見た断面模式図である。
第２工程では、図１４に示すように、まず、第１溝内の第１配線１１上に、第１溝４を埋めるビット線上絶縁膜（絶縁膜）１２を形成する。ビット線上絶縁膜１２は、例えばＳＯＤ膜を用いることが好ましく、例えば２００ｎｍの厚みに成長させると良い。また、ビット線上絶縁膜１２として、シリコン酸化膜やＢＰＳＧ膜などをＣＶＤ法などで形成しても良い。
次に、熱処理を行い、ビット線上絶縁膜１２のアニールを行うと共に、半導体層１０をなすドープドシリコン膜１０ａからドーパントを半導体基板１に拡散させる。これにより、ドープドシリコン膜１０ａに含まれる砒素が拡散されて第１不純物拡散領域１３が形成される。ドーパントは約５０ｎｍの深さまで半導体基板１中に拡散され、これにより、上方向、横方向、下方向に約５０ｎｍの広がりを持つ第１不純物拡散領域１３が形成される。熱処理は、急速熱処理法を用いることが好ましく、例えば１０００℃、１０秒の条件で行うとよい。
［第３工程］
次に、第３工程では、第１の方向に交差する第２の方向に沿って第２溝を半導体基板に設けて、第１不純物拡散領域を包含するピラー部を形成する。
図１５及び図１６に、第３工程の工程図を示す。図１５（Ａ）は、半導体基板を第１の方向から見た断面模式図であり、図１５（Ｂ）は、半導体基板の平面模式図である。図１５（Ｂ）におけるＹ−Ｙ’線に対応する断面図が図１５（Ａ）になる。また、図１６（Ａ）及び（Ｂ）は半導体基板を第２の方向から見た断面模式図であり、図１６（Ｃ）は半導体基板の平面模式図である。図１６（Ｃ）のＹ１−Ｙ１’線に対応する断面図が図１６（Ａ）であり、図１６（Ｃ）のＹ２−Ｙ２’線に対応する断面図が図１６（Ｂ）である。
まず、図１５に示すように、ビット線上絶縁膜１２及び第１シリコン窒化膜２上に、第３フォトレジストマスク１４を形成する。第３フォトレジストマスク１４は、第２溝を形成するためのマスクであって、図１５（Ｂ）に示すように第２の方向Ｘに沿ってストライプ状に形成する。第３フォトレジストマスク１４は、例えば幅１００ｎｍ、間隔１００ｎｍの寸法で形成する。
次いで、図１６（Ｂ）に示すように、第３フォトレジストマスク１４をマスクにして、ビット線上絶縁膜１２を２５０ｎｍ程度エッチングする。第１配線１１（ビット線）は露出しないように第１配線１１の上に約５０ｎｍのビット線上絶縁膜１２を残す。このエッチングの際に、半導体基板１上の第１シリコン窒化膜２をエッチングで除去して、半導体基板１を露出させる。ビット線上絶縁膜１２のエッチングは例えば、四フッ化炭素（ＣＦ４）を含むガスをエッチングガスとするドライエッチングで行う。尚、ビット線上絶縁膜１２のエッチングにおいて第１シリコン窒化膜２を残した後、このドライエッチングによって第１シリコン窒化膜２を除去しても良い。
引き続き、図１６（Ａ）に示すように、塩素（Ｃｌ２）を含むガスを用いて、第１シリコン窒化膜２の下に存在していた半導体基板１を１５０ｎｍの深さまでエッチングする。半導体基板１のエッチング後の底面１ａの位置と、ビット線上絶縁膜１２のエッチング後の底面１２ａの位置とは、ほぼ面一にすることが好ましい。
以上のように、ビット線上絶縁膜１２及び半導体基板１を順次エッチングすることにより、第２の方向Xに延在する第２溝１５を形成する。半導体基板１には、先の工程で形成した第１溝４と、半導体基板１を平面視して第１溝４に直交する第２溝１５に区画された半導体からなるピラー部１ｂが形成される。ピラー部１ｂは、第１の方向Y及び第２の方向Xに沿ってマトリックス状に形成される。
以上、ビット線上絶縁膜１２と半導体基板１を順次エッチングして第２溝１５を形成する方法を説明したが、半導体基板１を先にエッチングしてからビット線上絶縁膜１２をエッチングして第２溝１５を形成してもよい。また、半導体基板１とビット線上絶縁膜１２を同時にエッチングして第２溝１５を形成しても良い。
［第４工程］
次に、第４工程では、第２溝１５の側壁面（ピラー部の側壁面１ｃ）にゲート絶縁膜１６を形成してから、ゲート絶縁膜１６を介してピラー部１ｂに対向する第２配線１７を第２溝１５内に形成する。
図１７及び図１８に、第４工程の工程図を示す。図１７（Ａ）及び図１７（Ｂ）は半導体基板を第２の方向から見た断面模式図である。また、図１８（Ａ）及び（Ｂ）は半導体基板を第２の方向から見た断面模式図であり、図１８（Ｃ）は半導体基板の平面模式図である。図１８（Ｃ）のＹ１−Ｙ１’線に対応する断面図が図１７（Ａ）及び図１８（Ａ）であり、図１６（Ｃ）のＹ２−Ｙ２’線に対応する断面図が図１７（Ｂ）及び図１８（Ｂ）である。
先ず図１７に示すように、第３フォトレジストマスク１４を除去する。次に、第２溝１５によって露出されたピラー部１ｂの側面１ｃと半導体基板１の底面１ａとに渡って、ゲート絶縁膜１６を形成する。ゲート絶縁膜１６は例えばシリコン酸化膜で構成され、熱酸化法によって形成され、膜厚は例えば約６ｎｍにすると良い。また、ゲート絶縁膜３３はシリコン酸化膜に限らず、シリコン酸窒化膜を用いても良い。また、高誘電率膜などをＣＶＤ法などを用いて形成してもよい。
次に、第２配線用の導電膜１７ａを全面に形成する。導電膜１７ａは例えば、リンを含むドープドシリコン膜をＣＶＤ法によって３０ｎｍの厚みで形成する。また、導電膜１７ａとしてタングステンシリサイド膜や高融点金属膜などを用いてもよい。
次に、図１８に示すように、ドライエッチング技術を用いて導電膜１７ａをエッチバックして、ピラー部１ｂの側壁面１ｃに対向するゲート電極１７ｂを形成する。ゲート電極１７ｂの高さは約１００ｎｍに形成した。この高さ寸法が、ゲート電極１７ｂにおけるゲート長になる。ゲート電極１７ｂの高さは、エッチバックの量を制御することで調整できる。また、ピラー部１ｂの先端部では、側壁面１ｃが高さ方向に長さ５０ｎｍにわたって露出される。
ゲート電極１７ｂは、ピラー部１ｂの側壁面１ｃからビット線上絶縁膜１２の側壁に渡って形成され、半導体基板を平面視したときに第２の方向Ｘに延在する第２配線１７を構成する。第２配線１７のうち、ゲート絶縁膜１６を介してピラー部１ｂと対向する部分がゲート電極１７ｂとなる。
また、ピラー部１ｂの第１の方向Ｙに対向する２つの側壁面１ｃ、１ｃのそれぞれに、ゲート絶縁膜１６を介してゲート電極１７ｂ（第２配線１７）が配置される。ピラー部１ｂの２つの側壁面１ｃ、１ｃに形成されたゲート電極１７ｂは同電位に設定して用いることができる。
［第５工程］
次に、第５工程では、ピラー部１ｂの先端部に、第２不純物拡散領域１９を形成する。
図１９及び図２０に、第５工程の工程図を示す。図１９（Ａ）及び図１９（Ｂ）は半導体基板を第２の方向から見た断面模式図である。
また、図２０（Ａ）は半導体基板を第１の方向から見た断面模式図であり、図２０（Ｂ）及び図２０（Ｃ）は半導体基板を第２の方向から見た断面模式図であり、図２０（Ｄ）は半導体基板の平面模式図である。図２０（Ｄ）におけるＸ−Ｘ’線に対応する断面図が図２０（Ａ）になる。また、図２０（Ｄ）におけるＹ１−Ｙ１’線に対応する断面図が図１９（Ａ）及び図２０（Ｂ）になる。更に、図２０（Ｄ）におけるＹ２−Ｙ２’線に対応する断面図が図１９（Ｂ）及び図２０（Ｃ）になる。
第５工程では、先ず図１９に示すように、第２溝１５を埋める第１層間絶縁膜１８を形成する。第１層間絶縁膜１８は例えばＳＯＤ膜で形成し、膜厚は例えば２００ｎｍとする。第１層間絶縁膜１８は、シリコン酸化膜やＢＰＳＧ膜などをＣＶＤ法で形成してもよい。
次いで、ＣＭＰ法を用いて第１層間絶縁膜１８を研磨除去し、第１シリコン窒化膜２を露出させる。ＣＭＰ処理によって、第１シリコン窒化膜２の上面からビット線上絶縁膜１２の上面に渡って面一の面が形成される。なお、ＣＭＰ法に代えて、ドライエッチング技術を用いたエッチバック法を行ってもよい。
次に、図２０に示すように、第１シリコン窒化膜２をエッチングにより除去して、ピラー部１ｂの先端部を露出させる。第１シリコン窒化膜２のエッチングは熱燐酸液を用いた湿式エッチングが良い。
次いで、ピラー部の先端部にＮ型不純物を導入する。例えば、砒素をイオン注入法により、エネルギー１０ＫｅＶ，ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２の条件で導入する。このようにしてピラー部１ｂの先端部に第２不純物拡散層１９が形成される。不純物には燐を用いてもよい。
次いで熱処理を行い、ピラー部１ｂに導入した不純物を活性化させる。熱処理は例えば、急速熱処理法を用いて９００℃、３０秒の条件で行う。この熱処理によって、第１不純物拡散層１３、第２不純物拡散層１９はそれぞれ、熱拡散して広がる。第１不純物拡散層１３は半導体基板１中に約６０ｎｍの広がりをもった領域を形成し、ゲート電極１７ｂの下端に対向する半導体基板１まで拡散する。
次いで、リンを導入したドープドシリコン膜を、第１シリコン窒化膜２が除去された部分に埋め込み、第１層間絶縁膜１８の上面を覆うように形成する。ドープドシリコン膜の膜厚は例えば２００ｎｍとする。その後、ＣＭＰ法を用いて、第１層間絶縁膜１８の上面が露出するまでドープドシリコン膜を研磨除去する。このようにして、ピラー部１ｂの上にコンタクトプラグ２０を形成する。なお、ＣＭＰ法に代えて、ドライエッチング技術を用いたエッチバック法によってドープドシリコン膜の一部を除去することで、コンタクトプラグ２０を形成してもよい。以上により、ピラー部１ｂ、ゲート電極１７ｂ及び第１、第２不純物拡散領域１３、１９を具備する縦型トランジスタが完成する。
次に、図２１に示すように、コンタクトプラグ２０に接続する第１キャパシタ電極２１を形成する。第１キャパシタ電極２１は、底部を有し、上部が開口した中空円筒状の形状に形成する。第１キャパシタ電極２１の構成材料は、例えばリンを含むドープドシリコン膜が好ましい。また、窒化チタン膜などの高融点金属膜を用いてもよい。
次に、第１キャパシタ電極２１の全面を覆うようにキャパシタ絶縁膜２２を形成する。キャパシタ絶縁膜２２の構成材料は、Ｔａ２Ｏ５膜が好ましく、例えばＣＶＤ法で形成する。キャパシタ絶縁膜２２はこれに限定されず、Ａｌ２Ｏ５、ＨｆＯ２などの高誘電率膜を用いることができる。
次に、第１キャパシタ電極２１及びキャパシタ絶縁膜２２を覆うように第２キャパシタ電極２３を形成する。第２キャパシタ電極２３の構成材料はリンを含むドープドシリコン膜を用いることが好ましい。また、第２キャパシタ電極２３は、窒化チタン膜などの高融点金属膜を用いてもよい。
第２キャパシタ電極２３を形成後、第２キャパシタ電極２３上に第２層間絶縁膜２４を形成する。第２層間絶縁膜２４の構成材料はシリコン酸化膜などを用いることができる。
次に、第２層間絶縁膜２４上に配線層２５をパターニング形成する。配線層２５は、窒化チタン膜とアルミ材料膜を積層した膜を用いることができる。
次に、配線層２５を覆うように第３層間絶縁膜２６を形成する。第３層間絶縁膜２６にはシリコン酸化膜などを用いることができる。
以上により、本実施形態の半導体装置が完成する。
［半導体装置］
図２１には、本実施形態の半導体装置を示す。
本実施形態の半導体装置は、半導体基板１に立設された半導体からなるピラー部１ｂと、第１の方向Ｙに延在し、ピラー部１ｂの基端部１ｄに隣接する第１配線１１と、第１の方向Ｙと交差する第２の方向Ｘに延在し、ピラー部１ｂのボディ領域１ｅに対向する第２配線１７と、ピラー部１ｂと第１配線１１との間に配置されたゲート絶縁膜１６と、ピラー部１ｂの基端部１ｄに形成され、第１配線１１の半導体層１０と接する第１不純物拡散領域１３と、ピラー部１ｂ内の先端部１ｆに形成された第２不純物拡散領域１９と、を具備して構成されている。
図２１（Ａ）〜図２１（Ｄ）に示すように、半導体基板１上には、複数のピラー部１ｂが第１の方向Ｙ及び第２の方向Ｘに沿ってマトリックス状に配置されている。各ピラー部１ｂの間には第１溝４と第２溝１５とが設けられている。そして、第１配線１１が第１溝４に配設され、第２配線１７が第２溝１５に配設されている。
また、図２１（Ａ）及び図２１（Ｂ）に示すように、ピラー部１ｂの基端部１ｄと先端部１ｆとの間の中央部に、ボディ領域１ｅが設けられている。ボディ領域１ｅにはゲート絶縁膜１６を介してワード線となる第２配線１７が対向配置されている。第２配線１７のうち、ボディ領域１ｅと対向する部分がゲート電極１７ｂとなっている。図２１（Ｃ）に示すように、第２配線１７は、ピラー部１ｂの第１の方向Ｙの両側にそれぞれ配設されている。
また、図２１（Ａ）に示すように、ビット線になる第１配線１１は、ピラー部１ｂ間に設けられた第１溝４の底部に埋め込まれている。また、第１溝４の内面には、第１配線１１と半導体基板１及びピラー部１ｂとを絶縁分離する配線分離用絶縁膜５が形成されている。配線分離用絶縁膜５は、ピラー部１ｂの側壁面１ｃにも形成されている。また、第１配線１１は、配線分離用絶縁膜５に設けられたコンタクトホール５ａを介して、第１不純物拡散領域１３に接している。第１配線１１は、シリコンとの間でシリサイドを形成しない材料からなる導体層６と半導体層１１とが積層されて形成されている。導体層６は窒化チタンで構成されている。また、半導体層１０はドープドシリコン膜で構成されている。第１不純物拡散領域１３は、図２１（Ａ）に示すように、ピラー部１ｂの片側に寄った位置に形成されている。これは第１不純物拡散領域１３が、ドープドシリコン膜からなる半導体層１０に含まれるドーパントが、コンタクトホール５ａを介してピラー部１ｂに拡散されて形成されたためである。第１配線１１の上には、ビット線上絶縁膜１２が積層されている。
また、第２不純物拡散領域１９の上には、コンタクトプラグ２０が形成され、更にコンタクトプラグ２０の上には記憶素子となるキャパシタ３０が形成されている。
キャパシタ３０は、第１キャパシタ電極２１とキャパシタ絶縁膜２２と第２キャパシタ電極２３とが順次積層されて構成されている。第１キャパシタ電極２１は、底部を有し、上部が開口した中空円筒状に形成されている。キャパシタ絶縁膜２２は第１キャパシタ電極２１の外周面及び内周面並びに底面を覆うように形成されている。また、第２キャパシタ電極２３は、第１キャパシタ電極２１及びキャパシタ絶縁膜２２を覆うように形成されている。本実施形態では、記憶素子としてキャパシタ３０を例示したが、相変化素子を用いても良い。
第２キャパシタ電極２３には、第２層間絶縁膜２４と配線層２５と第３層間絶縁膜２６が積層されている。第２層間絶縁膜２４及び第３層間絶縁膜２６は例えば酸化シリコン膜から構成され、配線層２５は例えば窒化チタン膜とアルミ材料膜を積層した膜から構成される。
以上のようにして、本実施形態の半導体装置においては、第１不純物拡散領域１３、ボディ領域１e及び第２不純物拡散領域１９を有するピラー部１ｂと、ゲート絶縁膜１６と、ゲート電極１７ｂとから構成されるＭＯＳトランジスタが備えられる。ＭＯＳトランジスタのドレイン領域となる第２不純物拡散領域１９には、コンタクトプラグ２０を介してキャパシタ３０が接続される。このように本実施形態の半導体装置においては、ＭＯＳトランジスタとキャパシタ３０とによってＤＲＡＭのメモリセルが構成される。
本実施形態では、半導体基板１の第１溝４内に埋め込まれて形成された低抵抗材料である窒化チタン膜からなる導体層６と、窒化チタン膜の上に形成されたドープドシリコン膜からなる半導体層１０の積層から構成されたビット線（第１配線１１）を備え、ビット線上層の半導体層１０と、ピラー型ＭＯＳトランジスタの下部のソ−ス／ドレイン領域（第１不純物拡散領域１３）の半導体基板１と接続する構造を有する。ビット線は、下層に形成される低抵抗材料である窒化チタン膜（導体層６）とその上層に形成されるドープドシリコン膜（半導体層１０）から構成され、ビット線と半導体基板とのコンタクトは、ビット線の上層であるドープドシリコン膜（半導体層１０）と半導体基板１との接触で形成する構造をとる。コンタクトの形成を、金属膜とシリコン膜のシリサイド化により形成される密着層などを介して行なうのではなく、ドープドシリコン膜（半導体層１０）との接触で行うので、熱処理に対して安定したコンタクト特性を持つ半導体装置を提供することができる。
また、本実施形態の半導体装置の製造方法によれば、シリコンとの間でシリサイドを形成しない材料からなる導体層６と半導体層１０とを含む第１配線１１を形成し、半導体層１０に含まれるドーパントを半導体基板１に拡散させて第１不純物拡散領域１３を形成するので、第１不純物拡散領域１３の形成時に、導体層６からシリサイドが異常成長するおそれがない。
また、半導体層１０と半導体基板１を接触させてドーパントを拡散させるので、半導体層１０と半導体基板１との間にもシリサイドが形成される虞がなく、第１配線１１と第１不純物拡散領域１３との接触抵抗の増大の恐れがない。
更に、導体層６と半導体層１０との間にもシリサイドが形成されないので、第１配線１１の比抵抗が増大する恐れがない。
以上により、第１配線１１の比抵抗が小さく、シリサイド異常成長も抑制された、低消費電力型の半導体装置を製造できる。
また、本実施形態の半導体装置の製造方法によれば、第１溝４の内面に配線分離用絶縁膜５を形成し、導体層６より上側の位置においてコンタクトホール５ａを設け、導体層６上に半導体層１０を積層することで、第１配線１１のうち半導体層１０のみをコンタクトホール５ａを介して半導体基板１に接触させることができる。その後、熱拡散を行うことで、半導体基板１に第１不純物拡散領域１３を確実に形成できる。
更に、本実施形態の半導体装置の製造方法によれば、導体層６を形成した後、配線分離用絶縁膜５とエッチング速度比が異なる材質からなるサイドウオール膜７ａを第１溝４の内面に形成し、次いで導体層６を一部エッチングして配線分離用絶縁膜５の一部を露出させてからコンタクトホール５ａを設けるので、導体層６及びサイドウオール膜７ａをコンタクトホール５ａ形成時のマスクとして利用できる。これにより、加工が比較的行いにくいピラー部１ｂの側壁面にコンタクトホール５ａが位置するにもかかわらず、コンタクトホール５ａの設置位置や寸法を精度良く制御することができ、特性が安定した半導体装置を製造することができる。
更にまた、本実施形態の半導体装置の製造方法によれば、第１溝４と第２溝１５とに区画された複数のピラー部１ｂを第１の方向Ｙ及び第２の方向Ｘに沿ってマトリックス状に形成するので、半導体装置の集積度をより高めることができる。
また、第４工程において、ピラー部１ｂの第１の方向Ｙの両側に、ゲート絶縁膜１６を介して一対の第２配線１７を形成するので、ダブルゲート型のトランジスタを容易に形成することができる。
更に、第２工程において、第１溝４内の第１配線１１上に、第１溝４を埋めるビット線上絶縁膜１２を形成してから、半導体層１０に含まれるドーパントを半導体基板１に熱拡散させるので、熱拡散時に半導体層１０の表面が酸化される恐れがない。これにより、第１配線１１の一部である半導体層１０の断面積が減少する虞がなく、第１配線１１の比抵抗の増大を防止できる。
また、本発明の半導体装置によれば、シリコンとの間でシリサイドを形成しない材料からなる導体層６と半導体層１０を含む第１配線１１のうち、半導体層１０がピラー部の第１不純物領域１３に直接に接しているので、シリサイド層が不要になり、第１配線と不純物拡散領域との間の比抵抗を低減でき、半導体装置の低消費電力化を実現できる。
また、本実施形態の半導体装置によれば、ピラー部の基端部において第１配線と第１不純物拡散領域とが接触し、また、ピラー部の先端部に第２不純物拡散領域が設けられるので、ボディ領域の長さを十分に確保することができ、短チャネル効果を抑制できる。
更に、本実施形態の半導体装置によれば、第１配線１１とピラー部１ｂとを分離する配線分離用絶縁膜５がピラー部１ｂの一側面１ｃに形成される一方、配線分離用絶縁膜５にコンタクトホール５ａが設けられ、このコンタクトホール５ａを介して第１配線１１の半導体層１０と第１不純物拡散領域１３とが接するので、第１配線１１を半導体基板１から絶縁分離させつつ第１不純物拡散領域１３に接触させることができ、コンタクトプラグが不要となり、半導体装置の集積度を高められる。
また、複数のピラー部１ｂがマトリックス状に配置され、ピラー部１ｃ同士間の第１溝４及び第２溝１５にそれぞれ、第１配線１１及び第２配線１７が配設されるので、半導体装置の集積度をより高めることができる。
また、ピラー部１ｂの第１の方向Ｙの両側に、一対の第２配線１７がゲート絶縁膜１６を介して対向して配置されているので、ダブルゲートトランジスタを構成できる。
更に、ピラー部１ｂの第２不純物拡散領域１９に、コンタクトプラグ２０を介して記憶素子であるキャパシタ３０が接続されることで、半導体装置をＤＲＡＭとして機能させることができる。
「第２の実施形態」
本実施形態では、第１配線１０４をタングステンシリサイド膜からなる導体層１０６とドープトシリコン膜からなる半導体層１０の積層体で構成する。タングステンシリサイド膜の比抵抗は約７０μΩ・ｃｍを有し、第１実施形態の窒化チタン膜よりも低抵抗であり、ビット線（第１配線１０４）を更に低抵抗化でき、情報の書き込み、読見出しをさらに高速化することが可能となる。
以下、本実施形態の半導体装置の製造方法について、図２２〜図２５を参照して説明する。図２２〜図２５は、半導体基板を第１の方向から見た断面模式図である。
先ず、図２２に示すように、第１の実施形態と同様にして、半導体基板に第１溝４を設け、配線分離用絶縁膜５を形成する。次に、導体層１０６によって第１溝４を埋め込む。導体層１０６には、窒化チタン膜に代えてタングステンシリサイド膜を形成する。導体層１０６の形成はＣＶＤ法を用い、例えば膜厚が１５０ｎｍになるように導体層１０６を成長させて、第１溝４を完全に埋め込む。
次に、図２３に示すように、タングステンシリサイド膜からなる導体層１０６をエッチバックして、第１溝４の底部に埋め込みタングステンシリサイド膜（導体層１０６）を形成する。導体層１０６の厚さは、第１溝４の底面４ｂから例えば１００ｎｍの厚みとする。
次に、図２４に示すように、第１の実施形態と同様にして、サイドウォール膜７ａを形成する。次いで、導体層１０６の上部をエッチングして、導体層１０６の厚みを第１溝４の底面４ｂから例えば５０ｎｍの厚みにする。エッチングは横方向にも等方的に進む条件で行い、サイドウォール膜７ａの下に存在する配線分離用絶縁膜５を露出させる。エッチングは、例えばアンモニア過水液を用いた湿式エッチングでよい。また、エッチング方法として、等方性成分を強めたドライエッチング法を行うこともできる。
次に、図２５に示すように、第１の実施形態と同様にして、配線分離用絶縁膜５のコンタクトホール５ａを設け、導体層１０６上に半導体層１０を形成して第１配線１１１とする。
以後の工程は、第１実施形態の図１４以降の工程と同様に行う。このようにして、第２の実施形態の半導体装置を製造する。
本実施形態の半導体装置は、第１配線１０４をタングステンシリサイド膜からなる導体層１０６と半導体層１０との積層体で構成するので、ビット線（第１配線１０４）を更に低抵抗化でき、情報の書き込み、読見出しをさらに高速化することが可能となる。
「第３の実施形態：データ処理システム」
次に、本発明の半導体装置を備えた半導体記憶装置及びデータ処理システムの実施形態を説明する。なお、半導体記憶装置及びデータ処理システムは、半導体装置を備えたデバイス及びシステムの一例であり、本発明の半導体装置は、半導体記憶装置以外のデバイス、及びデータ処理システム以外のシステムに広く適用可能である。本実施形態においてデータ処理システムは、例えばコンピュータシステムを含むが、これに限定されない。
図２６に、本実施形態のデータ処理システム４００の例を示す。データ処理システム４００には、例えばコンピュータシステムを含むが、これに限定されない。このデータ処理システム４００は、データプロセッサ４２０および本発明に係るＤＲＡＭ４６０を含む。データプロセッサ４２０は、例えば、マイクロプロセッサ（ＭＰＵ）、デジタルシグナルプロセッサ（ＤＰＳ）などを含むが、これらに限定されない。図２６においては簡単のため、データプロセッサ４２０は、システムバス４１０を介して既に記述した本発明に係るＤＲＡＭ４６０に接続されているが、システムバス４１０を介さずにローカルなバスによって接続される場合もある。
また、システムバス４１０は、ここでは簡便のため１本しか描かれていないが、必要に応じてコネクタなどを介しシリアルないしパラレルに接続される。また、必要に応じ、このシステムでは、ストレージデバイス４３０、Ｉ／Ｏデバイス４４０、ＲＯＭ４５０がシステムバス４１０に接続されるが、必ずしも必須の構成要素ではない。ここでＩ／Ｏデバイス４４０には、入力デバイスもしくは出力デバイスのいずれか一方のみの場合も含まれる。さらに、各構成要素の個数は、図では簡単のため１つにとどめているが、それに限定されるものではなく、少なくともいずれかが複数個の場合も含まれる。
本発明によるＤＲＡＭ４６０は従来のＤＲＡＭに対してビット線（第１配線）の比抵抗が低く、また、ビット線と第１不純物拡散領域との間の比抵抗も低いので、低消費電力化が可能となり、上記データ処理システム４００も低消費電力が要求される携帯用電子機器への搭載に寄与できる。
１…半導体基板、１ｂ…ピラー部、１ｃ…ピラー部の側壁面（第２溝の側壁面）、１ｄ…ピラー部の基端部、１ｅ…ボディ領域、１ｆ…ピラー部の先端部、４…第１溝、４ａ…側壁面（第１溝の内面）、４ｂ…底面（第１溝の内面）、５…配線分離用絶縁膜、５ａ…コンタクトホール、６、１０６…導体層、７ａ…サイドウオール膜、１０…半導体層、１１、１１１…第１配線、１２…ビット線上絶縁膜（絶縁膜）、１３…第１不純物拡散領域、１５…第２溝、１６…ゲート絶縁膜、１７…第２配線、１９…第２不純物拡散領域、２０…コンタクトプラグ、３０…キャパシタ（記憶素子）、４００…データ処理システム、Ｘ…第２の方向、Ｙ…第１の方向。

Claims (14)

  1. 第１の方向に延在する第１溝を半導体基板に設けた後、前記第１溝内に、シリコンとの間でシリサイドを形成しない材料からなる導体層と半導体層とを含む第１配線を形成して、前記半導体層と前記半導体基板とを直接に接触させる第１工程と、
    前記半導体層に含まれるドーパントを前記半導体基板に拡散させて第１不純物拡散領域を形成する第２工程と、
    前記第１の方向に交差する第２の方向に沿って延在する第２溝を前記半導体基板に設けることで、前記第１不純物拡散領域を包含して前記半導体基板に立設するピラー部を形成する第３工程と、
    前記第２溝の側壁面にゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記ピラー部に対向する第２配線を前記第２溝内に形成する第４工程と、
    前記ピラー部の先端部に、第２不純物拡散領域を形成する第５工程と、
    を具備してなることを特徴とする半導体装置の製造方法。
  2. 前記第１工程において、
    前記半導体基板に前記第１溝を設けてから、前記第１溝の内面に配線分離用絶縁膜を形成し、次いで前記第１溝内に前記導体層を形成し、次いで、前記導体層より上側の位置において前記第１溝の一方の側壁面の一部を露出させるコンタクトホールを設け、次いで、前記導体層上に前記半導体層を積層して前記第１配線を形成することによって、前記コンタクトホールを介して前記半導体層と前記半導体基板とを直接に接触させることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記第１溝内に前記導体層を形成した後、前記配線分離用絶縁膜とエッチング速度比が異なる材質からなるサイドウオール膜を前記第１溝の内面に形成し、次いで前記導体層を一部エッチングして前記配線用絶縁膜の一部を露出させ、次いで露出された前記配線用絶縁膜の一部をエッチングで除去することによって前記コンタクトホールを設けることを特徴とする半導体装置の製造方法。
  4. 前記第１工程において前記第１溝を前記第１の方向に沿って複数形成すると共に、前記第３工程において前記第２溝を前記第２の方向に沿って複数形成することにより、前記第１溝と前記第２溝とに区画された複数のピラー部を前記第１の方向及び前記第２の方向に沿ってマトリックス状に形成することを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置の製造方法。
  5. 前記第４工程において、前記ピラー部の前記第１の方向両側に、前記ゲート絶縁膜を介して一対の前記第２配線を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第２工程において、前記第１溝内の前記第１配線上に、前記第１溝を埋める絶縁膜を形成してから、前記半導体層に含まれるドーパントを前記半導体基板に熱拡散させることを特徴とする請求項１乃至請求項５の何れか一項に記載の半導体装置の製造方法。
  7. 前記第５工程に続いて、前記ピラー部上にコンタクトプラグを形成し、前記コンタクトプラグ上に記憶素子を形成することを特徴とする請求項１乃至請求項６の何れか一項に記載の半導体装置の製造方法。
  8. 半導体基板に立設され、その内部に第１不純物拡散領域、ボディ領域及び第２不純物拡散領域を包含し、これら領域が半導体基板側からこの順序で配設された半導体からなるピラー部と、
    シリコンとの間でシリサイドを形成しない材料からなる導体層と半導体層を含み、前記半導体層が前記ピラー部の前記第１不純物領域に直接に接する第１配線と、
    を具備してなることを特徴とする半導体装置。
  9. 前記半導体基板に立設された半導体からなる前記ピラー部と、
    前記第１の方向に延在し、前記ピラー部の基端部に隣接する前記第１配線と、
    前記第１の方向と交差する第２の方向に延在して、前記ピラー部の前記ボディ領域に対向する第２配線と、
    前記ピラー部と前記第１配線との間に配置されたゲート絶縁膜と、
    前記ピラー部の前記基端部に形成され、前記第１配線の前記半導体層と接する前記第１不純物拡散領域と、
    前記ピラー部内の先端部に形成された前記第２不純物拡散領域と、
    を具備してなることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１配線と前記ピラー部とを分離する配線分離用絶縁膜が前記ピラー部の一側面に形成され、前記配線用絶縁膜にコンタクトホールが設けられ、前記コンタクトホールを介して前記第１配線の前記半導体層と前記ピラー部の前記第１不純物拡散領域とが接していることを特徴とする請求項８または請求項９に記載の半導体装置。
  11. 前記半導体基板上に、複数の前記ピラー部が前記第１の方向及び前記第２の方向に沿ってマトリックス状に配置され、各ピラー部同士の間には前記第１の方向に沿う第１溝と前記第２の方向に沿う第２溝とが設けられ、前記第１配線が前記第１溝に配設されると共に前記第２配線が前記第２溝に配設されていることを特徴とする請求項８乃至請求項１０の何れか一項に記載の半導体装置。
  12. 前記ピラー部の前記第１の方向両側に、一対の前記第２配線が前記ゲート絶縁膜を介して対向して配置されていることを特徴とする請求項８乃至請求項１１の何れか一項に記載の半導体装置。
  13. 前記ピラー部の前記第２不純物拡散領域に、コンタクトプラグを介して記憶素子が接続されたことを特徴とする請求項８乃至請求項１２の何れか一項に記載の半導体装置。
  14. 請求項８乃至請求項１３の何れか一項に記載の半導体装置を備えていることを特徴とするデータ処理システム。
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