JP2011077185A - 半導体装置の製造方法、半導体装置及びデータ処理システム - Google Patents
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Abstract
【課題】第1配線の比抵抗が小さく、シリサイド異常成長が抑制された半導体装置の製造方法の提供。
【解決手段】第1溝を半導体基板1に設けた後、第1溝内に、シリコンとの間でシリサイドを形成しない材料からなる導体層6と半導体層10とを含む第1配線11を形成して、半導体層と半導体基板とを直接に接触させる工程と、半導体層に含まれるドーパントを半導体基板に拡散させて第1不純物拡散領域13を形成する工程と、第1溝と交差する方向に延在する第2溝を半導体基板に設けることで、第1不純物拡散領域を包含して半導体基板に立設されたピラー部1bを形成する工程と、第2溝の側壁面にゲート絶縁膜16を形成してから、ゲート絶縁膜を介してピラー部に対向する第2配線17を第2溝内に形成する工程と、ピラー部の先端部に、第2不純物拡散領域19を形成する工程と、を具備してなる半導体装置の製造方法を採用する。
【選択図】図20
【解決手段】第1溝を半導体基板1に設けた後、第1溝内に、シリコンとの間でシリサイドを形成しない材料からなる導体層6と半導体層10とを含む第1配線11を形成して、半導体層と半導体基板とを直接に接触させる工程と、半導体層に含まれるドーパントを半導体基板に拡散させて第1不純物拡散領域13を形成する工程と、第1溝と交差する方向に延在する第2溝を半導体基板に設けることで、第1不純物拡散領域を包含して半導体基板に立設されたピラー部1bを形成する工程と、第2溝の側壁面にゲート絶縁膜16を形成してから、ゲート絶縁膜を介してピラー部に対向する第2配線17を第2溝内に形成する工程と、ピラー部の先端部に、第2不純物拡散領域19を形成する工程と、を具備してなる半導体装置の製造方法を採用する。
【選択図】図20
Description
本発明は、半導体装置の製造方法、半導体装置及びデータ処理システムに関する。
半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを3次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの3次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、4F2の最密レイアウトも実現可能である。
シリコンピラーを用いた縦型トランジスタを半導体記憶装置のセルトランジスタとして用いる場合、ソース又はドレインとなる不純物拡散層の一方がビット線に接続され、他方が記憶素子(DRAMにおいてはセルキャパシタ)に接続されることが一般的である。通常、セルキャパシタなどの記憶素子はセルトランジスタの上方に配置されることから、シリコンピラーの上部に記憶素子が接続され、シリコンピラーの下部にビット線が接続されることになる。
しかしながら、シリコンピラーの下部は半導体基板であることから、ここにビット線を形成するためには、基板の内部にビット線を埋め込む必要が生じる。ビット線の構造に関して、下記特許文献1〜3に開示がある。
特許文献1には、ビット線コンタクト上にシリサイド層を形成し、更にシリサイド層上にメタル配線コンタクト及びメタル配線を形成する方法が開示されているが、この特許文献1に開示された半導体装置はピラー型トランジスタではない。
また、特許文献2に記載の半導体装置では、半導体基板にビット線になる拡散層が形成されているが、拡散層はそもそも比抵抗が高いため、半導体装置の動作速度が低下する問題がある。
更に、特許文献3に記載の半導体装置では、ピラー部の下部に埋め込みビット線が形成されている。このビット線は、金属等からなる低抵抗領域とシリコン材料領域とから構成されている。しかし、埋め込みビット線として金属を用いた場合、その後の熱処理によって、ビット線を構成する金属と半導体基板を構成するシリコンとの間でシリサイドが成長する場合がある。シリサイドの成長は制御が困難であるため、シリサイドが異常成長したした場合にはトランジスタの動作を阻害する恐れがある。
また、特許文献2に記載の半導体装置では、半導体基板にビット線になる拡散層が形成されているが、拡散層はそもそも比抵抗が高いため、半導体装置の動作速度が低下する問題がある。
更に、特許文献3に記載の半導体装置では、ピラー部の下部に埋め込みビット線が形成されている。このビット線は、金属等からなる低抵抗領域とシリコン材料領域とから構成されている。しかし、埋め込みビット線として金属を用いた場合、その後の熱処理によって、ビット線を構成する金属と半導体基板を構成するシリコンとの間でシリサイドが成長する場合がある。シリサイドの成長は制御が困難であるため、シリサイドが異常成長したした場合にはトランジスタの動作を阻害する恐れがある。
本発明の半導体装置の製造方法は、第1の方向に延在する第1溝を半導体基板に設けた後、前記第1溝内に、シリコンとの間でシリサイドを形成しない材料からなる導体層と半導体層とを含む第1配線を形成して、前記半導体層と前記半導体基板とを直接に接触させる第1工程と、前記半導体層に含まれるドーパントを前記半導体基板に拡散させて第1不純物拡散領域を形成する第2工程と、前記第1の方向と交差する第2の方向に沿って延在する第2溝を前記半導体基板に設けることで、前記第1不純物拡散領域を包含して前記半導体基板に立設されたピラー部を形成する第3工程と、前記第2溝の側壁面にゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記ピラー部に対向する第2配線を前記第2溝内に形成する第4工程と、前記ピラー部の先端部に、第2不純物拡散領域を形成する第5工程と、を具備してなることを特徴とする。
本発明の半導体装置の製造方法によれば、シリコンとの間でシリサイドを形成しない材料からなる導体層と半導体層とを含む第1配線を形成し、半導体層に含まれるドーパントを半導体基板に拡散させて第1不純物拡散領域を形成するので、第1不純物拡散領域の形成時に、導体層からシリサイドが異常成長するおそれがない。
また、半導体層と半導体基板を接触させてドーパントを拡散させるので、半導体層と半導体基板との間にもシリサイドが形成される虞がなく、第1配線と第1不純物拡散領域との接触抵抗の増大の恐れがない。
更に、導体層と半導体層との間にもシリサイドが形成されないので、第1配線の比抵抗が増大する恐れがない。
以上により、第1配線の比抵抗が小さくなり、シリサイド異常成長も抑制された半導体装置を製造することができる。
また、半導体層と半導体基板を接触させてドーパントを拡散させるので、半導体層と半導体基板との間にもシリサイドが形成される虞がなく、第1配線と第1不純物拡散領域との接触抵抗の増大の恐れがない。
更に、導体層と半導体層との間にもシリサイドが形成されないので、第1配線の比抵抗が増大する恐れがない。
以上により、第1配線の比抵抗が小さくなり、シリサイド異常成長も抑制された半導体装置を製造することができる。
「第1の実施形態」
以下、本発明の第1の実施形態である半導体装置の製造方法について、図面を参照して説明する。
本実施形態の半導体装置の製造方法は、半導体基板の第1溝に第1配線を形成し、第1配線を構成する半導体層と半導体基板とを直接に接触させる第1工程と、半導体層に含まれるドーパントを半導体基板に拡散させて第1不純物拡散領域を形成する第2工程と、半導体基板に第2溝を設けて、第1不純物拡散領域を包含するピラー部を形成する第3工程と、第2溝の側壁面にゲート絶縁膜を形成してから、第2溝内に第2配線を形成する第4工程と、ピラー部の先端部に、第2不純物拡散領域を形成する第5工程とを具備して構成されている。以下、各工程について、順次説明する。
以下、本発明の第1の実施形態である半導体装置の製造方法について、図面を参照して説明する。
本実施形態の半導体装置の製造方法は、半導体基板の第1溝に第1配線を形成し、第1配線を構成する半導体層と半導体基板とを直接に接触させる第1工程と、半導体層に含まれるドーパントを半導体基板に拡散させて第1不純物拡散領域を形成する第2工程と、半導体基板に第2溝を設けて、第1不純物拡散領域を包含するピラー部を形成する第3工程と、第2溝の側壁面にゲート絶縁膜を形成してから、第2溝内に第2配線を形成する第4工程と、ピラー部の先端部に、第2不純物拡散領域を形成する第5工程とを具備して構成されている。以下、各工程について、順次説明する。
[第1工程]
第1工程では、第1の方向に延在する第1溝4を半導体基板1に設けた後、第1溝4内に、シリコンとの間でシリサイドを形成しない材料からなる導体層6と半導体層10とを含む第1配線11を形成して、半導体層10と前記半導体基板1とを直接に接触させる。
図1〜図12に、第1工程の工程図を示す。図1、図3〜図7及び図9〜図12は、半導体基板を第1の方向から見た断面模式図である。同様に、図2(A)及び図8(A)は、半導体基板を第1の方向から見た断面模式図である。また、図2(B)及び図8(B)は、半導体基板の平面模式図である。ここで、図2(B)及び図8(B)のX−X’線に層断面図が、半導体基板を第1の方向から見た断面模式図となる。なお、図2(B)及び図8(B)において、矢印Yで示す方向が第1の方向であり、矢印Xで示す方向が第2の方向である。本実施形態では、第1の方向及び第2の方向が相互に直交する方向になっている。
第1工程では、第1の方向に延在する第1溝4を半導体基板1に設けた後、第1溝4内に、シリコンとの間でシリサイドを形成しない材料からなる導体層6と半導体層10とを含む第1配線11を形成して、半導体層10と前記半導体基板1とを直接に接触させる。
図1〜図12に、第1工程の工程図を示す。図1、図3〜図7及び図9〜図12は、半導体基板を第1の方向から見た断面模式図である。同様に、図2(A)及び図8(A)は、半導体基板を第1の方向から見た断面模式図である。また、図2(B)及び図8(B)は、半導体基板の平面模式図である。ここで、図2(B)及び図8(B)のX−X’線に層断面図が、半導体基板を第1の方向から見た断面模式図となる。なお、図2(B)及び図8(B)において、矢印Yで示す方向が第1の方向であり、矢印Xで示す方向が第2の方向である。本実施形態では、第1の方向及び第2の方向が相互に直交する方向になっている。
先ず、図1に示すように、半導体基板1上に、第1溝を形成する際のマスクとなる第1シリコン窒化膜2を例えば100nmの厚みで形成する。また、半導体基板1は、例えば、P型のシリコン基板を用いることが好ましい。半導体基板1はシリコン基板に限定されず、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることもできる。
次に、図2に示すように、第1シリコン窒化膜2上に、第1フォトレジストマスク3を形成する。第1フォトレジストマスク3は、第1溝を形成するためのマスクであって、図2(B)に示すように第1の方向Yに沿ってストライプ状に形成する。第1フォトレジストマスク3は、例えば幅100nm、間隔100nmの寸法で形成する。次いで、第1フォトレジストマスク3をマスクにして、第1シリコン窒化膜2及び半導体基板1を順次エッチングして、半導体基板1に第1の方向に延在する第1溝4を形成する。第1溝4の深さは、例えば半導体基板1の上面から約300nmの深さとすることが好ましい。このようにして、第1の方向Yに延在する第1溝4を形成する。第1溝4の幅は例えば100nmになる。
次に図3に示すように、第1フォトレジストマスク3を除去した後、第1溝4の内面である側壁面4a及び底面4bに配線分離用絶縁膜5を形成する。配線分離用絶縁膜5は、例えばシリコン酸化膜からなり、熱酸化法によって約8nm程度の膜厚に形成する。配線分離用絶縁膜5の材質はこれに限定されず、高誘電率膜などを用いても良い。また、配線分離用絶縁膜5の形成方法は熱酸化法に限らず、CVD法などを用いてもよい。
次に、ビット線を構成する導体層6を形成する。導体層6は、シリコンとの間でシリサイドを形成しない材料からなるものがよく、本実施形態では導体層6として窒化チタン膜を形成する。導体層6はCVD法により形成し、その膜厚は第1溝4を完全に埋め込めるように150nmの厚さで形成する。これにより、第1溝が4が導体層6によって完全に埋められ、かつ半導体基板1が導体層6によって完全に覆われた状態になる。なお、窒化チタン膜の比抵抗は約100μΩ・cmとなる。
次に、ビット線を構成する導体層6を形成する。導体層6は、シリコンとの間でシリサイドを形成しない材料からなるものがよく、本実施形態では導体層6として窒化チタン膜を形成する。導体層6はCVD法により形成し、その膜厚は第1溝4を完全に埋め込めるように150nmの厚さで形成する。これにより、第1溝が4が導体層6によって完全に埋められ、かつ半導体基板1が導体層6によって完全に覆われた状態になる。なお、窒化チタン膜の比抵抗は約100μΩ・cmとなる。
次に、図4に示すように、導体層6をエッチバックして、第1溝4の底部のみに導体層6を設ける。このときの導体層6の厚みは例えば、第1溝4の底面4bからh1=約150nmになるように形成するとよい。
次に図5に示すように、第1シリコン窒化膜2、導体層6及び第1溝4の側壁面4a上の配線分離用絶縁膜5を覆うように第2シリコン窒化膜7を形成する。第2シリコン窒化膜7は例えば、CVD法によって10nmの厚みで形成するとよい。第2シリコン窒化膜7の膜厚は、第1溝4が埋め込まれない程度の厚みでよい。更に、第2シリコン窒化膜7をエッチバックすることにより、第1溝4の側壁面4aに、配線分離用絶縁膜5を介して第2シリコン窒化膜7からなるサイドウォール膜7aを形成する。第2シリコン窒化膜7のエッチバックによって、図5に示すように導体層6の上面が露出される。サイドウオール膜7aの材質はシリコン窒化膜に限らず、配線分離用絶縁膜5とエッチング速度比が異なる材質からなるものであればよい。
次に図6に示すように、導体層6の上部(一部)を更にエッチングして、導体層6の厚みを、第1溝4の底面4bからh2=50nmの厚みまで減少させる。このときのエッチングは溝の幅方向にも等方的にエッチングが進む条件で行い、サイドウォール膜7aの下端部7bよりも下側に位置する配線分離用絶縁膜5の一部を露出させる。エッチングは、アンモニア過水液や硫酸過水液などを用いた湿式エッチングで行うことが好ましい。また、エッチング方法として、等方性成分を強めたドライエッチング法を用いることもできる。サイドウォール膜7aの下端部7bと導体層6の上面との間であって、第1溝4の側壁面4aにそれぞれ、空隙部a及びbが形成される。空隙部a及びbの高さh21は約50nm程度になる。
次に、図7に示すように、第1溝4内を埋めると共に第1シリコン窒化膜2を覆う平坦化膜8を形成する。平坦化膜8の材質は有機系の膜が好ましく、有機系の反射防止膜でもよい。平坦化膜8の厚みは80nm程度がよい。
次に、図8に示すように、第1の方向Yに延在する第2フォトレジストマスク9を平坦化膜8上に形成する。第2フォトレジストマスク9は、第1溝4及び第1シリコン窒化膜2上に渡って、第1溝4及び第1シリコン窒化膜2をそれぞれ半分づつ覆う位置に形成する。第2フォトレジストマスク9の幅は100nm程度がよく、間隔は100nm程度がよい。
次に、図9に示すように、第2フォトレジストマスク9をマスクにして、平坦化膜8をドライエッチングしてパターニングする。平坦化膜8のエッチングによって、第1溝4内の導体層6の上面のおよそ半分の領域を露出させる。このときのエッチングは、第1シリコン窒化膜2及びサイドウォール膜7aが除去されない条件で行う。
また、エッチングによって、サイドウォール膜7aの下側の空隙部bに隣接する配線分離用絶縁膜5を露出させる。第2フォトレジストマスク9で保護されたサイドウォール膜7aの下側の空隙部aの部分は、平坦化膜8で覆われたまま露出されないようにする。
尚、第2フォトレジストマスク9と平坦化膜8の間に、酸化膜や窒化膜などの中間層を成膜して、第2フォトレジストマスク9をマスクにしてこれら中間層をエッチングし、更に中間膜をマスクにして平坦化膜8をエッチングしても良い。
また、ここでは第1溝4内の導体層6を半分露出させるパターンを平坦化膜8を用いて形成したが、図8に示す第2フォトレジストマスクの形成工程において、第1溝4内を半分開口させるフォトレジストパターンが形成可能な場合には、平坦化膜8を用いずフォトレジストマスクによって導体層6を半分露出させるパターンを形成することも可能である。平坦化膜8を用いることなくフォトレジストマスクを利用することで、エッチング工程を削減でき、コストを低減化できる。
また、エッチングによって、サイドウォール膜7aの下側の空隙部bに隣接する配線分離用絶縁膜5を露出させる。第2フォトレジストマスク9で保護されたサイドウォール膜7aの下側の空隙部aの部分は、平坦化膜8で覆われたまま露出されないようにする。
尚、第2フォトレジストマスク9と平坦化膜8の間に、酸化膜や窒化膜などの中間層を成膜して、第2フォトレジストマスク9をマスクにしてこれら中間層をエッチングし、更に中間膜をマスクにして平坦化膜8をエッチングしても良い。
また、ここでは第1溝4内の導体層6を半分露出させるパターンを平坦化膜8を用いて形成したが、図8に示す第2フォトレジストマスクの形成工程において、第1溝4内を半分開口させるフォトレジストパターンが形成可能な場合には、平坦化膜8を用いずフォトレジストマスクによって導体層6を半分露出させるパターンを形成することも可能である。平坦化膜8を用いることなくフォトレジストマスクを利用することで、エッチング工程を削減でき、コストを低減化できる。
次に、図10に示すように、図9に示す工程で露出させた空隙部bに隣接する配線分離用絶縁膜5を、エッチング除去する。エッチングはHFを用いた湿式エッチングを用い、速度30nm/分の薬液を用いて1分間のエッチングを行い、約30nmのシリコン酸化膜を除去する相当量のエッチングを行う。空隙部bに隣接した配線分離用絶縁膜5がエッチングされることによってコンタクトホール5aが形成され、第1溝4の側壁面4aが露出される。サイドウオール膜7a及び導体層6がコンタクトホール5a形成時のマスクになる。このときのエッチングは、HFガスなどを用いた等方性のドライエッチングでもよい。このようにして、導体層6よりも上側の位置において第1溝4の一方の側壁面4aの一部を露出させるコンタクトホール5aを設ける。
次に、図11に示すように、第2フォトレジストマスク9及び平坦化膜8をそれぞれ、レジスト剥離液及びアッシングにより除去する。次いで、サイドウォール膜7aをエッチング除去し、配線分離用絶縁膜5を露出させる。サイドウオール膜7aのエッチングは、熱燐酸液を用いた湿式エッングがよい。サイドウオール膜7aのエッチングの際、第1シリコン窒化膜2の上部もエッチングされる。
次に、図12に示すように、第1溝4を埋めるように半導体層となるドープトシリコン膜10aを形成する。ドープトシリコン膜10aは、不純物に砒素が含まれた膜を、CVD法によって例えば膜厚150nmで形成する。ドープトシリコン膜10aには、不純物にリンを含む膜を用いても良い。
次に図13に示すように、ドライエッチング技術を用いて、ドープドシリコン膜10aを、およそh3=50nm程度の厚みで導体層6の上に残るようにエッチバックして、半導体層10とする。この工程を経て、50nmの厚みの窒化チタンからなる導体層6と50nmの厚みのドープドシリコン膜からなる半導体層10とが積層された第1配線11(ビット線)が形成される。半導体層10は、図11に示す工程において形成されたコンタクトホール5aを介して、半導体基板1と接続される。第1配線11は、下側の導体層6を構成する低抵抗材料である窒化チタン膜とその上側の半導体層10を構成するドープドシリコン膜とからなり、第1配線11と半導体基板1とのコンタクトは、第1配線11の上層である半導体層10と半導体基板1との接触で形成する構造をとる。コンタクトの形成を、金属膜とシリコン膜のシリサイド化により形成される密着層などを介して行なうのではなく、半導体層10との接触で行うので、熱処理に対して安定したコンタクト特性を実現できる。
[第2工程]
次に、第2工程では、半導体層10に含まれるドーパントを半導体基板1に拡散させて第1不純物拡散領域13を形成する。
図14に、第2工程の工程図を示す。図14は、半導体基板を第1の方向から見た断面模式図である。
次に、第2工程では、半導体層10に含まれるドーパントを半導体基板1に拡散させて第1不純物拡散領域13を形成する。
図14に、第2工程の工程図を示す。図14は、半導体基板を第1の方向から見た断面模式図である。
第2工程では、図14に示すように、まず、第1溝内の第1配線11上に、第1溝4を埋めるビット線上絶縁膜(絶縁膜)12を形成する。ビット線上絶縁膜12は、例えばSOD膜を用いることが好ましく、例えば200nmの厚みに成長させると良い。また、ビット線上絶縁膜12として、シリコン酸化膜やBPSG膜などをCVD法などで形成しても良い。
次に、熱処理を行い、ビット線上絶縁膜12のアニールを行うと共に、半導体層10をなすドープドシリコン膜10aからドーパントを半導体基板1に拡散させる。これにより、ドープドシリコン膜10aに含まれる砒素が拡散されて第1不純物拡散領域13が形成される。ドーパントは約50nmの深さまで半導体基板1中に拡散され、これにより、上方向、横方向、下方向に約50nmの広がりを持つ第1不純物拡散領域13が形成される。熱処理は、急速熱処理法を用いることが好ましく、例えば1000℃、10秒の条件で行うとよい。
次に、熱処理を行い、ビット線上絶縁膜12のアニールを行うと共に、半導体層10をなすドープドシリコン膜10aからドーパントを半導体基板1に拡散させる。これにより、ドープドシリコン膜10aに含まれる砒素が拡散されて第1不純物拡散領域13が形成される。ドーパントは約50nmの深さまで半導体基板1中に拡散され、これにより、上方向、横方向、下方向に約50nmの広がりを持つ第1不純物拡散領域13が形成される。熱処理は、急速熱処理法を用いることが好ましく、例えば1000℃、10秒の条件で行うとよい。
[第3工程]
次に、第3工程では、第1の方向に交差する第2の方向に沿って第2溝を半導体基板に設けて、第1不純物拡散領域を包含するピラー部を形成する。
図15及び図16に、第3工程の工程図を示す。図15(A)は、半導体基板を第1の方向から見た断面模式図であり、図15(B)は、半導体基板の平面模式図である。図15(B)におけるY−Y’線に対応する断面図が図15(A)になる。また、図16(A)及び(B)は半導体基板を第2の方向から見た断面模式図であり、図16(C)は半導体基板の平面模式図である。図16(C)のY1−Y1’線に対応する断面図が図16(A)であり、図16(C)のY2−Y2’線に対応する断面図が図16(B)である。
次に、第3工程では、第1の方向に交差する第2の方向に沿って第2溝を半導体基板に設けて、第1不純物拡散領域を包含するピラー部を形成する。
図15及び図16に、第3工程の工程図を示す。図15(A)は、半導体基板を第1の方向から見た断面模式図であり、図15(B)は、半導体基板の平面模式図である。図15(B)におけるY−Y’線に対応する断面図が図15(A)になる。また、図16(A)及び(B)は半導体基板を第2の方向から見た断面模式図であり、図16(C)は半導体基板の平面模式図である。図16(C)のY1−Y1’線に対応する断面図が図16(A)であり、図16(C)のY2−Y2’線に対応する断面図が図16(B)である。
まず、図15に示すように、ビット線上絶縁膜12及び第1シリコン窒化膜2上に、第3フォトレジストマスク14を形成する。第3フォトレジストマスク14は、第2溝を形成するためのマスクであって、図15(B)に示すように第2の方向Xに沿ってストライプ状に形成する。第3フォトレジストマスク14は、例えば幅100nm、間隔100nmの寸法で形成する。
次いで、図16(B)に示すように、第3フォトレジストマスク14をマスクにして、ビット線上絶縁膜12を250nm程度エッチングする。第1配線11(ビット線)は露出しないように第1配線11の上に約50nmのビット線上絶縁膜12を残す。このエッチングの際に、半導体基板1上の第1シリコン窒化膜2をエッチングで除去して、半導体基板1を露出させる。ビット線上絶縁膜12のエッチングは例えば、四フッ化炭素(CF4)を含むガスをエッチングガスとするドライエッチングで行う。尚、ビット線上絶縁膜12のエッチングにおいて第1シリコン窒化膜2を残した後、このドライエッチングによって第1シリコン窒化膜2を除去しても良い。
引き続き、図16(A)に示すように、塩素(Cl2)を含むガスを用いて、第1シリコン窒化膜2の下に存在していた半導体基板1を150nmの深さまでエッチングする。半導体基板1のエッチング後の底面1aの位置と、ビット線上絶縁膜12のエッチング後の底面12aの位置とは、ほぼ面一にすることが好ましい。
以上のように、ビット線上絶縁膜12及び半導体基板1を順次エッチングすることにより、第2の方向Xに延在する第2溝15を形成する。半導体基板1には、先の工程で形成した第1溝4と、半導体基板1を平面視して第1溝4に直交する第2溝15に区画された半導体からなるピラー部1bが形成される。ピラー部1bは、第1の方向Y及び第2の方向Xに沿ってマトリックス状に形成される。
以上のように、ビット線上絶縁膜12及び半導体基板1を順次エッチングすることにより、第2の方向Xに延在する第2溝15を形成する。半導体基板1には、先の工程で形成した第1溝4と、半導体基板1を平面視して第1溝4に直交する第2溝15に区画された半導体からなるピラー部1bが形成される。ピラー部1bは、第1の方向Y及び第2の方向Xに沿ってマトリックス状に形成される。
以上、ビット線上絶縁膜12と半導体基板1を順次エッチングして第2溝15を形成する方法を説明したが、半導体基板1を先にエッチングしてからビット線上絶縁膜12をエッチングして第2溝15を形成してもよい。また、半導体基板1とビット線上絶縁膜12を同時にエッチングして第2溝15を形成しても良い。
[第4工程]
次に、第4工程では、第2溝15の側壁面(ピラー部の側壁面1c)にゲート絶縁膜16を形成してから、ゲート絶縁膜16を介してピラー部1bに対向する第2配線17を第2溝15内に形成する。
図17及び図18に、第4工程の工程図を示す。図17(A)及び図17(B)は半導体基板を第2の方向から見た断面模式図である。また、図18(A)及び(B)は半導体基板を第2の方向から見た断面模式図であり、図18(C)は半導体基板の平面模式図である。図18(C)のY1−Y1’線に対応する断面図が図17(A)及び図18(A)であり、図16(C)のY2−Y2’線に対応する断面図が図17(B)及び図18(B)である。
次に、第4工程では、第2溝15の側壁面(ピラー部の側壁面1c)にゲート絶縁膜16を形成してから、ゲート絶縁膜16を介してピラー部1bに対向する第2配線17を第2溝15内に形成する。
図17及び図18に、第4工程の工程図を示す。図17(A)及び図17(B)は半導体基板を第2の方向から見た断面模式図である。また、図18(A)及び(B)は半導体基板を第2の方向から見た断面模式図であり、図18(C)は半導体基板の平面模式図である。図18(C)のY1−Y1’線に対応する断面図が図17(A)及び図18(A)であり、図16(C)のY2−Y2’線に対応する断面図が図17(B)及び図18(B)である。
先ず図17に示すように、第3フォトレジストマスク14を除去する。次に、第2溝15によって露出されたピラー部1bの側面1cと半導体基板1の底面1aとに渡って、ゲート絶縁膜16を形成する。ゲート絶縁膜16は例えばシリコン酸化膜で構成され、熱酸化法によって形成され、膜厚は例えば約6nmにすると良い。また、ゲート絶縁膜33はシリコン酸化膜に限らず、シリコン酸窒化膜を用いても良い。また、高誘電率膜などをCVD法などを用いて形成してもよい。
次に、第2配線用の導電膜17aを全面に形成する。導電膜17aは例えば、リンを含むドープドシリコン膜をCVD法によって30nmの厚みで形成する。また、導電膜17aとしてタングステンシリサイド膜や高融点金属膜などを用いてもよい。
次に、第2配線用の導電膜17aを全面に形成する。導電膜17aは例えば、リンを含むドープドシリコン膜をCVD法によって30nmの厚みで形成する。また、導電膜17aとしてタングステンシリサイド膜や高融点金属膜などを用いてもよい。
次に、図18に示すように、ドライエッチング技術を用いて導電膜17aをエッチバックして、ピラー部1bの側壁面1cに対向するゲート電極17bを形成する。ゲート電極17bの高さは約100nmに形成した。この高さ寸法が、ゲート電極17bにおけるゲート長になる。ゲート電極17bの高さは、エッチバックの量を制御することで調整できる。また、ピラー部1bの先端部では、側壁面1cが高さ方向に長さ50nmにわたって露出される。
ゲート電極17bは、ピラー部1bの側壁面1cからビット線上絶縁膜12の側壁に渡って形成され、半導体基板を平面視したときに第2の方向Xに延在する第2配線17を構成する。第2配線17のうち、ゲート絶縁膜16を介してピラー部1bと対向する部分がゲート電極17bとなる。
また、ピラー部1bの第1の方向Yに対向する2つの側壁面1c、1cのそれぞれに、ゲート絶縁膜16を介してゲート電極17b(第2配線17)が配置される。ピラー部1bの2つの側壁面1c、1cに形成されたゲート電極17bは同電位に設定して用いることができる。
ゲート電極17bは、ピラー部1bの側壁面1cからビット線上絶縁膜12の側壁に渡って形成され、半導体基板を平面視したときに第2の方向Xに延在する第2配線17を構成する。第2配線17のうち、ゲート絶縁膜16を介してピラー部1bと対向する部分がゲート電極17bとなる。
また、ピラー部1bの第1の方向Yに対向する2つの側壁面1c、1cのそれぞれに、ゲート絶縁膜16を介してゲート電極17b(第2配線17)が配置される。ピラー部1bの2つの側壁面1c、1cに形成されたゲート電極17bは同電位に設定して用いることができる。
[第5工程]
次に、第5工程では、ピラー部1bの先端部に、第2不純物拡散領域19を形成する。
図19及び図20に、第5工程の工程図を示す。図19(A)及び図19(B)は半導体基板を第2の方向から見た断面模式図である。
また、図20(A)は半導体基板を第1の方向から見た断面模式図であり、図20(B)及び図20(C)は半導体基板を第2の方向から見た断面模式図であり、図20(D)は半導体基板の平面模式図である。図20(D)におけるX−X’線に対応する断面図が図20(A)になる。また、図20(D)におけるY1−Y1’線に対応する断面図が図19(A)及び図20(B)になる。更に、図20(D)におけるY2−Y2’線に対応する断面図が図19(B)及び図20(C)になる。
次に、第5工程では、ピラー部1bの先端部に、第2不純物拡散領域19を形成する。
図19及び図20に、第5工程の工程図を示す。図19(A)及び図19(B)は半導体基板を第2の方向から見た断面模式図である。
また、図20(A)は半導体基板を第1の方向から見た断面模式図であり、図20(B)及び図20(C)は半導体基板を第2の方向から見た断面模式図であり、図20(D)は半導体基板の平面模式図である。図20(D)におけるX−X’線に対応する断面図が図20(A)になる。また、図20(D)におけるY1−Y1’線に対応する断面図が図19(A)及び図20(B)になる。更に、図20(D)におけるY2−Y2’線に対応する断面図が図19(B)及び図20(C)になる。
第5工程では、先ず図19に示すように、第2溝15を埋める第1層間絶縁膜18を形成する。第1層間絶縁膜18は例えばSOD膜で形成し、膜厚は例えば200nmとする。第1層間絶縁膜18は、シリコン酸化膜やBPSG膜などをCVD法で形成してもよい。
次いで、CMP法を用いて第1層間絶縁膜18を研磨除去し、第1シリコン窒化膜2を露出させる。CMP処理によって、第1シリコン窒化膜2の上面からビット線上絶縁膜12の上面に渡って面一の面が形成される。なお、CMP法に代えて、ドライエッチング技術を用いたエッチバック法を行ってもよい。
次いで、CMP法を用いて第1層間絶縁膜18を研磨除去し、第1シリコン窒化膜2を露出させる。CMP処理によって、第1シリコン窒化膜2の上面からビット線上絶縁膜12の上面に渡って面一の面が形成される。なお、CMP法に代えて、ドライエッチング技術を用いたエッチバック法を行ってもよい。
次に、図20に示すように、第1シリコン窒化膜2をエッチングにより除去して、ピラー部1bの先端部を露出させる。第1シリコン窒化膜2のエッチングは熱燐酸液を用いた湿式エッチングが良い。
次いで、ピラー部の先端部にN型不純物を導入する。例えば、砒素をイオン注入法により、エネルギー10KeV,ドーズ量1×1015atoms/cm2の条件で導入する。このようにしてピラー部1bの先端部に第2不純物拡散層19が形成される。不純物には燐を用いてもよい。
次いで熱処理を行い、ピラー部1bに導入した不純物を活性化させる。熱処理は例えば、急速熱処理法を用いて900℃、30秒の条件で行う。この熱処理によって、第1不純物拡散層13、第2不純物拡散層19はそれぞれ、熱拡散して広がる。第1不純物拡散層13は半導体基板1中に約60nmの広がりをもった領域を形成し、ゲート電極17bの下端に対向する半導体基板1まで拡散する。
次いで、ピラー部の先端部にN型不純物を導入する。例えば、砒素をイオン注入法により、エネルギー10KeV,ドーズ量1×1015atoms/cm2の条件で導入する。このようにしてピラー部1bの先端部に第2不純物拡散層19が形成される。不純物には燐を用いてもよい。
次いで熱処理を行い、ピラー部1bに導入した不純物を活性化させる。熱処理は例えば、急速熱処理法を用いて900℃、30秒の条件で行う。この熱処理によって、第1不純物拡散層13、第2不純物拡散層19はそれぞれ、熱拡散して広がる。第1不純物拡散層13は半導体基板1中に約60nmの広がりをもった領域を形成し、ゲート電極17bの下端に対向する半導体基板1まで拡散する。
次いで、リンを導入したドープドシリコン膜を、第1シリコン窒化膜2が除去された部分に埋め込み、第1層間絶縁膜18の上面を覆うように形成する。ドープドシリコン膜の膜厚は例えば200nmとする。その後、CMP法を用いて、第1層間絶縁膜18の上面が露出するまでドープドシリコン膜を研磨除去する。このようにして、ピラー部1bの上にコンタクトプラグ20を形成する。なお、CMP法に代えて、ドライエッチング技術を用いたエッチバック法によってドープドシリコン膜の一部を除去することで、コンタクトプラグ20を形成してもよい。以上により、ピラー部1b、ゲート電極17b及び第1、第2不純物拡散領域13、19を具備する縦型トランジスタが完成する。
次に、図21に示すように、コンタクトプラグ20に接続する第1キャパシタ電極21を形成する。第1キャパシタ電極21は、底部を有し、上部が開口した中空円筒状の形状に形成する。第1キャパシタ電極21の構成材料は、例えばリンを含むドープドシリコン膜が好ましい。また、窒化チタン膜などの高融点金属膜を用いてもよい。
次に、第1キャパシタ電極21の全面を覆うようにキャパシタ絶縁膜22を形成する。キャパシタ絶縁膜22の構成材料は、Ta2O5膜が好ましく、例えばCVD法で形成する。キャパシタ絶縁膜22はこれに限定されず、Al2O5、HfO2などの高誘電率膜を用いることができる。
次に、第1キャパシタ電極21及びキャパシタ絶縁膜22を覆うように第2キャパシタ電極23を形成する。第2キャパシタ電極23の構成材料はリンを含むドープドシリコン膜を用いることが好ましい。また、第2キャパシタ電極23は、窒化チタン膜などの高融点金属膜を用いてもよい。
第2キャパシタ電極23を形成後、第2キャパシタ電極23上に第2層間絶縁膜24を形成する。第2層間絶縁膜24の構成材料はシリコン酸化膜などを用いることができる。
次に、第2層間絶縁膜24上に配線層25をパターニング形成する。配線層25は、窒化チタン膜とアルミ材料膜を積層した膜を用いることができる。
次に、配線層25を覆うように第3層間絶縁膜26を形成する。第3層間絶縁膜26にはシリコン酸化膜などを用いることができる。
以上により、本実施形態の半導体装置が完成する。
次に、第2層間絶縁膜24上に配線層25をパターニング形成する。配線層25は、窒化チタン膜とアルミ材料膜を積層した膜を用いることができる。
次に、配線層25を覆うように第3層間絶縁膜26を形成する。第3層間絶縁膜26にはシリコン酸化膜などを用いることができる。
以上により、本実施形態の半導体装置が完成する。
[半導体装置]
図21には、本実施形態の半導体装置を示す。
本実施形態の半導体装置は、半導体基板1に立設された半導体からなるピラー部1bと、第1の方向Yに延在し、ピラー部1bの基端部1dに隣接する第1配線11と、第1の方向Yと交差する第2の方向Xに延在し、ピラー部1bのボディ領域1eに対向する第2配線17と、ピラー部1bと第1配線11との間に配置されたゲート絶縁膜16と、ピラー部1bの基端部1dに形成され、第1配線11の半導体層10と接する第1不純物拡散領域13と、ピラー部1b内の先端部1fに形成された第2不純物拡散領域19と、を具備して構成されている。
図21(A)〜図21(D)に示すように、半導体基板1上には、複数のピラー部1bが第1の方向Y及び第2の方向Xに沿ってマトリックス状に配置されている。各ピラー部1bの間には第1溝4と第2溝15とが設けられている。そして、第1配線11が第1溝4に配設され、第2配線17が第2溝15に配設されている。
図21には、本実施形態の半導体装置を示す。
本実施形態の半導体装置は、半導体基板1に立設された半導体からなるピラー部1bと、第1の方向Yに延在し、ピラー部1bの基端部1dに隣接する第1配線11と、第1の方向Yと交差する第2の方向Xに延在し、ピラー部1bのボディ領域1eに対向する第2配線17と、ピラー部1bと第1配線11との間に配置されたゲート絶縁膜16と、ピラー部1bの基端部1dに形成され、第1配線11の半導体層10と接する第1不純物拡散領域13と、ピラー部1b内の先端部1fに形成された第2不純物拡散領域19と、を具備して構成されている。
図21(A)〜図21(D)に示すように、半導体基板1上には、複数のピラー部1bが第1の方向Y及び第2の方向Xに沿ってマトリックス状に配置されている。各ピラー部1bの間には第1溝4と第2溝15とが設けられている。そして、第1配線11が第1溝4に配設され、第2配線17が第2溝15に配設されている。
また、図21(A)及び図21(B)に示すように、ピラー部1bの基端部1dと先端部1fとの間の中央部に、ボディ領域1eが設けられている。ボディ領域1eにはゲート絶縁膜16を介してワード線となる第2配線17が対向配置されている。第2配線17のうち、ボディ領域1eと対向する部分がゲート電極17bとなっている。図21(C)に示すように、第2配線17は、ピラー部1bの第1の方向Yの両側にそれぞれ配設されている。
また、図21(A)に示すように、ビット線になる第1配線11は、ピラー部1b間に設けられた第1溝4の底部に埋め込まれている。また、第1溝4の内面には、第1配線11と半導体基板1及びピラー部1bとを絶縁分離する配線分離用絶縁膜5が形成されている。配線分離用絶縁膜5は、ピラー部1bの側壁面1cにも形成されている。また、第1配線11は、配線分離用絶縁膜5に設けられたコンタクトホール5aを介して、第1不純物拡散領域13に接している。第1配線11は、シリコンとの間でシリサイドを形成しない材料からなる導体層6と半導体層11とが積層されて形成されている。導体層6は窒化チタンで構成されている。また、半導体層10はドープドシリコン膜で構成されている。第1不純物拡散領域13は、図21(A)に示すように、ピラー部1bの片側に寄った位置に形成されている。これは第1不純物拡散領域13が、ドープドシリコン膜からなる半導体層10に含まれるドーパントが、コンタクトホール5aを介してピラー部1bに拡散されて形成されたためである。第1配線11の上には、ビット線上絶縁膜12が積層されている。
また、第2不純物拡散領域19の上には、コンタクトプラグ20が形成され、更にコンタクトプラグ20の上には記憶素子となるキャパシタ30が形成されている。
キャパシタ30は、第1キャパシタ電極21とキャパシタ絶縁膜22と第2キャパシタ電極23とが順次積層されて構成されている。第1キャパシタ電極21は、底部を有し、上部が開口した中空円筒状に形成されている。キャパシタ絶縁膜22は第1キャパシタ電極21の外周面及び内周面並びに底面を覆うように形成されている。また、第2キャパシタ電極23は、第1キャパシタ電極21及びキャパシタ絶縁膜22を覆うように形成されている。本実施形態では、記憶素子としてキャパシタ30を例示したが、相変化素子を用いても良い。
キャパシタ30は、第1キャパシタ電極21とキャパシタ絶縁膜22と第2キャパシタ電極23とが順次積層されて構成されている。第1キャパシタ電極21は、底部を有し、上部が開口した中空円筒状に形成されている。キャパシタ絶縁膜22は第1キャパシタ電極21の外周面及び内周面並びに底面を覆うように形成されている。また、第2キャパシタ電極23は、第1キャパシタ電極21及びキャパシタ絶縁膜22を覆うように形成されている。本実施形態では、記憶素子としてキャパシタ30を例示したが、相変化素子を用いても良い。
第2キャパシタ電極23には、第2層間絶縁膜24と配線層25と第3層間絶縁膜26が積層されている。第2層間絶縁膜24及び第3層間絶縁膜26は例えば酸化シリコン膜から構成され、配線層25は例えば窒化チタン膜とアルミ材料膜を積層した膜から構成される。
以上のようにして、本実施形態の半導体装置においては、第1不純物拡散領域13、ボディ領域1e及び第2不純物拡散領域19を有するピラー部1bと、ゲート絶縁膜16と、ゲート電極17bとから構成されるMOSトランジスタが備えられる。MOSトランジスタのドレイン領域となる第2不純物拡散領域19には、コンタクトプラグ20を介してキャパシタ30が接続される。このように本実施形態の半導体装置においては、MOSトランジスタとキャパシタ30とによってDRAMのメモリセルが構成される。
以上のようにして、本実施形態の半導体装置においては、第1不純物拡散領域13、ボディ領域1e及び第2不純物拡散領域19を有するピラー部1bと、ゲート絶縁膜16と、ゲート電極17bとから構成されるMOSトランジスタが備えられる。MOSトランジスタのドレイン領域となる第2不純物拡散領域19には、コンタクトプラグ20を介してキャパシタ30が接続される。このように本実施形態の半導体装置においては、MOSトランジスタとキャパシタ30とによってDRAMのメモリセルが構成される。
本実施形態では、半導体基板1の第1溝4内に埋め込まれて形成された低抵抗材料である窒化チタン膜からなる導体層6と、窒化チタン膜の上に形成されたドープドシリコン膜からなる半導体層10の積層から構成されたビット線(第1配線11)を備え、ビット線上層の半導体層10と、ピラー型MOSトランジスタの下部のソ−ス/ドレイン領域(第1不純物拡散領域13)の半導体基板1と接続する構造を有する。ビット線は、下層に形成される低抵抗材料である窒化チタン膜(導体層6)とその上層に形成されるドープドシリコン膜(半導体層10)から構成され、ビット線と半導体基板とのコンタクトは、ビット線の上層であるドープドシリコン膜(半導体層10)と半導体基板1との接触で形成する構造をとる。コンタクトの形成を、金属膜とシリコン膜のシリサイド化により形成される密着層などを介して行なうのではなく、ドープドシリコン膜(半導体層10)との接触で行うので、熱処理に対して安定したコンタクト特性を持つ半導体装置を提供することができる。
また、本実施形態の半導体装置の製造方法によれば、シリコンとの間でシリサイドを形成しない材料からなる導体層6と半導体層10とを含む第1配線11を形成し、半導体層10に含まれるドーパントを半導体基板1に拡散させて第1不純物拡散領域13を形成するので、第1不純物拡散領域13の形成時に、導体層6からシリサイドが異常成長するおそれがない。
また、半導体層10と半導体基板1を接触させてドーパントを拡散させるので、半導体層10と半導体基板1との間にもシリサイドが形成される虞がなく、第1配線11と第1不純物拡散領域13との接触抵抗の増大の恐れがない。
更に、導体層6と半導体層10との間にもシリサイドが形成されないので、第1配線11の比抵抗が増大する恐れがない。
以上により、第1配線11の比抵抗が小さく、シリサイド異常成長も抑制された、低消費電力型の半導体装置を製造できる。
また、半導体層10と半導体基板1を接触させてドーパントを拡散させるので、半導体層10と半導体基板1との間にもシリサイドが形成される虞がなく、第1配線11と第1不純物拡散領域13との接触抵抗の増大の恐れがない。
更に、導体層6と半導体層10との間にもシリサイドが形成されないので、第1配線11の比抵抗が増大する恐れがない。
以上により、第1配線11の比抵抗が小さく、シリサイド異常成長も抑制された、低消費電力型の半導体装置を製造できる。
また、本実施形態の半導体装置の製造方法によれば、第1溝4の内面に配線分離用絶縁膜5を形成し、導体層6より上側の位置においてコンタクトホール5aを設け、導体層6上に半導体層10を積層することで、第1配線11のうち半導体層10のみをコンタクトホール5aを介して半導体基板1に接触させることができる。その後、熱拡散を行うことで、半導体基板1に第1不純物拡散領域13を確実に形成できる。
更に、本実施形態の半導体装置の製造方法によれば、導体層6を形成した後、配線分離用絶縁膜5とエッチング速度比が異なる材質からなるサイドウオール膜7aを第1溝4の内面に形成し、次いで導体層6を一部エッチングして配線分離用絶縁膜5の一部を露出させてからコンタクトホール5aを設けるので、導体層6及びサイドウオール膜7aをコンタクトホール5a形成時のマスクとして利用できる。これにより、加工が比較的行いにくいピラー部1bの側壁面にコンタクトホール5aが位置するにもかかわらず、コンタクトホール5aの設置位置や寸法を精度良く制御することができ、特性が安定した半導体装置を製造することができる。
更にまた、本実施形態の半導体装置の製造方法によれば、第1溝4と第2溝15とに区画された複数のピラー部1bを第1の方向Y及び第2の方向Xに沿ってマトリックス状に形成するので、半導体装置の集積度をより高めることができる。
また、第4工程において、ピラー部1bの第1の方向Yの両側に、ゲート絶縁膜16を介して一対の第2配線17を形成するので、ダブルゲート型のトランジスタを容易に形成することができる。
更に、第2工程において、第1溝4内の第1配線11上に、第1溝4を埋めるビット線上絶縁膜12を形成してから、半導体層10に含まれるドーパントを半導体基板1に熱拡散させるので、熱拡散時に半導体層10の表面が酸化される恐れがない。これにより、第1配線11の一部である半導体層10の断面積が減少する虞がなく、第1配線11の比抵抗の増大を防止できる。
また、本発明の半導体装置によれば、シリコンとの間でシリサイドを形成しない材料からなる導体層6と半導体層10を含む第1配線11のうち、半導体層10がピラー部の第1不純物領域13に直接に接しているので、シリサイド層が不要になり、第1配線と不純物拡散領域との間の比抵抗を低減でき、半導体装置の低消費電力化を実現できる。
また、本実施形態の半導体装置によれば、ピラー部の基端部において第1配線と第1不純物拡散領域とが接触し、また、ピラー部の先端部に第2不純物拡散領域が設けられるので、ボディ領域の長さを十分に確保することができ、短チャネル効果を抑制できる。
更に、本実施形態の半導体装置によれば、第1配線11とピラー部1bとを分離する配線分離用絶縁膜5がピラー部1bの一側面1cに形成される一方、配線分離用絶縁膜5にコンタクトホール5aが設けられ、このコンタクトホール5aを介して第1配線11の半導体層10と第1不純物拡散領域13とが接するので、第1配線11を半導体基板1から絶縁分離させつつ第1不純物拡散領域13に接触させることができ、コンタクトプラグが不要となり、半導体装置の集積度を高められる。
また、複数のピラー部1bがマトリックス状に配置され、ピラー部1c同士間の第1溝4及び第2溝15にそれぞれ、第1配線11及び第2配線17が配設されるので、半導体装置の集積度をより高めることができる。
また、ピラー部1bの第1の方向Yの両側に、一対の第2配線17がゲート絶縁膜16を介して対向して配置されているので、ダブルゲートトランジスタを構成できる。
更に、ピラー部1bの第2不純物拡散領域19に、コンタクトプラグ20を介して記憶素子であるキャパシタ30が接続されることで、半導体装置をDRAMとして機能させることができる。
「第2の実施形態」
本実施形態では、第1配線104をタングステンシリサイド膜からなる導体層106とドープトシリコン膜からなる半導体層10の積層体で構成する。タングステンシリサイド膜の比抵抗は約70μΩ・cmを有し、第1実施形態の窒化チタン膜よりも低抵抗であり、ビット線(第1配線104)を更に低抵抗化でき、情報の書き込み、読見出しをさらに高速化することが可能となる。
以下、本実施形態の半導体装置の製造方法について、図22〜図25を参照して説明する。図22〜図25は、半導体基板を第1の方向から見た断面模式図である。
本実施形態では、第1配線104をタングステンシリサイド膜からなる導体層106とドープトシリコン膜からなる半導体層10の積層体で構成する。タングステンシリサイド膜の比抵抗は約70μΩ・cmを有し、第1実施形態の窒化チタン膜よりも低抵抗であり、ビット線(第1配線104)を更に低抵抗化でき、情報の書き込み、読見出しをさらに高速化することが可能となる。
以下、本実施形態の半導体装置の製造方法について、図22〜図25を参照して説明する。図22〜図25は、半導体基板を第1の方向から見た断面模式図である。
先ず、図22に示すように、第1の実施形態と同様にして、半導体基板に第1溝4を設け、配線分離用絶縁膜5を形成する。次に、導体層106によって第1溝4を埋め込む。導体層106には、窒化チタン膜に代えてタングステンシリサイド膜を形成する。導体層106の形成はCVD法を用い、例えば膜厚が150nmになるように導体層106を成長させて、第1溝4を完全に埋め込む。
次に、図23に示すように、タングステンシリサイド膜からなる導体層106をエッチバックして、第1溝4の底部に埋め込みタングステンシリサイド膜(導体層106)を形成する。導体層106の厚さは、第1溝4の底面4bから例えば100nmの厚みとする。
次に、図24に示すように、第1の実施形態と同様にして、サイドウォール膜7aを形成する。次いで、導体層106の上部をエッチングして、導体層106の厚みを第1溝4の底面4bから例えば50nmの厚みにする。エッチングは横方向にも等方的に進む条件で行い、サイドウォール膜7aの下に存在する配線分離用絶縁膜5を露出させる。エッチングは、例えばアンモニア過水液を用いた湿式エッチングでよい。また、エッチング方法として、等方性成分を強めたドライエッチング法を行うこともできる。
次に、図25に示すように、第1の実施形態と同様にして、配線分離用絶縁膜5のコンタクトホール5aを設け、導体層106上に半導体層10を形成して第1配線111とする。
以後の工程は、第1実施形態の図14以降の工程と同様に行う。このようにして、第2の実施形態の半導体装置を製造する。
本実施形態の半導体装置は、第1配線104をタングステンシリサイド膜からなる導体層106と半導体層10との積層体で構成するので、ビット線(第1配線104)を更に低抵抗化でき、情報の書き込み、読見出しをさらに高速化することが可能となる。
「第3の実施形態:データ処理システム」
次に、本発明の半導体装置を備えた半導体記憶装置及びデータ処理システムの実施形態を説明する。なお、半導体記憶装置及びデータ処理システムは、半導体装置を備えたデバイス及びシステムの一例であり、本発明の半導体装置は、半導体記憶装置以外のデバイス、及びデータ処理システム以外のシステムに広く適用可能である。本実施形態においてデータ処理システムは、例えばコンピュータシステムを含むが、これに限定されない。
次に、本発明の半導体装置を備えた半導体記憶装置及びデータ処理システムの実施形態を説明する。なお、半導体記憶装置及びデータ処理システムは、半導体装置を備えたデバイス及びシステムの一例であり、本発明の半導体装置は、半導体記憶装置以外のデバイス、及びデータ処理システム以外のシステムに広く適用可能である。本実施形態においてデータ処理システムは、例えばコンピュータシステムを含むが、これに限定されない。
図26に、本実施形態のデータ処理システム400の例を示す。データ処理システム400には、例えばコンピュータシステムを含むが、これに限定されない。このデータ処理システム400は、データプロセッサ420および本発明に係るDRAM460を含む。データプロセッサ420は、例えば、マイクロプロセッサ(MPU)、デジタルシグナルプロセッサ(DPS)などを含むが、これらに限定されない。図26においては簡単のため、データプロセッサ420は、システムバス410を介して既に記述した本発明に係るDRAM460に接続されているが、システムバス410を介さずにローカルなバスによって接続される場合もある。
また、システムバス410は、ここでは簡便のため1本しか描かれていないが、必要に応じてコネクタなどを介しシリアルないしパラレルに接続される。また、必要に応じ、このシステムでは、ストレージデバイス430、I/Oデバイス440、ROM450がシステムバス410に接続されるが、必ずしも必須の構成要素ではない。ここでI/Oデバイス440には、入力デバイスもしくは出力デバイスのいずれか一方のみの場合も含まれる。さらに、各構成要素の個数は、図では簡単のため1つにとどめているが、それに限定されるものではなく、少なくともいずれかが複数個の場合も含まれる。
本発明によるDRAM460は従来のDRAMに対してビット線(第1配線)の比抵抗が低く、また、ビット線と第1不純物拡散領域との間の比抵抗も低いので、低消費電力化が可能となり、上記データ処理システム400も低消費電力が要求される携帯用電子機器への搭載に寄与できる。
1…半導体基板、1b…ピラー部、1c…ピラー部の側壁面(第2溝の側壁面)、1d…ピラー部の基端部、1e…ボディ領域、1f…ピラー部の先端部、4…第1溝、4a…側壁面(第1溝の内面)、4b…底面(第1溝の内面)、5…配線分離用絶縁膜、5a…コンタクトホール、6、106…導体層、7a…サイドウオール膜、10…半導体層、11、111…第1配線、12…ビット線上絶縁膜(絶縁膜)、13…第1不純物拡散領域、15…第2溝、16…ゲート絶縁膜、17…第2配線、19…第2不純物拡散領域、20…コンタクトプラグ、30…キャパシタ(記憶素子)、400…データ処理システム、X…第2の方向、Y…第1の方向。
Claims (14)
- 第1の方向に延在する第1溝を半導体基板に設けた後、前記第1溝内に、シリコンとの間でシリサイドを形成しない材料からなる導体層と半導体層とを含む第1配線を形成して、前記半導体層と前記半導体基板とを直接に接触させる第1工程と、
前記半導体層に含まれるドーパントを前記半導体基板に拡散させて第1不純物拡散領域を形成する第2工程と、
前記第1の方向に交差する第2の方向に沿って延在する第2溝を前記半導体基板に設けることで、前記第1不純物拡散領域を包含して前記半導体基板に立設するピラー部を形成する第3工程と、
前記第2溝の側壁面にゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記ピラー部に対向する第2配線を前記第2溝内に形成する第4工程と、
前記ピラー部の先端部に、第2不純物拡散領域を形成する第5工程と、
を具備してなることを特徴とする半導体装置の製造方法。 - 前記第1工程において、
前記半導体基板に前記第1溝を設けてから、前記第1溝の内面に配線分離用絶縁膜を形成し、次いで前記第1溝内に前記導体層を形成し、次いで、前記導体層より上側の位置において前記第1溝の一方の側壁面の一部を露出させるコンタクトホールを設け、次いで、前記導体層上に前記半導体層を積層して前記第1配線を形成することによって、前記コンタクトホールを介して前記半導体層と前記半導体基板とを直接に接触させることを特徴とする請求項1に記載の半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、
前記第1溝内に前記導体層を形成した後、前記配線分離用絶縁膜とエッチング速度比が異なる材質からなるサイドウオール膜を前記第1溝の内面に形成し、次いで前記導体層を一部エッチングして前記配線用絶縁膜の一部を露出させ、次いで露出された前記配線用絶縁膜の一部をエッチングで除去することによって前記コンタクトホールを設けることを特徴とする半導体装置の製造方法。 - 前記第1工程において前記第1溝を前記第1の方向に沿って複数形成すると共に、前記第3工程において前記第2溝を前記第2の方向に沿って複数形成することにより、前記第1溝と前記第2溝とに区画された複数のピラー部を前記第1の方向及び前記第2の方向に沿ってマトリックス状に形成することを特徴とする請求項1乃至請求項3の何れか一項に記載の半導体装置の製造方法。
- 前記第4工程において、前記ピラー部の前記第1の方向両側に、前記ゲート絶縁膜を介して一対の前記第2配線を形成することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第2工程において、前記第1溝内の前記第1配線上に、前記第1溝を埋める絶縁膜を形成してから、前記半導体層に含まれるドーパントを前記半導体基板に熱拡散させることを特徴とする請求項1乃至請求項5の何れか一項に記載の半導体装置の製造方法。
- 前記第5工程に続いて、前記ピラー部上にコンタクトプラグを形成し、前記コンタクトプラグ上に記憶素子を形成することを特徴とする請求項1乃至請求項6の何れか一項に記載の半導体装置の製造方法。
- 半導体基板に立設され、その内部に第1不純物拡散領域、ボディ領域及び第2不純物拡散領域を包含し、これら領域が半導体基板側からこの順序で配設された半導体からなるピラー部と、
シリコンとの間でシリサイドを形成しない材料からなる導体層と半導体層を含み、前記半導体層が前記ピラー部の前記第1不純物領域に直接に接する第1配線と、
を具備してなることを特徴とする半導体装置。 - 前記半導体基板に立設された半導体からなる前記ピラー部と、
前記第1の方向に延在し、前記ピラー部の基端部に隣接する前記第1配線と、
前記第1の方向と交差する第2の方向に延在して、前記ピラー部の前記ボディ領域に対向する第2配線と、
前記ピラー部と前記第1配線との間に配置されたゲート絶縁膜と、
前記ピラー部の前記基端部に形成され、前記第1配線の前記半導体層と接する前記第1不純物拡散領域と、
前記ピラー部内の先端部に形成された前記第2不純物拡散領域と、
を具備してなることを特徴とする請求項8に記載の半導体装置。 - 前記第1配線と前記ピラー部とを分離する配線分離用絶縁膜が前記ピラー部の一側面に形成され、前記配線用絶縁膜にコンタクトホールが設けられ、前記コンタクトホールを介して前記第1配線の前記半導体層と前記ピラー部の前記第1不純物拡散領域とが接していることを特徴とする請求項8または請求項9に記載の半導体装置。
- 前記半導体基板上に、複数の前記ピラー部が前記第1の方向及び前記第2の方向に沿ってマトリックス状に配置され、各ピラー部同士の間には前記第1の方向に沿う第1溝と前記第2の方向に沿う第2溝とが設けられ、前記第1配線が前記第1溝に配設されると共に前記第2配線が前記第2溝に配設されていることを特徴とする請求項8乃至請求項10の何れか一項に記載の半導体装置。
- 前記ピラー部の前記第1の方向両側に、一対の前記第2配線が前記ゲート絶縁膜を介して対向して配置されていることを特徴とする請求項8乃至請求項11の何れか一項に記載の半導体装置。
- 前記ピラー部の前記第2不純物拡散領域に、コンタクトプラグを介して記憶素子が接続されたことを特徴とする請求項8乃至請求項12の何れか一項に記載の半導体装置。
- 請求項8乃至請求項13の何れか一項に記載の半導体装置を備えていることを特徴とするデータ処理システム。
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