JP2008300384A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】フィン型活性領域の断面形状が台形状である半導体装置において、パンチスルーの発生を防止する。
【解決手段】テーパー状の側面を有するフィン型活性領域13と、フィン型活性領域13の側面の一部を覆う側面被覆部14s及び上面の一部を覆う上面被覆部14tを有するゲート電極14と、フィン型活性領域13内に形成されたソース領域及びドレイン領域とを備え、ゲート電極14の側面被覆部14sの少なくとも一部は、上部よりも下部の方が幅が広くなっている。これにより、ゲート電極14による電界制御性が高められることから、パンチスルーの発生を防止することが可能となる。
【選択図】図2
【解決手段】テーパー状の側面を有するフィン型活性領域13と、フィン型活性領域13の側面の一部を覆う側面被覆部14s及び上面の一部を覆う上面被覆部14tを有するゲート電極14と、フィン型活性領域13内に形成されたソース領域及びドレイン領域とを備え、ゲート電極14の側面被覆部14sの少なくとも一部は、上部よりも下部の方が幅が広くなっている。これにより、ゲート電極14による電界制御性が高められることから、パンチスルーの発生を防止することが可能となる。
【選択図】図2
Description
本発明は半導体装置及びその製造方法に関し、特に、フィントランジスタ(Fin Field Effect Transistor)を有する半導体装置及びその製造方法に関する。
近年、DRAM(Dynamic Random Access Memory)セルの微細化に伴い、メモリセルトランジスタのゲート長が短くなると同時にチャネル幅も狭くせざるを得なくなってきている。しかしながら、チャネル幅が狭くなればなるほどトランジスタのチャネル抵抗の増大が顕著になり、駆動電流が減少するという問題がある。
この問題を回避する技術として、半導体基板に垂直に活性領域を細くフィンのように形成し、その周りにゲート電極を配した構造のフィントランジスタ(Fin Field Effect Transistor)が注目されている(特許文献1乃至3参照)。フィントランジスタは、プレーナ型トランジスタに対し、動作速度の向上、オン電流の向上、消費電力の低減などが期待できる。
特表2005−528810号公報
特開2002−110963号公報
特開2005−64500号公報
しかしながら、フィントランジスタを形成する際、加工上の問題等により、フィン型活性領域の断面形状が長方形や正方形ではなく、台形状となることがある。例えば、フィン型活性領域とSTI(Shallow Trench Isolation)用のトレンチを同一工程で形成する場合、STI内部への絶縁膜埋め込み性向上のためSTIの側面にテーパーを付けようとすると、フィン型活性領域の側面にも同じテーパーが付くため、フィン型活性領域の断面形状が台形状となる。
フィン型活性領域の断面が台形状であると、フィン型活性領域の幅は上部ほど狭く下部ほど広くなる。このため、幅が広いフィン型活性領域の下部においては、ゲート電極による電界制御性が低下し、場合によっては、チャネル内にゲート電界が及ばない領域が生じる。このような場合、フィン型活性領域内に形成されるソース領域とドレイン領域との間でパンチスルーが発生してしまう。
この対策として、フィン型活性領域の幅を全体的に狭くすることにより、電界制御性を高める方法が考えられる。しかしながら、フィン型活性領域の幅を全体的に狭くすると、フィン型活性領域の上面の面積がその分減少し、ソースコンタクトやドレインコンタクトの形成が困難となってしまう。フィン型活性領域の幅をさらに狭くすると、断面が三角形となってしまい、この場合にはフィン型活性領域の高さが低くなるため、所望の特性が得られなくなってしまう。
別の対策として、ゲート電極を全体的に太くすることにより、ソース領域とドレイン領域との距離を物理的に広くする方法も考えられる。しかしながら、ゲート電極を太くすると、フィン型活性領域の上面のうち、ゲート電極によって覆われるエリアが増大するため、その分ソースコンタクト及びドレインコンタクトを形成可能なエリアが減少する。これにより、ソースコンタクト及びドレインコンタクトの形成マージンが減少することから、ゲート電極とのショートが生じやすくなってしまう。
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、フィン型活性領域の断面形状が台形状である改良された半導体装置及びその製造方法を提供することである。
また、本発明の他の目的は、フィン型活性領域の断面形状が台形状である半導体装置であって、フィン型活性領域の下部における電界制御性が高められた半導体装置及びその製造方法を提供することである。
また、本発明のさらに他の目的は、フィン型活性領域の断面形状が台形状である半導体装置であって、フィン型活性領域の上面の面積を確保しつつ、パンチスルーの発生を防止可能な半導体装置及びその製造方法を提供することである。
また、本発明のさらに他の目的は、フィン型活性領域の断面形状が台形状である半導体装置であって、フィン型活性領域の高さを確保しつつ、パンチスルーの発生を防止可能な半導体装置及びその製造方法を提供することである。
また、本発明のさらに他の目的は、フィン型活性領域の断面形状が台形状である半導体装置であって、ソースコンタクト及びドレインコンタクトの形成マージンを確保しつつ、パンチスルーの発生を防止可能な半導体装置及びその製造方法を提供することである。
本発明による半導体装置は、テーパー状の側面を有するフィン型活性領域と、前記フィン型活性領域の前記側面の一部を覆う側面被覆部及び上面の一部を覆う上面被覆部を有するゲート電極と、前記フィン型活性領域内に形成されたソース領域及びドレイン領域とを備え、前記ゲート電極の前記側面被覆部の少なくとも一部は、上部よりも下部の方が幅が広いことを特徴とする。
また、本発明による半導体装置の製造方法は、テーパー状の断面を有するフィン型活性領域を形成する工程と、前記フィン型活性領域の両側面の一部を覆う側面被覆部及び上面の一部を覆う上面被覆部を有するゲート電極を形成する工程と、前記ゲート電極をマスクとして前記フィン型活性領域にイオン注入を行い、前記フィン型活性領域内にソース領域及びドレイン領域を形成する工程を備え、前記ゲート電極は、前記側面被覆部の少なくとも一部が上部よりも下部の方が幅が広くなるように形成されることを特徴とする。
このように、本発明によれば、ゲート電極の側面被覆部の少なくとも一部が、上部よりも下部の幅が広くなっていることから、フィン型活性領域の下部における電界制御性が高められる。これにより、パンチスルーの発生を防止することが可能となる。
しかも、フィン型活性領域の幅を全体的に狭くする必要がないことから、フィン型活性領域の上面の面積を十分に確保することができる。これにより、ソースコンタクトやドレインコンタクトを容易に形成することが可能となる。また、フィン型活性領域の高さが低くなることもないため、所望の特性を得ることが可能となる。
さらに、フィン型活性領域の上面のうち、ゲート電極によって覆われるエリアが小さいことから、ソースコンタクト及びドレインコンタクトを形成可能なエリアを十分に確保することができる。これにより、ソースコンタクト及びドレインコンタクトの形成マージンが十分に確保されることから、ゲート電極とのショートを防止することも可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図1は、本発明の好ましい第1の実施形態による半導体装置の構造を説明するための模式的な斜視図である。また、図2は、図1に示す半導体装置の模式的な分解斜視図である。
図1に示すように、本実施形態による半導体装置は、半導体基板10と、半導体基板10に形成されたトレンチ11と、トレンチ11の底部に設けられたSTI12とを有している。STI12は、トレンチ11の底部から途中まで埋め込んだ状態となっており、このSTI12よりも上に突出した半導体基板の一部であるフィン状の部分がフィン型活性領域13となっている。フィン型活性領域13は、図1に示すY方向に延在しており、上面13tと2つの側面13sを有している。フィン型活性領域13の側面13sは、STI12の側面と同一平面を構成している。
図1に示すように、フィン型活性領域13の側面13sはテーパーを有しており、このため、フィン型活性領域13の断面は台形状である。ここで、フィン型活性領域13の断面とは、図1に示すX方向に沿った切断面を指す。フィン型活性領域13がこのような形状を有しているのは、フィン型活性領域13とトレンチ11が同一工程で形成されたためである。つまり、STIへの絶縁膜の埋め込み性を向上させるためには、STI12の側面(=トレンチ11の側面)をテーパー状とする必要があり、フィン型活性領域13とトレンチ11を同一工程で形成すると、必然的に、フィン型活性領域13の側面13sもテーパー状となる。
このように、フィン型活性領域13の断面は台形状であることから、フィン型活性領域13のX方向における幅は、上部ほど狭く、下部ほど広い。
また、本実施形態による半導体装置は、フィン型活性領域13と交差するようにX方向に延在するゲート電極14を有している。これにより、フィン型活性領域13の両側面13sの一部及び上面13tの一部は、ゲート電極14によって覆われている。後述するように、フィン型活性領域内には、ゲート電極14を挟んでソース領域15とドレイン領域16が形成されており、これによってフィントランジスタが構成されている。
図1に示すように、ゲート電極14のY方向における幅は、上部領域においてほぼ一定であるのに対し、下部領域においては半導体基板10に近くなるほど広がっている。より具体的に説明すると、ゲート電極14の内側面は、図2(b)に示すように、フィン型活性領域13の側面13sの一部を覆う側面被覆部14sと、上面13tの一部を覆う上面被覆部14tを備えている。図2(a)には、フィン型活性領域13の側面13s及び上面13tにおいて、ゲート電極14の側面被覆部14sと上面被覆部14tに対応する部分にハッチングを施してある。
側面被覆部14sは、Y方向における幅がほぼ一定な非テーパー部14s1と、上部から下部に向けてY方向における幅が広くなるテーパー部14s2とを有している。非テーパー部14s1のY方向における幅は、上面被覆部14tのY方向における幅と実質的に一致している。
このように、非テーパー部14s1においては、フィン型活性領域13のX方向における幅に関わらずゲート電極14のY方向における幅は一定であるが、テーパー部14s2においては、フィン型活性領域13のX方向における幅が広くなるほど、ゲート電極14のY方向における幅も広くなっている。このため、下部においてはフィン型活性領域13のX方向における幅が大きいにも関わらず、これに応じてゲート電極14のY方向における幅も拡大されていることから、ゲート電極14による電界制御性が高められる。その結果、ソース領域15とドレイン領域16間のパンチスルーを抑制することが可能となる。
しかも、フィン型活性領域13の上面13tにおいては、ゲート電極14は細く、すなわち、側面被覆部14sの上部と実質的に同じ幅となっているため、ゲート電極14の両側に形成されるソースコンタクト及びドレインコンタクト(図示省略)とゲート電極14とのショートマージンを広くとることができる。
図3は、フィン型活性領域13をソース領域15、ドレイン領域16及びチャネル領域17に分解して示す分解斜視図であり、(a)は第1の例、(b)は第2の例である。
図3(a)に示す例は、チャネル領域111のY方向における幅、つまり、ソース領域15とドレイン領域16との距離が、フィン型活性領域13の上部から下部に亘ってほぼ一定である場合を示している。ソース領域15とドレイン領域16との距離は、ゲート電極14の上面被覆部14tの幅と実質的に一致している。このような構造は、ゲート電極14をマスクとして、半導体基板10に対して垂直な方向からイオン注入を行うことによって得られる。
図3(a)に示す構造である場合、フィン型活性領域13の下部におけるパンチスルーが生じやすい。しかしながら、本実施形態では、フィン型活性領域13の下部において、フィン型活性領域13のX方向における幅が広くなるほど、ゲート電極14のY方向における幅が拡大されていることから、このようなパンチスルーを防止することができる。
一方、図3(b)に示す例は、チャネル領域111のY方向における幅、つまり、ソース領域15とドレイン領域16との距離が、ゲート電極14のY方向における幅と対応している場合を示している。つまり、ソース領域15とドレイン領域16との距離は、一部においてフィン型活性領域13の上部よりも下部の方が広くなっている。このような構造は、ゲート電極14をマスクとして、半導体基板10に対して斜め方向からイオン注入を行うことによって得られる。具体的には、フィン型活性領域13の一方の側面13sに対してイオン注入を行い、さらに、他方の側面13sに対してイオン注入を行えばよい。これにより、ソース領域15及びドレイン領域16の形状は、ゲート電極14の形状が反映された状態となる。
図3(b)に示す構造である場合、フィン型活性領域13の下部において、フィン型活性領域13のX方向における幅が広くなるほど、ソース領域15とドレイン領域16との距離が拡大されていることから、パンチスルーが生じにくくなる。これに加え、本実施形態では、フィン型活性領域13の下部において、フィン型活性領域13のX方向における幅が広くなるほど、ゲート電極14のY方向における幅が拡大されていることから、より効果的にパンチスルーを防止することが可能となる。
次に、本実施形態による半導体装置の製造方法につき、図4乃至図12を用いて説明する。図4乃至図12において、(a)は上面図を示し、(b)、(c)及び(d)は、それぞれ(a)に示すB−B線、C−C線及びD−D線に沿った断面図に対応している。また、D−D線が図1におけるX方向に対応し、B−B線及びC−C線が図1におけるY方向に対応している。
まず、図4に示すように、半導体基板100上のフィン型活性領域となる領域を覆うハードマスク101を形成する。ハードマスク101の材料としては、シリコン窒化膜を用いることが好ましい。
続いて、図5に示すように、ハードマスク101を用いて、半導体基板100をエッチングし、例えば、深さ約250nmのトレンチ102を形成する。このトレンチ102はSTI用のトレンチであり、このため、垂直にエッチングするのではなく、所定のテーパーが形成されるようにエッチングする。このため、図5に示すように、半導体基板100のD−D線に沿った断面は台形状に加工される。
次に、シリコン酸化膜を全面に形成し、その後、シリコン酸化膜の上部をウェットエッチングにより除去することにより、図6に示すように、トレンチ102の底部に、例えば、厚さ約100nmのSTI103を形成する。これにより、STI103から突き出した半導体基板100は、高さが例えば、約150nmのフィン型活性領域104となる。このフィン型活性領域104の断面形状は台形状である。
次に、図7に示すように、フィン型活性領域104の表面(上面及び両側面)にゲート絶縁膜105を形成する。
続いて、図8に示すように、全面にDOPOS(ドープドポリシリコン)膜106を形成し、続いてCMP(Chemical Mechanical Polishing)を行い、ゲート絶縁膜105上における厚さが約100nmとなるように平坦化する。
次に、図9に示すように、DOPOS膜106上にゲート電極形成用の幅約100nmのシリコン窒化膜からなるハードマスク107を形成する。
次に、ハードマスク107を用いて、DOPOS膜106をドライエッチングによりゲート電極形状にパターニングするが、この工程は、以下のように2つのステップにより行う。
まず、第1のステップでは、図10に示すようにHBrガス、O2ガス及びSF6ガスの混合ガスを用いて、少なくともフィン型活性領域104の表面が露出するまでDOPOS膜106を垂直にエッチングする。例えば、ゲート絶縁膜105上におけるDOPOS膜106の厚さが約100nmである場合、約150nmエッチングすればよい。これにより、DOPOS膜106のエッチングされずに残った部分の膜厚が約100nmとなる。
次に、第2のステップでは、上記DOPOS膜106の残りの部分のエッチングを行う。この第2のステップにおけるドライエッチングにおいても、上記第1のステップで用いたガスと同じくHBrガス、O2ガス及びSF6ガスの混合ガスを用いる。しかし、第2のステップでは、O2ガスを第1のステップよりも約15〜35%増やしてドライエッチングを行う。このように、O2ガスを若干増加させることにより、図11に示すように、第2のステップでは、DOPOS膜106は垂直ではなく、テーパー形状にエッチングされる。
このように、第1及び第2のステップによってDOPOS膜106をエッチングすることにより、図11(c)に示すように、図2(b)に示す側面被覆部14sの非テーパー部14s1及びテーパー部14s2にほぼ対応する非テーパー部108s1及びテーパー部108s2を有するゲート電極108が形成される。
次に、ゲート電極108をマスクとして、半導体基板100に対して垂直な方向からイオン注入を行うことにより、図12に示すように、ソース領域109及びドレイン領域110が形成され、フィントランジスタが完成する。
このように、本実施形態による製造方法によれば、DOPOS膜106のパターニング時におけるエッチングガスを途中で切り替えるだけで、非テーパー部108s1及びテーパー部108s2を有するゲート電極108を形成することが可能となる。
以下、本発明の好ましい第2の実施形態につき説明する。第2の実施形態は、上記第1の実施形態とは特にゲート電極の形状が異なった例である。
図13は、本発明の好ましい第2の実施形態による半導体装置の構造を説明するための模式的な斜視図である。
図13に示すように、本実施形態による半導体装置は、半導体基板20と、半導体基板20に形成されたトレンチ21と、トレンチ21の底部に設けられたSTI22とを有している。STI22は、トレンチ21の底部から途中まで埋め込んだ状態となっている。
本実施形態では、上記第1の実施形態とは異なり、このSTI22よりも上に突出した半導体基板の一部であるフィン状の部分だけでなく、STI22の表面から図13中に二点鎖線で示す所定の深さまでの部分がフィン型活性領域23となっている。フィン型活性領域23は、図13に示すY方向に延在しており、上面23tと2つの側面23sを有している。フィン型活性領域23の側面23sは、STI22の側面と同一平面を構成している。
図13に示すように、フィン型活性領域23の側面23sはテーパーを有しており、このため、フィン型活性領域23の断面は台形状である。ここで、フィン型活性領域23の断面とは、図13に示すX方向に沿った切断面を指す。フィン型活性領域23がこのような形状を有しているのは、上記第1の実施形態と同様、フィン型活性領域23とトレンチ21が同一工程で形成されたためである。
このように、フィン型活性領域23の断面は台形状であることから、フィン型活性領域23のX方向における幅は、上部ほど狭く、下部ほど広い。
また、本実施形態による半導体装置は、フィン型活性領域23と交差するようにX方向に延在するゲート電極24を有している。これにより、フィン型活性領域23の両側面23sの一部及び上面23tの一部は、ゲート電極24によって覆われている。本実施形態においては、ゲート電極24の一部がSTI22に埋め込まれている。フィン型活性領域23内には、ゲート電極24を挟んでソース領域25とドレイン領域26が二点鎖線で示す深さまで形成されており、これによってフィントランジスタが構成されている。
図13に示すように、ゲート電極24のY方向における幅は、STI22よりも上部領域においてほぼ一定である。これに対し、STI22に埋め込まれたゲート電極24の下部領域は、Y方向における断面が楕円である楕円形状部24cを有している。より具体的に説明すると、ゲート電極24の内側面は、図13にハッチングを付して示すように、フィン型活性領域23の側面23sの一部を覆う側面被覆部24sと、上面23tの一部を覆う上面被覆部24tとを備えている。
そして、ゲート電極24の側面被覆部24sは、Y方向における幅がほぼ一定な直線部24s1と、楕円形状部24cのうちフィン型活性領域23と重なる半楕円形状部(楕円形状部24cの二点鎖線よりも上の部分)24s2とを有している。直線部24s1のY方向における幅は、上面被覆部24tのY方向における幅と実質的に一致している。なお、本発明において、「楕円形状」は「円形状」を含むものとする。
このように、直線部24s1においては、フィン型活性領域23のX方向における幅に関わらずゲート電極24のY方向における幅は一定であるが、半楕円形状部24s2においては、フィン型活性領域23のX方向における幅が広くなるほど、ゲート電極24のY方向における幅も広くなっている。このため、下部においてはフィン型活性領域23のX方向における幅が大きいにも関わらず、これに応じてゲート電極24のY方向における幅も拡大されていることから、ゲート電極24による電界制御性が高められる。その結果、ソース領域25とドレイン領域26との間のパンチスルーを抑制することが可能となる。すなわち、本実施形態における半楕円形状部24s2が、上記第1の実施形態の図2における側面被覆部14sのテーパー部14s2と対応しており、したがって、第1の実施形態とほぼ同様の効果を得ることができる。
また、フィン型活性領域23の上面23tにおいては、ゲート電極24は細く、すなわち、側面被覆部24sの上部と実質的に同じ幅となっているため、ゲート電極24の両側に形成されるソースコンタクト及びドレインコンタクト(図示省略)とゲート電極24とのショートマージンを広くとることができる。
本実施形態におけるソース領域25及びドレイン領域26の形成方法は、イオン注入の深さをSTI22の表面の高さまでではなく、図13に示すフィン型活性領域23の深さ(二点鎖線で示す)までとすること以外は、上記第1の実施形態について図3を用いて説明したものとほぼ同様であり、それによる効果もほぼ同様である。従って、ここではその説明を省略する。
次に、本発明の第2の実施形態による半導体装置の製造方法につき、図14乃至図25を用いて説明する。図14乃至図26において、(a)は上面図を示し、(b)、(c)及び(d)は、それぞれ(a)に示すB−B線、C−C線及びD−D線に沿った断面図に対応している。また、D−D線が図13におけるX方向に対応し、B−B線及びC−C線が図13におけるY方向に対応している。
まず、図14に示すように、半導体基板200上のフィン型活性領域となる領域を覆うシリコン窒化膜からなるハードマスク201を形成する。
続いて、図15に示すように、ハードマスク201を用いて、半導体基板200をエッチングし、例えば、深さ約250nmのトレンチ202を形成する。
次に、シリコン酸化膜を全面に形成し、その後、シリコン酸化膜の上部をウェットエッチングにより除去することにより、図16に示すように、トレンチ202を埋め込み、表面が半導体基板200とほぼ同じ高さ、すなわち、厚さ約250nmのSTI203を形成する。
次に、図17に示すように、STI203の延在方向と直行する方向に幅約100nmの開口を有する厚さ約120nmのシリコン窒化膜からなるハードマスク205を形成する。
次に、ハードマスク205を用いてシリコン酸化膜からなるSTI203を約100nmエッチングする。これにより、図18に示すように、フィン型活性領域204が形成される。
続いて、全面に厚さ約20nmのシリコン窒化膜を形成し、その後エッチバックを行うことにより、図19に示すように、ハードマスク205の開口及びその下のSTI203に形成された開口の内側面及びフィン型活性領域204の側面にシリコン窒化膜からなる厚さ約20nmのサイドウォール206を形成する。
次に、図20に示すように、ハードマスク205及びサイドウォール206をマスクとして、シリコン酸化膜からなるSTI203に対し、等方性エッチング(例えば、約50nm)を行う。これにより、図20(c)に示すように、断面が楕円形状の溝207が形成される。
次に、図21に示すように、ハードマスク205及びサイドウォール206をエッチング除去する。
次に、図22に示すように、フィン型活性領域204の上面、及び溝207内に露出した側面上にゲート絶縁膜208を形成する。
続いて、図23に示すように溝207を埋め込むように、全面にDOPOS膜209を形成し、ゲート絶縁膜208上における厚さが約100nmとなるようにする。
次に、図24に示すように、DOPOS膜209上にゲート電極形成用の例えば、幅約100nmのシリコン窒化膜からなるハードマスク210を形成する。
次に、図25に示すように、ハードマスク210を用いて、DOPOS膜209をドライエッチングによりゲート電極形状にパターニングする。こうして、ゲート電極211は、C−C線における断面が、楕円形状部211cと、その上部に楕円形状部211cの最大幅211cxよりも幅の狭い直線部211s1を備えた形状となる。
続いて、ゲート電極211をマスクとして、半導体基板200に対して垂直な方向からイオン注入を行うことにより、図26に示すように、ソース領域212及びドレイン領域213が形成され、フィントランジスタが完成する。このとき、ソース領域212及びドレイン領域213の底部がゲート電極211の楕円形状部211cの幅がほぼ最大となる深さ(フィン型活性領域204の底部)とほぼ同じ深さとなるようにする。
このようにソース領域212及びドレイン領域213を形成することによって、フィン型活性領域204の側面においては、ゲート電極211の楕円形状部211cの上半分である半楕円形状部211s2とその上の直線部211s1によって電界制御されることとなる。すなわち、ゲート電極211は、図13に示す側面被覆部24sの直線部24s1に対応する直線部211s1と、半楕円形状部24s2に対応する半楕円形状部211s2を有する構成となる。
このように、第2の実施形態によれば、第1の実施形態のように、エッチングガスの量を高精度に微調整するという困難なプロセスをともなうことなく、図13に示す構造の半導体装置を容易に形成することが可能である。
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
上記実施の形態においては、ゲート電極がフィン型活性領域の側面を覆う部分(側面被覆部)の形状を上部が非テーパー形状で下部がテーパー形状であるもの及び上部が直線形状で下部が半楕円形状であるものにつき説明したが、これらの形状に限るものではない。例えば、非テーパー形状(又は直線形状)を有さずに、ゲート電極の上端部から下端部にかけてテーパー形状(台形状)であってもよい。あるいは上部が幅の狭い四角形状で、下部が幅の広い四角形状(凸型)等にしても構わない。
上記実施形態による製造方法の説明においては、ソース及びドレイン領域をいずれも半導体基板に対して垂直な方向からイオン注入することにより形成する例を示しているが、これに代えて図3(b)に示したように半導体基板に対して斜め方向からイオン注入を行うことにより形成することももちろん可能である。
10,20,100,200 半導体基板
11,21,102,202 トレンチ
13,23,104,204 フィン型活性領域
13s,23s フィン型活性領域13の側面
13t,23t フィン型活性領域13の上面
14,24,108,211 ゲート電極
14s ゲート電極14の側面被覆部
14s1 側面被覆部14sの非テーパー部
14s2 側面被覆部14sのテーパー部
14t ゲート電極14の上面被覆部
15,25,109,212 ソース領域
16,26,110,213 ドレイン領域
17 チャネル領域
101,107,201,205,210 ハードマスク
105,208 ゲート絶縁膜
106,209 DOPOS膜
108s1 ゲート電極108の非テーパー部
108s2 ゲート電極108のテーパー部
24c ゲート電極24の楕円形状部
24s ゲート電極24の側面被覆部
24s1 側面被覆部24sの直線部
24s2 側面被覆部24sの半楕円形状部
24t ゲート電極24の上面被覆部
206 サイドウォール
207 溝
211c ゲート電極211の楕円形状部
211cx 楕円形状部211cの最大幅
211s1 ゲート電極211の直線部
211s2 ゲート電極211の半楕円形状部
11,21,102,202 トレンチ
13,23,104,204 フィン型活性領域
13s,23s フィン型活性領域13の側面
13t,23t フィン型活性領域13の上面
14,24,108,211 ゲート電極
14s ゲート電極14の側面被覆部
14s1 側面被覆部14sの非テーパー部
14s2 側面被覆部14sのテーパー部
14t ゲート電極14の上面被覆部
15,25,109,212 ソース領域
16,26,110,213 ドレイン領域
17 チャネル領域
101,107,201,205,210 ハードマスク
105,208 ゲート絶縁膜
106,209 DOPOS膜
108s1 ゲート電極108の非テーパー部
108s2 ゲート電極108のテーパー部
24c ゲート電極24の楕円形状部
24s ゲート電極24の側面被覆部
24s1 側面被覆部24sの直線部
24s2 側面被覆部24sの半楕円形状部
24t ゲート電極24の上面被覆部
206 サイドウォール
207 溝
211c ゲート電極211の楕円形状部
211cx 楕円形状部211cの最大幅
211s1 ゲート電極211の直線部
211s2 ゲート電極211の半楕円形状部
Claims (19)
- テーパー状の側面を有するフィン型活性領域と、
前記フィン型活性領域の前記側面の一部を覆う側面被覆部及び上面の一部を覆う上面被覆部を有するゲート電極と、
前記フィン型活性領域内に形成されたソース領域及びドレイン領域とを備え、
前記ゲート電極の前記側面被覆部の少なくとも一部は、上部よりも下部の方が幅が広いことを特徴とする半導体装置。 - 前記フィン型活性領域の断面形状が台形であることを特徴とする請求項1に記載の半導体装置。
- 前記ゲート電極の前記側面被覆部は、前記上部から前記下部に向けて幅が広くなるテーパー部を有していることを特徴とする請求項1又は2に記載の半導体装置。
- 前記テーパー部よりも上部における前記側面被覆部の幅は、前記上面被覆部の幅と実質的に一致していることを特徴とする請求項3に記載の半導体装置。
- 前記ゲート電極の前記側面被覆部は、半楕円形状部を有していることを特徴とする請求項1又は2に記載の半導体装置。
- 前記半楕円形状部よりも上部における前記側面被覆部の幅は、前記上面被覆部の幅と実質的に同じであることを特徴とする請求項5に記載の半導体装置。
- 前記ソース領域と前記ドレイン領域との距離は、前記フィン型活性領域の上部から下部に亘って前記上面被覆部の幅と実質的に一致していることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
- 前記ソース領域と前記ドレイン領域との距離は、少なくとも一部において前記フィン型活性領域の上部よりも下部の方が広いことを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
- テーパー状の側面を有するフィン型活性領域と、
前記フィン型活性領域の前記側面の一部を覆う側面被覆部及び上面の一部を覆う上面被覆部を有するゲート電極と、
前記フィン型活性領域内に形成されたソース領域及びドレイン領域とを備え、
前記ソース領域と前記ドレイン領域との距離は、少なくとも一部において前記フィン型活性領域の上部よりも下部の方が広いことを特徴とする半導体装置。 - 前記フィン型活性領域の断面形状が台形であることを特徴とする請求項9に記載の半導体装置。
- テーパー状の断面を有するフィン型活性領域を形成する工程と、
前記フィン型活性領域の両側面の一部を覆う側面被覆部及び上面の一部を覆う上面被覆部を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記フィン型活性領域にイオン注入を行い、前記フィン型活性領域内にソース領域及びドレイン領域を形成する工程を備え、
前記ゲート電極は、前記側面被覆部の少なくとも一部が上部よりも下部の方が幅が広くなるように形成されることを特徴とする半導体装置の製造方法。 - 前記ゲート電極の前記側面被覆部は、前記上部から前記下部に向けて幅が広くなるテーパー部を有していることを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記テーパー部よりも上部における前記側面被覆部の幅は、前記上面被覆部の幅と実質的に一致していることを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記ゲート電極の前記側面被覆部は、半楕円形状部を有していることを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記半楕円形状部よりも上部における前記側面被覆部の幅は、前記上面被覆部の幅と実質的に同じであることを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記ソース領域と前記ドレイン領域との距離は、前記フィン型活性領域の上部から下部に亘って前記上面被覆部の幅と実質的に一致していることを特徴とする請求項11乃至15のいずれか一項に記載の半導体装置の製造方法。
- 前記ソース領域及び前記ドレイン領域は、半導体基板に対して垂直方向からイオン注入を行うことによって形成されることを特徴とする請求項11乃至16のいずれか一項に記載の半導体装置の製造方法。
- 前記ソース領域と前記ドレイン領域との距離は、少なくとも一部において前記フィン型活性領域の上部よりも下部の方が広いことを特徴とする請求項11乃至15のいずれか一項に記載の半導体装置の製造方法。
- 前記ソース領域及び前記ドレイン領域は、半導体基板に対して斜め方向からイオン注入を行うことによって形成されることを特徴とする請求項11乃至15及び18のいずれか一項に記載の半導体装置の製造方法。
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